KR20020025035A

KR20020025035A - 반도체 집적 회로

Info

Publication number: KR20020025035A
Application number: KR1020010059551A
Authority: KR
Inventors: 후루사와도시유끼; 소노다다이스께; 우사미기미요시; 가와베나오유끼; 고이즈미마사유끼; 자마히데마사; 가나자와마사히로
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 2000-09-27
Filing date: 2001-09-26
Publication date: 2002-04-03
Also published as: JP2002110920A; US20020036529A1; US20050035802A1; TW517455B; EP1195902B1; US7088161B2; EP1195902A2; CN1347197A; DE60143340D1; US20030102898A1; CN100340063C; US6586982B2; JP3727838B2; US20050035803A1; EP1195902A3; US6861882B2; KR100447771B1; US7109771B2

Abstract

회로가 동작하고 있는 경우의 누설 전류를 삭감하는 것이 곤란하였다.

저누설 조합 회로(11, 12)는 저임계치 전압의 트랜지스터에 의해 구성된 논리 회로와, 상기 논리 회로에 제어 신호에 따라 온, 오프되는 트랜지스터로 구성된다. 제어 신호 EN1, EN2에 따라 저누설 조합 회로(11, 12)의 출력단에 접속된 플립플롭 회로(13, 14)가 데이터를 수신할 때만, 제어 신호 EN1, EN2에 의해 저누설 조합 회로(11, 12)를 활성화한다. 따라서, 저누설 조합 회로(11, 12)는 데이터를 출력할 때만 전원이 공급되고, 그 외에는 전원이 공급되지 않기 때문에, 누설 전류를 삭감할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은, 예를 들면 휴대 단말 등의 배터리에 의해 구동되는 전자 기기에 적용되는 반도체 집적 회로에 관한 것이다.

프로세스의 미세화 및 전원 전압의 저하에 따라, 트랜지스터의 임계치 전압이 저하되고 있다. 이와 같이, 임계치 전압을 저하시킴으로써, 트랜지스터를 고속으로 동작시킬 수 있는 반면, 스탠바이 시의 트랜지스터의 누설 전류의 증대가 큰문제가 되었다.

특히, 휴대 단말 등의 배터리에 의해 구동되는 전자 기기에 탑재되는 LSI에서는 대기 시간을 많이 취할 필요가 있기 때문에, 스탠바이 전류를 삭감하는 것이 중요해진다. 상기 스탠바이 전류를 삭감하기 위해, 종래 MT(Multi Threshold) -CMOS 회로를 채용하거나, 스탠바이 시에 LSI의 전원을 오프로 하여 정지 중의 전류를 삭감한다고 하는 수단이 채용되고 있다.

도 13은, 상기 MT-CMOS 회로의 일례를 나타내고 있다. 상기 MT-CMOS 회로는, 저임계치 전압 회로 블록(1)과, P 채널 MOS 트랜지스터 Q1, N 채널 MOS 트랜지스터 Q2에 의해 구성되어 있다. 저임계치 전압 회로 블록(1)은, 가상 전원선 VDD1과 가상 접지선 VSS1과의 상호간에 접속된 임계치 전압이 낮은 복수의 트랜지스터에 의해 구성되어 있다. 즉, 상기 저임계치 전압 회로 블록(1)은, 도시하지 않은 복수의 논리 회로를 포함하는 셀을 포함하고 있다. 상기 트랜지스터 Q1은 가상 전원선 VDD1과 전원선 VDD의 상호간에 접속되고, 상기 트랜지스터 Q2는 가상 접지선 VSS1과 접지선 VSS의 상호간에 접속되어 있다. 이들 트랜지스터 Q2, Q1은 제어 신호 E에 의해 각각 제어된다.

활성화시(동작 시), 제어 신호 E가 활성화되면, 트랜지스터 Q1, Q2가 온한다. 이 때문에, 이들 트랜지스터 Q1, Q2를 통해 저임계치 전압 회로 블록(1)에 전원 전압이 공급된다. 저임계치 전압 회로 블록(1)은 임계치 전압이 낮은 트랜지스터에 의해 구성되기 때문에 고속으로 동작한다.

또한, 스탠바이시, 제어 신호 E가 비활성이 되면, 트랜지스터 Q1, Q2가 오프한다. 이 때문에, 전원선 VDD로부터 접지선 VSS에 이르는 패스가 차단되며, 누설 전류의 발생이 방지된다.

도 13에 나타내는 MT-CMOS 회로는 트랜지스터 Q1, Q2에 의해 저임계치 전압 회로 블록(1) 전체에 대한 전원의 공급을 제어하고 있다. 이에 대해, 논리 회로 중 일부의 셀만을 임계치 전압이 낮은 트랜지스터에 의해 구성하는 것을 생각할 수 있다.

도 14는, 게이트 회로(2) 내의 예를 들면 크리티컬 패스를 구성하는 사선으로 나타내는 논리 회로와, 게이트 회로(2) 전후의 플립플롭 회로(모두 사선으로 나타냄)만을 임계치 전압이 낮은 트랜지스터에 의해 구성한 예를 나타내고 있다. 이러한 구성으로 함으로써, 저임계치 전압의 트랜지스터의 수를 삭감시킬 수 있기 때문에, 스탠바이 시의 누설 전류를 저감시킬 수 있음과 함께, 고속 동작이 가능해진다.

그런데, 누설 전류는 반도체 칩 혹은 게이트 회로가 정지하고 있을 때뿐만 아니라, 동작 중에도 흐르고 있다. 최근, 반도체 집적 회로의 저소비 전력화가 진행하며, 이 동작 중에서의 누설 전류가 본래의 동작 소비 전류와 비교하여 무시할 수 없을 정도로 큰 비율을 차지하게 되었다.

그러나, 상기 도 13, 도 14에 나타내는 회로는 활성화 시에 저임계치 전압의 트랜지스터를 통해 누설 전류가 흐른다. 활성화 시의 누설 전류를 삭감하는 수단으로는 트랜지스터의 임계치 전압을 높이는 것외에 방법이 없다. 그러나, 임계치전압을 높게 설정한 경우, 회로의 동작 속도가 저하하기 때문에 득책이 아니다.

본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 부분은, 회로가 동작하는 경우에도 누설 전류를 삭감할 수 있어, 소비 전류를 대폭 삭감하는 것이 가능한 반도체 집적 회로를 제공하려는 것이다.

도 1은 본 발명의 제1 실시예를 나타내는 구성도.

도 2는 도 1의 동작을 나타내는 타이밍차트.

도 3은 도 1에 나타내는 저누설 조합 회로의 일례를 나타내는 회로 구성도.

도 4는 도 3에 나타내는 회로 구성도를 구체적으로 나타내는 회로도.

도 5는 본 발명의 제2 실시예를 나타내는 구성도.

도 6은 도 2의 동작을 나타내는 타이밍차트.

도 7은 도 5에 나타내는 저누설 조합 회로의 일례를 나타내는 회로 구성도.

도 8은 도 5에 나타내는 저누설 조합 회로의 다른 예를 나타내는 회로 구성도.

도 9는 본 발명의 제3 실시예를 나타내는 구성도.

도 10은 본 발명의 제4 실시예를 나타내는 구성도.

도 11은 게이티드 클럭 방식을 나타내는 구성도.

도 12는 피드백 방식의 데이터 전송 회로를 나타내는 구성도.

도 13은 MT-CMOS 회로의 일례를 나타내는 회로도.

도 14는 게이트 회로 중 일부의 논리 회로를 저임계치 전압의 트랜지스터에 의해 구성 종래의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

11, 12, 22 : 저누설 조합 회로

13, 14 : 플립플롭 회로

15, 16 : AND회로

11b, 11d : 임계치 전압이 높은 트랜지스터

21, 24, 25, 27 : 플립플롭 회로

23, 26, 28, 41, 42 : AND 회로

31 : 데이터 보유 회로

32 : 바이패스 회로

CLK : 클럭 신호

EN1, EN2, EN3 : 제어 신호

/STBY : 스탠바이 신호

본 발명은, 회로가 정지하고 있을 때에 누설 전류를 삭감하는 수법을, 동작하고 있는 회로에 적용함으로써, 동작 시의 누설 전류를 삭감하는 것을 가능하게 한다.

즉, 본 발명의 반도체 집적 회로는, 상기 과제를 해결하기 위해 전원이 공급된 동작 상태와, 전원이 차단된 누설 저감 상태를 제어 신호에 따라 전환 가능한 조합 회로와, 상기 조합 회로의 출력단에 접속되고, 상기 제어 신호에 따라 상기 조합 회로의 출력 신호를 기억하는 플립플롭 회로를 구비하고, 상기 조합 회로는, 상기 플립플롭 회로가 상기 제어 신호에 따라 동작할 때, 상기 제어 신호에 의해 동작 상태로 설정되는 것을 특징으로 한다.

상기 조합 회로는, 임계치 전압이 낮은 복수의 제1 트랜지스터에 의해 구성된 게이트 회로와, 상기 게이트 회로와 전원선의 상호간에 접속되고, 상기 제어 신호에 의해 온, 오프되는 임계치 전압이 높은 제2 트랜지스터를 구비하고 있다.

또한, 본 발명의 반도체 집적 회로는, 제어 신호에 따라 입력 데이터를 보유하는 플립플롭 회로와, 플립플롭 회로의 출력단에 접속되고, 전원이 공급된 동작 상태와, 전원이 차단된 누설 저감 상태를 지니고, 상기 제어 신호에 따라 상기 동작 상태로 설정되고, 상기 플립플롭 회로의 출력 데이터를 수신하는 조합 회로를 구비하고 있다.

상기 조합 회로는, 임계치 전압이 낮은 복수의 제1 트랜지스터에 의해 구성된 게이트 회로와, 상기 게이트 회로와 전원선의 상호간에 접속되고, 상기 제어 신호에 의해 온, 오프되는 임계치 전압이 높은 제2 트랜지스터와, 상기 게이트 회로의 출력단에 접속되고, 상기 제어 신호에 따라 상기 제2 트랜지스터가 오프될 때, 상기 게이트 회로의 출력 신호를 유지하는 유지 회로를 구비하고 있다.

상기 조합 회로는, 임계치 전압이 낮은 복수의 제1 트랜지스터에 의해 구성된 제1 게이트 회로와, 상기 게이트 회로와 전원선의 상호간에 접속되고, 상기 제어 신호에 의해 온, 오프되는 임계치 전압이 높은 제2 트랜지스터와, 상기 제1 게이트 회로에 병렬 접속되며, 항상 전원이 공급되는 임계치 전압이 높은 복수의 제3 트랜지스터에 의해 구성된 바이패스 회로를 구비하고 있다.

또한, 본 발명의 반도체 집적 회로는, 제1 제어 신호에 따라 제1 입력 데이터를 보유하는 제1 플립플롭 회로와, 제2 제어 신호에 따라 제2 입력 데이터를 보유하는 제2 플립플롭 회로와, 상기 제1, 제2 제어 신호 중 어느 하나가 공급된 경우, 제3 제어 신호를 출력하는 제3 플립플롭 회로와, 상기 제1, 제2 플립플롭 회로의 출력단에 접속되고, 전원이 공급된 동작 상태와, 전원이 차단된 누설 저감 상태를 지니고, 상기 제3 제어 신호에 따라 상기 동작 상태로 설정되고, 상기 제1, 제2 플립플롭 회로의 출력 데이터를 수신하는 조합 회로를 구비하고 있다.

또한, 본 발명은 대기 상태를 설정하는 스탠바이 신호와, 상기 스탠바이 신호에 의해 상기 제어 신호를 차단하는 차단 회로를 더욱 구비하고 있다.

<발명의 실시예>

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

(제1 실시예)

도 1은, 본 발명의 제1 실시예를 나타내는 것으로, 반도체 집적 회로 내의 게이트 회로의 일부를 나타내고 있다. 도 1에서, 저누설 조합 회로(11, 12)는 임계치 전압이 낮은 트랜지스터에 의해 구성된 논리 회로이다. 상기 논리 회로에 대한 전원의 공급은 제어 신호 EN1, EN2에 의해 제어된다. 저누설 조합 회로(11)의 입력단에는 데이터 DT1, DT2가 공급된다. 이들 저누설 조합 회로(11, 12)의 출력단에는 플립플롭 회로(13, 14)의 입력단 D가 접속되어 있다. 상기 플립플롭 회로(13)의 출력단 Q로부터 출력되는 신호는, 데이터 DT3과 함께 상기 저누설 조합 회로(12)의 입력단으로 공급된다.

또한, AND 회로(15)의 입력단에는 클럭 신호 CLK와 제어 신호 EN1이 공급되고 있다. 상기 AND 회로(15)의 출력 신호는, 상기 플립플롭 회로(13)의 클럭 신호 입력단 CK로 공급된다. 또한, AND 회로(16)의 입력단에는 클럭 신호 CLK와 제어 신호 EN2가 공급되고 있다. 상기 AND 회로(16)의 출력 신호는, 상기 플립플롭 회로(14)의 클럭 신호 입력단 CK로 공급되고 있다.

상기 제어 신호 EN1, EN2는 도시하지 않은 제어 회로, 또는 도시하지 않은 다른 조합 회로에 의해 발생된다.

도 3은, 상기 저누설 조합 회로(11)의 일례를 나타내며, 도 4는 도 3을 구체적으로 나타내는 회로도를 나타내고 있다. 도 3, 도 4에서 저누설 조합 회로(11)는 예를 들면 NAND 회로(11a)를 이용하여 구성되고 있다. 상기 NAND 회로(11a)는 임계치 전압이 낮은 트랜지스터에 의해 구성되어 있다.

NAND 회로(11a)와 전원선 VDD의 상호간에는, 임계치 전압이 높은 P 채널 MOS 트랜지스터(11b)가 접속되어 있다. 상기 트랜지스터(11b)의 게이트에는 인버터 회로(11c)를 통해 제어 신호 EN1이 공급되고 있다. 또한, NAND 회로(11a)와 접지선 VSS의 상호간에는 임계치 전압이 높은 N 채널 MOS 트랜지스터(11d)가 접속되어 있다. 상기 트랜지스터(11d)의 게이트에는 제어 신호 EN1이 공급되고 있다. 따라서, 제어 신호 EN1이 로우 레벨인 경우, 트랜지스터(11b, 11d)가 모두 오프하기 때문에, NAND 회로(11a)에는 전원이 공급되지 않는다. 또한, 제어 신호 EN1이 하이 레벨인 경우, 트랜지스터(11b, 11d)가 모두 온하기 때문에, NAND 회로(11a)에 전원이 공급된다.

저누설 조합 회로(11)는 NAND 회로(11a)에 한정되는 것은 아니고, 다른 논리 회로를 이용해도 좋다. 또한, 저누설 조합 회로(12)는 저누설 조합 회로(11)와 동일한 구성, 혹은 다른 논리 회로에 의해 구성된다.

상기 구성에 있어서, 도 2를 참조하여 도 1의 동작에 대하여 설명한다.

도 2에 도시된 바와 같이, 제어 신호 EN1, EN2가 모두 로우 레벨인 경우, 저누설 조합 회로(11, 12)에는 전원이 공급되지 않는다. 이 때문에, 저누설 조합 회로(11, 12)는 오프하고, 누설 전류가 발생하지 않는다.

이러한 상태에서, 예를 들면 플립플롭 회로(13)로 데이터를 수신하기 때문에, 제어 신호 EN1이 하이 레벨이 되면, 상기 제어 신호 EN1에 의해 저누설 조합 회로(11)가 활성화된다. 이 때문에, 저누설 조합 회로(11)에 데이터 DT1, DT2가 공급된다. 제어 신호 EN1은, 예를 들면 클럭 신호 CLK의 1 사이클과 동일한 펄스 폭을 구비하고, 클럭 신호 CLK의 상승보다 약간 빠르게 상승한다. 이 때문에, 클럭 신호 CLK 및 제어 신호 EN1이 공급되는 AND 회로(15)의 출력 신호 CK1은 제어 신호 EN1이 상승한 후, 클럭 신호 CLK가 상승한 시점에서 하이 레벨이 된다.

플립플롭 회로(13)는 AND 회로(15)의 출력 신호 CK1에 따라, 저누설 조합 회로(11)의 출력 신호를 수신한다. 저누설 조합 회로(11)의 출력 신호는, 제어 신호 EN1이 상승한 후, 클럭 신호 CLK가 상승하기까지의 기간 T1 내에 확정되어 있다. 따라서, 플립플롭 회로(13)는 저누설 조합 회로(11)의 출력 신호를 확실하게 유지할 수 있다.

저누설 조합 회로(12)도, 제어 신호 EN2와 클럭 신호 CLK에 따라 저누설 조합 회로(11)와 마찬가지로 동작한다.

또한, 제1 실시예인 경우, 저누설 조합 회로(11, 12)는 플립플롭 회로(13, 14)가 데이터를 수신할 때 활성화되고, 출력 데이터가 확정한 후에 플립플롭 회로(13, 14)가 데이터를 수신하도록 구성되어 있다. 이 때문에, 저누설 조합 회로(11, 12)는 동작이 정지된 누설 저감 상태에서 출력 데이터가 부정(不定)이라도 문제없다.

상기 제1 실시예에 따르면, 저누설 조합 회로(11, 12)를 저임계치 전압의 트랜지스터에 의해 구성된 논리 회로와, 상기 논리 회로에 제어 신호에 따라 온, 오프되는 트랜지스터(11b, 11d)에 의해 구성하고, 각 저누설 조합 회로(11, 12)의 출력단에 접속된 플립플롭 회로(13, 14)가 데이터를 수신할 때, 저누설 조합 회로(11, 12)를 활성화한다. 따라서, 저누설 조합 회로(11, 12)는 데이터를 출력할 때만 전원이 공급되고, 그 외에는 전원이 공급되지 않기 때문에, 누설 전류를 삭감시킬 수 있다.

또한, 저누설 조합 회로는 저임계치 전압의 트랜지스터에 의해 구성되기 때문에, 고속 동작이 가능하다.

(제2 실시예)

도 5는, 본 발명의 제2 실시예를 나타내고 있다. 제1 실시예는, 저누설 조합 회로의 출력단에 설치된 플립플롭 회로가 데이터를 수신할 때, 저누설 조합 회로를 활성화하였다. 이것에 대하여, 제2 실시예는 저누설 조합 회로의 입력단에 설치된 플립플롭 회로가 데이터를 수신할 때, 저누설 조합 회로를 활성화하는 것을 특징으로 한다.

도 5에 있어서, 플립플롭 회로(21)의 입력단 D에는 데이터 DT1이 공급된다. 상기 플립플롭 회로(21)의 출력단 Q로부터 출력되는 데이터 DT1과 다른 데이터 DT2는 저누설 조합 회로(22)로 공급된다. 클럭 신호 CLK와 제어 신호 EN1은 AND 회로(23)의 입력단으로 공급되고, 상기 AND 회로(23)의 출력 신호 CK는 상기 플립플롭 회로(21)의 클럭 신호 입력단 CK로 공급된다.

또한, 상기 제어 신호 EN1은 플립플롭 회로(24)의 입력단 D로 공급되고, 클럭 신호 CLK는 플립플롭 회로(24)의 클럭 신호 입력단 CK로 공급된다. 상기 플립플롭 회로(24)의 출력단 D로부터 출력되는 제어 신호 MTE는 상기 저누설 조합 회로(22)로 공급된다.

상기 저누설 조합 회로(22)의 출력 신호는 플립플롭 회로(25)의 입력단 D로 공급된다. 클럭 신호 CLK와 제어 신호 EN2는 AND 회로(26)의 입력단으로 공급되고, 상기 AND 회로(26)의 출력 신호는 플립플롭 회로(25)의 클럭 신호 입력단 CK로 공급된다.

상기 저누설 조합 회로(22)는, 후술된 바와 같이 전원이 공급되지 않은 누설 저감 상태에서 직전의 동작 시의 출력 데이터를 보유하는 기능을 갖고 있다.

상기 구성에 있어서, 도 6을 참조하여 도 5에 나타내는 회로의 동작에 대하여 설명한다.

AND 회로(23)는 제어 신호 EN1이 하이 레벨이 된 상태에서, 클럭 신호 CLK에 동기한 제어 신호 CK를 발생시킨다. 상기 제어 신호 CK에 따라 플립플롭 회로(21)는 데이터 DT1을 보유한다.

또한, 플립플롭 회로(24)는 클럭 신호 CLK에 따라 제어 신호 EN1을 1 사이클 유지한다. 저누설 조합 회로(22)는 플립플롭 회로(24)로부터 출력되는 제어 신호 MTE에 따라 활성화되고, 플립플롭 회로(21)의 출력단 D로부터 공급되는 데이터 DT1과, 도시하지 않은 다른 회로로부터 공급되는 데이터 DT2를 수신하여, 출력 신호를 출력한다.

저누설 조합 회로(22)는 플립플롭 회로(24)로부터 공급되는 제어 신호 MTE에 따라 클럭 신호 CLK의 1 사이클동안에만 활성화되며, 전원이 끊어진다. 이 때문에, 확정된 데이터를 보유할 필요가 있다. 상기 저누설 조합 회로(22)로 유지된 데이터는 제어 신호 EN2가 하이 레벨이 되고, AND 회로(26)를 통해 플립플롭 회로(25)가 동작되면, 플립플롭 회로(25)로 유지된다.

도 7은 저누설 조합 회로(22)의 일례를 나타내고 있다. 도 7에서, 도 3, 도 4와 동일한 부분에는 동일 부호를 붙여 다른 부분에 대해서만 설명한다.

상기 저누설 조합 회로(22)는 예를 들면 NAND 회로(11a)의 출력단에 데이터 보유 회로(31)가 접속되어 있다. 상기 데이터 보유 회로(31)는 NAND 회로(11a)의 출력단에 접속된 인버터 회로(31a)와, 상기 인버터 회로(31a)의 출력단과 NAND 회로(11a)의 출력단 사이에 접속된 클럭드 인버터 회로(31b)에 의해 구성되어 있다. 상기 클럭드 인버터 회로(31b)는 제어 신호/MTE에 의해 제어된다.

제어 신호 MTE에 따라 트랜지스터(11b, 11d)가 온이 되고, 저누설 조합 회로(22)가 활성화되었을 때, 상기 클럭드 인버터 회로(31b)는 NAND 회로(11a)의 출력 데이터를 보유하지 않는다. 한편, 트랜지스터(11b, 11d)가 오프되면, 직전의 NAND 회로(11a)의 출력 데이터를 보유한다.

도 8은 저누설 조합 회로(22)의 다른 예를 나타내고 있다. 도 8에서, 도 3, 도 4와 동일한 부분에는 동일 부호를 붙여 다른 부분에 대해서만 설명한다.

상기 저누설 조합 회로(22)는 도 7에 나타내는 데이터 보유 회로(22)를 대신하여 바이패스 회로(32)를 구비하고 있다. 상기 바이패스 회로(32)는 NAND 회로(11a)와 동일한 구성이 되고, NAND 회로(11a)에 병렬로 접속되어 있다. 상기 바이패스 회로(32)는 전원선 VDD와 접지선 VSS와의 상호간에 직접 접속되어 있다.NAND 회로(11a)가 임계치 전압이 낮은 트랜지스터에 의해 구성되어 있는데 대해, 상기 바이패스 회로(32)는 임계치 전압이 높은 트랜지스터에 의해 구성되어 있다.

NAND 회로(11a)는 트랜지스터(11b, 11d)가 온일 때, 활성화되는데 대해 바이패스 회로(32)는 항상 활성화된다. 이 때문에, 트랜지스터(11b, 11d)가 온일 때, NAND 회로(11a)와 바이패스 회로(32)는 모두 동일한 논리의 신호를 출력한다.

한편, 트랜지스터(11b, 11d)가 오프일 때, NAND 회로(11a)는 동작하지 않지만, 바이패스 회로(32)는 반도체 칩 혹은 게이트 회로가 활성화되었을 때, 항상 전원이 공급되기 때문에 계속하여 동작한다. 따라서, 바이패스 회로(32)에 의해 직전의 출력 데이터가 계속하여 출력된다.

상기 제2 실시예에 따르면, 저누설 조합 회로(22)의 전단에 설치된 플립플롭 회로(21)의 데이터가 갱신되는 1 사이클 기간만, 제어 신호 MTE가 하이 레벨이 되고, 저누설 조합 회로(22)를 활성화한다. 이 때문에, 저누설 조합 회로(22)는, 클럭 신호 CLK의 1 사이클의 기간만 전류가 공급되어, 활성화된다. 따라서, 반도체 칩 혹은 게이트 회로가 활성화 상태에서도 저누설 조합 회로(22)는 활성화 기간이 짧기 때문에 소비 전류를 저감시킬 수 있다.

또한, 저누설 조합 회로(22)는 데이터 보유 기능을 갖고 있다. 이 때문에, 저누설 조합 회로(22)의 후단에 설치된 플립플롭 회로(25)는 임의의 타이밍으로부터 공급되는 제어 신호 EN2에 의해 저누설 조합 회로(22)의 데이터를 수신할 수 있다.

(제3 실시예)

도 9는 본 발명의 제3 실시예를 나타내는 것이다. 도 9에 나타내는 회로는 도 5에 나타내는 회로를 변형한 것이다. 따라서, 도 5와 동일한 부분에는 동일 부호를 붙여, 다른 부분에 대해서만 설명한다.

도 9에서, 데이터 DT2는 플립플롭 회로(27)의 입력단 D로 공급된다. 제어 신호 EN3은 클럭 신호 CLK와 함께 AND 회로(28)로 공급된다. 상기 AND 회로(28)의 출력 신호 CK2는 플립플롭 회로(27)의 클럭 신호 입력단 CK로 공급된다. 상기 플립플롭 회로(27)의 출력단 Q로부터 공급되는 데이터 DT2는 저누설 조합 회로(22)로 공급된다.

또한, 상기 제어 신호 EN1, EN3은 OR 회로(29)를 통해 상기 플립플롭 회로(24)의 입력단 D로 공급된다.

상기 구성에 있어서 동작에 대하여 설명한다. 도 9에 나타내는 회로의 경우, 플립플롭 회로(21, 27)는 제어 신호 EN1, EN3에 따라 데이터 DT1, DT2를 각각 보유한다. 플립플롭 회로(24)는 제어 신호 EN1, EN3 중 어느 하나가 하이 레벨이 되면, OR 회로(29)의 출력 신호에 따라 클럭 신호 CLK의 1 사이클에 대응하여 제어 신호 MTE를 발생시킨다. 이 때문에, 저누설 조합 회로(22)는 제어 신호 MTE에 따라 클럭 신호 CLK의 1 사이클동안 활성화되고, 플립플롭 회로(21, 27)로부터 출력되는 데이터 DT1, DT2를 수신한다. 상기 저누설 조합 회로(22)는 활성화 기간이 종료하면, 직전의 데이터를 보유하고 정지한다.

상기 제3 실시예에 의해서도, 제2 실시예와 동일한 효과를 얻을 수 있다.

또한, 제3 실시예의 경우, 저누설 조합 회로(22)의 후단에 복수 계통의 클럭신호를 갖는 경우도 동일한 제어 방법에 의해 실현하는 것이 가능하다.

(제4 실시예)

도 10은, 본 발명의 제4 실시예를 나타내는 것이다. 도 10에 나타내는 회로는 도 1에 나타내는 회로를 변형한 것으로, 도 1과 동일한 부분에는 동일 부호를 붙여 다른 부분에 대해서만 설명한다.

상기 제1 내지 제3 실시예는 반도체 칩 혹은 게이트 회로가 동작 시에서의 누설 전류의 저감에 대하여 설명하여 왔다. 제4 실시예는 반도체 칩 혹은 게이트 회로가 동작 시뿐만아니라 스탠바이 시의 누설 전류의 저감을 가능하게 하고 있다.

도 10에서, AND 회로(41)에는 제어 신호 EN1과, 스탠바이를 나타내는 스탠바이 신호/STBY가 공급되고 있다. 상기 AND 회로(41)의 출력단으로부터 출력되는 제어 신호 EN1S는 저누설 조합 회로(11)로 공급되고 있다. 또한, AND 회로(42)에는 제어 신호 EN2와, 스탠바이 신호/STBY가 공급되고 있다. 상기 AND 회로(42)의 출력단으로부터 출력되는 제어 신호 EN2S는 저누설 조합 회로(12)로 공급되고 있다. 상기 스탠바이 신호/STBY는 예를 들면 반도체 칩 혹은 게이트 회로를 스탠바이 상태로 설정하는 신호이다.

상기 구성에서, 동작에 대하여 설명한다. 동작 시에, 스탠바이 신호/STBY는 하이 레벨로 되어 있다. 이 때문에, 도 10에 나타내는 회로는 제어 신호 EN1, EN2에 따라 도 1에 나타내는 회로와 마찬가지로 동작한다.

이에 대해, 스탠바이 신호/STBY가 로우 레벨이 되고, 스탠바이 상태가 되면, AND 회로(41, 42)로부터 출력되는 제어 신호 EN1S, EN2S는 로우 레벨이 된다. 이때문에, 저누설 조합 회로(11, 12)는 강제적으로 비동작 상태가 되고, 저누설 상태로 설정된다.

상기 제4 실시예에 따르면, 스탠바이 신호/STBY에 의해 저누설 조합 회로(11, 12)를 비동작 상태로 설정한다. 따라서, 동작 시뿐만 아니라 스탠바이 시에도 누설 전류를 저감시키는 것이 가능하다.

또한, 상기 제1 내지 제4 실시예는 본 발명을 도 11에 나타내는 일반적인 게이티드 클럭 방식의 회로에 적용한 경우에 대해 설명하였다. 즉, 도 11에 도시된 바와 같이, 플립플롭 회로(51)에 대한 클럭 신호의 입력을 제어하는 제어 신호에 의해 저누설 조합 회로(52)를 제어했지만, 이것에 한정되는 것은 아니다.

예를 들면 도 12에 나타내는 피드백 방식의 데이터 전송 회로에 본 발명을 적용하는 것도 가능하다. 이 경우, 예를 들면 조합 회로(61)와 플립플롭 회로(62)의 상호간에 설치된 멀티플렉서(MUX : 63)로 공급되는 제어 신호를 저누설 조합 회로(64)로 공급하며, 멀티플렉서(MUX : 63)의 동작에 연동하여 저누설 조합 회로(64)를 제어하면 좋다.

또한, 본 발명은 제1 실시예와 제2, 제3 실시예를 조합하여 실시하는 것도 가능하다. 또한, 제4 실시예를 제1 내지 제3 실시예에 조합하여 실시하는 것도 가능하다.

기타, 본 발명의 요지를 바꾸지 않은 범위에서 여러가지로 변형 실시 가능한 것은 물론이다.

이상, 상술한 바와 같이 본 발명에 따르면, 회로가 동작하고 있는 경우에도, 누설 전류를 삭감시킬 수 있으며, 소비 전류를 대폭 삭감시키는 것이 가능하고, 또한 고속 동작이 가능한 반도체 집적 회로를 제공할 수 있다.

Claims

전원이 공급된 동작 상태와, 전원이 차단된 누설 저감 상태를 제어 신호에 따라 전환 가능한 조합 회로와,

상기 조합 회로의 출력단에 접속되고, 상기 제어 신호에 따라 상기 조합 회로의 출력 신호를 기억하는 플립플롭 회로를 구비하고,

상기 조합 회로는, 상기 플립플롭 회로가 상기 제어 신호에 따라 동작할 때, 상기 제어 신호에 의해 동작 상태로 설정되는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 조합 회로는, 임계치 전압이 낮은 복수의 제1 트랜지스터에 의해 구성된 논리 회로와,

상기 논리 회로와 전원선의 상호간에 접속되며, 상기 제어 신호에 의해 온, 오프되는 임계치 전압이 높은 제2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제어 신호에 따라 입력 데이터를 보유하는 플립플롭 회로와,

플립플롭 회로의 출력단에 접속되고, 전원이 공급된 동작 상태와, 전원이 차단된 누설 저감 상태를 구비하고, 상기 제어 신호에 따라 상기 동작 상태로 설정되며, 상기 플립플롭 회로의 출력 데이터를 수신하는 조합 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제3항에 있어서,

상기 조합 회로는, 임계치 전압이 낮은 복수의 제1 트랜지스터에 의해 구성된 논리 회로와,

상기 논리 회로와 전원선의 상호간에 접속되고, 상기 제어 신호에 의해 온, 오프되는 임계치 전압이 높은 제2 트랜지스터와,

상기 논리 회로의 출력단에 접속되고, 상기 제어 신호에 따라 상기 제2 트랜지스터가 오프될 때, 상기 논리 회로의 출력 신호를 유지하는 유지 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제3항에 있어서,

상기 조합 회로는, 임계치 전압이 낮은 복수의 제1 트랜지스터에 의해 구성된 제1 논리 회로와,

상기 논리 회로와 전원선의 상호간에 접속되고, 상기 제어 신호에 의해 온, 오프되는 임계치 전압이 높은 제2 트랜지스터와,

상기 제1 논리 회로에 병렬 접속되고, 항상 전원이 공급되는 임계치 전압이 높은 복수의 제3 트랜지스터에 의해 구성된 바이패스 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제1 제어 신호에 따라 제1 입력 데이터를 보유하는 제1 플립플롭 회로와,

제2 제어 신호에 따라 제2 입력 데이터를 보유하는 제2 플립플롭 회로와,

상기 제1, 제2 제어 신호 중 어느 하나가 공급된 경우, 제3 제어 신호를 출력하는 제3 플립플롭 회로와,

상기 제1, 제2 플립플롭 회로의 출력단에 접속되며, 전원이 공급된 동작 상태와, 전원이 차단된 누설 저감 상태를 구비하고, 상기 제3 제어 신호에 따라 상기 동작 상태로 설정되고, 상기 제1, 제2 플립플롭 회로의 출력 데이터를 수신하는 조합 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
제1항 내지 제5항 중 어느 한 항에 있어서,

대기 상태를 설정하는 스탠바이 신호와, 상기 스탠바이 신호에 의해 상기 제어 신호를 차단하는 차단 회로를 더 구비하는 것을 특징으로 하는 반도체 집적 회로.