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KR100574967B1 - Ｍｔｃｍｏｓ용 제어회로 - Google Patents

Ｍｔｃｍｏｓ용 제어회로 Download PDF

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KR100574967B1
KR100574967B1 KR1020040005598A KR20040005598A KR100574967B1 KR 100574967 B1 KR100574967 B1 KR 100574967B1 KR 1020040005598 A KR1020040005598 A KR 1020040005598A KR 20040005598 A KR20040005598 A KR 20040005598A KR 100574967 B1 KR100574967 B1 KR 100574967B1
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mtcmos
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control
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원효식
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삼성전자주식회사
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Abstract

MTCMOS 제어회로가 개시된다. MTCMOS 제어회로는 MTCMOS 의 슬립 모드에 따라 고전압의 전류 제어 스위치의 스위칭를 제어하는 제1 제어신호와, 논리 회로부의 데이터를 저장하기 위한 플립 플롭부를 제어하는 제2 제어신호를 출력하고, MTCMOS가 슬립 모드로 전환될 때는 MTCMOS 제어회로는 제2 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간 후에 제1 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하며, MTCMOS가 활성 모드로 전환될 때는 MTCMOS 제어회로는 제1 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간 후에 제2 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이한다. 본 발명에 따른 MTCMOS 에 따르면, MTCMOS 내부 제어 신호를 MTCMOS의 각 모드 전환 시 적절한 지연 시간을 통해 제어함으로써, MTCMOS의 슬립 모드로 전환 시 데이터를 온전히 저장할 수 있고, 활성화 모드시 충전된 전하를 완전히 방전하여 MTCMOS 의 동작 중에 데이터를 손상하지 않고 소비전력을 최소화하면서도 정상적인 동작을 제어할 수 있게 한다.

Description

ＭＴＣＭＯＳ용 제어회로{Controller for Multi-Threshold CMOS}
도 1은 일반적인 MTCMOS의 구조를 나타내는 블록도 이다.
도 2는 도 1의 CPFF에 대한 일 실시예를 도시한 회로이다.
도 3은 본 발명에 따른 MTCMOS 제어회로를 나타내는 블록도 이다.
도 4는 MTCMOS의 초기화에 필요한 초기화 제어회로의 블록도 이다.
도 5는 본 발명에 따른 타이밍 제어회로의 입출력 신호의 타이밍도이다.
도 6은 도 5의 동작을 위한 본 발명의 일 실시예에 따른 타이밍 제어회로의 회로도이다.
도 7은 도 도 5의 동작을 위한 본 발명의 다른 실시예에 따른 타이밍 제어회로의 회로도이다.
본 발명은 MTCMOS(Multi-Threshold CMOS)에 관한 것으로, 구체적으로는, MTCMOS를 제어하는 MTCMOS 제어회로에 관한 것이다.
MTCMOS 란, 공급전원 및 논리회로 사이에 문턱전압이 상대적으로 높은 MOS 스위치를 직렬로 연결한 구조를 갖는다. MTCMOS 기술은, 상기 MOS 스위치의 개폐여 부에 따라 문턱전압이 상대적으로 낮은 MOS 트랜지스터로 구성된 상기 논리회로에 상기 공급전원을 공급시키거나 차단시킴으로서 소모전력을 줄일 수 있는 기술을 말한다.
상기 MTCMOS 기술은, 활성모드에서는 상기 MOS 스위치를 온(on)시켜 상기 공급전원을 상기 논리회로에 공급하고, 슬립모드에서는 상기 MOS 스위치를 오프(off)시켜 상기 공급전원을 상기 논리회로로부터 차단하여 전체 시스템의 전력을 최소로 할 수 있다.
특히 이 기술은 활성모드 보다 슬립모드에 해당하는 시간이 긴 시스템에 사용되는 회로의 소비전력을 줄이는데 매우 유용하다. 그렇지만 상술한 바와 같이, 공급전원이 차단되었을 때를 대비한 특별한 수단을 강구하지 않으면, MTCMOS 회로는 슬립모드 시에 가상 그라운드 전압 레벨이 플로팅 상태가 되기 때문에, 이에 연결되어진 래치회로나 플립플롭의 저장 데이터가 손실되는 단점이 있다. 따라서, MTCMOS를 정상적으로 동작시키기 위해서는, 슬립 모드 시에 데이터를 저장할 수 있는 소정의 플립플롭 회로와 이를 제어하기 위한 제어회로가 필요하다.
본 발명이 이루고자 하는 기술적 과제는, MTCMOS의 동작 중, 슬립 모드로 진입할 때와 활성 모드로 복귀할 때, 데이터를 저장하는 플립 플롭부 및 전류 스위치의 동작을 제어하는 제어신호들의 출력을 제어하기 위한 MTCMOS 제어회로를 갖는 MTCMOS를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, MTCMOS를 제어하는 MTCMOS 제어회로는, 상기 MTCMOS 의 슬립 모드에 따라 고전압의 전류 제어 스위치의 스위칭를 제어하는 제1 제어신호(SC)와, 논리 회로부의 데이터를 저장하기 위한 플립 플롭부를 제어하는 제2 제어신호(SCB)를 출력하고, 상기 MTCMOS가 슬립 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제2 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간(tD1) 후에 상기 제1 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하며, 상기 MTCMOS가 활성 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제1 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간(tD2) 후에 상기 제2 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이한다.
바람직하게는, 상기 MTCMOS 제어회로는, 소정의 웨이크_업 신호들(EXTWKU, RTCWKU)에 응답하여 상기 MTCMOS를 활성 모드로 전환시키고 소정의 정지 신호(STOP_ON)에 응답하여 상기 MTCMOS를 슬립 모드로 전환시킨다.
더욱, 바람직하게는, 상기 제1 제어신호는 상기 제2 논리 상태 일 때 상기 전류 제어 스위치를 턴 온 시키고, 상기 제1 논리 상태 일 때 상기 전류 제어 스위치를 턴 오프 시키며, 상기 제2 제어신호는 상기 제2 논리 상태 일 때 상기 플립플롭부를 통해 상기 논리 회로부의 데이터를 저장하고, 상기 제1 논리 상태 일 때 상기 플립플롭부를 디스에이블 시킨다.
본 발명의 일 실시예에 따른 MTCMOS 제어회로는, 외부의 정지 신호(STOP_ON)를 입력받는 제1 버퍼, 상기 제1 버퍼로부터 출력된 신호를 지연시키는 제1 지연회 로, 외부의 제1 웨이크 업 신호(EXTWKU)와 제2 웨이크 업 신호(RTCWKU)를 입력받는 제1 OR 게이트, 상기 제1 OR 게이트로부터 출력된 신호를 받는 제1 인버터, 상기 제1 인버터로부터 출력된 신호를 지연시키는 제2 지연회로, 상기 제1 인버터, 상기 정지 신호 및 상기 제1 지연회로의 출력 신호를 입력받아 상기 제1 제어신호(SC)를 출력하는 제1 제어신호 출력부, 및 상기 제1 버퍼, 상기 정지 신호 및 상기 제2 지연회로의 출력 신호를 입력받아 상기 제2 제어신호(SCB)를 출력하는 제2 제어신호 출력부를 포함한다.
본 발명의 다른 실시예에 따른 MTCMOS 제어회로는, 상기 제1 지연회로는 하나의 플립플롭으로 구성되며, 상기 제2 지연회로는 두 개의 직렬로 연결된 플립플롭으로 구성된다.
바람직하게는, 상기 제1 제어신호 출력부는, 상기 정지 신호 및 상기 제1 지연회로의 출력 신호를 입력받는 제1 AND 게이트, 상기 제1 AND 게이트의 출력 신호 및 상기 제1 인버터의 출력 신호를 입력받는 제1 NAND 게이트, 및 상기 제1 NAND 게이트의 출력 신호 및 소정의 두 제어 신호를 입력받아 제1 제어 신호를 출력하는 제2 OR 게이트를 포함할 수 있다.
바람직하게는, 상기 제2 제어신호 출력부는, 상기 정지 신호 및 상기 제1 버퍼의 출력 신호를 입력받는 제2 AND 게이트, 상기 제2 AND 게이트의 출력 신호 및 상기 제2 지연회로의 출력 신호를 입력받는 제3 AND 게이트, 및 상기 제3 AND 게이트의 출력 신호 및 소정의 두 제어 신호를 입력받아 제2 제어 신호를 출력하는 제4 AND 게이트를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 MTCMOS를 제어하는 MTCMOS 제어회로, 상기 MTCMOS 제어회로는 상기 MTCMOS 의 슬립 모드에 따라 고전압의 전류 제어 스위치의 스위칭를 제어하는 제1 제어신호(SC)와, 논리 회로부의 데이터를 저장하기 위한 플립 플롭부를 제어하는 제2 제어신호(SCB)를 출력하고, 상기 MTCMOS가 슬립 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제2 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간(tD1) 후에 상기 제1 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하며, 상기 MTCMOS가 활성 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제1 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간(tD2) 후에 상기 제2 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하는 타이밍 제어회로, 및 상기 MTCMOS의 초기화에서 내부의 리셋 플릅플롭을 초기화하여, 상기 리셋 플립플롭에서 출력되는 신호들을 통해 상기 제1 제어 신호를 제2 논리 상태로 초기화하며, 상기 제2 제어 신호를 제1 논리상태로 초기화하는 초기화 제어회로를 포함한다.
본 발명에 따른 MTCMOS의 활성 모드를 제어하는 방법은, 소정의 폭을 갖는 로직 하이 펄스를 갖는 소정의 웨이크 업 신호들(EXTWKU, RTCWKU)을 출력하는 단계, 상기 소정의 웨이크 업 신호들에 응답하여 상기 MTCMOS의 전류 흐름을 제어하는 제1 제어 신호를 로직 하이로 천이하는 단계, 상기 제1 제어신호가 로직 하이로 천이한 다음 소정의 지연 시간 후에 상기 MTCMOS의 논리 회로부의 데이터를 저장하기 위한 플림플롭부를 제어하는 제2 제어 신호를 로직 로우로 천이하는 단계, 및 상기 MTCMOS를 슬립 모드로 전환시키는 정지 신호(STOP_ON)를 로직 로우로 천이하 는 단계를 포함한다.
본 발명에 따른 MTCMOS의 슬립 모드를 제어하는 방법은, 상기 MTCMOS를 슬립 모드로 전환시키는 정지 신호(STOP_ON)를 로직 하이로 천이하는 단계, 상기 정지 신호에 응답하여 상기 MTCMOS의 논리 회로부의 데이터를 저장하기 위한 플립플롭부를 제어하는 제2 제어신호를 로직 하이로 천이하는 단계, 및 상기 제2 제어신호가 로직 하이로 천이한 다음 소정의 지연 시간 후에 상기 MTCMOS의 전류 흐름을 제어하는 제1 제어 신호를 로직 로우로 천이하는 단계를 포함한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 일반적인 MTCMOS의 구조를 나타내는 블록도 이다.
도 1을 참조하면, MTCMOS(100)는 전원 전압인 제1 전원전압(VDD)과 가상 접지전압인 제1 동작전압(VGND) 사이에 논리 회로부(102)를 갖고, 가상 접지전압(VGND)과 접지전압인 제2 전원전압(GND)사이에 MTCMOS(100)의 동작여부를 스위칭하는 스위칭부(104)를 구비한다. 또한, 논리 회로부(102)의 데이터를 저장할 수 있는 플립플롭부(106) 및 MTCMOS의 전체 전력을 조절하는 전력 조절부(Power Management Block; PMB; 108)를 구비한다.
MTCMOS 는 1V 이하의 저전력 전원영역에서, 전원전압 또는 접지전압과 논리 회로부(102) 사이에 문턱 전압(threshold voltage; Vth)이 비교적 높은 MOS 스위치(104)를 직렬로 연결해, 회로를 동작시킬 경우 즉 활성화 모드(active mode)일 경우에 이 MOS 스위치(104)를 턴 온시켜 전원전압(VDD) 또는 접지전압(GND)을 문턱 전압(Vth)이 비교적 낮은 논리 회로부(102)에 공급하여 논리 회로부(102)의 동작 속도를 향상시키고, 논리 회로부(102)의 회로를 사용하지 않을 경우 즉 슬립 모드(sleep mode)에는 MOS스위치(104)를 턴 오프시켜 논리 회로부(102)에 전원전압(VDD) 또는 접지전압(GND)을 차단하여 논리 회로부(102)의 누설 전류를 줄여, 전체적인 시스템의 소비전력을 최소화할 수 있다.
또한, MTCMOS는 MOS 스위치(104)에 의한 면적의 증가는 생기지만, 전체적인 공정상의 큰 변화 없이도 설계 흐름(design flow)의 수정만으로 바로 구현이 가능하다는 장점도 있다.
MTCMOS(100)는 활성화 모드 시간보다 슬립 모드 시간이 긴 휴대용 LSI 의 소비 전력을 줄이는데 매우 유용하다. 하지만, MOS 스위치(104)가 턴 오프되는 경우 논리 회로부(102)에 저장되어 있는 데이터가 손실되어 버리는 문제가 있다. 이를 해결하기 위한 기술로 {S. Mutoh, et al., 1V High-Speed Digital Circuit Technology with 0.5mm Multithreshold-Voltage CMOS, IEEE Int. ASIC Conf., Sept., pp. 186-189. 1993] 및 [S. Mutoh, et al., A 1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage CMOS, IEEE JSSC, Vol. 30. No. 8, pp. 847-853, 1995]에 기술된 Conventional MTCMOS FF 기술과, [S. Shigematsu, et al., A 1-V high-speed MTCMOS circuit scheme for power-down applications, VLSI Symp., pp. 125-126, 1995], [S. Mutoh, et al., A 1-V Multithreshold-Voltage CMOS Digital Signal Processor for Mobile Phone Application, IEEE JSSC, Vol. 31. No. 11, pp. 1795-1802, 1996] 및 [S. Shigematsu, et al., A 1-V High-Speed MTCMOS Circuit Scheme for Power-Down Application Circuit, IEEE JSSC, Vol. 32. No. 6, pp. 861-869, 1997]에 개시된 Balloon FF 기술과, [H. Makino, et al., An Auto-Backgate-Controlled MT-CMOS Circuit, VLSI Symp., pp. 42-43, 1998]에 기술된 ABC(Auto Backgate Controlled)-MTCMOS 기술, [K. Kumagai, et al., A Novel Powering-down Scheme for Low Vt CMOS Circuit, VLSI Symp., pp. 44-45, 1998]에 기술된 VRC(Virtual power/ground Rail Clamp) 기술 및 [K.T. Park, H.S. Won et. al, "A New Low -Power Edge-Triggered and Logic-Embeded FF Using Complementary Pass-Transistors Circuit", ITC-CSCC, 2001]에 기술된 CPFF(Complementary Pass-transistor Flip Flop) 기술 등이 있다. 이러한 해결 기술들 중 CPFF는 면적, 속도, 소비 전력 측면에서 우수한 특징을 보인다.
도 2는 도 1의 CPFF에 대한 일 실시예를 도시한 회로이다.
Balloon FF과 같은 경우 슬립 모드와 활성화 모드 시 플립플롭을 제어하기 이해 복잡한 제어 회로가 필요하며, 논리 회로부의 플립플롭 종류에 따라 제어방식 및 회로가 다르게 설계되어야 하지만, 도 2에 도시된 CPFF는 적은 면적으로 저 전 력, 고속동작이 가능하고, 전원을 차단하여 회로를 동작시키지 않는 시스템의 구성요소로 사용될 때 래치된 데이터를 보존하기 위한 회로를 추가로 설치할 필요가 없는 CP(Complementary Pass transistor based) 플립플롭이다.
도 2에 도시된 CP 플립플롭(CPFF)은, 클록신호(CLK) 및 상기 클록신호(CLK)를 소정의 시간 지연시킨 지연된 클록신호 사이의 지연시간을 감지하여, 상기 지연된 시간차이에 해당하는 시간 동안 입력데이터를 수신하고, 새로운 입력데이터가 수신될 때까지 이전 입력데이터를 래치(latch)한다. 도 2의 CP 플립플롭은, 데이터를 보존하기 위한 타이밍 설계가 종래의 플립플롭에 비하여 매우 간단한 장점이 있다.
도 1의 PMB(Power management block; 108)는 MTCMOS(100)의 MOS 스위치(혹은 CCS cell; 104)를 제어하기 위한 제1 제어 신호(SC)와 CPFF(106)을 제어하기 위한 제2 제어 신호(SCB)를 출력한다.
도 1의 MTCMOS(100)을 에러 없이 정상적으로 동작시키기 위해서는 PMB(108) 내에 MTCMOS(100)의 초기화 과정과 슬립 모드와 활성화 모드의 전환 과정을 적절히 제어하기 위한 제어회로 즉 MTCMOS 제어회로가 포함되어야 한다.
도 3은 본 발명에 따른 MTCMOS 제어회로를 나타내는 블록도 이다.
도 3을 참조하면 MTCMOS 제어회로(300)는 MTCMOS의 초기화에 필요한 초기화 제어회로(302) 및 슬립 모드와 활성화 모드의 전환 시에 필요한 타이밍 제어회로(304)를 포함한다. 또한, MTCMOS 제어회로(300)는 도 1의 PMB(108) 내부 제어 신호들(EXTWKU, RTCWKU, STOP_ON)을 입력 받아 상기 초기화 제어회로(302) 및 타이밍 제어회로(304)에서 출력되는 신호와 PMB 내부의 다른 신호와의 논리합을 통해 제1 제어 신호(SC)를 출력하고, 논리곱을 통해 제2 제어신호(SCB)를 출력한다.
도 4는 MTCMOS의 초기화에 필요한 초기화 제어회로의 블록도 이다.
도 4에 도시된 초기화 제어회로(400)는 MTCMOS의 초기화를 제어하는 부분으로 MTCMOS 칩(chip)의 초기 웜업(warm-up) 시에 Power-On-Reset(POR) 신호를 사용하여 리셋 플립플롭(402)을 리셋(Reset) 시켜서, 제1 제어신호(SC)를 하이 레벨로 초기화하고, 제2 제어신호(SCB)를 로우 레벨로 초기화해주는 역할을 한다.
도 4를 참조하면 초기화 제어회로(400)는 리셋 플립플롭(402), AND 게이트(404), OR 게이트(406) 및 파워 온 리셋 회로(NPORST; 408)로 구성되어 있다. 리셋 플립플롭(402)의 입력단(RN)은 파워 온 리셋 회로(408)의 출력단(POR)과 연결되어 있으며, 리셋 플립플롭(402)의 출력단(Q와 QN)은 각각 3 입력 AND 게이트(404), 3 입력 OR 게이트 (406)에 연결되며, AND 회로의 출력은 제2 제어 신호(SCB)이며, OR 게이트의 출력은 제1 제어 신호(SC)이다.
MTCMOS 회로 초기화(Power-on) 시 3 입력 AND 게이트(404) 및 3 입력 OR 게이트(406)의 다른 입력 신호는 로우 레벨(low level) 또는 하이 레벨(high level)로 고정되어 있다.
리셋 플립플롭(402)의 입력 신호는 파워 온 리셋 회로(408)의 출력 신호로써 전원 전압(VDD)가 적정 전압 이상이 되었을 경우 출력 신호가 제1 논리 상태(low level)에서 제2 논리 상태(high level)로 변환되며, 이 신호는 상기 리셋 플립플롭(402) 회로를 초기화시키게 된다.
리셋 플립플롭(402)의 제1 출력 신호(Q)는 제1 논리 상태(low level)로 되며, 제2 출력 신호(QN)는 제2 논리 상태(high level)가 되어 출력된다. 이에 따라 3 입력 AND 회로(404)의 입력 신호로서 리셋 플립플롭(402)의 제1 출력 신호(Q)가 인가됨으로 인해 AND 회로(404)의 출력 신호인 제2 제어 신호(SCB)는 제1 논리 상태(low level)를 유지하게 되고, 이는 MTCMOS의 특정 플립플롭(CPFF)의 입력 신호에 연결되게 된다.
한편, OR 회로(406)의 입력 신호로서 리셋 플립플롭(402)의 제2 출력 신호(QN)이 인가됨으로 인해 OR 회로(406)의 출력인 제1 제어 신호(SC)는 제2 논리 상태(high level)를 유지하게 된다. 또한, MTCMOS 회로 초기화 시 AND 회로(404)의 다른 입력 신호들은 제2 논리 상태로 고정되어 있으며, OR 회로(406)의 다른 입력 신호들은 제1 논리 상태로 고정되어 있다.
한편, MTMOS 제어회로에 필요한 다른 하나는 MTCMOS 칩의 동작 중 슬립 모드에 진입할 때와 활성화 모드에 진입할 때 제1 및 제2 제어 신호의 타이밍을 제어해주는 타이밍 제어회로(304)이다.
본 발명에 따른 타이밍 제어회로(304)는 MTCMOS가 슬립 모드로 들어갈 때 미리 CPFF 에 데이터를 저장할 수 있도록 제1 제어 신호와 제2 제어 신호 사이에 적절한 지연 시간을 두어 타이밍 관계를 조절하고, 또한, MTCMOS가 활성화 모드로 들어갈 때에도, CPFF에 저장된 데이터를 MTCMOS의 논리 회로부에서 적절하게 이용할 수 있도록 상기 제1 제어 신호와 상기 제2 제어 신호 사이에 적절한 지연 시간을 두도록 제어하는 역할을 한다.
도 5는 본 발명에 따른 타이밍 제어회로의 입출력 신호의 타이밍도이다.
도 5를 참조하면, 도 5는 도 3의 MTCMOS 제어회로에 입력되는 입력 신호들(EXTWKU, RTCWKU, STOP_ON)과 출력되는 제어신호들(SC, SCB)의 타이밍 관계를 나타내고 있다.
먼저, MTCMOS가 활성화 모드에서 슬립 모드로 전환되는 경우를 살펴보면, 외부 두 웨이크 업 신호들(EXTWKU, RTCWKU)은 제1 논리 상태(low level)로 머물러 있고, MTCMOS를 슬립 모드로 진입하도록 지시하는 소정의 정지 신호(STOP_ON)는 제1 논리 상태(low level)에서 제2 논리 상태(high level)로 천이한다. 그러면, 제2 논리 상태로 천이된 정지 신호(STOP_ON)를 입력받은 타이밍 제어회로(304)는 CPFF를 제어하는 제2 제어 신호(SCB)를 제1 논리 상태에서 제2 논리 상태로 천이시켜 출력한다. 그리고 제1 지연시간(tD1) 뒤에 타이밍 제어회로(304)는 MOS 스위칭부(CCS)를 제어하는 제1 제어 신호(SC)를 제2 논리 상태에서 제1 논리 상태로 천이시켜 출력한다.
그러면, 제2 제어신호(SCB)가 제2 논리 상태가 되면서 MTCMOS의 논리 회로부의 래치나 플립플롭에 저장된 데이터를 CPFF에 저장할 수 있게 된다. 그런 다음 제1 지연시간(tD1) 후에 제1 제어신호(SC)가 제1 논리 상태가 되면서 MOS 스위치부(CCS)가 턴 오프되고, MTCMOS는 슬립 모드로 천이된다.
따라서, MTCMOS가 슬립 모드로 천이되기 전에 논리 회로부의 데이터를 CPFF로 저장할 수 있게 된다.
MTCMOS가 슬립 모드에서 활성화 모드로 전환되는 경우를 살펴보면, MTCMOS를 활성화 모드로 전환시키기 위해서, 외부 두 웨이크 업 신호들(EXTWKU, RTCWKU)이 제1 논리 상태에서 제2 논리 상태를 갖는 펄스 신호로 전환되어 MTCMOS 제어회로로 입력된다. 그러면 타이밍 제어회로(304)는 MOS 스위칭부(CCS)를 제어하는 제1 제어 신호(CS)를 제1 논리 상태에서 MOS 스위칭부를 턴 온시키는 제2 제어 상태로 천이시켜 출력한다. 그리고, 제2 지연시간 (tD2) 뒤에 타이밍 제어회로(304)는 CPFF를 제어하는 제2 제어 신호(SCB)를 제2 논리 상태에서 CPFF를 디스에이블 하는 제1 논리 상태로 천이시켜 출력한다. 그런 다음 소정의 정지 신호(STOP_ON)는 제2 논리 상태에서 제1 논리 상태로 천이된다.
여기서 제2 지연시간(tD2)은 슬립 모드에서 활성화 모드로 전환 될 때, 슬립 모드 시 차지(charge)된 제1 동작전원 즉, 가상 접지전원(VGND)의 전하를 완전 방전할 때까지 걸리는 시간으로 전체 가상 접지전원(VGND) 네트워크의 RC 타임 상수에 의해 계산된다.
그러면, 제1 제어 신호(SC)가 제2 논리 상태가 되어 MOS 스위칭부에 입력되면 MTCMOS의 MOS 스위칭부는 턴 온되어 논리 회로부에 전류를 공급시킨다. 따라서, MTCMOS는 활성화 모드가 되어 논리 회로부가 동작될 수 있다. 또한, 이 상태에서 제2 제어신호(SCB)는 제2 논리 상태이기 때문에 CPFF에는 데이터가 그대로 저장되어 있고, 논리 회로부는 CPFF에 저장된 데이터를 이용하여 슬립 모드로 전환되기 전의 데이터를 회복할 수 있게 된다. 그런 다음 제2 지연시간(tD2) 후에 제2 제어신호(SCB)가 제2 논리 상태에서 제1 논리 상태로 천이되어 CPFF는 디스에이블 상태가 된다.
따라서, MTCMOS가 활성화 모드로 천이된 후에도 CPFF에 저장되었던 데이터를 판독하여 이용할 수 있게 된다.
도 6은 도 5의 동작을 위한 본 발명의 일 실시예에 따른 타이밍 제어회로의 회로도이다.
도 6을 참조하면, 타이밍 제어회로(600)는 외부의 정지 신호(STOP_ON)를 받는 제1 버퍼(602), 상기 제1 버퍼(602)로부터 출력된 신호를 지연시키는 제1 지연회로(604), 외부의 제1 웨이크 업 신호(EXTWKU)와 제2 웨이크 업 신호(RTCWKU)를 입력받는 제1 OR 게이트(606). 상기 제1 OR 게이트(606)로부터 출력된 신호를 받는 제1 인버터(608), 상기 제1 인버터(608)로부터 출력된 신호를 지연시키는 제2 지연회로(610), 상기 제1 인버터(608), 상기 정지 신호(STOP_ON) 및 상기 제1 지연회로(604)의 출력 신호를 입력받아 상기 제1 제어신호(SC)를 출력하는 제1 제어신호 출력부(612) 및 상기 제1 버퍼(602), 상기 정지 신호(STOP_ON) 및 상기 제2 지연회로(610)의 출력 신호를 입력받아 상기 제2 제어신호(SCB)를 출력하는 제2 제어신호 출력부(614)를 포함한다.
또한, 상기 제1 제어신호 출력부(612)는, 상기 정지 신호(STOP_ON) 및 상기 제1 지연회로(604)의 출력 신호를 입력받는 제1 AND 게이트(616), 상기 제1 AND 게이트(616)의 출력 신호 및 상기 제1 인버터(608)의 출력 신호를 입력받는 제1 NAND 게이트(618) 및 상기 제1 NAND 게이트(618)의 출력 신호 및 소정의 두 제어 신호('0')를 입력받아 제1 제어 신호(SC)를 출력하는 제2 OR 게이트(620)를 포함한다.
이때, 3 입력 OR 게이트(620)의 다른 두 입력 신호는 제1 논리 상태(low level)로 고정되어 있다.
또한, 상기 제2 제어신호 출력부(614)는, 상기 정지 신호(STOP_ON) 및 상기 제1 버퍼(602)의 출력 신호를 입력받는 제2 AND 게이트(622), 상기 제2 AND 게이트(622)의 출력 신호 및 상기 제2 지연회로(610)의 출력 신호를 입력받는 제3 AND 게이트(624) 및 상기 제3 AND 게이트(624)의 출력 신호 및 소정의 두 제어 신호('1')를 입력받아 제2 제어 신호(SCB)를 출력하는 제4 AND 게이트(626)를 포함한다.
이때, 3 입력 AND 게이트(626)의 다른 두 입력 신호는 제2 논리 상태(high level)로 고정되어 있다.
도 6에 도시된 타이밍 제어회로는 MTCMOS가 활성화 모드에서 슬립 모드로 전환할 때, 외부 웨이크 업 신호(EXTWKU, RTCWKU)는 항상 제1 논리 상태를 유지하며, 정지 신호(STOP_ON)가 제1 논리 상태에서 제2 논리 상태로 전환할 때, 제2 제어 신호(SCB) 신호가 제1 논리 상태에서 제2 논리 상태로 전이된다. 또한, 제1 지연회로(604)에 의해 제1 지연시간(tD1) 만큼 지연되어 제1 제어 신호(SC)가 제2 논리 상태에서 제1 논리 상태로 전이된다.
또한, MTCMOS가 슬립 모드에서 활성화 모드로 전한될 때에는, 정지 신호(STOP_ON)는 항상 제2 논리 상태를 유지하며, 두 웨이크 업 신호(EXTWKU, RTCWKU) 신호가 제1 논리 상태에서 제2 논리 상태로 전환 시 먼저 제1 제어 신호(SC)가 제1 논리 상태에서 제2 논리 상태로 전이되며, 제2 지연회로(610)에 의 해 제2 지연시간(tD2) 만큼 지연되어 제2 제어 신호(SCB)가 제2 논리 상태에서 제1 논리 상태로 전이된다. 이때 제2 지연시간(tD2)은 슬립 모드 시 차지(charge)된 가상 접지전압(VGND) 라인의 전하를 완전 방전할 때까지 걸리는 시간으로, 전체 가상 접지 네크워크의 RC 타임 상수를 고려하여 계산된다.
도 7은 도 도 5의 동작을 위한 본 발명의 다른 실시예에 따른 타이밍 제어회로의 회로도이다.
도 7을 참조하면, 타이밍 제어회로(700)는 외부의 정지 신호(STOP_ON)를 받는 제1 버퍼(702), 상기 제1 버퍼(702)로부터 출력된 신호를 지연시키는 제1 플립플롭(704), 외부의 제1 웨이크 업 신호(EXTWKU)와 제2 웨이크 업 신호(RTCWKU)를 입력받는 제1 OR 게이트(706). 상기 제1 OR 게이트(706)로부터 출력된 신호를 받는 제1 인버터(708), 상기 제1 인버터(708)로부터 출력된 신호를 지연시키는 직렬로 연결된 제2 플립플롭(710)과 제3 플립플롭(711), 상기 제1 인버터(708), 상기 정지 신호(STOP_ON) 및 상기 제1 플립플롭(704)의 출력 신호를 입력받아 상기 제1 제어신호(SC)를 출력하는 제1 제어신호 출력부(712) 및 상기 제1 버퍼(702), 상기 정지 신호(STOP_ON) 및 상기 제3 플립플롭(711)의 출력 신호를 입력받아 상기 제2 제어신호(SCB)를 출력하는 제2 제어신호 출력부(714)를 포함한다.
또한, 상기 제1 제어신호 출력부(712)는, 상기 정지 신호(STOP_ON) 및 상기 제1 플립플롭(704)의 출력 신호를 입력받는 제1 AND 게이트(716), 상기 제1 AND 게이트(716)의 출력 신호 및 상기 제1 인버터(708)의 출력 신호를 입력받는 제1 NAND 게이트(718) 및 상기 제1 NAND 게이트(718)의 출력 신호 및 소정의 두 제어 신호('0')를 입력받아 제1 제어 신호(SC)를 출력하는 제2 OR 게이트(720)를 포함한다.
이때, 3 입력 OR 게이트(720)의 다른 두 입력 신호는 제1 논리 상태(low level)로 고정되어 있다.
또한, 상기 제2 제어신호 출력부(714)는, 상기 정지 신호(STOP_ON) 및 상기 제1 버퍼(702)의 출력 신호를 입력받는 제2 AND 게이트(722), 상기 제2 AND 게이트(722)의 출력 신호 및 상기 제3 플립플롭(711)의 출력 신호를 입력받는 제3 AND 게이트(724) 및 상기 제3 AND 게이트(724)의 출력 신호 및 소정의 두 제어 신호('1')를 입력받아 제2 제어 신호(SCB)를 출력하는 제4 AND 게이트(726)를 포함한다.
이때, 3 입력 AND 게이트(726)의 다른 두 입력 신호는 제2 논리 상태(high level)로 고정되어 있다.
또한, 도 7의 플립플롭을 통한 지연시간은 클록 신호(RTC_CLK)의 주기만큼 지연되어 결정된다.
도 7에 도시된 타이밍 제어회로는 MTCMOS가 활성화 모드에서 슬립 모드로 전환할 때, 외부 웨이크 업 신호(EXTWKU, RTCWKU)는 항상 제1 논리 상태를 유지하며, 정지 신호(STOP_ON)가 제1 논리 상태에서 제2 논리 상태로 전환할 때, 제2 제어 신호(SCB) 신호가 제1 논리 상태에서 제2 논리 상태로 전이된다. 또한, 제1 플립플롭(704)에 의해 제1 지연시간(tD1) 만큼 지연되어 제1 제어 신호(SC)가 제2 논리 상태에서 제1 논리 상태로 전이된다.
또한, MTCMOS가 슬립 모드에서 활성화 모드로 전한될 때에는, 정지 신호(STOP_ON)는 항상 제2 논리 상태를 유지하며, 두 웨이크 업 신호(EXTWKU, RTCWKU) 신호가 제1 논리 상태에서 제2 논리 상태로 전환 시 먼저 제1 제어 신호(SC)가 제1 논리 상태에서 제2 논리 상태로 전이되며, 제2 지연회로(710)에 의해 제2 지연시간(tD2) 만큼 지연되어 제2 제어 신호(SCB)가 제2 논리 상태에서 제1 논리 상태로 전이된다. 이때 제2 지연시간(tD2)은 슬립 모드 시 차지(charge)된 가상 접지전압(VGND) 라인의 전하를 완전 방전할 때까지 걸리는 시간으로, 전체 가상 접지 네크워크의 RC 타임 상수를 고려하여 계산된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 MTCMOS 에 따르면, MTCMOS 내부 제어 신호를 MTCMOS의 각 모드 전환 시 적절한 지연 시간을 통해 제어함으로써, MTCMOS의 슬립 모드로 전환시 데이터를 온전히 저장할 수 있고, 활성화 모드시 충전된 전하를 완전히 방전하여 MTCMOS 의 동작 중에 데이터를 손상하지 않고 소비전력을 최소화하면서도 정상적인 동작을 제어할 수 있게 한다.

Claims (15)

  1. MTCMOS(Multi-Threshold CMOS)를 제어하는 MTCMOS 제어회로에 있어서,
    상기 MTCMOS 제어회로는 상기 MTCMOS 의 슬립 모드에 따라 고전압의 전류 제어 스위치의 스위칭를 제어하는 제1 제어신호와, 논리 회로부의 데이터를 저장하기 위한 플립 플롭부를 제어하는 제2 제어신호를 출력하고,
    상기 MTCMOS가 슬립 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제2 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간(tD1) 후에 상기 제1 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하며,
    상기 MTCMOS가 활성 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제1 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간(tD2) 후에 상기 제2 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하는 것을 특징으로 하는 MTCMOS 제어회로.
  2. 제1항에 있어서,
    상기 MTCMOS 제어회로는, 소정의 웨이크_업 신호들(EXTWKU, RTCWKU)에 응답하여 상기 MTCMOS를 활성 모드로 전환시키고 소정의 정지 신호(STOP_ON)에 응답하여 상기 MTCMOS를 슬립 모드로 전환시키는 것을 특징으로 하는 MTCMOS 제어회로.
  3. 제1항에 있어서,
    상기 제1 제어신호는 상기 제2 논리 상태 일 때 상기 전류 제어 스위치를 턴 온 시키고, 상기 제1 논리 상태 일 때 상기 전류 제어 스위치를 턴 오프 시키며,
    상기 제2 제어신호는 상기 제2 논리 상태 일 때 상기 플립플롭부를 통해 상기 논리 회로부의 데이터를 저장하고, 상기 제1 논리 상태 일 때 상기 플립플롭부를 디스에이블 시키는 것을 특징으로 하는 MTCMOS 제어회로.
  4. 제1항에 있어서,
    상기 MTCMOS 제어회로는,
    외부의 정지 신호(STOP_ON)를 입력받는 제1 버퍼;
    상기 제1 버퍼로부터 출력된 신호를 지연시키는 제1 지연회로;
    외부의 제1 웨이크 업 신호(EXTWKU)와 제2 웨이크 업 신호(RTCWKU)를 입력받는 제1 OR 게이트;
    상기 제1 OR 게이트로부터 출력된 신호를 받는 제1 인버터;
    상기 제1 인버터로부터 출력된 신호를 지연시키는 제2 지연회로;
    상기 제1 인버터, 상기 정지 신호 및 상기 제1 지연회로의 출력 신호를 입력받아 상기 제1 제어신호(SC)를 출력하는 제1 제어신호 출력부; 및
    상기 제1 버퍼, 상기 정지 신호 및 상기 제2 지연회로의 출력 신호를 입력받아 상기 제2 제어신호(SCB)를 출력하는 제2 제어신호 출력부를 포함하는 것을 특징으로 하는 MTCMOS 제어회로.
  5. 제4항에 있어서,
    상기 제1 지연회로는 하나의 플립플롭으로 구성되며,
    상기 제2 지연회로는 두 개의 직렬로 연결된 플립플롭으로 구성된 것을 특징으로 하는 MTCMOS 제어회로.
  6. 제4항에 있어서,
    상기 제1 제어신호 출력부는,
    상기 정지 신호 및 상기 제1 지연회로의 출력 신호를 입력받는 제1 AND 게이트;
    상기 제1 AND 게이트의 출력 신호 및 상기 제1 인버터의 출력 신호를 입력받는 제1 NAND 게이트; 및
    상기 제1 NAND 게이트의 출력 신호 및 소정의 두 제어 신호를 입력받아 제1 제어 신호를 출력하는 제2 OR 게이트를 포함하는 것을 특징으로 하는 MTCMOS 제어회로.
  7. 제4항에 있어서,
    상기 제2 제어신호 출력부는,
    상기 정지 신호 및 상기 제1 버퍼의 출력 신호를 입력받는 제2 AND 게이트;
    상기 제2 AND 게이트의 출력 신호 및 상기 제2 지연회로의 출력 신호를 입력받는 제3 AND 게이트; 및
    상기 제3 AND 게이트의 출력 신호 및 소정의 두 제어 신호를 입력받아 제2 제어 신호를 출력하는 제4 AND 게이트를 포함하는 것을 특징으로 하는 MTCMOS 제어회로.
  8. 제5항에 있어서,
    상기 제1 제어신호 출력부는,
    상기 정지 신호 및 상기 제1 지연회로의 출력 신호를 입력받는 제1 AND 게이트;
    상기 제1 AND 게이트의 출력 신호 및 상기 제1 인버터의 출력 신호를 입력받는 제1 NAND 게이트; 및
    상기 제1 NAND 게이트의 출력 신호 및 소정의 두 제어 신호를 입력받아 제1 제어 신호를 출력하는 제2 OR 게이트를 포함하는 것을 특징으로 하는 MTCMOS 제어회로.
  9. 제5항에 있어서,
    상기 제2 제어신호 출력부는,
    상기 정지 신호 및 상기 제1 버퍼의 출력 신호를 입력받는 제2 AND 게이트;
    상기 제2 AND 게이트의 출력 신호 및 상기 제2 지연회로의 출력 신호를 입력받는 제3 AND 게이트; 및
    상기 제3 AND 게이트의 출력 신호 및 소정의 두 제어 신호를 입력받아 제2 제어 신호를 출력하는 제4 AND 게이트를 포함하는 것을 특징으로 하는 MTCMOS 제어 회로.
  10. MTCMOS를 제어하는 MTCMOS 제어회로에 있어서,
    상기 MTCMOS 제어회로는 상기 MTCMOS 의 슬립 모드에 따라 고전압의 전류 제어 스위치의 스위칭를 제어하는 제1 제어신호(SC)와, 논리 회로부의 데이터를 저장하기 위한 플립 플롭부를 제어하는 제2 제어신호(SCB)를 출력하고,
    상기 MTCMOS가 슬립 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제2 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간(tD1) 후에 상기 제1 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하며,
    상기 MTCMOS가 활성 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제1 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간(tD2) 후에 상기 제2 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하는 타이밍 제어회로; 및
    상기 MTCMOS의 초기화에서 내부의 리셋 플릅플롭을 초기화하여, 상기 리셋 플립플롭에서 출력되는 신호들을 통해 상기 제1 제어 신호를 제2 논리 상태로 초기화하며, 상기 제2 제어 신호를 제1 논리상태로 초기화하는 초기화 제어회로를 포함하는 것을 특징으로 하는 MTCMOS 제어회로.
  11. 제10항에 있어서,
    상기 MTCMOS 제어회로는, 소정의 웨이크_업 신호들(EXTWKU, RTCWKU)에 응답 하여 상기 MTCMOS를 활성 모드로 전환시키고 소정의 정지 신호(STOP_ON)에 응답하여 상기 MTCMOS를 슬립 모드로 전환시키는 것을 특징으로 하는 MTCMOS 제어회로.
  12. 제10항에 있어서,
    상기 제1 제어신호는 상기 제2 논리 상태 일 때 상기 전류 제어 스위치를 턴 온 시키고, 상기 제1 논리 상태 일 때 상기 전류 제어 스위치를 턴 오프 시키며,
    상기 제2 제어신호는 상기 제2 논리 상태 일 때 상기 플립플롭부를 통해 상기 논리 회로부의 데이터를 저장하고, 상기 제1 논리 상태 일 때 상기 플립플롭부를 디스에이블 시키는 것을 특징으로 하는 MTCMOS 제어회로.
  13. 제10항에 기재된 MTCMOS 제어회로를 포함하는 MTCMOS 전력 조절부;
    제1 전원 전압과 제1 동작 전압 사이에 연결되어 임의의 기능을 수행하며, 낮은 전압 레벨(Vth)을 갖는 제1 시모스로 구성된 논리 회로부;
    상기 제1 동작 전압과 제2 전원전압 사이에 연결되고, 상기 제1 제어 신호에 응답하여 전류의 흐름을 제어하는 높은 전압 레벨(Vth)을 갖는 MOS 트랜지스터; 및
    상기 제2 제어 신호에 응답하여 상기 논리 회로부의 데이터를 저장하는 플릅플롭부를 포함하는 MTCMOS.
  14. MTCMOS의 활성 모드를 제어하는 방법에 있어서,
    소정의 폭을 갖는 제2 논리 상태의 펄스를 갖는 소정의 웨이크 업 신호들(EXTWKU, RTCWKU)을 출력하는 단계;
    상기 소정의 웨이크 업 신호들에 응답하여 상기 MTCMOS의 전류 흐름을 제어하는 제1 제어 신호를 제2 논리 상태로 천이하는 단계;
    상기 제1 제어신호가 제2 논리 상태로 천이한 다음 소정의 지연 시간 후에 상기 MTCMOS의 논리 회로부의 데이터를 저장하기 위한 플림플롭부를 제어하는 제2 제어 신호를 제1 논리 상태로 천이하는 단계; 및
    상기 MTCMOS를 슬립 모드로 전환시키는 정지 신호(STOP_ON)를 제1 논리 상태로 천이하는 단계를 포함하는 제어 방법.
  15. MTCMOS의 슬립 모드를 제어하는 방법에 있어서,
    상기 MTCMOS를 슬립 모드로 전환시키는 정지 신호(STOP_ON)를 제2 논리 상태로 천이하는 단계;
    상기 정지 신호에 응답하여 상기 MTCMOS의 논리 회로부의 데이터를 저장하기 위한 플립플롭부를 제어하는 제2 제어신호를 제2 논리 상태로 천이하는 단계; 및
    상기 제2 제어신호가 제2 논리 상태로 천이한 다음 소정의 지연 시간 후에 상기 MTCMOS의 전류 흐름을 제어하는 제1 제어 신호를 제1 논리 상태로 천이하는 단계를 포함하는 제어 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045295B1 (ko) 2004-04-29 2011-06-29 삼성전자주식회사 Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564634B1 (ko) * 2004-10-08 2006-03-28 삼성전자주식회사 단락전류 방지회로를 구비한 ｍｔｃｍｏｓ 회로 시스템
US8018247B2 (en) * 2004-11-30 2011-09-13 Freescale Semiconductor, Inc. Apparatus and method for reducing power consumption using selective power gating
US20060273391A1 (en) * 2005-06-01 2006-12-07 Diaz Carlos H CMOS devices for low power integrated circuits
US7391233B1 (en) * 2007-10-30 2008-06-24 International Business Machines Corporation Method and apparatus for extending lifetime reliability of digital logic devices through removal of aging mechanisms
US7391232B1 (en) * 2007-10-30 2008-06-24 International Business Machines Corporation Method and apparatus for extending lifetime reliability of digital logic devices through reversal of aging mechanisms
KR101477512B1 (ko) * 2008-03-18 2014-12-31 삼성전자주식회사 액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체집적 회로
KR101003153B1 (ko) * 2009-05-15 2010-12-21 주식회사 하이닉스반도체 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치
US8026741B2 (en) * 2009-07-31 2011-09-27 Apple Inc. CMOS circuitry with mixed transistor parameters
US7977972B2 (en) 2009-08-07 2011-07-12 The Board Of Trustees Of The University Of Arkansas Ultra-low power multi-threshold asynchronous circuit design
US8736332B2 (en) * 2009-12-17 2014-05-27 Lsi Corporation Leakage current reduction in a sequential circuit
US8390331B2 (en) * 2009-12-29 2013-03-05 Nxp B.V. Flexible CMOS library architecture for leakage power and variability reduction
US8738940B2 (en) 2011-09-06 2014-05-27 Lsi Corporation Power controller for SoC power gating applications
US8669800B2 (en) * 2012-02-24 2014-03-11 International Business Machines Corporation Implementing power saving self powering down latch structure
US9094013B2 (en) 2013-05-24 2015-07-28 The Board Of Trustees Of The University Of Arkansas Single component sleep-convention logic (SCL) modules
US9287858B1 (en) 2014-09-03 2016-03-15 Texas Instruments Incorporated Low leakage shadow latch-based multi-threshold CMOS sequential circuit
CA2974821A1 (en) 2015-01-24 2016-07-28 Circuit Seed, Llc Passive phased injection locked circuit
CN110932717A (zh) 2015-07-29 2020-03-27 电路种子有限责任公司 固态装置
US10476457B2 (en) 2015-07-30 2019-11-12 Circuit Seed, Llc Low noise trans-impedance amplifiers based on complementary current field-effect transistor devices
US10491177B2 (en) 2015-07-30 2019-11-26 Circuit Seed, Llc Multi-stage and feed forward compensated complementary current field effect transistor amplifiers
WO2017019981A1 (en) 2015-07-30 2017-02-02 Circuit Seed, Llc Reference generator and current source transistor based on complementary current field-effect transistor devices
US10283506B2 (en) 2015-12-14 2019-05-07 Circuit Seed, Llc Super-saturation current field effect transistor and trans-impedance MOS device
KR102420005B1 (ko) * 2017-12-21 2022-07-12 에스케이하이닉스 주식회사 파워 게이팅 제어 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100412589B1 (ko) 1996-07-05 2004-04-06 마츠시타 덴끼 산교 가부시키가이샤 반도체 회로 시스템, 반도체 집적회로의 검사방법 및 그 검사계열의 생성방법
TW365007B (en) 1996-12-27 1999-07-21 Matsushita Electric Ind Co Ltd Driving method of semiconductor integrated circuit and the semiconductor integrated circuit
JP3856892B2 (ja) * 1997-03-03 2006-12-13 日本電信電話株式会社 自己同期型パイプラインデータパス回路および非同期信号制御回路
JPH10261946A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
JPH11112297A (ja) * 1997-10-06 1999-04-23 Nec Corp ラッチ回路及びこのラッチ回路を有する半導体集積回路
US6433584B1 (en) 1998-06-18 2002-08-13 Hitachi, Ltd. Semiconductor integrated circuit
JP3878431B2 (ja) * 2000-06-16 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置
JP3727838B2 (ja) * 2000-09-27 2005-12-21 株式会社東芝 半導体集積回路
JP3864248B2 (ja) * 2001-12-17 2006-12-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置
JP3986393B2 (ja) * 2002-08-27 2007-10-03 富士通株式会社 不揮発性データ記憶回路を有する集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045295B1 (ko) 2004-04-29 2011-06-29 삼성전자주식회사 Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법

Also Published As

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