JP3080062B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、グローバル電源線、グローバル接地線、及
び、ローカル電源線またはローカル接地線のいづれか一
方から成る３本の電源構成を有する低消費電力半導体集
積回路に関する。
関し、特に、グローバル電源線、グローバル接地線、及
び、ローカル電源線またはローカル接地線のいづれか一
方から成る３本の電源構成を有する低消費電力半導体集
積回路に関する。
【０００２】
【従来の技術】半導体集積回路では、携帯情報端末機器
等の発達に伴って、バッテリ駆動による長時間使用の要
求が高まっている。そのため、携帯端末機器等に搭載さ
れる半導体集積回路では、一般的な高速化や低電圧化の
要請と共に、その消費電力を削減する要請が特に高い。
トランジスタを低電圧で作動させてもその動作速度が低
下しないようにするためには、トランジスタを低しきい
値で作動させることが好ましい。しかし、低しきい値電
圧で作動するＣＭＯＳトランジスタでは、貫通電流とも
呼ばれるリーク電流が、高しきい値で作動するＣＭＯＳ
トランジスタに比して大きいので、消費電力削減の妨げ
になる。
等の発達に伴って、バッテリ駆動による長時間使用の要
求が高まっている。そのため、携帯端末機器等に搭載さ
れる半導体集積回路では、一般的な高速化や低電圧化の
要請と共に、その消費電力を削減する要請が特に高い。
トランジスタを低電圧で作動させてもその動作速度が低
下しないようにするためには、トランジスタを低しきい
値で作動させることが好ましい。しかし、低しきい値電
圧で作動するＣＭＯＳトランジスタでは、貫通電流とも
呼ばれるリーク電流が、高しきい値で作動するＣＭＯＳ
トランジスタに比して大きいので、消費電力削減の妨げ
になる。
【０００３】特開平6-29834号公報には、上記要請に応
えるため、低消費電力で作動する半導体集積回路が提案
されている。図７を参照して提案された半導体集積回路
について説明する。本集積回路は、低しきい値を有する
トランジスタから成る論理回路（組合せ回路）３０１、
３０２と、低しきい値及び高しきい値を有するトランジ
スタから成る情報保持回路（順序回路）３０３とから構
成されている。これらの回路へは、グローバル電源線Ｖ
ＣＣ、ローカル電源線ＱＶＣＣ、グローバル接地線ＶＳ
Ｓ、及び、ローカル接地線ＱＶＳＳの４本から電源が供
給される。グローバル電源線ＶＣＣとローカル電源線Ｑ
ＶＣＣとの間、及び、グローバル接地線ＶＳＳとローカ
ル接地線ＱＶＳＳとの間には、夫々、電源スイッチトラ
ンジスタ３０４、３０５が配設されている。低しきい値
論理回路３０１、３０２には、ローカル電源線ＱＶＣＣ
及びローカル接地線ＱＶＳＳから電位が供給されてお
り、情報保持回路３０３には、グローバル電源線ＶＣＣ
及びグローバル接地線ＶＳＳから電位が供給されてい
る。
えるため、低消費電力で作動する半導体集積回路が提案
されている。図７を参照して提案された半導体集積回路
について説明する。本集積回路は、低しきい値を有する
トランジスタから成る論理回路（組合せ回路）３０１、
３０２と、低しきい値及び高しきい値を有するトランジ
スタから成る情報保持回路（順序回路）３０３とから構
成されている。これらの回路へは、グローバル電源線Ｖ
ＣＣ、ローカル電源線ＱＶＣＣ、グローバル接地線ＶＳ
Ｓ、及び、ローカル接地線ＱＶＳＳの４本から電源が供
給される。グローバル電源線ＶＣＣとローカル電源線Ｑ
ＶＣＣとの間、及び、グローバル接地線ＶＳＳとローカ
ル接地線ＱＶＳＳとの間には、夫々、電源スイッチトラ
ンジスタ３０４、３０５が配設されている。低しきい値
論理回路３０１、３０２には、ローカル電源線ＱＶＣＣ
及びローカル接地線ＱＶＳＳから電位が供給されてお
り、情報保持回路３０３には、グローバル電源線ＶＣＣ
及びグローバル接地線ＶＳＳから電位が供給されてい
る。
【０００４】図８は、図７に示した低しきい値論理回路
３０１及び情報保持回路３０３の具体的な回路例を示
す。低しきい値論理回路３０１は、説明の便宜上、同回
路ブロック内の出力段付近のみを示しており、この出力
段は、低しきい値のＰＭＯＳトランジスタ３１２及び低
しきい値のＮＭＯＳトランジスタ３１３で構成されるイ
ンバータゲートである。出力段インバータゲート、及
び、これを駆動するインバータゲート３１１を含む低し
きい値論理回路３０１は、全体がローカル電源線ＱＶＣ
Ｃとローカル接地線ＱＶＳＳとに接続される。
３０１及び情報保持回路３０３の具体的な回路例を示
す。低しきい値論理回路３０１は、説明の便宜上、同回
路ブロック内の出力段付近のみを示しており、この出力
段は、低しきい値のＰＭＯＳトランジスタ３１２及び低
しきい値のＮＭＯＳトランジスタ３１３で構成されるイ
ンバータゲートである。出力段インバータゲート、及
び、これを駆動するインバータゲート３１１を含む低し
きい値論理回路３０１は、全体がローカル電源線ＱＶＣ
Ｃとローカル接地線ＱＶＳＳとに接続される。
【０００５】情報保持回路３０３としては、ラッチ回路
を例示している。ラッチ回路は、低しきい値のインバー
タゲート３１７、高しきい値のインバータゲート３１６
及び３１８、低しきい値のトランスファゲート３１４及
び３１５、並びに、高しきい値のＰＭＯＳトランジスタ
３１９及びＮＭＯＳトランジスタ３２０で形成される。
高しきい値インバータゲート３１６及び３１８は、グロ
ーバル電源線ＶＣＣ及びグローバル接地線ＶＳＳに直接
に接続される。低しきい値インバータゲート３１７は、
高しきい値ＰＭＯＳトランジスタ３１９を介してグロー
バル電源線ＶＣＣに、高しきい値ＮＭＯＳトランジスタ
３２０を介してグローバル接地線ＶＳＳに夫々接続され
る。
を例示している。ラッチ回路は、低しきい値のインバー
タゲート３１７、高しきい値のインバータゲート３１６
及び３１８、低しきい値のトランスファゲート３１４及
び３１５、並びに、高しきい値のＰＭＯＳトランジスタ
３１９及びＮＭＯＳトランジスタ３２０で形成される。
高しきい値インバータゲート３１６及び３１８は、グロ
ーバル電源線ＶＣＣ及びグローバル接地線ＶＳＳに直接
に接続される。低しきい値インバータゲート３１７は、
高しきい値ＰＭＯＳトランジスタ３１９を介してグロー
バル電源線ＶＣＣに、高しきい値ＮＭＯＳトランジスタ
３２０を介してグローバル接地線ＶＳＳに夫々接続され
る。
【０００６】
【発明が解決しようとする課題】上記半導体集積回路で
は、スリープモード時におけるグローバル電源線ＶＣＣ
からグローバル接地線ＶＳＳへの低しきい値論理回路の
リークパス中に、オフ状態の高しきい値電源スイッチト
ランジスタ３０４、３０５があるため、リーク電流が抑
制されている。ここで使用される電源スイッチ３０４、
３０５は、回路内部に配置するローカル電源線ＱＶＣＣ
及びローカル接地線ＱＶＳＳに夫々電位供給と同時に作
動のための電流供給を行うので、トランジスタサイズを
大きく設定しなければならない。そのため、この半導体
集積回路は、回路面積が比較的に大きくなるといった問
題がある。
は、スリープモード時におけるグローバル電源線ＶＣＣ
からグローバル接地線ＶＳＳへの低しきい値論理回路の
リークパス中に、オフ状態の高しきい値電源スイッチト
ランジスタ３０４、３０５があるため、リーク電流が抑
制されている。ここで使用される電源スイッチ３０４、
３０５は、回路内部に配置するローカル電源線ＱＶＣＣ
及びローカル接地線ＱＶＳＳに夫々電位供給と同時に作
動のための電流供給を行うので、トランジスタサイズを
大きく設定しなければならない。そのため、この半導体
集積回路は、回路面積が比較的に大きくなるといった問
題がある。
【０００７】従って、本発明の目的は、特開平6-29834
号公報で提案された低消費電力の半導体集積回路と同等
の消費電力で作動しながらも、小面積でこれを実現でき
る半導体集積回路を提供することにある。
号公報で提案された低消費電力の半導体集積回路と同等
の消費電力で作動しながらも、小面積でこれを実現でき
る半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、第１のグローバル電源
線、該第１のグローバル電源線と電源スイッチトランジ
スタを介して接続されたローカル電源線、及び、第２の
グローバル電源線を備えた電源回路と、前記ローカル電
源線と前記第２のグローバル電源線との間に接続された
低しきい値論理回路と、前記第１のグローバル電源線と
第２のグローバル電源線との間に接続され前記低しきい
値論理回路の出力段から信号が入力される情報保持回路
とを備え、前記情報保持回路が前記出力段からの信号を
入力する低しきい値信号入力部及び該低しきい値信号入
力部の信号をラッチする高しきい値ラッチ部とを備える
半導体集積回路であって、前記低しきい値論理回路の出
力段と前記第２のグローバル電源線との間、並びに、前
記低しきい値信号入力部と前記第１のグローバル電源線
及び第２のグローバル電源線との間には夫々モードスイ
ッチトランジスタが配設されることを特徴とする。
め、本発明の半導体集積回路は、第１のグローバル電源
線、該第１のグローバル電源線と電源スイッチトランジ
スタを介して接続されたローカル電源線、及び、第２の
グローバル電源線を備えた電源回路と、前記ローカル電
源線と前記第２のグローバル電源線との間に接続された
低しきい値論理回路と、前記第１のグローバル電源線と
第２のグローバル電源線との間に接続され前記低しきい
値論理回路の出力段から信号が入力される情報保持回路
とを備え、前記情報保持回路が前記出力段からの信号を
入力する低しきい値信号入力部及び該低しきい値信号入
力部の信号をラッチする高しきい値ラッチ部とを備える
半導体集積回路であって、前記低しきい値論理回路の出
力段と前記第２のグローバル電源線との間、並びに、前
記低しきい値信号入力部と前記第１のグローバル電源線
及び第２のグローバル電源線との間には夫々モードスイ
ッチトランジスタが配設されることを特徴とする。
【０００９】本発明の半導体集積回路によると、３本の
電源線で従来の４本の電源線と同等の高速作動で且つ低
消費電力が可能になる。
電源線で従来の４本の電源線と同等の高速作動で且つ低
消費電力が可能になる。
【００１０】本発明の半導体集積回路は、待機モードと
動作モードとの間で切換え可能とすることが好ましく、
この待機モードでは、電源スイッチトランジスタ及びモ
ードスイッチトランジスタをオフにすることが好まし
い。この構成により、待機モードにおいて特に低消費電
力が実現できる。
動作モードとの間で切換え可能とすることが好ましく、
この待機モードでは、電源スイッチトランジスタ及びモ
ードスイッチトランジスタをオフにすることが好まし
い。この構成により、待機モードにおいて特に低消費電
力が実現できる。
【００１１】前記情報保持回路は、前記動作モードにお
いて前記低しきい値ト信号入力部が前記信号を通過させ
るデータスルー状態になり、前記待機モードにおいて前
記低しきい値信号入力部が前記信号を遮断するデータラ
ッチモードであることが好ましい。
いて前記低しきい値ト信号入力部が前記信号を通過させ
るデータスルー状態になり、前記待機モードにおいて前
記低しきい値信号入力部が前記信号を遮断するデータラ
ッチモードであることが好ましい。
【００１２】前記高しきい値信号ラッチ部の信号パス中
には低しきい値トランスファゲートを配設することが好
ましい。トランスファーゲートは、一般に、電源線との
間に電流パスを持たないので、低しきい値を採用して
も、貫通電流が増大することがない。
には低しきい値トランスファゲートを配設することが好
ましい。トランスファーゲートは、一般に、電源線との
間に電流パスを持たないので、低しきい値を採用して
も、貫通電流が増大することがない。
【００１３】
【発明の実施の形態】図面を参照して本発明の実施形態
例に基づいて本発明を更に詳細に説明する。なお、添付
図面では、理解を容易にするため、同様な構成要素には
同様な参照符号を付して示した。図１は、本発明の一実
施形態例の半導体集積回路を示すブロック図で、本集積
回路の電源は、グローバル電源線ＶＣＣ、ローカル電源
線ＱＶＣＣ、及び、グローバル接地線ＶＳＳのの３電源
線構成を有している。グローバル電源線ＶＣＣとローカ
ル電源線ＱＶＣＣとの間には、高しきい値の電源スイッ
チトランジスタ１０４が配設され、このトランジスタ１
０４のオン／オフにより、半導体集積回路の動作モード
（アクティブモード）と待機モード（スリープモード）
との間の切換えが可能である。
例に基づいて本発明を更に詳細に説明する。なお、添付
図面では、理解を容易にするため、同様な構成要素には
同様な参照符号を付して示した。図１は、本発明の一実
施形態例の半導体集積回路を示すブロック図で、本集積
回路の電源は、グローバル電源線ＶＣＣ、ローカル電源
線ＱＶＣＣ、及び、グローバル接地線ＶＳＳのの３電源
線構成を有している。グローバル電源線ＶＣＣとローカ
ル電源線ＱＶＣＣとの間には、高しきい値の電源スイッ
チトランジスタ１０４が配設され、このトランジスタ１
０４のオン／オフにより、半導体集積回路の動作モード
（アクティブモード）と待機モード（スリープモード）
との間の切換えが可能である。
【００１４】低しきい値論理回路１０１、１０２は、全
て低しきい値のトランジスタで構成されており、これに
よって信号伝達の高速化を図っている。本実施形態例の
半導体集積回路では、低しきい値論理回路は、電源構成
が異なる２種類の論理回路を含んでいる。第１の種類
は、低しきい値論理回路１０２であり、ローカル電源線
ＱＶＣＣとグローバル接地線ＶＳＳとの間に直接に接続
される。第２の種類は、低しきい値論理回路１０１であ
り、ローカル電源線ＱＶＣＣとグローバル接地線ＶＳＳ
との間に接続されており、グローバル接地線ＶＳＳに直
接に接続される回路部分と、高しきい値電源スイッチト
ランジスタ１０５を介して接続される回路部分とを含
む。
て低しきい値のトランジスタで構成されており、これに
よって信号伝達の高速化を図っている。本実施形態例の
半導体集積回路では、低しきい値論理回路は、電源構成
が異なる２種類の論理回路を含んでいる。第１の種類
は、低しきい値論理回路１０２であり、ローカル電源線
ＱＶＣＣとグローバル接地線ＶＳＳとの間に直接に接続
される。第２の種類は、低しきい値論理回路１０１であ
り、ローカル電源線ＱＶＣＣとグローバル接地線ＶＳＳ
との間に接続されており、グローバル接地線ＶＳＳに直
接に接続される回路部分と、高しきい値電源スイッチト
ランジスタ１０５を介して接続される回路部分とを含
む。
【００１５】情報保持回路１０３は、低しきい値及び高
しきい値の２種類のトランジスタで構成され、グローバ
ル電源線ＶＣＣとグローバル接地線ＶＳＳとから直接に
電位が供給されている。情報保持回路の構成は、特開平
6-29834号公報に記載されている回路とほぼ同じ構成で
ある。
しきい値の２種類のトランジスタで構成され、グローバ
ル電源線ＶＣＣとグローバル接地線ＶＳＳとから直接に
電位が供給されている。情報保持回路の構成は、特開平
6-29834号公報に記載されている回路とほぼ同じ構成で
ある。
【００１６】上記構成により、特開平6-29834号公報に
記載されている、グローバル電源線／接地線、ローカル
電源線／接地線の４本の電源構成で実現される回路と同
等の機能が３本の電源線で実現できる。なお、本実施形
態例では、上記４本の電源構成から、ローカル電源線を
除いた構成を示したが、ローカル電源線またはローカル
接地線のいずれを削減しても同様の機能が得られる。こ
こで、本実施形態例では、高しきい値電源スイッチトラ
ンジスタ１０５は、特開平6-29834号公報に記載されて
いる高しきい値電源スイッチトランジスタのゲート幅
（Ｗ）よりも小さなゲート幅で構成可能である。従っ
て、特開平6-29834号公報に記載されている半導体集積
回路よりも、回路面積を小さく構成できる。
記載されている、グローバル電源線／接地線、ローカル
電源線／接地線の４本の電源構成で実現される回路と同
等の機能が３本の電源線で実現できる。なお、本実施形
態例では、上記４本の電源構成から、ローカル電源線を
除いた構成を示したが、ローカル電源線またはローカル
接地線のいずれを削減しても同様の機能が得られる。こ
こで、本実施形態例では、高しきい値電源スイッチトラ
ンジスタ１０５は、特開平6-29834号公報に記載されて
いる高しきい値電源スイッチトランジスタのゲート幅
（Ｗ）よりも小さなゲート幅で構成可能である。従っ
て、特開平6-29834号公報に記載されている半導体集積
回路よりも、回路面積を小さく構成できる。
【００１７】図１の半導体集積回路では、低しきい値論
理回路１０１、１０２は、ファンクションブロックや機
能マクロ等を含む組合せ回路であり、情報保持回路１０
３は、ラッチ回路やフリップフロップ（以下、Ｆ／Ｆと
記述する。）等を含む順序回路である。グローバル電源
線ＶＣＣとローカル電源線ＱＶＣＣとの間に配設された
電源スイッチトランジスタ１０４は、高しきい値のトラ
ンジスタであり、ＳＬＰ信号（モード切換信号）により
制御され、動作モードと待機モードとの間でモード切換
えが行われる。
理回路１０１、１０２は、ファンクションブロックや機
能マクロ等を含む組合せ回路であり、情報保持回路１０
３は、ラッチ回路やフリップフロップ（以下、Ｆ／Ｆと
記述する。）等を含む順序回路である。グローバル電源
線ＶＣＣとローカル電源線ＱＶＣＣとの間に配設された
電源スイッチトランジスタ１０４は、高しきい値のトラ
ンジスタであり、ＳＬＰ信号（モード切換信号）により
制御され、動作モードと待機モードとの間でモード切換
えが行われる。
【００１８】図２は、低しきい値論理回路１０１と情報
保持回路１０３の具体例を示している。なお、同図に
は、低しきい値論理回路１０１の内部は、説明に必要な
出力段の近傍のみ示した。低しきい値論理回路１０１の
出力段は、低しきい値のＰＭＯＳトランジスタ１１２及
び低しきい値のＮＭＯＳトランジスタ１１３で構成され
るＣＭＯＳインバータゲートである。ＰＭＯＳトランジ
スタ１１２のソース側はローカル電源線ＱＶＣＣに接続
され、ＮＭＯＳトランジスタ１１３のソース側は、高し
きい値のＮＭＯＳトランジスタ１０５を介して、グロー
バル接地線ＶＳＳに接続される。出力段を駆動するイン
バータゲート１１１を含む他の回路部分は、ローカル電
源線ＱＶＣＣとグローバル接地線ＶＳＳとにそれぞれ直
接に接続される。ＮＭＯＳトランジスタ１０５は、モー
ド変換信号ＳＬＰＢによって制御される。低しきい値回
路１０１の各トランジスタを低しきい値のトランジスタ
で構成したので、信号伝達の高速化が可能である。
保持回路１０３の具体例を示している。なお、同図に
は、低しきい値論理回路１０１の内部は、説明に必要な
出力段の近傍のみ示した。低しきい値論理回路１０１の
出力段は、低しきい値のＰＭＯＳトランジスタ１１２及
び低しきい値のＮＭＯＳトランジスタ１１３で構成され
るＣＭＯＳインバータゲートである。ＰＭＯＳトランジ
スタ１１２のソース側はローカル電源線ＱＶＣＣに接続
され、ＮＭＯＳトランジスタ１１３のソース側は、高し
きい値のＮＭＯＳトランジスタ１０５を介して、グロー
バル接地線ＶＳＳに接続される。出力段を駆動するイン
バータゲート１１１を含む他の回路部分は、ローカル電
源線ＱＶＣＣとグローバル接地線ＶＳＳとにそれぞれ直
接に接続される。ＮＭＯＳトランジスタ１０５は、モー
ド変換信号ＳＬＰＢによって制御される。低しきい値回
路１０１の各トランジスタを低しきい値のトランジスタ
で構成したので、信号伝達の高速化が可能である。
【００１９】情報保持回路１０３は、ラッチ回路を例示
している。ラッチ回路１０３は、入力信号を受けてこれ
を通過させる低しきい値のトランスファーゲート１１４
と、トランスファーゲート１１４の出力ノードＢに接続
された低しきい値のインバータゲート１１７及び高しき
い値のインバータゲート１１６と、これらインバータゲ
ート１１７、１１６の出力ノードＣを低しきい値のトラ
ンスファゲート１１５を経由して、インバータゲート１
１７、１１６の入力ノードＢにフィードバックする高し
きい値のインバータゲート１１８と、低しきい値のイン
バータゲート１１７をグローバル電源線ＶＣＣ及びグロ
ーバル接地線ＶＳＳに夫々接続する高しきい値のＰＭＯ
Ｓトランジスタ１１９及びＮＭＯＳトランジスタ１２０
とで構成される。双方のトランジスタゲート１１４、１
１５は、例えば、並列接続された一対のＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタで構成される。トラン
スファゲート１１４、１１５は、相補信号を構成するク
ロック信号ＣＬＫ／ＣＬＫＢで制御される。ＰＭＯＳト
ランジスタ１１９及びＮＭＯＳトランジスタ１２０は、
相補信号を構成するモード変換信号ＳＬＰ／ＳＬＰＢで
夫々制御される。
している。ラッチ回路１０３は、入力信号を受けてこれ
を通過させる低しきい値のトランスファーゲート１１４
と、トランスファーゲート１１４の出力ノードＢに接続
された低しきい値のインバータゲート１１７及び高しき
い値のインバータゲート１１６と、これらインバータゲ
ート１１７、１１６の出力ノードＣを低しきい値のトラ
ンスファゲート１１５を経由して、インバータゲート１
１７、１１６の入力ノードＢにフィードバックする高し
きい値のインバータゲート１１８と、低しきい値のイン
バータゲート１１７をグローバル電源線ＶＣＣ及びグロ
ーバル接地線ＶＳＳに夫々接続する高しきい値のＰＭＯ
Ｓトランジスタ１１９及びＮＭＯＳトランジスタ１２０
とで構成される。双方のトランジスタゲート１１４、１
１５は、例えば、並列接続された一対のＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタで構成される。トラン
スファゲート１１４、１１５は、相補信号を構成するク
ロック信号ＣＬＫ／ＣＬＫＢで制御される。ＰＭＯＳト
ランジスタ１１９及びＮＭＯＳトランジスタ１２０は、
相補信号を構成するモード変換信号ＳＬＰ／ＳＬＰＢで
夫々制御される。
【００２０】本実施形態例の半導体集積回路は、各電源
スイッチトランジスタがモード変換信号ＳＬＰ／ＳＬＰ
Ｂによって制御され、高しきい値ＰＭＯＳトランジスタ
１０４、１１９と高しきい値ＮＭＯＳトランジスタ１０
５、１２０とがそれぞれオンの時に動作モード（アクテ
ィブモード）となり、オフの時に待機モード（スリープ
モード）となる。ラッチ回路１０３は、クロック信号Ｃ
ＬＫ／ＣＬＫＢによりその動作が制御され、トランスフ
ァゲート１１４がオンで１１５がオフの時にデータスル
ー状態に、また、トランスファーゲート１１４がオフで
１１５がオンの時にデータラッチ状態となる。
スイッチトランジスタがモード変換信号ＳＬＰ／ＳＬＰ
Ｂによって制御され、高しきい値ＰＭＯＳトランジスタ
１０４、１１９と高しきい値ＮＭＯＳトランジスタ１０
５、１２０とがそれぞれオンの時に動作モード（アクテ
ィブモード）となり、オフの時に待機モード（スリープ
モード）となる。ラッチ回路１０３は、クロック信号Ｃ
ＬＫ／ＣＬＫＢによりその動作が制御され、トランスフ
ァゲート１１４がオンで１１５がオフの時にデータスル
ー状態に、また、トランスファーゲート１１４がオフで
１１５がオンの時にデータラッチ状態となる。
【００２１】図３は、本実施形態例の半導体集積回路の
信号のタイミングチャートで、クロック信号ＣＬＫ／Ｃ
ＬＫＢ、モード切換え信号ＳＬＰ／ＳＬＰＢ、低しきい
値論理回路１０１の出力段の入力ノードＡ、ラッチ回路
１０３の入力ノードＢ及び出力ノードＣの各信号が示さ
れている。期間Ｔａがアクティブモード、期間Ｔｓがス
リープモードとして示されている。回路動作期間を更に
Ｔ１〜Ｔ６に分けて動作の説明を行う。
信号のタイミングチャートで、クロック信号ＣＬＫ／Ｃ
ＬＫＢ、モード切換え信号ＳＬＰ／ＳＬＰＢ、低しきい
値論理回路１０１の出力段の入力ノードＡ、ラッチ回路
１０３の入力ノードＢ及び出力ノードＣの各信号が示さ
れている。期間Ｔａがアクティブモード、期間Ｔｓがス
リープモードとして示されている。回路動作期間を更に
Ｔ１〜Ｔ６に分けて動作の説明を行う。
【００２２】期間Ｔ１は、ＳＬＰが"Ｌｏ"（ＳＬＰＢ
が"Ｈｉ"）であるため、アクティブモードである。また
期間Ｔ１は、ＣＬＫが"Ｌｏ"（ＣＬＫＢが"Ｈｉ"）であ
るため、ラッチ回路１０３がデータスルーの状態であ
る。従って、ノードＡに入力される"Ｌｏ"のデータが、
低しきい値ＰＭＯＳトランジスタ１１２及びＮＭＯＳト
ランジスタ１１３で構成されるインバータゲートと、低
しきい値トランスファゲート１１４とを経由してノード
Ｂに"Ｈｉ"のデータとして伝達され、さらに、低しきい
値インバータゲート１１７を経由してノードＣに"Ｌｏ"
のデータとして出力される。このようにノードＡからノ
ードＣまでのパスは、低しきい値のトランジスタで構成
されているため、入力信号は高速に伝搬される。
が"Ｈｉ"）であるため、アクティブモードである。また
期間Ｔ１は、ＣＬＫが"Ｌｏ"（ＣＬＫＢが"Ｈｉ"）であ
るため、ラッチ回路１０３がデータスルーの状態であ
る。従って、ノードＡに入力される"Ｌｏ"のデータが、
低しきい値ＰＭＯＳトランジスタ１１２及びＮＭＯＳト
ランジスタ１１３で構成されるインバータゲートと、低
しきい値トランスファゲート１１４とを経由してノード
Ｂに"Ｈｉ"のデータとして伝達され、さらに、低しきい
値インバータゲート１１７を経由してノードＣに"Ｌｏ"
のデータとして出力される。このようにノードＡからノ
ードＣまでのパスは、低しきい値のトランジスタで構成
されているため、入力信号は高速に伝搬される。
【００２３】期間Ｔ２は、期間Ｔ１と同様にＳＬＰが"
Ｌｏ"（ＳＬＰＢが"Ｈｉ"）であるため、アクティブモ
ードである。ここでは、ＣＬＫが"Ｈｉ"（ＣＬＫＢが"
Ｌｏ"）に変化し、トランスファゲート１１４がオフ、
トランスファゲート１１５がオンすることで、ラッチ回
路１０３はデータラッチ状態となる。これによって、ノ
ードＡに入力されていた"Ｌｏ"のデータが、インバータ
ゲート１１６、１１７、１１８で構成されるラッチ部の
ノードＢ及びノードＣにそれぞれ"Ｈｉ"及び"Ｌｏ"のデ
ータとして保持される。
Ｌｏ"（ＳＬＰＢが"Ｈｉ"）であるため、アクティブモ
ードである。ここでは、ＣＬＫが"Ｈｉ"（ＣＬＫＢが"
Ｌｏ"）に変化し、トランスファゲート１１４がオフ、
トランスファゲート１１５がオンすることで、ラッチ回
路１０３はデータラッチ状態となる。これによって、ノ
ードＡに入力されていた"Ｌｏ"のデータが、インバータ
ゲート１１６、１１７、１１８で構成されるラッチ部の
ノードＢ及びノードＣにそれぞれ"Ｈｉ"及び"Ｌｏ"のデ
ータとして保持される。
【００２４】期間Ｔ３は、ＳＬＰが"Ｈｉ"（ＳＬＰＢ
が"Ｌｏ"）に変わるため、スリープモードとなる。この
変化により、電源スイッチトランジスタ１０４はオフと
なり、ローカル電源線ＱＶＣＣが電気的にフローティン
グ状態となる。この結果、ローカル電源線ＱＶＣＣから
電位供給を受けていたインバータゲート１１１の出力ノ
ードＡは電源から切り離されて、その電位が不定とな
る。また、電源スイッチトランジスタ１１９、１２０も
オフとなり、低しきい値のトランジスタで構成されるイ
ンバータゲート１１７には、グローバル電源線ＶＣＣと
グローバル接地線ＶＳＳから電位が供給されなくなり、
これらは動作しなくなる。この時、ノードＢとノードＣ
のデータは、高しきい値トランジスタで構成されるイン
バータゲート１１６、１１８によって保持される。
が"Ｌｏ"）に変わるため、スリープモードとなる。この
変化により、電源スイッチトランジスタ１０４はオフと
なり、ローカル電源線ＱＶＣＣが電気的にフローティン
グ状態となる。この結果、ローカル電源線ＱＶＣＣから
電位供給を受けていたインバータゲート１１１の出力ノ
ードＡは電源から切り離されて、その電位が不定とな
る。また、電源スイッチトランジスタ１１９、１２０も
オフとなり、低しきい値のトランジスタで構成されるイ
ンバータゲート１１７には、グローバル電源線ＶＣＣと
グローバル接地線ＶＳＳから電位が供給されなくなり、
これらは動作しなくなる。この時、ノードＢとノードＣ
のデータは、高しきい値トランジスタで構成されるイン
バータゲート１１６、１１８によって保持される。
【００２５】期間Ｔ４では、期間Ｔ３の状態が維持され
る。この期間中は、ラッチ部を構成するインバータゲー
ト１１６及び１１８が、グローバル電源線ＶＣＣとグロ
ーバル接地線ＶＳＳとから電源供給を受けているため、
ノードＢ及びノードＣにそれぞれ"Ｈｉ"及び"Ｌｏ"のデ
ータを保持し続ける。このとき、Ｈｉｇｈレベルとなっ
ているノードＢからグローバル接地線ＶＳＳへ抜ける低
しきい値トランジスタ１１３のリークパス中には、ＳＬ
ＰＢの“Ｌｏ"によりオフ状態となっている高しきい値
電源スイッチトランジスタ１０５があるので、リーク電
流は無視できるほど小さくできる。また、ノードＢ及び
ノードＣに上記とは逆のデータが保持されている場合に
は、ＨｉｇｈレベルのノードＣからグローバル接地線Ｖ
ＳＳへ抜ける低しきい値インバータ１１７のリークパス
中には、ＳＬＰＢの“Ｌｏ"によってオフしている高し
きい値電源スイッチトランジスタ１２０があるので、リ
ーク電流が小さくできる。
る。この期間中は、ラッチ部を構成するインバータゲー
ト１１６及び１１８が、グローバル電源線ＶＣＣとグロ
ーバル接地線ＶＳＳとから電源供給を受けているため、
ノードＢ及びノードＣにそれぞれ"Ｈｉ"及び"Ｌｏ"のデ
ータを保持し続ける。このとき、Ｈｉｇｈレベルとなっ
ているノードＢからグローバル接地線ＶＳＳへ抜ける低
しきい値トランジスタ１１３のリークパス中には、ＳＬ
ＰＢの“Ｌｏ"によりオフ状態となっている高しきい値
電源スイッチトランジスタ１０５があるので、リーク電
流は無視できるほど小さくできる。また、ノードＢ及び
ノードＣに上記とは逆のデータが保持されている場合に
は、ＨｉｇｈレベルのノードＣからグローバル接地線Ｖ
ＳＳへ抜ける低しきい値インバータ１１７のリークパス
中には、ＳＬＰＢの“Ｌｏ"によってオフしている高し
きい値電源スイッチトランジスタ１２０があるので、リ
ーク電流が小さくできる。
【００２６】期間Ｔ５は、ＳＬＰが"Ｌｏ"（ＳＬＰＢ
が"Ｈｉ"）に変化し、論理回路の各ノードの電位が安定
し、クロック信号ＣＬＫが入力可能となるまでの期間で
ある。ＳＬＰ／ＳＬＰＢの信号変化により、電源スイッ
チトランジスタ１０４がオンとなり、ローカル電源線Ｑ
ＶＣＣの電位は、グローバル電源線ＶＣＣと等電位にな
り、ノードＡの電位が"Ｈｉ"の入力データとして安定す
る。
が"Ｈｉ"）に変化し、論理回路の各ノードの電位が安定
し、クロック信号ＣＬＫが入力可能となるまでの期間で
ある。ＳＬＰ／ＳＬＰＢの信号変化により、電源スイッ
チトランジスタ１０４がオンとなり、ローカル電源線Ｑ
ＶＣＣの電位は、グローバル電源線ＶＣＣと等電位にな
り、ノードＡの電位が"Ｈｉ"の入力データとして安定す
る。
【００２７】期間Ｔ６では、期間Ｔ５の回路動作を受け
てＣＬＫが"Ｌｏ"（ＣＬＫＢが"Ｈｉ"）に変わるため、
ラッチ回路１０３が再びデータスルー状態になる。これ
によって、ノードＡに入力される"Ｈｉ"のデータが、低
しきい値ＰＭＯＳトランジスタ１１２及びＮＭＯＳトラ
ンジスタ１１３で構成されるインバータゲートと、低し
きい値トランスファゲート１１４とを経由して、ノード
Ｂに"Ｌｏ"のデータとして伝達され、さらに低しきい値
インバータゲート１１７を介してノードＣに"Ｈｉ"のデ
ータとして出力される。
てＣＬＫが"Ｌｏ"（ＣＬＫＢが"Ｈｉ"）に変わるため、
ラッチ回路１０３が再びデータスルー状態になる。これ
によって、ノードＡに入力される"Ｈｉ"のデータが、低
しきい値ＰＭＯＳトランジスタ１１２及びＮＭＯＳトラ
ンジスタ１１３で構成されるインバータゲートと、低し
きい値トランスファゲート１１４とを経由して、ノード
Ｂに"Ｌｏ"のデータとして伝達され、さらに低しきい値
インバータゲート１１７を介してノードＣに"Ｈｉ"のデ
ータとして出力される。
【００２８】図４は本発明の第２の実施形態例の半導体
集積回路を示す。本実施形態例は、電源供給線が、グロ
ーバル電源線ＶＣＣ、グローバル接地線ＶＳＳ、及び、
ローカル接地線ＱＶＳＳである点において、先の実施形
態例と異なる。グローバル接地線ＶＳＳとローカル接地
線ＱＶＳＳとの間には、高しきい値の電源用スイッチト
ランジスタ２０５が設けられ、ＳＬＰＢ信号によりモー
ドの切換えが行われる。
集積回路を示す。本実施形態例は、電源供給線が、グロ
ーバル電源線ＶＣＣ、グローバル接地線ＶＳＳ、及び、
ローカル接地線ＱＶＳＳである点において、先の実施形
態例と異なる。グローバル接地線ＶＳＳとローカル接地
線ＱＶＳＳとの間には、高しきい値の電源用スイッチト
ランジスタ２０５が設けられ、ＳＬＰＢ信号によりモー
ドの切換えが行われる。
【００２９】低しきい値論理回路１０１、１０２は、先
の実施形態例と同様に、全て低しきい値のトランジスタ
で構成されている。低しきい値論理回路は、電源構成が
相互に異なる２種類の論理回路から成る。第１の種類の
低しきい値論理回路１０２は、グローバル電源線ＶＣＣ
とローカル接地線ＱＶＳＳとから電源が供給され、第２
の種類の低しきい値論理回路１０１は、グローバル電源
線ＶＣＣ及びローカル接地線ＱＶＳＳから直接に電位が
供給されるほか、グローバル電源線ＶＣＣからは、高し
きい値電源スイッチトランジスタ２０４を介して電位が
供給される。
の実施形態例と同様に、全て低しきい値のトランジスタ
で構成されている。低しきい値論理回路は、電源構成が
相互に異なる２種類の論理回路から成る。第１の種類の
低しきい値論理回路１０２は、グローバル電源線ＶＣＣ
とローカル接地線ＱＶＳＳとから電源が供給され、第２
の種類の低しきい値論理回路１０１は、グローバル電源
線ＶＣＣ及びローカル接地線ＱＶＳＳから直接に電位が
供給されるほか、グローバル電源線ＶＣＣからは、高し
きい値電源スイッチトランジスタ２０４を介して電位が
供給される。
【００３０】情報保持回路１０３は、第１の実施形態例
と同様に、低しきい値と高しきい値の２種類のトランジ
スタで構成されている。電源構成も先の実施形態例と同
様である。
と同様に、低しきい値と高しきい値の２種類のトランジ
スタで構成されている。電源構成も先の実施形態例と同
様である。
【００３１】図５は、低しきい値論理回路１０１及び情
報保持回路１０３の具体例を示し、低しきい値論理回路
１０１は、出力段の近傍のみを示している。この出力段
は、低しきい値のＰＭＯＳトランジスタ１１２及び低し
きい値のＮＭＯＳトランジスタ１１３で構成されるイン
バータゲートである。ＰＭＯＳトランジスタ１１２のソ
ース側は、高しきい値のＰＭＯＳトランジスタ２０４を
介してグローバル電源線ＶＣＣに接続され、ＮＭＯＳト
ランジスタ１１のソース側はローカル接地線ＱＶＳＳに
直接に接続される。出力段を駆動するインバータゲート
１１１を含む他の回路部分は、グローバル電源線ＶＣＣ
及びローカル接地線ＱＶＳＳにそれぞれ接続される。情
報保持回路１０３は、図２のラッチ回路と同じ構成のラ
ッチ回路を有している。
報保持回路１０３の具体例を示し、低しきい値論理回路
１０１は、出力段の近傍のみを示している。この出力段
は、低しきい値のＰＭＯＳトランジスタ１１２及び低し
きい値のＮＭＯＳトランジスタ１１３で構成されるイン
バータゲートである。ＰＭＯＳトランジスタ１１２のソ
ース側は、高しきい値のＰＭＯＳトランジスタ２０４を
介してグローバル電源線ＶＣＣに接続され、ＮＭＯＳト
ランジスタ１１のソース側はローカル接地線ＱＶＳＳに
直接に接続される。出力段を駆動するインバータゲート
１１１を含む他の回路部分は、グローバル電源線ＶＣＣ
及びローカル接地線ＱＶＳＳにそれぞれ接続される。情
報保持回路１０３は、図２のラッチ回路と同じ構成のラ
ッチ回路を有している。
【００３２】本実施形態例の半導体集積回路は、先の実
施形態例と同様に、相補信号を成すＳＬＰ／ＳＬＰＢに
よって制御され、高しきい値ＰＭＯＳトランジスタ２０
４、１１９と高しきい値ＮＭＯＳトランジスタ２０５、
１２０とがオンの時にアクティブモードとなり、オフの
時にスリープモードとなる。また、相補クロック信号Ｃ
ＬＫ／ＣＬＫＢは、第１の実施形態例と同様に、ラッチ
回路１０３をデータスルー状態／データラッチ状態とす
る制御を行う。本実施形態例の半導体集積回路の電源
は、上記のように、グローバル電源線／接地線、ローカ
ル接地線の３本の電源線で構成される。
施形態例と同様に、相補信号を成すＳＬＰ／ＳＬＰＢに
よって制御され、高しきい値ＰＭＯＳトランジスタ２０
４、１１９と高しきい値ＮＭＯＳトランジスタ２０５、
１２０とがオンの時にアクティブモードとなり、オフの
時にスリープモードとなる。また、相補クロック信号Ｃ
ＬＫ／ＣＬＫＢは、第１の実施形態例と同様に、ラッチ
回路１０３をデータスルー状態／データラッチ状態とす
る制御を行う。本実施形態例の半導体集積回路の電源
は、上記のように、グローバル電源線／接地線、ローカ
ル接地線の３本の電源線で構成される。
【００３３】図６は、本実施形態例の信号タイミングチ
ャートで、相補クロック信号ＣＬＫ／ＣＬＫＢ、相補モ
ード切換え信号ＳＬＰ／ＳＬＰＢ、図５の低しきい値論
理回路１０１の出力段インバータゲートの入力ノード
Ａ、ラッチ回路１０３の入力ノードＢと出力ノードＣの
タイミングチャートを示している。クロック信号ＣＬＫ
／ＣＬＫＢ、モード切換え信号ＳＬＰ／ＳＬＰＢは、第
１の実施形態例と同様な波形である。期間Ｔａがアクテ
ィブモード、期間Ｔｓがスリープモードであり、以下で
は、回路動作期間をＴ１〜Ｔ６に分けて動作説明を行
う。
ャートで、相補クロック信号ＣＬＫ／ＣＬＫＢ、相補モ
ード切換え信号ＳＬＰ／ＳＬＰＢ、図５の低しきい値論
理回路１０１の出力段インバータゲートの入力ノード
Ａ、ラッチ回路１０３の入力ノードＢと出力ノードＣの
タイミングチャートを示している。クロック信号ＣＬＫ
／ＣＬＫＢ、モード切換え信号ＳＬＰ／ＳＬＰＢは、第
１の実施形態例と同様な波形である。期間Ｔａがアクテ
ィブモード、期間Ｔｓがスリープモードであり、以下で
は、回路動作期間をＴ１〜Ｔ６に分けて動作説明を行
う。
【００３４】期間Ｔ１は、ＳＬＰが"Ｌｏ"（ＳＬＰＢ
が"Ｈｉ"）であり、アクティブモードである。また期間
Ｔ１は、ＣＬＫが"Ｌｏ"（ＣＬＫＢが"Ｈｉ"）であり、
ラッチ回路１０３がデータスルーの状態である。この期
間では、ノードＡに入力される"Ｈｉ"のデータが、低し
きい値ＰＭＯＳトランジスタ１１２及びＮＭＯＳトラン
ジスタ１１３で構成されるインバータゲートと低しきい
値トランスファゲート１１４を介してノードＢに"Ｌｏ"
のデータとして伝達され、さらに、低しきい値インバー
タゲート１１７を介してノードＣに"Ｈｉ"のデータとし
て出力される。このように、データは、低しきい値のト
ランジスタやゲートから成る信号パスを通過するので、
高速に伝達される。
が"Ｈｉ"）であり、アクティブモードである。また期間
Ｔ１は、ＣＬＫが"Ｌｏ"（ＣＬＫＢが"Ｈｉ"）であり、
ラッチ回路１０３がデータスルーの状態である。この期
間では、ノードＡに入力される"Ｈｉ"のデータが、低し
きい値ＰＭＯＳトランジスタ１１２及びＮＭＯＳトラン
ジスタ１１３で構成されるインバータゲートと低しきい
値トランスファゲート１１４を介してノードＢに"Ｌｏ"
のデータとして伝達され、さらに、低しきい値インバー
タゲート１１７を介してノードＣに"Ｈｉ"のデータとし
て出力される。このように、データは、低しきい値のト
ランジスタやゲートから成る信号パスを通過するので、
高速に伝達される。
【００３５】期間Ｔ２は、期間Ｔ１と同様にＳＬＰが"
Ｌｏ"（ＳＬＰＢが"Ｈｉ"）であり、アクティブモード
である。この期間では、ＣＬＫが"Ｈｉ"（ＣＬＫＢが"
Ｌｏ"）に変化したことで、ラッチ回路１０３がデータ
ラッチ状態となる。これによって、ノードＡに入力され
る"Ｈｉ"のデータが、インバータゲート１１６、１１
７、１１８で構成されるラッチ部のノードＢ及びノード
Ｃにそれぞれ"Ｌｏ"及び"Ｈｉ"のデータとして保持され
る。
Ｌｏ"（ＳＬＰＢが"Ｈｉ"）であり、アクティブモード
である。この期間では、ＣＬＫが"Ｈｉ"（ＣＬＫＢが"
Ｌｏ"）に変化したことで、ラッチ回路１０３がデータ
ラッチ状態となる。これによって、ノードＡに入力され
る"Ｈｉ"のデータが、インバータゲート１１６、１１
７、１１８で構成されるラッチ部のノードＢ及びノード
Ｃにそれぞれ"Ｌｏ"及び"Ｈｉ"のデータとして保持され
る。
【００３６】期間Ｔ３は、ＳＬＰが"Ｈｉ"（ＳＬＰＢ
が"Ｌｏ"）に変わったため、スリープモードとなる。こ
の変化により、電源スイッチトランジスタ２０５はオフ
となり、ローカル接地線ＱＶＳＳが電気的にフローティ
ングとなる。この結果、ローカル接地線ＱＶＳＳから電
位供給を受けていたインバータゲート１１１の出力ノー
ドＡはグローバル接地線ＶＳＳから切り離され、その電
位が不定となる。また、電源スイッチトランジスタ１１
９、１２０もオフとなり、低しきい値のインバータゲー
ト１１７は、グローバル電源線ＶＣＣ及びグローバル接
地線ＶＳＳからの電位供給を受けられなくなる。その結
果、インバータゲート１１６、１１８によってノードＢ
及びノードＣのデータは保持される。
が"Ｌｏ"）に変わったため、スリープモードとなる。こ
の変化により、電源スイッチトランジスタ２０５はオフ
となり、ローカル接地線ＱＶＳＳが電気的にフローティ
ングとなる。この結果、ローカル接地線ＱＶＳＳから電
位供給を受けていたインバータゲート１１１の出力ノー
ドＡはグローバル接地線ＶＳＳから切り離され、その電
位が不定となる。また、電源スイッチトランジスタ１１
９、１２０もオフとなり、低しきい値のインバータゲー
ト１１７は、グローバル電源線ＶＣＣ及びグローバル接
地線ＶＳＳからの電位供給を受けられなくなる。その結
果、インバータゲート１１６、１１８によってノードＢ
及びノードＣのデータは保持される。
【００３７】期間Ｔ４は、期間Ｔ３の回路状態が維持さ
れる。この期間中は、ラッチ部を構成するインバータゲ
ート１１６及び１１８がグローバル電源線ＶＣＣ及びグ
ローバル接地線ＶＳＳから電位供給を受けているので、
ノードＢ及びノードＣにそれぞれ"Ｌｏ"及び"Ｈｉ"のデ
ータを保持し続けることができる。このとき、グローバ
ル電源線ＶＣＣからＬｏｗレベルとなっているノードＢ
へのリークパス中には、ＳＬＰによりオフ状態となって
いる高しきい値電源スイッチトランジスタ２０４が挿入
されており、低しきい値トランジスタを流れるリーク電
流は無視できるほど小さくできる。
れる。この期間中は、ラッチ部を構成するインバータゲ
ート１１６及び１１８がグローバル電源線ＶＣＣ及びグ
ローバル接地線ＶＳＳから電位供給を受けているので、
ノードＢ及びノードＣにそれぞれ"Ｌｏ"及び"Ｈｉ"のデ
ータを保持し続けることができる。このとき、グローバ
ル電源線ＶＣＣからＬｏｗレベルとなっているノードＢ
へのリークパス中には、ＳＬＰによりオフ状態となって
いる高しきい値電源スイッチトランジスタ２０４が挿入
されており、低しきい値トランジスタを流れるリーク電
流は無視できるほど小さくできる。
【００３８】期間Ｔ５は、ＳＬＰが"Ｌｏ"（ＳＬＰＢ
が"Ｈｉ"）に変化した後で、論理回路の各ノードの電位
が安定し、クロック信号ＣＬＫが入力可能となるまでの
期間である。ＳＬＰ信号の変化により、電源スイッチト
ランジスタ２０５がオンとなり、ローカル接地線ＱＶＳ
Ｓの電位は、グローバル接地線ＶＳＳと等電位となり、
ノードＡの電位が"Ｌｏ"の入力データとして安定する。
が"Ｈｉ"）に変化した後で、論理回路の各ノードの電位
が安定し、クロック信号ＣＬＫが入力可能となるまでの
期間である。ＳＬＰ信号の変化により、電源スイッチト
ランジスタ２０５がオンとなり、ローカル接地線ＱＶＳ
Ｓの電位は、グローバル接地線ＶＳＳと等電位となり、
ノードＡの電位が"Ｌｏ"の入力データとして安定する。
【００３９】期間Ｔ６は、期間Ｔ５の回路動作を受けて
ＣＬＫが"Ｌｏ"（ＣＬＫＢが"Ｈｉ"）に変わるため、ラ
ッチ回路１０３が再びデータスルー状態になる。これに
よって、ノードＡに入力される"Ｌｏ"のデータが、低し
きい値ＰＭＯＳトランジスタ１１２及びＮＭＯＳトラン
ジスタ１１３で構成されるインバータゲートと、低しき
い値トランスファゲート１１４とを介してノードＢに"
Ｈｉ"のデータとして伝達され、さらに、低しきい値イ
ンバータゲート１１７を介してノードＣに"Ｌｏ"のデー
タとして出力される。
ＣＬＫが"Ｌｏ"（ＣＬＫＢが"Ｈｉ"）に変わるため、ラ
ッチ回路１０３が再びデータスルー状態になる。これに
よって、ノードＡに入力される"Ｌｏ"のデータが、低し
きい値ＰＭＯＳトランジスタ１１２及びＮＭＯＳトラン
ジスタ１１３で構成されるインバータゲートと、低しき
い値トランスファゲート１１４とを介してノードＢに"
Ｈｉ"のデータとして伝達され、さらに、低しきい値イ
ンバータゲート１１７を介してノードＣに"Ｌｏ"のデー
タとして出力される。
【００４０】本実施形態例は、グローバル接地線ＶＳＳ
とローカル接地線ＱＶＳＳとの間に設けられる高しきい
値でゲート幅Ｗの大きなスイッチトランジスタ２０５
が、第１の実施形態例の電源スイッチトランジスタ１０
４とは異なりＮＭＯＳトランジスタで構成できる。ＮＭ
ＯＳトランジスタは、一般的に、同じトランジスタサイ
ズのＰＭＯＳトランジスタよりもドライブ能力が高いの
で、本実施形態例では、電源スイッチトランジスタが第
１の実施形態例に比して小さくできるため、更に回路面
積を小さくできる。
とローカル接地線ＱＶＳＳとの間に設けられる高しきい
値でゲート幅Ｗの大きなスイッチトランジスタ２０５
が、第１の実施形態例の電源スイッチトランジスタ１０
４とは異なりＮＭＯＳトランジスタで構成できる。ＮＭ
ＯＳトランジスタは、一般的に、同じトランジスタサイ
ズのＰＭＯＳトランジスタよりもドライブ能力が高いの
で、本実施形態例では、電源スイッチトランジスタが第
１の実施形態例に比して小さくできるため、更に回路面
積を小さくできる。
【００４１】
【発明の効果】本発明の半導体集積回路によると、特開
平6-29834号公報で提案されている４電源線を有する低
消費電力半導体集積回路と同等の機能を有する半導体集
積回路を３電源線で構成したこと、及び、グローバル電
源線とローカル電源線との間、または、グローバル接地
線とローカル接地線との間に設けられた高しきい値でゲ
ート幅が大きなトランジスタの一方を削減したことによ
り、回路の専有面積を低減できた効果がある。
平6-29834号公報で提案されている４電源線を有する低
消費電力半導体集積回路と同等の機能を有する半導体集
積回路を３電源線で構成したこと、及び、グローバル電
源線とローカル電源線との間、または、グローバル接地
線とローカル接地線との間に設けられた高しきい値でゲ
ート幅が大きなトランジスタの一方を削減したことによ
り、回路の専有面積を低減できた効果がある。
【図１】本発明の一実施形態例の半導体集積回路の電源
構成を示すブロック図。
構成を示すブロック図。
【図２】図１の半導体集積回路の低しきい値論理回路及
び情報保持回路の例を示す回路図。
び情報保持回路の例を示す回路図。
【図３】図１の実施形態例の各信号を示すタイミングチ
ャート。
ャート。
【図４】本発明の第２の実施形態例の半導体集積回路の
電源構成を示すブロック図。
電源構成を示すブロック図。
【図５】図４の半導体集積回路の低しきい値論理回路及
び情報保持回路の例を示す回路図。
び情報保持回路の例を示す回路図。
【図６】図４の実施形態例の各信号を示すタイミングチ
ャート。
ャート。
【図７】以前に提案されている半導体集積回路における
電源構成を示すブロック図。
電源構成を示すブロック図。
【図８】図７の半導体集積回路の部分回路図。
１０１、１０２ 低しきい値論理回路 １０３ 情報保持回路 １０４、１０５、２０４、２０５ スイッチトランジス
タ １１１ インバータゲート １１２ ＰＭＯＳトランジスタ １１３ ＮＭＯＳトランジスタ １１４、１１５ トランスファゲート １１６、１１７、１１８ インバータゲート １１９、１２０ スイッチトランジスタ ＶＣＣ グローバル電源線 ＶＳＳ グローバル接地線 ＱＶＣＣ ローカル電源線 ＱＶＳＳ ローカル接地線 ＳＬＰ／ＳＬＰＢ モード切換え信号 ＣＬＫ／ＣＬＫＢ クロック信号
タ １１１ インバータゲート １１２ ＰＭＯＳトランジスタ １１３ ＮＭＯＳトランジスタ １１４、１１５ トランスファゲート １１６、１１７、１１８ インバータゲート １１９、１２０ スイッチトランジスタ ＶＣＣ グローバル電源線 ＶＳＳ グローバル接地線 ＱＶＣＣ ローカル電源線 ＱＶＳＳ ローカル接地線 ＳＬＰ／ＳＬＰＢ モード切換え信号 ＣＬＫ／ＣＬＫＢ クロック信号
Claims (5)
- 【請求項１】 第１のグローバル電源線、該第１のグロ
ーバル電源線と電源スイッチトランジスタを介して接続
されたローカル電源線、及び、第２のグローバル電源線
を備えた電源回路と、前記ローカル電源線と前記第２の
グローバル電源線との間に接続された低しきい値論理回
路と、前記第１のグローバル電源線と第２のグローバル
電源線との間に接続され前記低しきい値論理回路の出力
段から信号が入力される情報保持回路とを備え、前記情
報保持回路が前記出力段からの信号を入力する低しきい
値信号入力部及び該低しきい値信号入力部の信号をラッ
チする高しきい値ラッチ部とを備える半導体集積回路で
あって、 前記低しきい値論理回路の出力段と前記第２のグローバ
ル電源線との間、並びに、前記低しきい値信号入力部と
前記第１のグローバル電源線及び第２のグローバル電源
線との間には夫々モードスイッチトランジスタが配設さ
れることを特徴とする半導体集積回路。 - 【請求項２】 待機モードと動作モードとの間で切換え
可能であり、前記待機モードでは、前記電源スイッチト
ランジスタ及びモードスイッチトランジスタがオフにな
る、請求項１に記載の半導体集積回路。 - 【請求項３】 前記情報保持回路は、前記動作モードに
おいて前記低しきい値信号入力部が信号を通過させるデ
ータスルー状態になる、請求項２に記載の半導体集積回
路。 - 【請求項４】 前記情報保持回路は、前記待機モードに
おいて前記低しきい値信号入力部が信号を遮断するデー
タラッチモードである、請求３に記載の半導体集積回
路。 - 【請求項５】 前記高しきい値信号ラッチ部の信号パス
中に、低しきい値トランスファゲートが配設される、請
求項１乃至４の何れか一に記載の半導体集積回路。
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| KR20010080575A (ko) * | 1999-09-28 | 2001-08-22 | 롤페스 요하네스 게라투스 알베르투스 | 액티브 모드와 슬립 모드에서 동작 가능한 전자 디지털 회로 |
| US6629265B1 (en) * | 2000-04-18 | 2003-09-30 | Cypress Semiconductor Corp. | Reset scheme for microcontrollers |
| JP3912960B2 (ja) * | 2000-06-20 | 2007-05-09 | 株式会社東芝 | 半導体集積回路、論理演算回路およびフリップフロップ |
| US6448816B1 (en) * | 2000-07-11 | 2002-09-10 | Piconetics, Inc. | Resonant logic and the implementation of low power digital integrated circuits |
| US6812745B1 (en) | 2000-07-11 | 2004-11-02 | Piconetics, Inc. | Resonant logic and the implementation of low power digital integrated circuits |
| JP3587299B2 (ja) * | 2000-07-12 | 2004-11-10 | 沖電気工業株式会社 | 半導体集積回路 |
| US6630844B1 (en) * | 2000-08-22 | 2003-10-07 | Altera Corporation | Supply voltage detection circuit |
| JP3727838B2 (ja) * | 2000-09-27 | 2005-12-21 | 株式会社東芝 | 半導体集積回路 |
| US6501300B2 (en) * | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP3737397B2 (ja) * | 2001-07-16 | 2006-01-18 | 富士通株式会社 | 半導体集積回路 |
| JP2003110022A (ja) * | 2001-09-28 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2005517338A (ja) * | 2002-02-06 | 2005-06-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 低消費電力のディジタル電子回路 |
| US7200186B2 (en) * | 2002-03-14 | 2007-04-03 | Intel Corporation | Methods and apparatus for reducing power usage of a transmitter and receiver coupled via a differential serial data link |
| JP3688672B2 (ja) * | 2002-09-26 | 2005-08-31 | 株式会社東芝 | 半導体集積回路 |
| JP3910902B2 (ja) * | 2002-10-02 | 2007-04-25 | 松下電器産業株式会社 | 集積回路装置 |
| DE10255636B4 (de) * | 2002-11-28 | 2010-12-02 | Infineon Technologies Ag | Schaltkreis-Anordnung |
| JP4085324B2 (ja) * | 2003-01-24 | 2008-05-14 | ソニー株式会社 | ラッチ、ラッチの駆動方法、フラットディスプレイ装置 |
| JP4435553B2 (ja) * | 2003-12-12 | 2010-03-17 | パナソニック株式会社 | 半導体装置 |
| US7227383B2 (en) | 2004-02-19 | 2007-06-05 | Mosaid Delaware, Inc. | Low leakage and data retention circuitry |
| KR101045295B1 (ko) * | 2004-04-29 | 2011-06-29 | 삼성전자주식회사 | Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법 |
| US7183808B2 (en) * | 2004-07-26 | 2007-02-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Circuit for power management of standard cell application |
| US7158404B2 (en) * | 2004-07-26 | 2007-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power management circuit and memory cell |
| US8018247B2 (en) * | 2004-11-30 | 2011-09-13 | Freescale Semiconductor, Inc. | Apparatus and method for reducing power consumption using selective power gating |
| JP2006165065A (ja) * | 2004-12-02 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びそのレイアウト方法、並びにスタンダードセル |
| JP4366319B2 (ja) * | 2005-01-31 | 2009-11-18 | パナソニック株式会社 | 半導体集積回路及びそのテスト方法 |
| US7180348B2 (en) * | 2005-03-24 | 2007-02-20 | Arm Limited | Circuit and method for storing data in operational and sleep modes |
| JP4291295B2 (ja) | 2005-04-08 | 2009-07-08 | エルピーダメモリ株式会社 | 論理回路 |
| US7418605B1 (en) | 2005-04-13 | 2008-08-26 | Advanced Micro Devices, Inc. | System for controlling power to sequential and combinatorial logic circuitry in an integrated circuit |
| CN101164235B (zh) * | 2005-04-22 | 2010-10-06 | Nxp股份有限公司 | 集成电路、电子设备及集成电路控制方法 |
| JP5419240B2 (ja) * | 2005-12-27 | 2014-02-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US20070239861A1 (en) * | 2006-04-05 | 2007-10-11 | Dell Products L.P. | System and method for automated operating system installation |
| JP2007318352A (ja) * | 2006-05-24 | 2007-12-06 | Asahi Kasei Electronics Co Ltd | 磁電変換スイッチ |
| US7447101B2 (en) * | 2006-12-22 | 2008-11-04 | Fujitsu Limited | PG-gated data retention technique for reducing leakage in memory cells |
| CN101569101B (zh) * | 2006-12-26 | 2014-05-14 | 瑞萨电子株式会社 | Cmos电路和半导体器件 |
| US20100153759A1 (en) * | 2008-12-15 | 2010-06-17 | Singhal Rakshit | Power gating technique to reduce power in functional and test modes |
| US8406075B2 (en) * | 2009-04-03 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ultra-low leakage memory architecture |
| JP5540910B2 (ja) * | 2010-06-08 | 2014-07-02 | 富士通セミコンダクター株式会社 | 集積回路、集積回路設計装置及び集積回路設計方法 |
| US8484497B2 (en) * | 2010-07-27 | 2013-07-09 | Arm Limited | Power supply control within an integrated circuit |
| CN107947763B (zh) * | 2010-08-06 | 2021-12-28 | 株式会社半导体能源研究所 | 半导体集成电路 |
| KR101188781B1 (ko) * | 2010-12-07 | 2012-10-10 | 삼성전자주식회사 | 임계 전압 스케일링 또는 스택 구조의 트랜지스터를 이용한 저전력 래치 장치 |
| US8559212B2 (en) | 2011-07-06 | 2013-10-15 | Mediatek Inc. | Memory circuit and word line control circuit |
| JP5574461B2 (ja) * | 2013-04-19 | 2014-08-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP5704669B2 (ja) * | 2014-03-13 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9319045B1 (en) * | 2014-12-29 | 2016-04-19 | Texas Instruments Incorporated | Method and apparatus for reducing gate leakage of low threshold transistors during low power mode in a multi-power-domain chip |
| CN104639104B (zh) * | 2015-02-06 | 2017-03-22 | 中国人民解放军国防科学技术大学 | 功能模块级多阈值低功耗控制装置及方法 |
| CN109890313B9 (zh) | 2016-10-14 | 2022-02-18 | 直观外科手术操作公司 | 施加用于外科手术器械的预载荷张力的系统和相关方法 |
| US11670364B2 (en) * | 2021-05-19 | 2023-06-06 | Meta Platforms Technologies, Llc | Artificial reality system with reduced SRAM power leakage |
| KR102705704B1 (ko) * | 2022-01-28 | 2024-09-11 | 주식회사 피델릭스 | 전원 배선의 수를 저감하는 반도체 메모리 장치 |
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|---|---|---|---|---|
| JP2631335B2 (ja) * | 1991-11-26 | 1997-07-16 | 日本電信電話株式会社 | 論理回路 |
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| JP3561012B2 (ja) * | 1994-11-07 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH0973784A (ja) * | 1995-09-07 | 1997-03-18 | Nec Corp | 半導体装置及びその制御回路 |
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