KR20010014953A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터 오버 비트 라인(COB) 구조의 DRAM의 제조 방법에 관한 것으로, 스토리지 노드 컨택트(SC)의 개구 시에 실리콘 기판이 받는 손상을 충분히 억제하는 것을 목적으로 한다.
캐패시터와 도통하는 소스 드레인 영역(5)을 덮는 하층 절연막(6)을 형성한다. 하층 절연막의 상층에 비트선(9)과 상층 절연막(7, 10)을 형성한다(도 3a). 하층 절연막(6)에 대하여 상층 절연막(7, 10)을 높은 선택비로 제거할 수 있는 조건으로 이방성 에칭을 행하여 하층 절연막(6)에 개구하여 SC(11)를 형성한다(도 3b). 하층 절연막(6)과 동일 막질의 절연막(12)으로 SC(11)의 내부 및 상층 절연막(10)의 표면을 덮는다(도 3c). 실리콘막에 대하여 하층 절연막을 높은 선택비로 제거할 수 있는 조건으로 이방성 에칭을 행함으로써 소스 드레인 영역(5)에 개구할 때까지 SC(11)를 연장한다(도 3d).
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 캐패시터 오버 비트 라인 구조의 다이내믹 랜덤 액세스 메모리 및 그 제조 방법에 관한 것이다.
도 9 및 도 10을 참조하여, 종래의 캐패시터 오버 비트 라인 구조(COB)의 다이내믹 랜덤 액세스 메모리(DRAM)의 구성 및 그 제조 방법에 대하여 설명한다. 도 9는 COB 구조를 가지는 종래의 DRAM의 제조 과정에서의 일 상태를 나타내는 평면도이다. 또한, 도 10은 도 9에 도시하는 X-X단면을 나타내는 단면도이다.
종래의 DRAM은 실리콘 기판(1)을 구비하고 있다. 실리콘 기판(1)에는 복수의 활성 영역을 구분하기 위한 분리 실리콘 산화막(2)이 설치되고 있다. 이들의 활성 영역에는 게이트 실리콘 산화막(3)과 트랜스퍼 게이트(TG ; 4)로 덮혀지는 채널 영역과, 그 채널 영역에 인접하는 소스 드레인 영역(5)이 설치되고 있다.
실리콘 기판(1) 및 TG(4)의 상층에는 실리콘 질화막으로 이루어지는 하층 절연막(6)이 설치되고 있다. 하층 절연막(6)의 상층에는 제1 상층 절연막(7)이 형성되고 있다. 제1 상층 절연막(7)에는 공지의 자기 정합의 방법으로 소스 드레인 영역(5)에 개구하는 컨택트홀(8)이 설치되고 있으며, 제1 상층 절연막(7) 상층에는 컨택트홀(8)을 통하여 소스 드레인 영역과 도통하는 비트선(BL ; 9)이 형성되고 있다.
제1 상층 절연막(7) 및 BL(9)의 상층에는 제2 상층 절연막(10)이 형성되고 있다. 제1 상층 절연막(7) 및 제2 상층 절연막(10)에는 이들을 관통하여 소스 드레인 영역(5)에 개구하는 스토리지 노드 컨택트(SC ; 11)가 설치되고 있다. 도 9에 도시한 바와 같이, SC(11)는 TG(4)와 BL(9) 간에 위치하도록 설치된다.
제2 상층 절연막(10)의 상층에는 SC(11)를 통하여 소스 드레인 영역(5)과 도통하는 캐패시터(도시하지 않음)가 형성된다. SC(11)의 내부에는 그 캐패시터와 TG(4) 또는 BL(9)과의 단락을 방지하기 위해서, SC(11)의 내벽을 적어도 그 하단부 근방에서 덮는 측벽(13)이 형성되고 있다.
종래의 DRAM의 제조 과정에서 비트선(9)의 컨택트홀(8)은 상기한 바와 같이 자기 정합의 방법으로 형성된다. 자기 정합의 방법에서는 우선 하층 절연막(6 ; 실리콘 질화막)에 대하여 제1 상층 절연막(7 ; 실리콘 산화막)을 높은 선택비로 제거할 수 있는 조건으로, 하층 절연막(6)을 스토퍼막으로 하여 에칭이 행해진다. 다음에, 하층 절연막(6)을 이방성 에칭으로 제거함으로서 소스 드레인 영역(5)에 개구하는 컨택트홀(8)이 형성된다. 상기 방법에 의하면, 컨택트홀(8)에 대응하는 사진 제판의 정밀도에 상관없이 컨택트홀(8)을 자기 정합적으로 소스 드레인 영역(5)에 개구시킬 수 있다.
종래의 DRAM의 제조 과정에 있어서, SC(11)는 이방성 에칭에 의해서 제2 상층 절연막(10), 제1 상층 절연막(7) 및 하층 절연막[6 ; 이하, 이들을 총칭하여 「층간 절연막(6, 7, 10)」이라고 칭함]에 관통하는 구멍을 설치함으로써 형성된다. 또한, 측벽(13)은 우선 기판의 전면[SC(11)의 내부를 포함함]에 절연막을 퇴적시키고, 계속해서 SC(11)의 내부에 실리콘 기판[1 ; 소스 드레인 영역(5)]이 노출하도록 그 절연막에 이방성 에칭을 실시함으로써 형성된다.
SC(11)는 비트선(9)의 컨택트홀(8)과 마찬가지로, 실리콘 산화막[제1 및 제2 상층 절연막(7, 10)] 및 실리콘 질화막[하층 절연막(6)]을 관통하는 구멍이다. 따라서, 그 제조에는 자기 정합의 방법을 적용하는 것이 고려된다. 그러나, COB 구조의 DRAM에서 SC(11)는 컨택트홀(8)에 비하여 큰 어스펙트비(aspect ratio)를 가지고 있다.
에칭 선택성의 제어는 개구해야 할 구멍의 어스펙트비가 클수록 곤란해진다. 이 때문에, SC(11)를 개구하기 위해서, 컨택트홀(8)을 개구하는 경우와 마찬가지의 조건(실리콘 산화막을 높은 선택비로 제거할 수 있는 조건)으로 에칭을 행하는 경우, 실리콘 질화막[하층 절연막(6)]이 평탄한 부분에서는 원하는 선택비가 얻어지지만, 실리콘 질화막의 각 부에서는 원하는 선택비가 얻어지지 않는 경우가 생긴다.
SC(11)의 개구 시에 자기 정합의 효과를 얻기 위해서는 하층 절연막(6)의 각 부가 에칭에 노출되어지는 상황 하에서도 높은 선택비로 실리콘 산화막을 에칭할 수 있는 것이 필요하다. 따라서, SC(11)의 형성에 관해서는 실리콘 산화막과 실리콘 질화막을 선택적으로 제거하는 에칭을 행하여도 어스펙트비가 높으므로, 자기 정합의 효과를 얻는 것은 곤란하다. 이러한 이유로 인해, 종래의 제조 방법에서는 제조 공정을 간단화하기 위해서, 실리콘 산화막과 실리콘 질화막을 모두 제거할 수 있는 이방성 에칭에 의해서 SC(11)가 형성되고 있었다.
SC(11)를 개구하기 위한 상기한 이방성 에칭은, 개구 불량을 피하기 위해서, 층간 절연막(6, 7, 10)의 최대막 두께 부분에 정합하는 조건으로 행할 필요가 있다. 층간 절연막(6, 7, 10)의 막 두께에는 변동이 존재하기 때문에, 그 막 두께가 얇은 부분에서는 SC(11)의 내부에 노출되는 실리콘 기판(1)이 도 10에 도시한 바와 같이 지나치게 제거되는 경우가 있다. 마찬가지의 이유로 인해, SC(11) 내부에 노출되는 실리콘 기판(1)은 측벽(13)을 형성하기 위한 에칭 시에도 지나치게 제거되는 경우가 있다. 실리콘 기판(1)에 생기는 이러한 손상은 PN 접합부의 누설 전류를 증대시키는 원인이 되며 DRAM의 기본 특성인 리프레시 특성에 악영향을 미치게 한다.
또한, 종래의 제조 방법에서는 상기한 바와 같이, SC(11)가 소스 드레인 영역(5)에 개구하도록 형성된 후에 측벽(13 ; 실리콘 질화막)이 형성된다. 이 때문에, 측벽(13)의 하단부 근방은, SC(11)의 형성에 따라 소스 드레인 영역(5)이 손상을 받은 부분과 접촉한다. 소스 드레인 영역(5)의 손상 받은 부분에 실리콘 질화막이 직접 접촉하고 있으면, DRAM의 동작 시에 실리콘 질화막에 전자가 트랩되기 쉬워진다. 이 때문에, 종래의 DRAM에서는 SC(11)의 개구에 따른 기판의 손상이 트랜지스터의 특성에 악영향을 미치게 하는 경우가 있다.
도 11은 종래의 제조 방법에 있어서, SC(11)를 형성하기 위한 사진 제판에 어긋남이 생긴 경우에 형성되는 일 상태를 나타내는 단면도이다. 도 11에 도시하는 상태는 구체적으로는 사진 제판에 의해 SC(11)가 하층 절연막(6)의 각 부에 중첩되는 위치에 패터닝됨으로써 생기는 상태를 나타낸다.
종래의 제조 방법에 따르면, SC(11)가 상기한 위치에 패터닝된 경우, 도 11에 도시한 바와 같이 소스 드레인 영역(5)의 저면보다 깊은 위치까지 분리 실리콘 산화막(2)이 에칭되는 경우가 있다. SC(11)의 내부에는 도핑된 폴리 실리콘에 의해서 캐패시터와 도통하는 컨택트가 형성된다. 분리 실리콘 산화막(2)이 상기한 바와 같이 지나치게 에칭되면, 소스 드레인 영역(5)보다 깊은 위치에 도핑된 폴리 실리콘이 실리콘 기판(1)과 접촉하는 부분이 형성된다. 이러한 접촉 부분이 형성되면, 도핑된 폴리 실리콘으로부터 실리콘 기판(1)에 불순물이 확산하여 분리 실리콘 산화막(2)에 의한 소자 분리를 충분하게 행할 수 없는 경우가 생길 수 있다.
본 발명은 상기한 바와 같은 과제를 해결하기 위하여 이루어진 것으로, 리프레시 특성이나 트랜지스터의 동작 특성이 안정됨과 함께, 분리 실리콘 산화막에 의해서 확실한 소자 분리를 행할 수 있는 반도체 장치를 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 스토리지 노드 컨택트의 개구 시에 실리콘 기판이 받는 손상을 충분하게 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 제2 목적으로 한다.
본 발명은, 비트선의 상층에 캐패시터를 구비하는 캐패시터 오버 비트 라인 구조의 반도체 장치에 있어서,
캐패시터와 도통하는 소스 드레인 영역을 덮는 하층 절연막과,
상기 하층 절연막의 상층에 형성되는 상층 절연막과,
상기 하층 절연막 및 상기 상층 절연막을 관통하여 상기 소스 드레인 영역에 개구하는 스토리지 노드 컨택트를 구비하고,
상기 소스 드레인 영역은 상기 스토리지 노드 컨택트가 개구하는 부분을 포함한 전면에서 실질적으로 평탄한 것을 특징으로 한다.
또한, 본 발명은 상기 반도체 장치에 있어서,
상기 상층 절연막은 실리콘 산화막이며,
상기 하층 절연막은 실리콘 질화막인 것을 특징으로 한다.
또한, 본 발명은 상기의 어느 한 특징에 따른 반도체 장치에 있어서,
상기 스토리지 노드 컨택트의 내벽을, 적어도 그 하단부 근방에서 덮는 측벽을 구비하고,
상기 측벽은 상기 하층 절연막과 동질의 막으로 형성되어 있음과 함께, 상기 하층 절연막으로부터 상측에 연장하도록 형성되어 있는 것을 특징으로 한다.
또한, 본 발명은, 상기의 어느 한 특징에 따른 반도체 장치에 있어서,
상기 소스 드레인 영역 중, 상기 스토리지 노드 컨택트의 내부에 노출한 부분은 전면에서 상기 캐패시터에 통하는 컨택트와 접촉하고 있는 것을 특징으로 한다.
또한, 본 발명은, 비트선 상층에 캐패시터를 구비하는 캐패시터 오버 비트 라인 구조의 반도체 장치를 제조하기 위한 방법에 있어서,
캐패시터와 도통하는 소스 드레인 영역을 덮는 하층 절연막을 형성하는 단계와,
상기 하층 절연막의 상층에 상층 절연막을 형성하는 단계와,
상기 하층 절연막에 대하여 상기 상층 절연막을 높은 선택비로 제거할 수 있는 조건으로, 상기 하층 절연막을 스토퍼막으로 하면서 제1 이방성 에칭을 행함으로써 상기 하층 절연막에 개구하는 스토리지 노드 컨택트를 형성하는 단계와,
실리콘막에 대하여 상기 하층 절연막을 높은 선택비로 제거할 수 있는 조건으로 제2 이방성 에칭을 행함으로써, 상기 소스 드레인 영역에 개구하기까지 상기 스토리지 노드 컨택트를 연장하는 단계
를 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기 반도체 장치의 제조 방법에 있어서,
상기 상층 절연막은 실리콘 산화막이며,
상기 하층 절연막은 실리콘 질화막인 것을 특징으로 한다.
또한, 본 발명은, 상기 어느 한 특징에 따른 반도체 장치의 제조 방법에 있어서,
상기 제1 이방성 에칭 후에 상기 하층 절연막과 동일 막질의 절연막으로, 상기 스토리지 컨택트의 내부 및 상기 상층 절연막의 표면을 덮는 단계를 구비하고,
상기 제2 이방성 에칭은 상기 절연막과 상기 하층 절연막을 함께 제거하는 것을 특징으로 한다.
또한, 본 발명은 상기 어느 한 특징에 따른 반도체 장치의 제조 방법에 있어서,
상기 제2 이방성 에칭 후에 상기 소스 드레인 영역 중 상기 스토리지 노드 컨택트의 내부에 노출된 부분의 전면이 상기 캐패시터와 도통하는 컨택트와 접촉하도록 상기 캐패시터를 형성하는 것을 특징으로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 2a 내지 도 2d는 도 1에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 3a 내지 도 3d는 도 1에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 4a 내지 도 4c는 도 1에 도시하는 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 9는 종래의 COB 구조의 DRAM의 평면도.
도 10은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 분리 산화막
3 : 게이트 산화막
4 : 트랜스퍼 게이트(TG)
5 : 소스 드레인 영역
6 : 하층 절연막
7 : 제1 상층 절연막
8 : 컨택트홀
9 : 비트선(BL)
10 : 제2 상층 절연막
11 : 스토리지 노드 컨택트(SC)
12 : 절연막
13 : 측벽
14 : 후막 캐패시터
15 : 층간 절연막
16, 18 : 입상 결정
17 : 통형 캐패시터
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 또한, 각 도면에서 공통되는 요소에는 동일한 부호를 붙여서 중복하는 설명을 생략한다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 COB 구조의 DRAM의 단면도를 나타낸다.
본 실시 형태의 DRAM은 실리콘 기판(1)을 구비하고 있다. 실리콘 기판(1)에는 복수의 활성 영역을 구분하기 위한 분리 실리콘 산화막(2)이 설치되고 있다. 이들의 활성 영역에는 게이트 실리콘 산화막(3)과 트랜스퍼 게이트(TG ; 4)로 덮혀지는 채널 영역과, 그 채널 영역에 인접하는 소스 드레인 영역(5)이 설치되고 있다.
실리콘 기판(1) 및 TG(4)의 상층에는 실리콘 질화막으로 이루어지는 하층 절연막(6)이 설치되고 있다. 하층 절연막(6)의 상층에는 실리콘 산화막에 의해 제1 상층 절연막(7)이 형성되어 있다. 제1 상층 절연막(7)에는 공지의 자기 정합의 방법에서 소스 드레인 영역(5)에 개구하는 컨택트홀(8)이 설치되고 있으며, 제1 상층 절연막(7)의 상층에는 컨택트홀(8)을 통하여 소스 드레인 영역과 도통하는 비트선(BL ; 9)이 형성되고 있다.
제1 상층 절연막(7) 및 BL(9)의 상층에는 제2 상층 절연막(10)이 형성되어 있다. 제2 상층 절연막(10)은 제1 상층 절연막(7)과 동질의 막, 즉 실리콘 산화막으로 구성되어 있다. BL(9)과 도통하는 소스 드레인 영역(5)의 양측에 배치되는 2개의 소스 드레인 영역(5)에는 제1 상층 절연막(7), 제2 상층 절연막(10) 및 하층 절연막(6)을 관통하는 스토리지 노드 컨택트(SC ; 11)가 개구되고 있다.
SC(11)의 내부에는 SC(11)의 내벽을 적어도 그 하단부 근방에서 덮는 측벽(13)이 형성되어 있다. 측벽(13)은 하층 실리콘 산화막(6)과 동질의 막, 즉 실리콘 질화막으로 구성되어 있다.
제2 상층 절연막(10)의 상층에는 후막 캐패시터(14)가 형성되어 있다. 후막 캐패시터(14)는 도핑된 폴리 실리콘 또는 도핑된 비정질 실리콘을 CVD법 등으로 퇴적시킴으로써 형성되는 스토리지 노드 전극을 구비하고 있다. 스토리지 노드 전극은 SC(11)를 통하여 소스 드레인 영역(5)과 도통하고 있다. 상술한 측벽(13)은 스토리지 노드 전극이 TG(4) 또는 BL(9)과 단락하는 것을 방지하기 위해서 설치되고 있다.
본 실시 형태의 DRAM에서 소스 드레인 영역(5)의 표면은 SC(11)가 개구하는 부분을 포함하여 평탄한 상태를 가지고 있다. 다시 말해서, SC(11)는 소스 드레인 영역(5)에 손상을 끼치지 않도록 형성되어 있다. 이 때문에, 본 실시 형태의 DRAM에 따르면, 소스 드레인 영역(5)의 근방에서 PN 접합부의 누설 전류를 충분하게 작게 억제할 수 있으며 양호한 리프레시 특성을 안정적으로 확보할 수 있다.
본 실시 형태의 DRAM에서 측벽(13)은 하층 절연막(6)의 표면에서부터 상측으로 향하여 연장하도록 설치되고 있다. 즉, 측벽(13)은 소스 드레인 영역(5)과 접촉하지 않도록 설치되고 있다. 이 때문에, 본 실시 형태의 DRAM에서는 소스 드레인 영역(5)을 흐르는 전자가 측벽(13)을 구성하는 실리콘 질화막에 트랩되는 것을 확실하게 방지할 수 있어서, 개개의 트랜지스터의 특성을 안정화시킬 수 있다.
이하, 도 2a 내지 도 3d를 참조하여 도 1에 도시된 DRAM의 제조 방법에 대하여 설명한다.
본 실시 형태의 제조 방법에서는 우선 실리콘 기판(1)에 분리 실리콘 산화막(2)이 형성된다. 분리 실리콘 산화막(2)은 실리콘 기판(1)의 소자 분리를 행하는 부분을 에칭으로 제거하고, 그 부분에 실리콘 산화막을 매립함으로써 또는 LOCOS법에 따른 열 산화에 의해 형성된다. 분리 실리콘 산화막(2)이 형성된 후, 실리콘 기판(1)에 이온 주입에 의해 또는 열 확산에 의해 원하는 농도로 불순물이 주입된다(도 2a).
실리콘 기판(1)의 표면에 실리콘 산화막이 성막되고, 그 상층에 CVD법에 의해 실리콘막 또는 폴리 사이드막이 성막된다. 사진 제판 및 이방성 에칭에 의해서 이들이 패터닝됨으로써 게이트 실리콘 산화막(3)과 TG(4)가 형성된다. 이온 주입 또는 열 확산에 의해 실리콘 기판(1)에 불순물이 공급됨으로써, 소스 드레인 영역(5)이 형성된다. TG(4)를 포함하는 기판의 전면이 덮혀지도록 실리콘 질화막으로 이루어지는 하층 절연막(6)이 형성된다(도 2b).
본 실시 형태에 있어서, 하층 절연막(6)은 BL(9)의 컨택트홀(8)을 형성할 때, 그리고 상기한 바와 같이 SC(11)를 형성할 때, 스토퍼막으로서 기능하도록 설치되고 있다. 따라서, 하층 절연막(6)은 이들이 형성되는 영역만을 남기고, 즉 DRAM의 메모리셀을 설치하기 위한 영역만을 남기고 사진 제판 및 에칭에 의해 제거하여도 좋다.
실리콘 기판(1)의 전면이 덮혀지도록 실리콘 산화막을 퇴적시킴으로써 제1 상층 절연막(7)이 형성된다. 계속해서, 사진 제판 및 이방성 에칭에 의해서, 활성 영역의 중앙에 위치하는 소스 드레인 영역에 개구하는 컨택트홀(8)이 형성된다(도 2c). 컨택트홀(8)을 형성하기 위한 에칭은 우선 실리콘 질화막에 대하여 실리콘 산화막을 높은 선택비로 제거할 수 있는 조건으로 실행된다. 이 때, 하층 절연막(6)은 에칭의 진행을 저지하는 스토퍼막으로서 기능한다. 계속해서, 실리콘막에 대하여 실리콘 질화막을 높은 선택비에서 제거할 수 있는 조건으로 이방성 에칭이 행해진다. 그 결과, 자기 정합적으로 소스 드레인 영역(5)에 개구하는 컨택트홀(8)이 형성된다.
컨택트홀(8)의 내부 및 제1 상층 절연막(7)의 표면이 덮혀지도록 도핑된 폴리 실리콘막, 폴리 사이드막, 또는 금속막이 퇴적된 후, 사진 제판 및 에칭에 의해서 그 막이 패터닝됨으로써 BL(9)이 형성된다(도 2d).
제1 상층 절연막(7) 및 BL(9)의 상층에, 제1 상층 절연막(7)과 동일 막질을 구비하는 제2 상층 절연막(10)이 형성된다(도 3a).
사진 제판 및 이방성 에칭에 의해, 하층 절연막(6)에 도달하기까지 SC(11)가 형성된다(도 3b). 상기 에칭은 실리콘 질화막에 대하여 실리콘 산화막을 높은 선택비로 제거할 수 있는 조건으로 행해진다. 이 때, 하층 절연막(6)은 스토퍼막으로서 기능하고, 에칭의 진행은 하층 절연막(6)이 노출되는 시점에서 정지된다. 따라서, 본 실시 형태의 제조 방법에 따르면, 실리콘 기판(1)에 어떤 손상을 끼치지 않고 제1 및 제2 상층 절연막(7, 10)을 관통하는 SC(11)를 형성할 수 있다.
하층 절연막(6)의 표면에 도달하는 SC(11)가 형성된 후, 그 SC(11)의 내부 및 제2 상층 절연막(10)의 표면이 덮혀지도록 절연막(12)이 퇴적된다(도 3c). 절연막(12)은 하층 절연막(6)과 동질의 막, 즉 실리콘 질화막으로 구성된다.
SC(11)를 실리콘 기판(1)의 소스 드레인 영역(5)까지 개구시키기 위하여 이방성 에칭이 행해진다. 상기 에칭은 실리콘막에 대하여 실리콘 질화막 즉 절연막(12) 및 하층 절연막(6)을 높은 선택비로 제거할 수 있는 조건으로 행해진다. 그 결과, 소스 드레인 영역(5)에 개구하는 SC(11)가 형성됨과 함께, SC(11)의 내벽을 그 하단부의 근방에서 피복하는 실리콘 질화막의 측벽(13)이 형성된다(도 3d).
그 후, 후막 캐패시터(14) 및 층간 절연막(15)이 형성됨으로써 도 1에 도시된 DRAM이 제조된다.
이러한 제조 방법에 따르면, SC(11)를 개구하는 과정에서 생기는 소스 드레인(5)의 에칭량을 충분히 억제할 수 있다. 따라서, 본 실시 형태의 제조 방법에 따르면, 실리콘 기판(1)의 전면[SC(11)의 개구 부분을 포함한다]을 거의 평탄한 상태로 유지하면서, 즉, 실리콘 기판(1)에 큰 손상을 끼치지 않고 소스 드레인 영역(5)에 개구하는 SC(11)를 형성할 수 있다.
또한, 본 실시 형태의 제조 방법에 따르면, 하층 절연막(6) 상에 절연막(12)을 성막하고, 이들을 에칭함으로써, 하층 절연막(6)으로부터 상측으로 연장하는 측벽(13)을 형성할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면 소스 드레인 영역(5) 중 SC(11)의 개구에 따라 손상을 받는 부분에 측벽(13 ; 실리콘 질화물)이 접하는 것을 확실하게 방지할 수 있다.
다음에, 도 4a 내지 도 4c를 참조하여 본 실시 형태의 제조 방법에 있어서 SC(11)를 형성하기 위한 사진 제판 시에 마스크의 중첩에 어긋남이 생긴 경우에 대하여 설명한다. 도 4a는 SC(11)의 전사 패턴이 TG(4) 및 BL(9)에 대하여 어긋난 상태에서 제1 및 제2 상층 절연막(7, 10)을 관통하여 하층 절연막(6)에 이르는 SC(11)가 형성된 상태를 나타낸다. 상기한 에칭은 실리콘 산화막을 높은 선택비로 제거할 수 있는 조건으로 행해지기 때문에, 그 에칭의 진행은 하층 절연막(6)으로 확실하게 정지시킬 수 있다.
도 4b는 SC(11)의 내부 및 제2 상층 절연막(10)의 표면에 측벽(13)을 형성하기 위한 절연막(12)을 퇴적시킨 상태를 나타낸다. 또한, 도 4c는 실리콘막에 대하여 실리콘 질화물을 높은 선택비로 제거할 수 있는 조건으로 이방성 에칭을 행함으로써 SC(11)를 관통시키고 또한 측벽(13)을 형성한 상태를 나타낸다.
그 후, 후막 캐패시터(14) 및 층간 절연막(15)이 형성됨으로써 도 1에 도시된 DRAM이 제조된다. 제1 및 제2 상층 절연막(7, 10)이나 하층 절연막(6)에는 웨이퍼 전면에 걸쳐 막두께의 변동이 생기고 있지만, 측벽(13)이 형성되기 때문에, 후막 캐패시터(14)의 컨택트와, TG(4) 또는 BL(9)과의 단락은 확실하게 방지할 수 있다.
SC(11)를 개구하기 위한 에칭이 종래의 제조 방법과 같이, 실리콘 산화막과 실리콘 질화막을 마찬가지로 제거할 수 있는 조건으로 행해지면, 사진 제판의 중첩이 어긋나는 경우, SC(11)가 분리 산화막(2)의 내부에까지 도달할 가능성이 있다(도 11 참조). 이 경우, 후막 캐패시터(14)의 컨택트(도핑된 폴리실리콘)가 소스 드레인 영역(5)보다 깊은 영역에서 실리콘 기판(1)과 접촉할 가능성이 생긴다.
후막 캐패시터(14)의 컨택트에 포함되고 있는 불순물 농도는 1×1020atoms/㎤ 정도이며, 실리콘 기판(1)에 포함되어 있는 불순물 농도는 1×1016atoms/㎤ ∼ 1×1017atoms/㎤ 정도이다. 이 때문에, 불순물 농도의 경사도에 의해 컨택트 중 불순물은 실리콘 기판(1) 중에 확산한다. 이와 같이 하여 실리콘 기판(1) 중에 불순물이 확산하면, 그 내부의 불순물 농도가 소망 농도 이상이 되며, 분리 산화막(2)에 의해서 소자 간의 분리를 충분하게 행하는 것이 곤란해진다.
이에 대하여, 본 실시 형태의 제조 방법에서는 SC(11)를 개구하기 위한 이방성 에칭이 실리콘 산화막을 높은 선택비로 제거할 수 있는 조건으로 행해지기 때문에, 중첩에 어긋남이 생긴 경우에도 그 에칭의 진행을 확실하게 하층 절연막(6)으로 정지시킬 수 있다. 따라서, 본 실시 형태의 제조 방법에 따르면, SC(11)가 분리 산화막(2)의 내부에까지 도달하는 것을 확실하게 방지하여, 확실한 소자 간 분리를 확보할 수 있다.
<제2 실시예>
도 5는 본 발명의 제2 실시예에 따른 DRAM의 단면도를 나타낸다. 본 실시 형태의 DRAM에서 후막 캐패시터(14)가 구비하는 스토리지 노드 전극의 표면에는 입상 결정(16)이 설치되고 있다. 입상 결정(16)에 따르면 스토리지 노드 전극의 표면적을 증대시킬 수 있기 때문에, 후막 캐패시터(14)의 용량을 증대시킬 수 있다.
<제3 실시예>
도 6은 본 발명의 제3 실시예에 따른 DRAM의 단면도를 나타낸다. 본 실시 형태의 DRAM은 통형 캐패시터(17)를 구비하고 있다. 통형 캐패시터(17)는 통형의 스토리지 노드 전극을 구비하고 있다. 통형의 스토리지 노드 전극에 따르면 후막형의 스토리지 노드 전극에 비하여 큰 표면적을 확보할 수 있다. 이 때문에, 본 실시 형태의 DRAM에 따르면, 개개의 메모리셀에 큰 용량을 확보할 수 있다.
<제4 실시예>
도 7은 본 발명의 제4 실시예에 따른 DRAM의 단면도를 나타낸다. 본 실시 형태의 DRAM에서 통형 캐패시터(17)가 구비하는 스토리지 노드 전극의 표면에는 입상 결정(18)이 설치되고 있다. 입상 결정(18)에 의하면 스토리지 노드 전극의 표면적을 증대시킬 수 있기 때문에, 통형 캐패시터(17)의 용량을 증대시킬 수 있다.
<제5 실시예>
도 8은 본 실시 형태의 제5 실시예에 따른 DRAM의 단면도를 나타낸다. 본 실시 형태의 DRAM은 측벽(13)을 구비하고 있지 않은 것을 제외하고, 제1 실시예의 DRAM과 마찬가지의 구조를 구비하고 있다. 또한, 본 실시 형태의 DRAM은 측벽(13)의 형성 공정이 생략되는 것을 제외하고 제1 실시예의 경우와 마찬가지의 순서대로 제조된다.
본 실시 형태의 DRAM 및 그 제조 방법은 캐패시터의 컨택트와 TG(4) 또는 BL(9)과의 단락을, 측벽(13)을 형성하지 않고 방지하는 데에 효과적이다. 본 실시 형태의 DRAM에 따르면, 제1 실시예의 DRAM과 마찬가지로, 우수한 리프레시 특성을 실현하고, 또한 개개의 트랜지스터의 동작 특성을 안정화시킬 수 있다.
본 발명은 이상 설명한 바와 같이 구성되므로, 이하에 도시한 바와 같은 효과를 나타낸다.
본 발명에 따른 반도체 장치는 스토리지 노드 컨택트의 개구 시에 거의 에칭되어 있지 않은 소스 드레인 영역을 구비하고 있다. 이러한 소스 드레인 영역에 따르면, PN 접합부의 누설 전류를 충분하게 억제할 수 있다. 따라서, 본 발명에 따르면 양호한 리프레시 특성을 실현할 수 있다.
또한, 본 발명에 따른 반도체 장치는 실리콘 산화막의 상층 절연막과 실리콘 질화막의 하층 절연막을 구비하고 있다. 이들의 절연막에 따르면, 서로 에칭율의 차를 이용함으로서, 소스 드레인 영역이 받는 손상을 충분하게 억제하면서, 소스 드레인 영역에 개구하는 스토리지 노드를 용이하게 형성하는 것이 가능해진다.
또한, 본 발명에 따르면, 스토리지 노드 컨택트의 하단부 근방이 측벽으로 덮혀지고 있기 때문에, 캐패시터용 컨택트가 스토리지 노드 컨택트 중에서 비트선이나 트랜스퍼 게이트와 단락하는 것을 확실하게 방지할 수 있다. 또한, 측벽이 하층 절연막의 상측에 연장하고, 소스 드레인 영역의 손상을 받고 있는 부분에 접하지 않기 때문에, 개개의 트랜지스터의 동작 특성을 안정화할 수 있다.
또한, 본 발명에 따르면, 소스 드레인 영역 중 스토리지 노드의 개구에 따라 손상을 받는 모든 부분이 캐패시터용 컨택트와 접촉하고, 실리콘 질화막과 접촉하지 않는다. 이 때문에, 본 발명에 따르면, 실리콘 질화막에 따른 전자의 트랩을 확실하게 방지하여 안정된 동작 특성을 실현할 수 있다.
또한, 본 발명에 따르면, 하층 절연막을 스토퍼막으로 하여 제1 이방성 에칭을 행함으로써, 실리콘 기판에 어떤 손상도 끼치지 않고 상층 절연막을 관통하는 스토리지 노드 컨택트를 형성할 수 있다. 계속해서 제2 이방성 에칭을 행함으로써, 실리콘 기판이 받는 손상을 충분히 억제하면서 소스 드레인 영역에 도달하기까지 스토리지 노드 컨택트를 연장할 수 있다. 따라서, 본 발명에 따르면 우수한 리프레시 특성을 갖는 반도체 장치를 제조할 수 있다.
또한, 발명에 따르면, 실리콘 산화막과 실리콘 질화막과의 에칭율의 차를 이용하여, 소스 드레인 영역이 받는 손상을 충분하게 억제하면서, 소스 드레인 영역에 개구하는 스토리지 노드를 용이하게 형성할 수 있다.
또한, 발명에 따르면, 하층 절연막까지 도달하는 스토리지 노드 컨택트가 형성된 후에, 그 스토리지 노드의 내벽을 덮도록 절연막이 형성된다. 그리고, 그 절연막과 하층 절연막이 제2 이방성 에칭에 의해서 함께 제거됨으로써 소스 드레인 영역에 개구하는 스토리지 노드 컨택트가 형성된다. 이 때, 스토리지 노드 컨택트의 내부에는 하층 절연막의 상측으로 연장하여 스토리지 노드 컨택트의 하단부 근방을 피복하는 측벽이 형성된다. 따라서, 본 발명에 따르면, 캐패시터용 컨택트와 트랜스퍼 게이트나 비트선과의 단락을 확실하게 방지하고 또한 개개의 트랜지스터가 안정된 동작 특성을 나타내는 반도체 장치를 제조할 수 있다.
또한, 본 발명에 따르면, 소스 드레인 영역의 손상을 받은 부분이 실리콘 질화막과 접촉하지 않도록 캐패시터용 컨택트가 형성된다. 따라서, 개개의 트랜지스터가 안정된 동작 특성을 나타내는 반도체 장치를 제조할 수 있다.
Claims (3)
- 비트선의 상층에 캐패시터를 구비하는 캐패시터 오버 비트 라인 구조의 반도체 장치에 있어서,캐패시터와 도통하는 소스 드레인 영역을 덮는 하층 절연막과,상기 하층 절연막의 상층에 형성되는 상층 절연막과,상기 하층 절연막 및 상기 상층 절연막을 관통하여 상기 소스 드레인 영역에 개구하는 스토리지 노드 컨택트를 구비하고,상기 소스 드레인 영역은 상기 스토리지 노드 컨택트가 개구하는 부분을 포함하는 전면에서 실질적으로 평탄한 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 상층 절연막은 실리콘 산화막이고,상기 하층 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치.
- 비트선의 상층에 캐패시터를 구비하는 캐패시터 오버 비트 라인 구조의 반도체 장치를 제조하기 위한 방법에 있어서,캐패시터와 도통하는 소스 드레인 영역을 덮는 하층 절연막을 형성하는 단계와,상기 하층 절연막의 상층에 상층 절연막을 형성하는 단계와,상기 하층 절연막에 대하여 상기 상층 절연막을 높은 선택비로 제거할 수 있는 조건으로, 상기 하층 절연막을 스토퍼막으로 하면서 제1 이방성 에칭을 행함으로써 상기 하층 절연막에 개구하는 스토리지 노드 컨택트를 형성하는 단계와,실리콘막에 대하여 상기 하층 절연막을 높은 선택비로 제거할 수 있는 조건으로 제2 이방성 에칭을 행함으로써, 상기 소스 드레인 영역에 개구하기까지 상기 스토리지 노드 컨택트를 연장하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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