JP2001044380A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】
【課題】 本発明はキャパシタオーバービットライン
（ＣＯＢ）構造のＤＲＡＭの製造方法に関し、ストレー
ジノードコンタクト（ＳＣ）の開口時にシリコン基板が
受けるダメージを十分に抑制することを目的とする。 【解決手段】 キャパシタと導通するソースドレイン領
域５を覆う下層絶縁膜６を形成する。下層絶縁膜の上層
にビット線９と上層絶縁膜７および１０を形成する（図
３（Ａ））。下層絶縁膜６に対して上層絶縁膜７および
１０を高い選択比で除去し得る条件で異方性エッチング
を行って下層絶縁膜６に開口するＳＣ１１を形成する
（図３（Ｂ））。下層絶縁膜６と同じ膜質の絶縁膜１２
でＳＣ１１の内部および上層絶縁膜１０の表面を覆う
（図３（Ｃ））。シリコン膜に対して下層絶縁膜を高い
選択比で除去し得る条件で異方性エッチングを行うこと
により、ソースドレイン領域５に開口するまでＳＣ１１
を延長する。
（ＣＯＢ）構造のＤＲＡＭの製造方法に関し、ストレー
ジノードコンタクト（ＳＣ）の開口時にシリコン基板が
受けるダメージを十分に抑制することを目的とする。 【解決手段】 キャパシタと導通するソースドレイン領
域５を覆う下層絶縁膜６を形成する。下層絶縁膜の上層
にビット線９と上層絶縁膜７および１０を形成する（図
３（Ａ））。下層絶縁膜６に対して上層絶縁膜７および
１０を高い選択比で除去し得る条件で異方性エッチング
を行って下層絶縁膜６に開口するＳＣ１１を形成する
（図３（Ｂ））。下層絶縁膜６と同じ膜質の絶縁膜１２
でＳＣ１１の内部および上層絶縁膜１０の表面を覆う
（図３（Ｃ））。シリコン膜に対して下層絶縁膜を高い
選択比で除去し得る条件で異方性エッチングを行うこと
により、ソースドレイン領域５に開口するまでＳＣ１１
を延長する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にキャパシタオーバービットライ
ン構造のダイナミックランダムアクセスメモリおよびそ
の製造方法に関する。
の製造方法に係り、特にキャパシタオーバービットライ
ン構造のダイナミックランダムアクセスメモリおよびそ
の製造方法に関する。
【０００２】
【従来の技術】図９および図１０を参照して、従来のキ
ャパシタオーバービットライン構造（ＣＯＢ）のダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）の構成、お
よびその製造方法について説明する。図９は、ＣＯＢ構
造を有する従来のＤＲＡＭの製造過程における一状態を
示す平面図である。また、図１０は、図９に示すX-X断
面を表す断面図である。
ャパシタオーバービットライン構造（ＣＯＢ）のダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）の構成、お
よびその製造方法について説明する。図９は、ＣＯＢ構
造を有する従来のＤＲＡＭの製造過程における一状態を
示す平面図である。また、図１０は、図９に示すX-X断
面を表す断面図である。
【０００３】従来のＤＲＡＭはシリコン基板１を備えて
いる。シリコン基板１には複数の活性領域を区分するた
めの分離シリコン酸化膜２が設けられている。それらの
活性領域にはゲートシリコン酸化膜３とトランスファゲ
ート（ＴＧ）４とで覆われるチャネル領域と、そのチャ
ネル領域に隣接するソースドレイン領域５とが設けられ
ている。
いる。シリコン基板１には複数の活性領域を区分するた
めの分離シリコン酸化膜２が設けられている。それらの
活性領域にはゲートシリコン酸化膜３とトランスファゲ
ート（ＴＧ）４とで覆われるチャネル領域と、そのチャ
ネル領域に隣接するソースドレイン領域５とが設けられ
ている。
【０００４】シリコン基板１およびＴＧ４の上層には、
シリコン窒化膜からなる下層絶縁膜６が設けられてい
る。下層絶縁膜６の上層には第１上層絶縁膜７が形成さ
れている。第１上層絶縁膜７には公知のセルフアライン
の手法でソースドレイン領域５に開口するコンタクトホ
ール８が設けられており、第１上層絶縁膜７の上層には
コンタクトホール８を介してソースドレイン領域と導通
するビット線（ＢＬ）９が形成されている。
シリコン窒化膜からなる下層絶縁膜６が設けられてい
る。下層絶縁膜６の上層には第１上層絶縁膜７が形成さ
れている。第１上層絶縁膜７には公知のセルフアライン
の手法でソースドレイン領域５に開口するコンタクトホ
ール８が設けられており、第１上層絶縁膜７の上層には
コンタクトホール８を介してソースドレイン領域と導通
するビット線（ＢＬ）９が形成されている。
【０００５】第１上層絶縁膜７およびＢＬ９の上層には
第２上層絶縁膜１０が形成されている。第１上層絶縁膜
７および第２上層絶縁膜１０には、それらを貫通してソ
ースドレイン領域５に開口するストレージノードコンタ
クト（ＳＣ）１１が設けられている。図９に示す如く、
ＳＣ１１はＴＧ４とＢＬ９との間に位置するように設け
られる。
第２上層絶縁膜１０が形成されている。第１上層絶縁膜
７および第２上層絶縁膜１０には、それらを貫通してソ
ースドレイン領域５に開口するストレージノードコンタ
クト（ＳＣ）１１が設けられている。図９に示す如く、
ＳＣ１１はＴＧ４とＢＬ９との間に位置するように設け
られる。
【０００６】第２上層絶縁膜１０の上層には、ＳＣ１１
を介してソースドレイン領域５と導通するキャパシタ
（図示せず）が形成される。ＳＣ１１の内部には、その
キャパシタとＴＧ４またはＢＬ９との短絡を防止するた
め、ＳＣ１１の内壁を、少なくともその下端部近傍にお
いて覆うサイドウォール１３が形成されている。
を介してソースドレイン領域５と導通するキャパシタ
（図示せず）が形成される。ＳＣ１１の内部には、その
キャパシタとＴＧ４またはＢＬ９との短絡を防止するた
め、ＳＣ１１の内壁を、少なくともその下端部近傍にお
いて覆うサイドウォール１３が形成されている。
【０００７】従来のＤＲＡＭの製造過程において、ビッ
ト線９のコンタクトホール８は上記の如くセルフアライ
ンの手法で形成される。セルフアラインの手法では、先
ず、下層絶縁膜６（シリコン窒化膜）に対して第１上層
絶縁膜７（シリコン酸化膜）を高い選択比で除去し得る
条件で、下層絶縁膜６をストッパー膜としてエッチング
が行われる。次に、下層絶縁膜６を異方性エッチングで
除去することでソースドレイン領域５に開口するコンタ
クトホール８が形成される。上記の手法によれば、コン
タクトホール８に対応する写真製版の精度に関わらず、
コンタクトホール８を自己整合的にソースドレイン領域
５に開口させることができる。
ト線９のコンタクトホール８は上記の如くセルフアライ
ンの手法で形成される。セルフアラインの手法では、先
ず、下層絶縁膜６（シリコン窒化膜）に対して第１上層
絶縁膜７（シリコン酸化膜）を高い選択比で除去し得る
条件で、下層絶縁膜６をストッパー膜としてエッチング
が行われる。次に、下層絶縁膜６を異方性エッチングで
除去することでソースドレイン領域５に開口するコンタ
クトホール８が形成される。上記の手法によれば、コン
タクトホール８に対応する写真製版の精度に関わらず、
コンタクトホール８を自己整合的にソースドレイン領域
５に開口させることができる。
【０００８】従来のＤＲＡＭの製造過程において、ＳＣ
１１は、異方性エッチングによって第２上層絶縁膜１
０、第１上層絶縁膜７および下層絶縁膜６（以下、これ
らを総称して「層間絶縁膜６，７，１０」と称す）に貫
通孔を設けることにより形成される。また、サイドウォ
ール１３は、先ず基板の全面（ＳＣ１１の内部を含む）
に絶縁膜を堆積させ、次いでＳＣ１１の内部にシリコン
基板１（ソースドレイン領域５）が露出するようにその
絶縁膜に異方性エッチングを施すことにより形成され
る。
１１は、異方性エッチングによって第２上層絶縁膜１
０、第１上層絶縁膜７および下層絶縁膜６（以下、これ
らを総称して「層間絶縁膜６，７，１０」と称す）に貫
通孔を設けることにより形成される。また、サイドウォ
ール１３は、先ず基板の全面（ＳＣ１１の内部を含む）
に絶縁膜を堆積させ、次いでＳＣ１１の内部にシリコン
基板１（ソースドレイン領域５）が露出するようにその
絶縁膜に異方性エッチングを施すことにより形成され
る。
【０００９】ＳＣ１１は、ビット線９のコンタクトホー
ル８と同様に、シリコン酸化膜（第１および第２上層絶
縁膜７，１０）およびシリコン窒化膜（下層絶縁膜６）
を貫通する穴である。従って、その製造にはセルフアラ
インの手法を適用することが考えられる。しかし、ＣＯ
Ｂ構造のＤＲＡＭにおいて、ＳＣ１１はコンタクトホー
ル８に比して大きなアスペクト比を有している。
ル８と同様に、シリコン酸化膜（第１および第２上層絶
縁膜７，１０）およびシリコン窒化膜（下層絶縁膜６）
を貫通する穴である。従って、その製造にはセルフアラ
インの手法を適用することが考えられる。しかし、ＣＯ
Ｂ構造のＤＲＡＭにおいて、ＳＣ１１はコンタクトホー
ル８に比して大きなアスペクト比を有している。
【００１０】エッチングの選択性の制御は、開口すべき
穴のアスペクト比が大きいほど困難となる。このため、
ＳＣ１１を開口するために、コンタクトホール８を開口
する場合と同様の条件（シリコン酸化膜を高い選択比で
除去し得る条件）でエッチングを行った場合、シリコン
窒化膜（下層絶縁膜６）が平坦な部分では所望の選択比
が得られるものの、シリコン窒化膜の角部では所望の選
択比が得られない事態が生ずる。
穴のアスペクト比が大きいほど困難となる。このため、
ＳＣ１１を開口するために、コンタクトホール８を開口
する場合と同様の条件（シリコン酸化膜を高い選択比で
除去し得る条件）でエッチングを行った場合、シリコン
窒化膜（下層絶縁膜６）が平坦な部分では所望の選択比
が得られるものの、シリコン窒化膜の角部では所望の選
択比が得られない事態が生ずる。
【００１１】ＳＣ１１の開口時にセルフアラインの効果
を得るためには、下層絶縁膜６の角部がエッチングに晒
される状況下でも、高い選択比でシリコン酸化膜がエッ
チングできることが必要である。従って、ＳＣ１１の形
成に関しては、シリコン酸化膜とシリコン窒化膜とを選
択的に除去するエッチングを行っても、アスペクト比が
高いのでセルフアラインの効果を得ることは困難であ
る。このような理由により、従来の製造方法では、製造
工程を簡単化するために、シリコン酸化膜とシリコン窒
化膜とを何れも除去し得る異方性エッチングによってＳ
Ｃ１１が形成されていた。
を得るためには、下層絶縁膜６の角部がエッチングに晒
される状況下でも、高い選択比でシリコン酸化膜がエッ
チングできることが必要である。従って、ＳＣ１１の形
成に関しては、シリコン酸化膜とシリコン窒化膜とを選
択的に除去するエッチングを行っても、アスペクト比が
高いのでセルフアラインの効果を得ることは困難であ
る。このような理由により、従来の製造方法では、製造
工程を簡単化するために、シリコン酸化膜とシリコン窒
化膜とを何れも除去し得る異方性エッチングによってＳ
Ｃ１１が形成されていた。
【００１２】
【発明が解決しようとする課題】ＳＣ１１を開口するた
めの上記の異方性エッチングは、開口不良を避けるため
に、層間絶縁膜６，７，１０の最大膜厚部分に合わせた
条件で行う必要がある。層間絶縁膜６，７，１０の膜厚
にはばらつきが存在するため、その膜厚の薄い部分で
は、ＳＣ１１の内部に露出するシリコン基板１が図１０
に示すように過剰に除去されることがある。同様の理由
により、ＳＣ１１内部に露出するシリコン基板１は、サ
イドウォール１３を形成するためのエッチングの際にも
過剰に除去されることがある。シリコン基板１に生ずる
このようなダメージは、ＰＮ接合部のリーク電流を増大
させる原因となり、ＤＲＡＭの基本特性であるリフレッ
シュ特性に悪影響を及ぼす。
めの上記の異方性エッチングは、開口不良を避けるため
に、層間絶縁膜６，７，１０の最大膜厚部分に合わせた
条件で行う必要がある。層間絶縁膜６，７，１０の膜厚
にはばらつきが存在するため、その膜厚の薄い部分で
は、ＳＣ１１の内部に露出するシリコン基板１が図１０
に示すように過剰に除去されることがある。同様の理由
により、ＳＣ１１内部に露出するシリコン基板１は、サ
イドウォール１３を形成するためのエッチングの際にも
過剰に除去されることがある。シリコン基板１に生ずる
このようなダメージは、ＰＮ接合部のリーク電流を増大
させる原因となり、ＤＲＡＭの基本特性であるリフレッ
シュ特性に悪影響を及ぼす。
【００１３】また、従来の製造方法では、上記の如く、
ＳＣ１１がソースドレイン領域５に開口するように形成
された後にサイドウォール１３（シリコン窒化膜）が形
成される。このため、サイドウォール１３の下端部近傍
は、ＳＣ１１の形成に伴ってソースドレイン領域５がダ
メージを受けた部分と接触する。ソースドレイン領域５
のダメージを受けた部分にシリコン窒化膜が直接接触し
ていると、ＤＲＡＭの動作時にシリコン窒化膜に電子が
トラップされ易くなる。このため、従来のＤＲＡＭで
は、ＳＣ１１の開口に伴う基板のダメージがトランジス
タの特性に悪影響を及ぼすことがある。
ＳＣ１１がソースドレイン領域５に開口するように形成
された後にサイドウォール１３（シリコン窒化膜）が形
成される。このため、サイドウォール１３の下端部近傍
は、ＳＣ１１の形成に伴ってソースドレイン領域５がダ
メージを受けた部分と接触する。ソースドレイン領域５
のダメージを受けた部分にシリコン窒化膜が直接接触し
ていると、ＤＲＡＭの動作時にシリコン窒化膜に電子が
トラップされ易くなる。このため、従来のＤＲＡＭで
は、ＳＣ１１の開口に伴う基板のダメージがトランジス
タの特性に悪影響を及ぼすことがある。
【００１４】図１１は、従来の製造方法において、ＳＣ
１１を形成するための写真製版にずれが生じた場合に形
成される一状態を表す断面図である。図１１に示す状態
は、具体的には、写真製版によりＳＣ１１が下層絶縁膜
６の角部に重なる位置にパターニングされることにより
生ずる状態を示す。
１１を形成するための写真製版にずれが生じた場合に形
成される一状態を表す断面図である。図１１に示す状態
は、具体的には、写真製版によりＳＣ１１が下層絶縁膜
６の角部に重なる位置にパターニングされることにより
生ずる状態を示す。
【００１５】従来の製造方法によれば、ＳＣ１１が上記
の位置にパターニングされた場合、図１１に示すよう
に、ソースドレイン領域５の底面より深い位置まで分離
シリコン酸化膜２がエッチングされることがある。ＳＣ
１１の内部にはドープトポリシリコンによってキャパシ
タと導通するコンタクトが形成される。分離シリコン酸
化膜２が上記の如く過剰にエッチングされると、ソース
ドレイン領域５より深い位置にドープトポリシリコンが
シリコン基板１と接触する部分が形成される。このよう
な接触部分が形成されると、ドープトポリシリコンから
シリコン基板１に不純物が拡散して、分離シリコン酸化
膜２による素子分離が十分に行えない事態が生じ得る。
の位置にパターニングされた場合、図１１に示すよう
に、ソースドレイン領域５の底面より深い位置まで分離
シリコン酸化膜２がエッチングされることがある。ＳＣ
１１の内部にはドープトポリシリコンによってキャパシ
タと導通するコンタクトが形成される。分離シリコン酸
化膜２が上記の如く過剰にエッチングされると、ソース
ドレイン領域５より深い位置にドープトポリシリコンが
シリコン基板１と接触する部分が形成される。このよう
な接触部分が形成されると、ドープトポリシリコンから
シリコン基板１に不純物が拡散して、分離シリコン酸化
膜２による素子分離が十分に行えない事態が生じ得る。
【００１６】本発明は、上記のような課題を解決するた
めになされたもので、リフレッシュ特性やトランジスタ
の動作特性が安定すると共に、分離シリコン酸化膜によ
って確実な素子分離を行うことのできる半導体装置を提
供することを第１の目的とする。また、本発明は、スト
レージノードコンタクトの開口時にシリコン基板が受け
るダメージを十分に抑制することのできる半導体装置の
製造方法を提供することを第２の目的とする。
めになされたもので、リフレッシュ特性やトランジスタ
の動作特性が安定すると共に、分離シリコン酸化膜によ
って確実な素子分離を行うことのできる半導体装置を提
供することを第１の目的とする。また、本発明は、スト
レージノードコンタクトの開口時にシリコン基板が受け
るダメージを十分に抑制することのできる半導体装置の
製造方法を提供することを第２の目的とする。
【００１７】
【課題を解決するための手段】請求項１記載の発明は、
ビット線の上層にキャパシタを備えるキャパシタオーバ
ービットライン構造の半導体装置であって、キャパシタ
と導通するソースドレイン領域を覆う下層絶縁膜と、前
記下層絶縁膜の上層に形成される上層絶縁膜と、前記下
層絶縁膜および前記上層絶縁膜を貫通して前記ソースド
レイン領域に開口するストレージノードコンタクトとを
備え、前記ソースドレイン領域は、前記ストレージノー
ドコンタクトが開口する部分を含む全面において実質的
に平坦であることを特徴とするものである。
ビット線の上層にキャパシタを備えるキャパシタオーバ
ービットライン構造の半導体装置であって、キャパシタ
と導通するソースドレイン領域を覆う下層絶縁膜と、前
記下層絶縁膜の上層に形成される上層絶縁膜と、前記下
層絶縁膜および前記上層絶縁膜を貫通して前記ソースド
レイン領域に開口するストレージノードコンタクトとを
備え、前記ソースドレイン領域は、前記ストレージノー
ドコンタクトが開口する部分を含む全面において実質的
に平坦であることを特徴とするものである。
【００１８】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記上層絶縁膜はシリコン酸化膜で
あり、前記下層絶縁膜はシリコン窒化膜であることを特
徴とするものである。
導体装置であって、前記上層絶縁膜はシリコン酸化膜で
あり、前記下層絶縁膜はシリコン窒化膜であることを特
徴とするものである。
【００１９】請求項３記載の発明は、請求項１または２
記載の半導体装置であって、前記ストレージノードコン
タクトの内壁を、少なくともその下端部近傍において覆
うサイドウォールを備え、前記サイドウォールは前記下
層絶縁膜と同質の膜で形成されていると共に、前記下層
絶縁膜から上方に延在するように形成されていることを
特徴とするものである。
記載の半導体装置であって、前記ストレージノードコン
タクトの内壁を、少なくともその下端部近傍において覆
うサイドウォールを備え、前記サイドウォールは前記下
層絶縁膜と同質の膜で形成されていると共に、前記下層
絶縁膜から上方に延在するように形成されていることを
特徴とするものである。
【００２０】請求項４記載の発明は、請求項１乃至３の
何れか１項記載の半導体装置であって、前記ソースドレ
イン領域のうち、前記ストレージノードコンタクトの内
部に露出した部分は、全面において前記キャパシタに通
じるコンタクトと接触していることを特徴とするもので
ある。
何れか１項記載の半導体装置であって、前記ソースドレ
イン領域のうち、前記ストレージノードコンタクトの内
部に露出した部分は、全面において前記キャパシタに通
じるコンタクトと接触していることを特徴とするもので
ある。
【００２１】請求項５記載の発明は、ビット線の上層に
キャパシタを備えるキャパシタオーバービットライン構
造の半導体装置を製造するための方法であって、キャパ
シタと導通するソースドレイン領域を覆う下層絶縁膜を
形成するステップと、前記下層絶縁膜の上層に上層絶縁
膜を形成するステップと、前記下層絶縁膜に対して前記
上層絶縁膜を高い選択比で除去し得る条件で、前記下層
絶縁膜をストッパー膜としつつ第１の異方性エッチング
を行うことにより、前記下層絶縁膜に開口するストレー
ジノードコンタクトを形成するステップと、シリコン膜
に対して前記下層絶縁膜を高い選択比で除去し得る条件
で第２の異方性エッチングを行うことにより、前記ソー
スドレイン領域に開口するまで前記ストレージノードコ
ンタクトを延長するステップと、を含むことを特徴とす
るものである。
キャパシタを備えるキャパシタオーバービットライン構
造の半導体装置を製造するための方法であって、キャパ
シタと導通するソースドレイン領域を覆う下層絶縁膜を
形成するステップと、前記下層絶縁膜の上層に上層絶縁
膜を形成するステップと、前記下層絶縁膜に対して前記
上層絶縁膜を高い選択比で除去し得る条件で、前記下層
絶縁膜をストッパー膜としつつ第１の異方性エッチング
を行うことにより、前記下層絶縁膜に開口するストレー
ジノードコンタクトを形成するステップと、シリコン膜
に対して前記下層絶縁膜を高い選択比で除去し得る条件
で第２の異方性エッチングを行うことにより、前記ソー
スドレイン領域に開口するまで前記ストレージノードコ
ンタクトを延長するステップと、を含むことを特徴とす
るものである。
【００２２】請求項６記載の発明は、請求項５記載の半
導体装置の製造方法であって、前記上層絶縁膜はシリコ
ン酸化膜であり、前記下層絶縁膜はシリコン窒化膜であ
ることを特徴とするものである。
導体装置の製造方法であって、前記上層絶縁膜はシリコ
ン酸化膜であり、前記下層絶縁膜はシリコン窒化膜であ
ることを特徴とするものである。
【００２３】請求項７記載の発明は、請求項５または６
記載の半導体装置の製造方法であって、前記第１の異方
性エッチングの後に、前記下層絶縁膜と同じ膜質の絶縁
膜で、前記ストレージコンタクトの内部、および前記上
層絶縁膜の表面を覆うステップを備え、前記第２の異方
性エッチングは、前記絶縁膜と前記下層絶縁膜とを一緒
に除去することを特徴とするものである。
記載の半導体装置の製造方法であって、前記第１の異方
性エッチングの後に、前記下層絶縁膜と同じ膜質の絶縁
膜で、前記ストレージコンタクトの内部、および前記上
層絶縁膜の表面を覆うステップを備え、前記第２の異方
性エッチングは、前記絶縁膜と前記下層絶縁膜とを一緒
に除去することを特徴とするものである。
【００２４】請求項８記載の発明は、請求項５乃至７の
何れか１項記載の半導体装置の製造方法であって、前記
第２の異方性エッチングの後に、前記ソースドレイン領
域のうち前記ストレージノードコンタクトの内部に露出
した部分の全面が前記キャパシタに通じるコンタクトと
接触するように、前記キャパシタを形成することを特徴
とするものである。
何れか１項記載の半導体装置の製造方法であって、前記
第２の異方性エッチングの後に、前記ソースドレイン領
域のうち前記ストレージノードコンタクトの内部に露出
した部分の全面が前記キャパシタに通じるコンタクトと
接触するように、前記キャパシタを形成することを特徴
とするものである。
【００２５】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２６】実施の形態１．図１は本発明の実施の形態
１であるＣＯＢ構造のＤＲＡＭの断面図を示す。本実施
形態のＤＲＡＭはシリコン基板１を備えている。シリコ
ン基板１には複数の活性領域を区分するための分離シリ
コン酸化膜２が設けられている。それらの活性領域には
ゲートシリコン酸化膜３とトランスファゲート（ＴＧ）
４とで覆われるチャネル領域と、そのチャネル領域に隣
接するソースドレイン領域５とが設けられている。
１であるＣＯＢ構造のＤＲＡＭの断面図を示す。本実施
形態のＤＲＡＭはシリコン基板１を備えている。シリコ
ン基板１には複数の活性領域を区分するための分離シリ
コン酸化膜２が設けられている。それらの活性領域には
ゲートシリコン酸化膜３とトランスファゲート（ＴＧ）
４とで覆われるチャネル領域と、そのチャネル領域に隣
接するソースドレイン領域５とが設けられている。
【００２７】シリコン基板１およびＴＧ４の上層には、
シリコン窒化膜からなる下層絶縁膜６が設けられてい
る。下層絶縁膜６の上層には、シリコン酸化膜により第
１上層絶縁膜７が形成されている。第１上層絶縁膜７に
は公知のセルフアラインの手法でソースドレイン領域５
に開口するコンタクトホール８が設けられており、第１
上層絶縁膜７の上層にはコンタクトホール８を介してソ
ースドレイン領域と導通するビット線（ＢＬ）９が形成
されている。
シリコン窒化膜からなる下層絶縁膜６が設けられてい
る。下層絶縁膜６の上層には、シリコン酸化膜により第
１上層絶縁膜７が形成されている。第１上層絶縁膜７に
は公知のセルフアラインの手法でソースドレイン領域５
に開口するコンタクトホール８が設けられており、第１
上層絶縁膜７の上層にはコンタクトホール８を介してソ
ースドレイン領域と導通するビット線（ＢＬ）９が形成
されている。
【００２８】第１上層絶縁膜７およびＢＬ９の上層には
第２上層絶縁膜１０が形成されている。第２上層絶縁膜
１０は、第１上層絶縁膜７と同質の膜、すなわち、シリ
コン酸化膜により構成されている。ＢＬ９と導通するソ
ースドレイン領域５の両側に配置される２つのソースド
レイン領域５には、第１上層絶縁膜７、第２上層絶縁膜
１０、および下層絶縁膜６を貫通するストレージノード
コンタクト（ＳＣ）１１が開口している。
第２上層絶縁膜１０が形成されている。第２上層絶縁膜
１０は、第１上層絶縁膜７と同質の膜、すなわち、シリ
コン酸化膜により構成されている。ＢＬ９と導通するソ
ースドレイン領域５の両側に配置される２つのソースド
レイン領域５には、第１上層絶縁膜７、第２上層絶縁膜
１０、および下層絶縁膜６を貫通するストレージノード
コンタクト（ＳＣ）１１が開口している。
【００２９】ＳＣ１１の内部には、ＳＣ１１の内壁を少
なくともその下端部近傍において覆うサイドウォール１
３が形成されている。サイドウォール１３は下層シリコ
ン酸化膜６と同質の膜、すなわちシリコン窒化膜により
構成されている。
なくともその下端部近傍において覆うサイドウォール１
３が形成されている。サイドウォール１３は下層シリコ
ン酸化膜６と同質の膜、すなわちシリコン窒化膜により
構成されている。
【００３０】第２上層絶縁膜１０の上層には厚膜キャパ
シタ１４が形成されている。厚膜キャパシタ１４は、ド
ープトポリシリコンまたはドープトアモルファスシリコ
ンをＣＶＤ法などで堆積させることにより形成されるス
トレージノード電極を備えている。ストレージノード電
極はＳＣ１１を介してソースドレイン領域５と導通して
いる。上述したサイドウォール１３は、ストレージノー
ド電極がＴＧ４またはＢＬ９と短絡するのを防止するた
めに設けられている。
シタ１４が形成されている。厚膜キャパシタ１４は、ド
ープトポリシリコンまたはドープトアモルファスシリコ
ンをＣＶＤ法などで堆積させることにより形成されるス
トレージノード電極を備えている。ストレージノード電
極はＳＣ１１を介してソースドレイン領域５と導通して
いる。上述したサイドウォール１３は、ストレージノー
ド電極がＴＧ４またはＢＬ９と短絡するのを防止するた
めに設けられている。
【００３１】本実施形態のＤＲＡＭにおいてソースドレ
イン領域５の表面は、ＳＣ１１が開口する部分を含めて
平坦に状態を有している。換言すると、ＳＣ１１は、ソ
ースドレイン領域５にダメージを与えないように形成さ
れている。このため、本実施形態のＤＲＡＭによれば、
ソースドレイン領域５の近傍においてＰＮ接合部のリー
ク電流を十分に小さく抑制することができ、良好なリフ
レッシュ特性を安定して確保することができる。
イン領域５の表面は、ＳＣ１１が開口する部分を含めて
平坦に状態を有している。換言すると、ＳＣ１１は、ソ
ースドレイン領域５にダメージを与えないように形成さ
れている。このため、本実施形態のＤＲＡＭによれば、
ソースドレイン領域５の近傍においてＰＮ接合部のリー
ク電流を十分に小さく抑制することができ、良好なリフ
レッシュ特性を安定して確保することができる。
【００３２】本実施形態のＤＲＡＭにおいてサイドウォ
ール１３は、下層絶縁膜６の表面から上方に向けて延在
するように設けられている。換言すると、サイドウォー
ル１３はソースドレイン領域５と接触しないように設け
られている。このため、本実施形態のＤＲＡＭにおいて
は、ソースドレイン領域５を流れる電子がサイドウォー
ル１３を構成するシリコン窒化膜にトラップされるのを
確実に防止することができ、個々のトランジスタの特性
を安定化させることができる。
ール１３は、下層絶縁膜６の表面から上方に向けて延在
するように設けられている。換言すると、サイドウォー
ル１３はソースドレイン領域５と接触しないように設け
られている。このため、本実施形態のＤＲＡＭにおいて
は、ソースドレイン領域５を流れる電子がサイドウォー
ル１３を構成するシリコン窒化膜にトラップされるのを
確実に防止することができ、個々のトランジスタの特性
を安定化させることができる。
【００３３】以下、図２および図３を参照して図１に示
すＤＲＡＭの製造方法について説明する。本実施形態の
製造方法では、先ず、シリコン基板１に分離シリコン酸
化膜２が形成される。分離シリコン酸化膜２は、シリコ
ン基板１の素子分離を行う部分をエッチングで除去し、
その部分にシリコン酸化膜を埋め込むことにより、或い
はLOCOS法による熱酸化により形成される。分離シリコ
ン酸化膜２が形成された後、シリコン基板１に、イオン
注入により、或いは熱拡散により、所望の濃度で不純物
が注入される（図２（Ａ））。
すＤＲＡＭの製造方法について説明する。本実施形態の
製造方法では、先ず、シリコン基板１に分離シリコン酸
化膜２が形成される。分離シリコン酸化膜２は、シリコ
ン基板１の素子分離を行う部分をエッチングで除去し、
その部分にシリコン酸化膜を埋め込むことにより、或い
はLOCOS法による熱酸化により形成される。分離シリコ
ン酸化膜２が形成された後、シリコン基板１に、イオン
注入により、或いは熱拡散により、所望の濃度で不純物
が注入される（図２（Ａ））。
【００３４】シリコン基板１の表面にシリコン酸化膜が
成膜され、その上層にＣＶＤ法によりシリコン膜または
ポリサイド膜が成膜される。写真製版および異方性エッ
チングによってそれらがパターニングされることにより
ゲートシリコン酸化膜３とＴＧ４とが形成される。イオ
ン注入または熱拡散によりシリコン基板１に不純物が供
給されることにより、ソースドレイン領域５が形成され
る。ＴＧ４を含む基板の全面が覆われるように、シリコ
ン窒化膜からなる下層絶縁膜６が形成される（図２
（Ｂ））。
成膜され、その上層にＣＶＤ法によりシリコン膜または
ポリサイド膜が成膜される。写真製版および異方性エッ
チングによってそれらがパターニングされることにより
ゲートシリコン酸化膜３とＴＧ４とが形成される。イオ
ン注入または熱拡散によりシリコン基板１に不純物が供
給されることにより、ソースドレイン領域５が形成され
る。ＴＧ４を含む基板の全面が覆われるように、シリコ
ン窒化膜からなる下層絶縁膜６が形成される（図２
（Ｂ））。
【００３５】本実施形態において、下層絶縁膜６は、Ｂ
Ｌ９のコンタクトホール８を形成する際、および上記の
如くＳＣ１１を形成する際にストッパー膜として機能さ
せるために設けられている。従って、下層絶縁膜６は、
それらが形成される領域のみを残して、すなわち、ＤＲ
ＡＭのメモリセルを設けるための領域のみを残して、写
真製版およびエッチングにより除去してもよい。
Ｌ９のコンタクトホール８を形成する際、および上記の
如くＳＣ１１を形成する際にストッパー膜として機能さ
せるために設けられている。従って、下層絶縁膜６は、
それらが形成される領域のみを残して、すなわち、ＤＲ
ＡＭのメモリセルを設けるための領域のみを残して、写
真製版およびエッチングにより除去してもよい。
【００３６】シリコン基板１の全面が覆われるようにシ
リコン酸化膜を堆積させることにより第１上層絶縁膜７
が形成される。次いで、写真製版および異方性エッチン
グによって、活性領域の中央に位置するソースドレイン
領域に開口するコンタクトホール８が形成される（図２
（Ｃ））。コンタクトホール８を形成するためのエッチ
ングは、先ず、シリコン窒化膜に対してシリコン酸化膜
を高い選択比で除去し得る条件で実行される。この際、
下層絶縁膜６はエッチングの進行を阻止するストッパー
膜として機能する。次いで、シリコン膜に対してシリコ
ン窒化膜を高い選択比で除去し得る条件で異方性エッチ
ングが行われる。その結果、自己整合的にソースドレイ
ン領域５に開口するコンタクトホール８が形成される。
リコン酸化膜を堆積させることにより第１上層絶縁膜７
が形成される。次いで、写真製版および異方性エッチン
グによって、活性領域の中央に位置するソースドレイン
領域に開口するコンタクトホール８が形成される（図２
（Ｃ））。コンタクトホール８を形成するためのエッチ
ングは、先ず、シリコン窒化膜に対してシリコン酸化膜
を高い選択比で除去し得る条件で実行される。この際、
下層絶縁膜６はエッチングの進行を阻止するストッパー
膜として機能する。次いで、シリコン膜に対してシリコ
ン窒化膜を高い選択比で除去し得る条件で異方性エッチ
ングが行われる。その結果、自己整合的にソースドレイ
ン領域５に開口するコンタクトホール８が形成される。
【００３７】コンタクトホール８の内部、および第１上
層絶縁膜７の表面が覆われるようにドープトポリシリコ
ン膜、ポリサイド膜、または金属膜が堆積された後、写
真製版およびエッチングによってその膜がパターニング
されることによりＢＬ９が形成される（図２（Ｄ））。
層絶縁膜７の表面が覆われるようにドープトポリシリコ
ン膜、ポリサイド膜、または金属膜が堆積された後、写
真製版およびエッチングによってその膜がパターニング
されることによりＢＬ９が形成される（図２（Ｄ））。
【００３８】第１上層絶縁膜７およびＢＬ９の上層に、
第１上層絶縁膜７と同じ膜質を有する第２上層絶縁膜１
０が形成される（図３（Ａ））。
第１上層絶縁膜７と同じ膜質を有する第２上層絶縁膜１
０が形成される（図３（Ａ））。
【００３９】写真製版および異方性エッチングにより、
下層絶縁膜６に到達するまでＳＣ１１が形成される（図
３（Ｂ））。上記のエッチングは、シリコン窒化膜に対
してシリコン酸化膜を高い選択比で除去し得る条件で行
われる。この際、下層絶縁膜６はストッパー膜として機
能し、エッチングの進行は下層絶縁膜６が露出した時点
で停止される。従って、本実施形態の製造方法によれ
ば、シリコン基板１に何らダメージを与えることなく、
第１および第２上層絶縁膜７，１０を貫通するＳＣ１１
を形成することができる。
下層絶縁膜６に到達するまでＳＣ１１が形成される（図
３（Ｂ））。上記のエッチングは、シリコン窒化膜に対
してシリコン酸化膜を高い選択比で除去し得る条件で行
われる。この際、下層絶縁膜６はストッパー膜として機
能し、エッチングの進行は下層絶縁膜６が露出した時点
で停止される。従って、本実施形態の製造方法によれ
ば、シリコン基板１に何らダメージを与えることなく、
第１および第２上層絶縁膜７，１０を貫通するＳＣ１１
を形成することができる。
【００４０】下層絶縁膜６の表面に到達するＳＣ１１が
形成された後、そのＳＣ１１の内部および第２上層絶縁
膜１０の表面が覆われるように、絶縁膜１２が堆積され
る（図３（Ｃ））。絶縁膜１２は、下層絶縁膜６と同質
の膜、すなわち、シリコン窒化膜で構成される。
形成された後、そのＳＣ１１の内部および第２上層絶縁
膜１０の表面が覆われるように、絶縁膜１２が堆積され
る（図３（Ｃ））。絶縁膜１２は、下層絶縁膜６と同質
の膜、すなわち、シリコン窒化膜で構成される。
【００４１】ＳＣ１１をシリコン基板１のソースドレイ
ン領域５まで開口させるために異方性エッチングが行わ
れる。上記のエッチングは、シリコン膜に対して、シリ
コン窒化膜、すなわち、絶縁膜１２および下層絶縁膜６
を高い選択比で除去し得る条件で行われる。その結果、
ソースドレイン領域５に開口するＳＣ１１が形成される
と共に、ＳＣ１１の内壁を、その下端部の近傍において
被覆するシリコン窒化膜のサイドウォール１３が形成さ
れる（図３（Ｄ））。
ン領域５まで開口させるために異方性エッチングが行わ
れる。上記のエッチングは、シリコン膜に対して、シリ
コン窒化膜、すなわち、絶縁膜１２および下層絶縁膜６
を高い選択比で除去し得る条件で行われる。その結果、
ソースドレイン領域５に開口するＳＣ１１が形成される
と共に、ＳＣ１１の内壁を、その下端部の近傍において
被覆するシリコン窒化膜のサイドウォール１３が形成さ
れる（図３（Ｄ））。
【００４２】以後、厚膜キャパシタ１４および層間絶縁
膜１５が形成されることにより、図１に示すＤＲＡＭが
製造される。
膜１５が形成されることにより、図１に示すＤＲＡＭが
製造される。
【００４３】このような製造方法によれば、ＳＣ１１を
開口する過程で生ずるソースドレイン５のエッチング量
を十分に抑制することができる。従って、本実施形態の
製造方法によれば、シリコン基板１の全面（ＳＣ１１の
開口部分を含む）をほぼ平坦な状態に維持ししつつ、す
なわち、シリコン基板１に大きなダメージを与えること
なく、ソースドレイン領域５に開口するＳＣ１１を形成
することができる。
開口する過程で生ずるソースドレイン５のエッチング量
を十分に抑制することができる。従って、本実施形態の
製造方法によれば、シリコン基板１の全面（ＳＣ１１の
開口部分を含む）をほぼ平坦な状態に維持ししつつ、す
なわち、シリコン基板１に大きなダメージを与えること
なく、ソースドレイン領域５に開口するＳＣ１１を形成
することができる。
【００４４】また、本実施形態の製造方法によれば、下
層絶縁膜６の上に絶縁膜１２を成膜してそれらをエッチ
ングすることにより、下層絶縁膜６から上方へ延在する
サイドウォール１３を形成することができる。このた
め、本実施形態の製造方法によれば、ソースドレイン領
域５のうちＳＣ１１の開口に伴ってダメージを受ける部
分にサイドウォール１３（シリコン窒化物）が接するの
を確実に防止することができる。
層絶縁膜６の上に絶縁膜１２を成膜してそれらをエッチ
ングすることにより、下層絶縁膜６から上方へ延在する
サイドウォール１３を形成することができる。このた
め、本実施形態の製造方法によれば、ソースドレイン領
域５のうちＳＣ１１の開口に伴ってダメージを受ける部
分にサイドウォール１３（シリコン窒化物）が接するの
を確実に防止することができる。
【００４５】次に、図４を参照して、本実施形態の製造
方法において、ＳＣ１１を形成するための写真製版の際
にマスクの重ね合わせにずれが生じた場合について説明
する。図４（Ａ）は、ＳＣ１１の転写パターンがＴＧ４
およびＢＬ９に対してずれた状態で、第１および第２上
層絶縁膜７，１０を貫通して下層絶縁膜６に至るＳＣ１
１が形成された状態を示す。上記のエッチングはシリコ
ン酸化膜を高い選択比で除去し得る条件で行われるた
め、そのエッチングの進行は下層絶縁膜６で確実に停止
させることができる。
方法において、ＳＣ１１を形成するための写真製版の際
にマスクの重ね合わせにずれが生じた場合について説明
する。図４（Ａ）は、ＳＣ１１の転写パターンがＴＧ４
およびＢＬ９に対してずれた状態で、第１および第２上
層絶縁膜７，１０を貫通して下層絶縁膜６に至るＳＣ１
１が形成された状態を示す。上記のエッチングはシリコ
ン酸化膜を高い選択比で除去し得る条件で行われるた
め、そのエッチングの進行は下層絶縁膜６で確実に停止
させることができる。
【００４６】図４（Ｂ）は、ＳＣ１１の内部、および第
２上層絶縁膜１０の表面に、サイドウォール１３を形成
するための絶縁膜１２を堆積させた状態を示す。また、
図４（Ｃ）は、シリコン膜に対してシリコン窒化物を高
い選択比で除去し得る条件で異方性エッチングを行うこ
とにより、ＳＣ１１を貫通させ、かつ、サイドウォール
１３を形成した状態を示す。
２上層絶縁膜１０の表面に、サイドウォール１３を形成
するための絶縁膜１２を堆積させた状態を示す。また、
図４（Ｃ）は、シリコン膜に対してシリコン窒化物を高
い選択比で除去し得る条件で異方性エッチングを行うこ
とにより、ＳＣ１１を貫通させ、かつ、サイドウォール
１３を形成した状態を示す。
【００４７】以後、厚膜キャパシタ１４および層間絶縁
膜１５が形成されることにより、図１に示すＤＲＡＭが
製造される。第１および第２上層絶縁膜７，１０や下層
絶縁膜６にはウェハ全面において膜厚のばらつきが生じ
ているが、サイドウォール１３が形成されるため、厚膜
キャパシタ１４のコンタクトと、ＴＧ４またはＢＬ９と
の短絡は確実に防止することができる。
膜１５が形成されることにより、図１に示すＤＲＡＭが
製造される。第１および第２上層絶縁膜７，１０や下層
絶縁膜６にはウェハ全面において膜厚のばらつきが生じ
ているが、サイドウォール１３が形成されるため、厚膜
キャパシタ１４のコンタクトと、ＴＧ４またはＢＬ９と
の短絡は確実に防止することができる。
【００４８】ＳＣ１１を開口するためのエッチングが、
従来の製造方法のように、シリコン酸化膜とシリコン窒
化膜とを同様に除去し得る条件で行われると、写真製版
の重ね合わせがずれていることにより、ＳＣ１１が分離
酸化膜２の内部にまで到達することがある（図１１参
照）。この場合、厚膜キャパシタ１４のコンタクト（ド
ープトポリシリコン）が、ソースドレイン領域５より深
い領域でシリコン基板１と接触する可能性が生ずる。
従来の製造方法のように、シリコン酸化膜とシリコン窒
化膜とを同様に除去し得る条件で行われると、写真製版
の重ね合わせがずれていることにより、ＳＣ１１が分離
酸化膜２の内部にまで到達することがある（図１１参
照）。この場合、厚膜キャパシタ１４のコンタクト（ド
ープトポリシリコン）が、ソースドレイン領域５より深
い領域でシリコン基板１と接触する可能性が生ずる。
【００４９】厚膜キャパシタ１４のコンタクトに含まれ
ている不純物濃度は１×１０20個／cm3程度であり、シ
リコン基板１に含まれている不純物濃度は１×１０16個
／cm3〜１×１０17個／cm3程度である。このため、不純
物濃度の勾配により、コンタクト中の不純物はシリコン
基板１中に拡散する。このようにしてシリコン基板１中
に不純物が拡散すると、その内部の不純物濃度が所望濃
度以上となり、分離酸化膜２によって素子間の分離を十
分に行うことが困難となる。
ている不純物濃度は１×１０20個／cm3程度であり、シ
リコン基板１に含まれている不純物濃度は１×１０16個
／cm3〜１×１０17個／cm3程度である。このため、不純
物濃度の勾配により、コンタクト中の不純物はシリコン
基板１中に拡散する。このようにしてシリコン基板１中
に不純物が拡散すると、その内部の不純物濃度が所望濃
度以上となり、分離酸化膜２によって素子間の分離を十
分に行うことが困難となる。
【００５０】これに対して、本実施形態の製造方法で
は、ＳＣ１１を開口するための異方性エッチングが、シ
リコン酸化膜を高い選択比で除去し得る条件で行われる
ため、重ね合わせにずれが生じた場合にも、そのエッチ
ングの進行を確実に下層絶縁膜６で停止させることがで
きる。従って、本実施形態の製造方法によれば、ＳＣ１
１が分離酸化膜２の内部にまで到達するのを確実に防止
して、確実な素子間分離を確保することができる。
は、ＳＣ１１を開口するための異方性エッチングが、シ
リコン酸化膜を高い選択比で除去し得る条件で行われる
ため、重ね合わせにずれが生じた場合にも、そのエッチ
ングの進行を確実に下層絶縁膜６で停止させることがで
きる。従って、本実施形態の製造方法によれば、ＳＣ１
１が分離酸化膜２の内部にまで到達するのを確実に防止
して、確実な素子間分離を確保することができる。
【００５１】実施の形態２．図５は、本発明の実施の形
態２であるＤＲＡＭの断面図を示す。本実施形態のＤＲ
ＡＭにおいて、厚膜キャパシタ１４が備えるストレージ
ノード電極の表面には粒状結晶１６が設けられている。
粒状結晶１６によればストレージノード電極の表面積を
増大させることができるため、厚膜キャパシタ１４の容
量を増大させることができる。
態２であるＤＲＡＭの断面図を示す。本実施形態のＤＲ
ＡＭにおいて、厚膜キャパシタ１４が備えるストレージ
ノード電極の表面には粒状結晶１６が設けられている。
粒状結晶１６によればストレージノード電極の表面積を
増大させることができるため、厚膜キャパシタ１４の容
量を増大させることができる。
【００５２】実施の形態３．図６は、本発明の実施の形
態３であるＤＲＡＭの断面図を示す。本実施形態のＤＲ
ＡＭは、筒状キャパシタ１７を備えている。筒状キャパ
シタ１７は筒状のストレージノード電極を備えている。
筒状のストレージノード電極によれば厚膜状のストレー
ジノード電極に比して大きな表面積を確保することがで
きる。このため、本実施形態のＤＲＡＭによれば、個々
のメモリセルに大きな容量を確保することができる。
態３であるＤＲＡＭの断面図を示す。本実施形態のＤＲ
ＡＭは、筒状キャパシタ１７を備えている。筒状キャパ
シタ１７は筒状のストレージノード電極を備えている。
筒状のストレージノード電極によれば厚膜状のストレー
ジノード電極に比して大きな表面積を確保することがで
きる。このため、本実施形態のＤＲＡＭによれば、個々
のメモリセルに大きな容量を確保することができる。
【００５３】実施の形態４．図７は、本発明の実施の形
態４であるＤＲＡＭの断面図を示す。本実施形態のＤＲ
ＡＭにおいて、筒状キャパシタ１７が備えるストレージ
ノード電極の表面には粒状結晶１８が設けられている。
粒状結晶１８によればストレージノード電極の表面積を
増大させることができるため、筒状キャパシタ１７の容
量を増大させることができる。
態４であるＤＲＡＭの断面図を示す。本実施形態のＤＲ
ＡＭにおいて、筒状キャパシタ１７が備えるストレージ
ノード電極の表面には粒状結晶１８が設けられている。
粒状結晶１８によればストレージノード電極の表面積を
増大させることができるため、筒状キャパシタ１７の容
量を増大させることができる。
【００５４】実施の形態５．図８は、本実施形態の実施
の形態５であるＤＲＡＭの断面図を示す。本実施形態の
ＤＲＡＭは、サイドウォール１３を備えていないことを
除き、実施の形態１のＤＲＡＭと同様の構造を有してい
る。また、本実施形態のＤＲＡＭは、サイドウォール１
３の形成工程が省略されることを除き、実施の形態１の
場合と同様の手順で製造される。
の形態５であるＤＲＡＭの断面図を示す。本実施形態の
ＤＲＡＭは、サイドウォール１３を備えていないことを
除き、実施の形態１のＤＲＡＭと同様の構造を有してい
る。また、本実施形態のＤＲＡＭは、サイドウォール１
３の形成工程が省略されることを除き、実施の形態１の
場合と同様の手順で製造される。
【００５５】本実施形態のＤＲＡＭおよびその製造方法
は、キャパシタのコンタクトとＴＧ４またはＢＬ９との
短絡を、サイドウォール１３を形成することなく防止し
得る場合に有効である。本実施形態のＤＲＡＭによれ
ば、実施の形態１のＤＲＡＭと同様に、優れたリフレッ
シュ特性を実現し、かつ、個々のトランジスタの動作特
性を安定化させることができる。
は、キャパシタのコンタクトとＴＧ４またはＢＬ９との
短絡を、サイドウォール１３を形成することなく防止し
得る場合に有効である。本実施形態のＤＲＡＭによれ
ば、実施の形態１のＤＲＡＭと同様に、優れたリフレッ
シュ特性を実現し、かつ、個々のトランジスタの動作特
性を安定化させることができる。
【００５６】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明に係る半導体装置は、ストレージノードコン
タクトの開口時に殆どエッチングされていないソースド
レイン領域を備えている。このようなソースドレイン領
域によれば、ＰＮ接合部のリーク電流を十分に抑制する
ことができる。従って、本発明によれば良好なリフレッ
シュ特性を実現することができる。
ているので、以下に示すような効果を奏する。請求項１
記載の発明に係る半導体装置は、ストレージノードコン
タクトの開口時に殆どエッチングされていないソースド
レイン領域を備えている。このようなソースドレイン領
域によれば、ＰＮ接合部のリーク電流を十分に抑制する
ことができる。従って、本発明によれば良好なリフレッ
シュ特性を実現することができる。
【００５７】請求項２記載の発明に係る半導体装置は、
シリコン酸化膜の上層絶縁膜とシリコン窒化膜の下層絶
縁膜とを備えている。これらの絶縁膜によれば、互いの
エッチングレートの差を利用することで、ソースドレイ
ン領域が受けるダメージを十分に抑制しつつ、ソースド
レイン領域に開口するストレージノードを容易に形成す
ることが可能となる。
シリコン酸化膜の上層絶縁膜とシリコン窒化膜の下層絶
縁膜とを備えている。これらの絶縁膜によれば、互いの
エッチングレートの差を利用することで、ソースドレイ
ン領域が受けるダメージを十分に抑制しつつ、ソースド
レイン領域に開口するストレージノードを容易に形成す
ることが可能となる。
【００５８】請求項３記載の発明によれば、ストレージ
ノードコンタクトの下端部近傍がサイドウォールで覆わ
れているため、キャパシタ用のコンタクトが、ストレー
ジノードコンタクトの中でビット線やトランスファゲー
トと短絡するのを確実に防止することができる。また、
サイドウォールが下層絶縁膜の上方に延在し、ソースド
レイン領域のダメージを受けている部分に接していない
ため、個々のトランジスタの動作特性を安定化すること
ができる。
ノードコンタクトの下端部近傍がサイドウォールで覆わ
れているため、キャパシタ用のコンタクトが、ストレー
ジノードコンタクトの中でビット線やトランスファゲー
トと短絡するのを確実に防止することができる。また、
サイドウォールが下層絶縁膜の上方に延在し、ソースド
レイン領域のダメージを受けている部分に接していない
ため、個々のトランジスタの動作特性を安定化すること
ができる。
【００５９】請求項４記載の発明によれば、ソースドレ
イン領域のうち、ストレージノードの開口に伴ってダメ
ージを受ける全ての部分が、キャパシタ用のコンタクト
と接触し、シリコン窒化膜と接触しない。このため、本
発明によれば、シリコン窒化膜による電子のトラップを
確実に防止して、安定した動作特性を実現することがで
きる。
イン領域のうち、ストレージノードの開口に伴ってダメ
ージを受ける全ての部分が、キャパシタ用のコンタクト
と接触し、シリコン窒化膜と接触しない。このため、本
発明によれば、シリコン窒化膜による電子のトラップを
確実に防止して、安定した動作特性を実現することがで
きる。
【００６０】請求項５記載の発明によれば、下層絶縁膜
をストッパー膜として第１の異方性エッチングを行うこ
とにより、シリコン基板に何らダメージを与えることな
く上層絶縁膜を貫通するストレージノードコンタクトを
形成することができる。次いで第２の異方性エッチング
を行うことにより、シリコン基板が受けるダメージを十
分に抑制しつつ、ソースドレイン領域に到達するまでス
トレージノードコンタクトを延長することができる。従
って、本発明によれば、優れたリフレッシュ特性を有す
る半導体装置を製造することができる。
をストッパー膜として第１の異方性エッチングを行うこ
とにより、シリコン基板に何らダメージを与えることな
く上層絶縁膜を貫通するストレージノードコンタクトを
形成することができる。次いで第２の異方性エッチング
を行うことにより、シリコン基板が受けるダメージを十
分に抑制しつつ、ソースドレイン領域に到達するまでス
トレージノードコンタクトを延長することができる。従
って、本発明によれば、優れたリフレッシュ特性を有す
る半導体装置を製造することができる。
【００６１】請求項６記載の発明によれば、シリコン酸
化膜とシリコン窒化膜とのエッチングレートの差を利用
して、ソースドレイン領域が受けるダメージを十分に抑
制しつつ、ソースドレイン領域に開口するストレージノ
ードを容易に形成することができる。
化膜とシリコン窒化膜とのエッチングレートの差を利用
して、ソースドレイン領域が受けるダメージを十分に抑
制しつつ、ソースドレイン領域に開口するストレージノ
ードを容易に形成することができる。
【００６２】請求項７記載の発明によれば、下層絶縁膜
まで到達するストレージノードコンタクトが形成された
後に、そのストレージノードの内壁が覆わるように絶縁
膜が形成される。そして、その絶縁膜と下層絶縁膜とが
第２の異方性エッチングによって一緒に除去されること
によりソースドレイン領域に開口するストレージノード
コンタクトが形成される。この際、ストレージノードコ
ンタクトの内部には、下層絶縁膜の上方に延在してスト
レージノードコンタクトの下端部近傍を被覆するサイド
ウォールが形成される。従って、本発明によれば、キャ
パシタ用のコンタクトとトランスファゲートやビット線
との短絡を確実に防止し、かつ、個々のトランジスタが
安定した動作特性を示す半導体装置を製造することがで
きる。
まで到達するストレージノードコンタクトが形成された
後に、そのストレージノードの内壁が覆わるように絶縁
膜が形成される。そして、その絶縁膜と下層絶縁膜とが
第２の異方性エッチングによって一緒に除去されること
によりソースドレイン領域に開口するストレージノード
コンタクトが形成される。この際、ストレージノードコ
ンタクトの内部には、下層絶縁膜の上方に延在してスト
レージノードコンタクトの下端部近傍を被覆するサイド
ウォールが形成される。従って、本発明によれば、キャ
パシタ用のコンタクトとトランスファゲートやビット線
との短絡を確実に防止し、かつ、個々のトランジスタが
安定した動作特性を示す半導体装置を製造することがで
きる。
【００６３】請求項８記載の発明によれば、ソースドレ
イン領域のダメージを受けた部分がシリコン窒化膜と接
触することがないようにキャパシタ用のコンタクトが形
成される。従って、本発明によれば、個々のトランジス
タが安定した動作特性を示す半導体装置を製造すること
ができる。
イン領域のダメージを受けた部分がシリコン窒化膜と接
触することがないようにキャパシタ用のコンタクトが形
成される。従って、本発明によれば、個々のトランジス
タが安定した動作特性を示す半導体装置を製造すること
ができる。
【図１】 本発明の実施の形態１である半導体装置の構
造を表す断面図である。
造を表す断面図である。
【図２】 図１に示す半導体装置の製造方法を説明する
ための図（その１）である。
ための図（その１）である。
【図３】 図１に示す半導体装置の製造方法を説明する
ための図（その２）である。
ための図（その２）である。
【図４】 図１に示す半導体装置の製造方法を説明する
ための図（その３）である。
ための図（その３）である。
【図５】 本発明の実施の形態２である半導体装置の構
造を表す断面図である。
造を表す断面図である。
【図６】 本発明の実施の形態３である半導体装置の構
造を表す断面図である。
造を表す断面図である。
【図７】 本発明の実施の形態４である半導体装置の構
造を表す断面図である。
造を表す断面図である。
【図８】 本発明の実施の形態５である半導体装置の構
造を表す断面図である。
造を表す断面図である。
【図９】 ＣＯＢ構造のＤＲＡＭの平面図である。
【図１０】 従来の半導体装置の製造方法を説明するた
めの断面図（その１）である。
めの断面図（その１）である。
【図１１】 従来の半導体装置の製造方法を説明するた
めの断面図（その２）である。
めの断面図（その２）である。
１ シリコン基板、 ２ 分離酸化膜、 ３ ゲー
ト酸化膜、 ４ トランスファゲート（ＴＧ）、
５ ソースドレイン領域、 ６ 下層絶縁膜、 ７
第１上層絶縁膜、 ８ コンタクトホール、 ９
ビット線（ＢＬ）、 １０ 第２上層絶縁膜、
１１ ストレージノードコンタクト（ＳＣ）、 １２
絶縁膜、 １３ サイドウォール、 １４ 厚膜
キャパシタ、 １５ 層間絶縁膜、 １６；１８
粒状結晶、 １７ 筒状キャパシタ。
ト酸化膜、 ４ トランスファゲート（ＴＧ）、
５ ソースドレイン領域、 ６ 下層絶縁膜、 ７
第１上層絶縁膜、 ８ コンタクトホール、 ９
ビット線（ＢＬ）、 １０ 第２上層絶縁膜、
１１ ストレージノードコンタクト（ＳＣ）、 １２
絶縁膜、 １３ サイドウォール、 １４ 厚膜
キャパシタ、 １５ 層間絶縁膜、 １６；１８
粒状結晶、 １７ 筒状キャパシタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD24 AD42 AD48 AD61 AD62 GA27 GA30 JA32 JA53 JA56 NA01 PR03 PR06 PR10 PR21 PR36
Claims (8)
- 【請求項１】 ビット線の上層にキャパシタを備えるキ
ャパシタオーバービットライン構造の半導体装置であっ
て、 キャパシタと導通するソースドレイン領域を覆う下層絶
縁膜と、 前記下層絶縁膜の上層に形成される上層絶縁膜と、 前記下層絶縁膜および前記上層絶縁膜を貫通して前記ソ
ースドレイン領域に開口するストレージノードコンタク
トとを備え、 前記ソースドレイン領域は、前記ストレージノードコン
タクトが開口する部分を含む全面において実質的に平坦
であることを特徴とする半導体装置。 - 【請求項２】 前記上層絶縁膜はシリコン酸化膜であ
り、 前記下層絶縁膜はシリコン窒化膜であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記ストレージノードコンタクトの内壁
を、少なくともその下端部近傍において覆うサイドウォ
ールを備え、 前記サイドウォールは前記下層絶縁膜と同質の膜で形成
されていると共に、前記下層絶縁膜から上方に延在する
ように形成されていることを特徴とする請求項１または
２記載の半導体装置。 - 【請求項４】 前記ソースドレイン領域のうち、前記ス
トレージノードコンタクトの内部に露出した部分は、全
面において前記キャパシタに通じるコンタクトと接触し
ていることを特徴とする請求項１乃至３の何れか１項記
載の半導体装置。 - 【請求項５】 ビット線の上層にキャパシタを備えるキ
ャパシタオーバービットライン構造の半導体装置を製造
するための方法であって、 キャパシタと導通するソースドレイン領域を覆う下層絶
縁膜を形成するステップと、 前記下層絶縁膜の上層に上層絶縁膜を形成するステップ
と、 前記下層絶縁膜に対して前記上層絶縁膜を高い選択比で
除去し得る条件で、前記下層絶縁膜をストッパー膜とし
つつ第１の異方性エッチングを行うことにより、前記下
層絶縁膜に開口するストレージノードコンタクトを形成
するステップと、 シリコン膜に対して前記下層絶縁膜を高い選択比で除去
し得る条件で第２の異方性エッチングを行うことによ
り、前記ソースドレイン領域に開口するまで前記ストレ
ージノードコンタクトを延長するステップと、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記上層絶縁膜はシリコン酸化膜であ
り、 前記下層絶縁膜はシリコン窒化膜であることを特徴とす
る請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記第１の異方性エッチングの後に、前
記下層絶縁膜と同じ膜質の絶縁膜で、前記ストレージコ
ンタクトの内部、および前記上層絶縁膜の表面を覆うス
テップを備え、 前記第２の異方性エッチングは、前記絶縁膜と前記下層
絶縁膜とを一緒に除去することを特徴とする請求項５ま
たは６記載の半導体装置の製造方法。 - 【請求項８】 前記第２の異方性エッチングの後に、前
記ソースドレイン領域のうち前記ストレージノードコン
タクトの内部に露出した部分の全面が前記キャパシタに
通じるコンタクトと接触するように、前記キャパシタを
形成することを特徴とする請求項５乃至７の何れか１項
記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11211357A JP2001044380A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置およびその製造方法 |
| US09/481,387 US6483140B1 (en) | 1999-07-26 | 2000-01-12 | DRAM storage node with insulating sidewalls |
| TW089109235A TW451270B (en) | 1999-07-26 | 2000-05-15 | Semiconductor device and method of manufacturing the same |
| DE10024361A DE10024361A1 (de) | 1999-07-26 | 2000-05-17 | Halbleitervorrichtung und zugehöriges Herstellungsverfahren |
| KR1020000027251A KR100342644B1 (ko) | 1999-07-26 | 2000-05-20 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11211357A JP2001044380A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044380A true JP2001044380A (ja) | 2001-02-16 |
Family
ID=16604640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11211357A Withdrawn JP2001044380A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6483140B1 (ja) |
| JP (1) | JP2001044380A (ja) |
| KR (1) | KR100342644B1 (ja) |
| DE (1) | DE10024361A1 (ja) |
| TW (1) | TW451270B (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| KR100539276B1 (ko) * | 2003-04-02 | 2005-12-27 | 삼성전자주식회사 | 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법 |
| KR100898394B1 (ko) | 2007-04-27 | 2009-05-21 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| KR102036345B1 (ko) * | 2012-12-10 | 2019-10-24 | 삼성전자 주식회사 | 반도체 소자 |
| US11456298B2 (en) * | 2021-01-26 | 2022-09-27 | Nanya Technology Corporation | Semiconductor device with carbon liner over gate structure and method for forming the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479366A (ja) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH05102430A (ja) * | 1991-04-23 | 1993-04-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0936325A (ja) * | 1995-07-25 | 1997-02-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0982980A (ja) | 1995-09-19 | 1997-03-28 | Sony Corp | 薄膜半導体装置の製造方法 |
| KR0155886B1 (ko) | 1995-09-19 | 1998-10-15 | 김광호 | 고집적 dram 셀의 제조방법 |
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1999
- 1999-07-26 JP JP11211357A patent/JP2001044380A/ja not_active Withdrawn
-
2000
- 2000-01-12 US US09/481,387 patent/US6483140B1/en not_active Expired - Fee Related
- 2000-05-15 TW TW089109235A patent/TW451270B/zh not_active IP Right Cessation
- 2000-05-17 DE DE10024361A patent/DE10024361A1/de not_active Ceased
- 2000-05-20 KR KR1020000027251A patent/KR100342644B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| TW451270B (en) | 2001-08-21 |
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| KR100342644B1 (ko) | 2002-07-02 |
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