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KR20000032290A - 멀티-뱅크 구조를 가지는 반도체 메모리 장치 - Google Patents

멀티-뱅크 구조를 가지는 반도체 메모리 장치 Download PDF

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KR20000032290A
KR20000032290A KR1019980048711A KR19980048711A KR20000032290A KR 20000032290 A KR20000032290 A KR 20000032290A KR 1019980048711 A KR1019980048711 A KR 1019980048711A KR 19980048711 A KR19980048711 A KR 19980048711A KR 20000032290 A KR20000032290 A KR 20000032290A
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KR
South Korea
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signal
voltage
power supply
banks
supply voltage
Prior art date
Application number
KR1019980048711A
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Inventor
차기원
임규남
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to TW088114375A priority patent/TW440833B/zh
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Priority to JP11322861A priority patent/JP2000156079A/ja
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Abstract

여기에 개시되는 반도체 메모리 장치의 어레이는 복수 개의 뱅크들로 분리되며, 각 뱅크는 정보를 저장하기 위한 복수 개의 메모리 셀들을 구비한다. 게다가, 상기 각 뱅크에는, 행과 열을 선택하기 위한 회로들, 감지 증폭기 회로, 데이터 출력 버퍼 회로, 등이 구비될 것이다. 상기 반도체 메모리 장치에는, 선택 신호 발생 회로 및 전압 부스팅 회로들이 더 제공된다. 상기 선택 신호 발생 회로는 클럭 신호에 응답해서 선택 신호들을 순차적으로 발생하고, 각 전압 부스팅 회로는 정상 동작 동안 상기 대응하는 선택 신호에 응답해서 적어도 하나의 선택된 뱅크로 공급될 고전압을 발생한다. 이러한 반도체 메모리 장치의 구성에 따르면, 상기 전압 부스팅 회로들의 수는 상기 뱅크들의 수보다 적다.

Description

멀티-뱅크 구조를 가지는 반도체 메모리 장치(A SEMICONDUCTOR MEMORY DEVICE WITH A MULTI-BANK STRUCTURE)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로, 멀티-뱅크 구조를 가지는 반도체 메모리 장치의 전압 부스팅 회로 (voltage boosting circuit) (여기서, "전압 부스팅 회로"로 불리는 용어는 이 분야에서 부스팅 회로 (a boosting circuit), 부스팅 전압 발생 회로 (a boosting voltage generating circuit), 부트트랩 회로 (a bootstrap circuit), 등과 동일한 의미를 가진다)에 관한 것이다.
다이나믹 랜덤 액세스 메모리 (dynamic random access memory, 이하 DRAM이라 칭함)와 같은 반도체 메모리 장치에 있어서, 적어도 두 개의 독립적인 뱅크들 (또는, 셀 어레이 뱅크들)로 분리된 메모리 셀 어레이가 사용되고 있다. 각 뱅크는 행들과 열들의 매트릭스 형태로 배열되는 복수 개의 메모리 셀들을 포함하며, 각 메모리 셀은 정보 또는 데이터를 저장한다. DRAM 장치에서, 데이터 전달은 메모리의 실효 전압 전위 (effective voltage potential)의 이동에 의해서 이루어진다. CMOS 트랜지스터들로 구성되는 DRAM 장치에 있어서, 그러한 전위가 MOS 트랜지스터의 채널 영역을 통해 전달될 때 상기 MOS 트랜지스터의 드레솔드 전압 (threshold voltage)만큼 전압 강하가 생긴다. 이 필할 수 없는 전압 강하는 데이터의 정확한 독출 또는 기입의 장애가 될 뿐 아니라 전위적으로 데이터 손실의 원인이 된다. 그러한 문제를 해결하기 위해서는, 전압 레벨을 높이기 위한 전압 부스팅 회로가 사용되어 왔다. 그러한 전압 부스팅 회로들이 "VOLTAGE BOOSTING CIRCUIT OF A SEMICONDUCTOR MEMORY CIRCUIT"라는 제목으로 U.S. Pat. No. 5,610,549에, 그리고 "VOLTAGE BOOSTING CIRCUIT CONSTRUCTED ON AN INTEGRATED CIRCUIT SUBSTRATE, AS FOR A SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 U.S. Pat. No. 5,521,546에 각각 게재되어 있다.
도 1을 참조하면, 종래 기술에 따른 DRAM 장치 (10)에는, 8 개의 뱅크들 (또는 셀 어레이 뱅크들) (12)이 제공된다. 상기 각 뱅크 (12)에는, 대응하는 전압 부스팅 회로들 (14)이 각각 제공된다. 비록 도면에는 도시되지 않았지만, 상기 각 뱅크 (12)에는, 행과 열을 선택하기 위한 회로들 (예를 들면, 행 디코더 회로, 열 디코더 회로, 등), 감지 증폭기 회로, 열 패스 게이트 회로, 데이터 출력 버퍼 회로, 등이 제공된다. 상기 전압 부스팅 회로들 (14) 각각은 앞서 언급된 '549 특허 또는 '546 특허에 게재된 것으로 구성될 수 있음은 자명하다. 상기 각 전압 부스팅 회로 (14)는 대응하는 뱅크 (12)가 선택될 때 (활성화될 때) 상기 선택된 뱅크의 활성화를 알리는 액티브 신호 (BANKi) (i=1-8)에 응답해서 대응하는 뱅크로 고전압 (Vpp) (전원 전압보다 높은 레벨을 가짐)을 공급하게 된다. 여기서, 상기 전압 부스팅 회로들 (14)은 라인 (L1)에 공통으로 연결되어 있다. 이는 임의의 전압 부스팅 회로 (14)가 대응하는 뱅크 (12)로 고전압을 공급한 후에 생기는 전압 강하를 줄이기 위한 잘 알려진 스킴이다.
DRAM 장치의 용량이 증가함에 따라, 그것의 뱅크 수 역시 증가한다. 이때, 하나의 전압 부스팅 회로 (14)가 하나의 뱅크에 제공되는 즉, 전압 부스팅 회로들 (14)이 대응하는 뱅크들의 각 뱅크 정보 (BANKi)에 따라 선택되는 그러한 멀티-뱅크 구조를 가지는 DRAM 장치에서 다음과 같은 문제점이 생길 수 있다. 전압 부스팅 회로들이 증가된 뱅크들에 정비례하여 증가하기 때문에, 칩 면적에서 뱅크들에 의해서 점유되는 면적 즉, 칩 효율이 낮아진다.
따라서 본 발명의 목적은 칩 효율이 향상되도록 뱅크 수보다 적은 전압 부스팅 회로들을 구비한 멀티-뱅크 구조의 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도;
도 2는 본 발명의 바람직한 제 1 실시예에 따른 반도체 메모리 장치의 블록도;
도 3은 도 2의 선택 신호 발생 회로의 블록도;
도 4는 본 발명의 바람직한 제 1 실시예에 따른 전압 부스팅 회로 동작을 설명하기 위한 타이밍도; 그리고
도 5는 본 발명의 바람직한 제 2 실시예에 따른 반도체 메모리 장치의 블록도이다.
*도면의 주요 부분에 대한 부호 설명
10, 100, 200 : 반도체 메모리 장치 12, 120, 220 : 뱅크
14, 140-148 : 전압 부스팅 회로 160, 260 : 선택 신호 발생 회로
162, 164 : 카운터 166 : 디코더
240-248 : 내부 전원 전압 발생 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 메모리 장치의 어레이는 복수 개의 뱅크들로 분리되며, 각 뱅크는 정보를 저장하기 위한 복수 개의 메모리 셀들을 구비한다. 게다가, 상기 각 뱅크에는, 행과 열을 선택하기 위한 회로들, (예를 들면, 행 디코더 회로, 열 디코더 회로, 열 패스 게이트 회로, 등), 감지 증폭기 회로, 데이터 출력 버퍼 회로, 열 패스 게이트 회로, 등이 구비될 것이다. 상기 반도체 메모리 장치에는, 선택 신호 발생 회로 및 전압 부스팅 회로들이 더 제공된다. 상기 선택 신호 발생 회로는 클럭 신호에 응답해서 선택 신호들을 순차적으로 발생하고, 각 전압 부스팅 회로는 정상 동작 동안 상기 대응하는 선택 신호에 응답해서 적어도 하나의 선택된 뱅크로 공급될 고전압을 발생한다. 이러한 반도체 메모리 장치의 구성에 따르면, 상기 전압 부스팅 회로들의 수는 상기 뱅크들의 수보다 적다.
(작용)
이와 같은 장치에 의해서, 반도체 메모리 장치의 용량이 증가하더라도, 칩 면적에서 전압 부스팅 회로들 및 내부 전원 전압 발생 회로들에 의해서 점유되는 면적이 감소될 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예들이 첨부 도면들에 의거하여 설명된다.
본 발명의 신규한 반도체 메모리 장치에는, 뱅크 선택 정보를 사용함 없이 로우 어드레스 스트로브 ( ) 신호를 이용한 선택 신호 발생 회로와 뱅크들의 수보다 적은 전압 부스팅 회로들이 제공되며, 상기 각 전압 부스팅 회로는 상기 선택 신호 발생 회로의 제어에 따라 순차적으로 임의의 뱅크에 공급될 고전압을 발생한다. 또한, 뱅크들의 수보다 적은 내부 전원 전압 발생 회로들이 제공되며, 상기 각 내부 전원 전압 발생 회로는 상기 선택 신호 발생 회로의 제어에 따라 순차적으로 임의의 뱅크에 공급될 내부 전원 전압을 발생한다. 이러한 회로 구성에 따르면, 반도체 메모리 장치의 용량이 증가하더라도, 칩 면적에서 전압 부스팅 회로들 및 내부 전원 전압 발생 회로들에 의해서 점유되는 면적이 감소될 수 있다. 즉, 칩 효율이 향상될 수 있다.
(제 1 실시예)
본 발명의 바람직한 제 1 실시예에 따른 반도체 메모리 장치의 블록도가 도 2에 도시되어 있다. 설명의 편의를 위해서, 반도체 메모리 장치 (또는 반도체 메모리 칩) (100)에는, 메모리 셀 어레이가 8 개의 뱅크들 (셀 어레이 뱅크들) (120)로 분리되었다고 가정하자. 그리고, 상기 반도체 메모리 장치 (100)는, 도면에는 도시되지 않았지만, 외부로부터 공급되는 클럭 신호 (예컨대, 시스템 클럭)에 동기되고, 상기 외부 클럭 신호의 클럭 타임 또는 주기는 10ns (100MHz의 클럭 주파수)라고 가정하자. 이러한 가정 하에서, 본 발명의 바람직한 제 1 실시예에 따른 구성 및 동작이 이하 상세히 설명된다.
도 2에 도시된 바와 같이, 4 개의 전압 부스팅 회로들 (140), (142), (144) 그리고 (146)가 상기 반도체 메모리 장치 (100)에 제공된다. 상기 각 뱅크 (120)는 전압 전달 라인 (L2)에 공통으로 연결된다. 도면에는 도시되지 않았지만, 상기 각 뱅크 (120)는 행과 열을 선택하기 위한 회로들 (예컨대, 행 디코더 회로, 열 디코더 회로, 열 패스 게이트 회로, 등), 감지 증폭기 회로, 데이터 출력 버퍼 회로, 등이 구비됨은 자명하다. 상기 전압 부스팅 회로들 (140), (142), (144) 그리고 (146) 각각은 선택 신호 발생 회로 (160)로부터의 대응하는 선택 신호들 (S1), (S2), (S3) 그리고 (S4)에 응답해서 정상 동작 동안에 (즉, 기입, 독출, 및 리프레시 동작들) 선택되는 뱅크 (120)에 공급될 고전압 (Vpp) (예를 들면, 워드 라인 전압으로 사용되며, 전원 전압보다 높은 레벨을 가진다)을 발생한다. 상기 선택 신호 발생 회로 (160)는 신호 (PR)에 응답해서 상기 선택 신호들 (S1), (S2), (S3) 그리고 (S4)를 순차적으로 발생한다. 상기 신호 (PR)는 로우 어드레스 스트로브 신호 (row address strobe signal)에 동기된 신호이고, 이 실시예에서 액티브 하이 펄스 신호 (active high pulse signal)이다.
예를 들면, 상기 신호 (PR)가 펄스 형태로 로우 레벨에서 하이 레벨로 활성화될 때, 상기 선택 신호 발생 회로 (160)는 선택 신호들 (S1), (S2), (S3) 및 (S4) 중 하나의 선택 신호 (예를 들면, S1)를 활성화시키고, 이는 전압 부스팅 회로 (140)가 고전압 (Vpp)을 발생하게 한다. 그렇게 발생된 고전압 (Vpp)은 전압 전달 라인 (L2)을 통해서 임의의 선택된 뱅크로 공급된다. 그 다음에, 상기 신호 (PR)가 다시 로우 레벨에서 하이 레벨로 활성화되면, 상기 선택 신호 발생 회로 (160)는 다음 선택 신호 (예를 들면, S2)를 활성화시키고, 그 결과 상기 선택 신호 (S2)에 제어되는 전압 부스팅 회로 (142)가 고전압 (Vpp)을 발생한다. 마찬가지로, 그렇게 발생된 고전압 (Vpp)은 상기 전압 전달 라인 (L2)을 통해서 임의의 선택된 뱅크로 공급된다.
본 발명에 따른 반도체 메모리 장치에 4 개의 전압 부스팅 회로들이 구비되어야 하는 이유가 이하 설명된다. 멀티-뱅크 구조의 DRAM 장치에 있어서, 로우 어드레스 스트로브 ( ) 신호가 연속적으로 활성화될 때 요구되는 최소 시간 (row to row delay time, tRRD)은 적어도 한 클럭 주기에 대응하는 시간보다 길게 설정되어야 한다. 이를 근거로, 이 실시예에서는, tRRD이 2배의 클럭 주기로 설정된다고 가정한다. 그리고, 각 전압 부스팅 회로 (140)-(148)이 동작한 후 생기는 그것의 출력 (Vpp)에 대한 전압 강하를 목표 레벨까지 다시 발생하는 데 소요되는 시간이 60ns라고 가정하자. 이러한 가정들에 따르면, 고전압 (Vpp)을 발생한 후 다시 발생하는 데 소요되는 시간이 60ns가 걸리기 때문에, 4개의 전압 부스팅 회로들이 뱅크 수에 관계없이 반도체 메모리 장치 (100)에 제공되어야 한다. 만약 전압 부스팅 회로의 부스팅 능력이 향상되면 즉, 전압 강하 후 목표 레벨까지 부스팅 하는 데 소요되는 시간이 단축되면, 각 뱅크에 공급될 고전압을 발생하는 전압 부스팅 회로의 수는 뱅크들의 수에 관계없이 (뱅크들의 수가 증가되더라도) 더욱 감소될 수 있다. 그러므로, 8개의 뱅크 구조를 가지는 반도체 메모리 장치에 있어서, 칩 면적에서 뱅크에 의해서 점유되는 면적은 종래에 대비하여 약 1% 정도 (4 개의 전압 부스팅 회로들에 대응하는 면적) 향상될 수 있다.
도 3에는, 본 발명의 바람직한 제 1 실시예에 따른 도 2의 선택 신호 발생 회로 (160)의 블록도가 도시되어 있다.
도 3에 도시된 바와 같이, 선택 신호 발생 회로 (160)는 제 1 및 제 2 카운터들 (162) 및 (164)과 하나의 디코더 (166)로 구성된다. 상기 제 1 카운터 (162)는 입력 신호로서 로우 어드레스 ( ) 신호에 동기된 신호 (PR)에 응답해서 카운트 동작을 수행하고, 그 결과로서 제 1 신호 (P1)를 발생한다. 상기 제 2 카운터 (162)는 입력 신호로서 상기 제 1 신호 (P1)에 응답해서 카운트 동작을 수행하고, 그 결과로서 제 2 신호 (P2)를 발생한다. 상기 제 1 카운터 (162)는 상기 신호 (PR)가 하이 레벨에서 로우 레벨로 천이될 때 상기 제 1 신호 (P1)를 발생하고, 상기 제 2 카운터 (164)는 상기 제 1 신호 (P1)가 하이 레벨에서 로우 레벨로 천이될 때 상기 제 2 신호 (P2)를 발생한다. 이 실시예에서, 상기 제 1 및 제 2 카운터들 (162) 및 (164)은 2진 카운터로서 구성될 수 있다. 상기 디코더 (166)는 상기 제 1 및 제 2 신호들 (P1) 및 (P2)을 디코딩 하여 상기 선택 신호들 (S1), (S2), (S3) 그리고 (S4)를 순차적으로 발생한다. 예를 들면, 상기 제 1 및 제 2 신호들 (P1) 및 (P2)이 '00'일 때, 선택 신호 (S1)가 활성화되고 '01'일 때 선택 신호 (S2)가 활성화된다. 그리고, '10'일 때 선택 신호 (S3)가 활성화되고, '11'일 때 선택 신호 (S4)가 활성화된다. 이러한 순서에 따라서, 상기 선택 신호들 (S1), (S2), (S3) 및 (S4)이 상기 제 1 및 제 2 카운터들 (162) 및 (164) 그리고 상기 디코더 (166)에 의해서 순차적으로 그리고 반복적으로 생성된다.
도 4는 본 발명의 바람직한 제 1 실시예에 따른 전압 부스팅 회로의 동작 방법을 설명하기 위한 타이밍도이다. 본 발명의 바람직한 제 1 실시예의 동작이 참조 도면들 도 2 내지 도 4에 의거하여 이하 설명된다. 도 3에 도시된 제 1 및 제 2 카운터들 (162) 및 (164)의 출력들 (P1) 및 (P2)이 '11'이라고 가정하자.
도 4에 도시된 바와 같이, 클럭 신호 (CLK)에 동기된 로우 어드레스 스트로브 ( ) 신호가 하이 레벨에서 로우 레벨로 천이된다. 상기 로우 어드레스 스트로브 ( ) 신호가 천이될 때 외부로부터 입력되는 행 어드레스 신호들에 따라 임의의 뱅크가 선택될 것이다. 그 다음에, 상기 로우 어드레스 스트로브 ( ) 신호에 동기된 신호 (PR)가 선택 신호 발생 회로 (160)의 제 1 카운터 (162)에 입력된다. 상기 제 1 카운터 (162)는 상기 신호 (PR)의 하강 에지에 동기되어 하이 레벨에서 로우 레벨로 변화되는 제 1 신호 (P1)를 발생하고, 상기 제 2 카운터 (164)는 상기 제 1 신호 (P1)의 하강 에지에 동기되어 하이 레벨에서 로우 레벨로 변화되는 제 2 신호 (P2)를 발생한다. 계속해서, 디코더 (166)는 상기 제 1 및 제 2 신호들 (P1) 및 (P2) 즉, '00'을 디코딩 하여 선택 신호 (S1)를 활성화시킨다. 전압 부스팅 회로 (140)는 상기 활성화된 선택 신호 (S1)에 응답해서 고전압 (Vpp)을 발생하고, 그렇게 발생된 고전압 (Vpp)은 전압 전달 라인 (L2)을 통해서 상기 선택된 뱅크로 공급된다.
다시, 상기 로우 어드레스 스트로브 ( ) 신호가 상기 클럭 신호 (CLK)에 동기되어 하이 레벨에서 로우 레벨로 천이될 때 생성되는 상기 신호 (PR)에 따라 상기 1 카운터 (162)는 카운트 동작을 수행하여 로우 레벨에서 하이 레벨로 변화되는 상기 제 1 신호 (P1)를 발생한다. 이때, 상기 제 2 카운터 (164)의 출력 (P2)은 이전 상태로 계속해서 유지된다 (하강 에지에 동기되기 때문에). 결국, 상기 디코더 (166)는 '01'의 상기 제 2 및 제 1 신호들 (P2) 및 (P1)을 디코딩 하여 선택 신호 (S2)를 활성화시킨다. 상기 선택 신호 (S2)를 받아들인 전압 부스팅 회로 (142)는 고전압을 발생하고, 그렇게 발생된 고전압 (Vpp)은 라인 (L2)을 통해서 상기 선택된 뱅크로 공급된다. 이러한 일련의 과정을 통해서, 4 개의 전압 부스팅 회로들 (140), (142), (144) 및 (146)이 순차적으로 동작하며, 설명의 중복을 피하기 위해서, 이후 동작에 대한 설명은 여기서 생략된다.
본 발명의 제 1 실시예에 따르면, 뱅크 구조를 가지는 반도체 메모리 장치에 있어서, 도 2에 도시된 8개의 뱅크들 (120)은 뱅크 선택 정보 (예를 들면, 뱅크 선택 신호)를 사용함 없이 로우 어드레스 스트로브 ( ) 신호를 이용하는 선택 신호 발생 회로 (160)와 상기 회로 (160)에 의해서 순차적으로 활성화되는 4개의 전압 부스팅 회로들 (140)-(146)에서 각각 발생되는 고전압 (Vpp)을 공급받는다. 이러한 회로 구성에 의해서, 칩 면적에서 전압 부스팅 회로에 의해서 점유되는 면적이 종래의 회로 구성에 비해서 감소될 수 있고, 결국 칩 면적에서 뱅크들에 의해서 점유되는 면적이 증가된다 (칩 효율이 향상된다). 만약 전압 부스팅 회로의 부스팅 능력이 향상되면, 전압 부스팅 회로의 수는 더욱 감소되는 반면에 칩 효율 (칩 면적에서 메모리 셀 어레이 (뱅크들)의 점유 면적)은 더욱 개선될 수 있다.
(제 2 실시예)
본 발명의 바람직한 제 2 실시예에 따른 반도체 메모리 장치의 블록도가 도 5에 도시되어 있다. 설명의 편의를 위해서, 반도체 메모리 장치 (또는 반도체 메모리 칩) (200)에는, 메모리 셀 어레이가 8 개의 뱅크들 (셀 어레이 뱅크들) (220)로 분리되었다고 가정하자. 그리고, 상기 반도체 메모리 장치 (200)는, 도면에는 도시되지 않았지만, 외부로부터 공급되는 클럭 신호 (예컨대, 시스템 클럭)에 동기되고, 상기 외부 클럭 신호의 클럭 타임 또는 주기는 10ns (100MHz의 클럭 주파수)라고 가정하자. 이러한 가정 하에서, 본 발명의 바람직한 제 2 실시예에 따른 구성 및 동작이 이하 상세히 설명된다.
도 5에 도시된 바와 같이, 4 개의 내부 전원 전압 발생 회로들 (240), (242), (244) 그리고 (246)가 상기 반도체 메모리 장치 (200)에 제공된다. 상기 각 뱅크 (220)는 전압 전달 라인 (L3)에 공통으로 연결된다. 도면에는 도시되지 않았지만, 상기 각 뱅크 (220)는 행과 열을 선택하기 위한 회로들 (예컨대, 행 디코더 회로, 열 디코더 회로, 열 패스 게이트 회로, 등), 감지 증폭기 회로, 데이터 출력 버퍼 회로, 등이 구비됨은 자명하다. 상기 내부 전원 전압 발생 회로들 (240), (242), (244) 그리고 (246) 각각은 선택 신호 발생 회로 (260)로부터의 대응하는 선택 신호들 (S5), (S6), (S7) 그리고 (S8)에 응답해서 정상 동작 동안에 (즉, 기입, 독출, 및 리프레시 동작들) 선택되는 뱅크 (220) (그것의 메모리 셀들)에 공급될 내부 전원 전압 (IVCA)을 발생한다. 상기 선택 신호 발생 회로 (260)는 신호 (PR)에 응답해서 상기 선택 신호들 (S5), (S6), (S7) 그리고 (S8)를 순차적으로 발생한다. 상기 신호 (PR)는 로우 어드레스 스트로브 신호 (row address strobe signal)에 동기된 신호이고, 이 실시예에서 액티브 하이 펄스 신호 (active high pulse signal)이다.
예를 들면, 상기 신호 (PR)가 펄스 형태로 로우 레벨에서 하이 레벨로 활성화되면, 상기 선택 신호 발생 회로 (260)는 선택 신호들 (S5)-(S8) 중 하나의 선택 신호 (예를 들면, S5)를 활성화시키고, 그 결과 전압 부스팅 회로 (240)는 내부 전원 전압 (IVCA)을 발생한다. 그렇게 발생된 내부 전원 전압 (IVCA)은 전압 전달 라인 (L3)을 통해서 선택되는 뱅크의 메모리 셀들로 공급된다. 그 다음에, 상기 신호 (PR)가 다시 로우 레벨에서 하이 레벨로 활성화되면, 상기 선택 신호 발생 회로 (260)는 다음 선택 신호 (예를 들면, S6)를 활성화시키고, 그 결과 상기 선택 신호 (S6)에 제어되는 전압 부스팅 회로 (242)는 내부 전원 전압 (IVCA)을 발생한다. 마찬가지로, 그렇게 발생된 내부 전원 전압 (IVCA)은 상기 전압 전달 라인 (L3)을 통해서 선택되는 뱅크의 메모리 셀들로 공급된다.
본 발명의 바람직한 제 2 실시예에 있어서, 도 4의 각 선택 신호 발생 회로 (240), (242), (244) 그리고 (246)의 구성은 제 1 실시예에 따른 그것과 동일하며, 그것의 설명은 따라서 생략된다.
본 발명의 바람직한 제 2 실시예에 따른 반도체 메모리 장치 (200)에 4 개의 내부 전원 전압 발생 회로들이 구비되어야 하는 이유는 제 1 실시예에서 설명된 것과 동일하다. 만약 내부 전원 전압 발생 회로의 능력이 향상되면 즉, 전압 강하 후 목표 레벨까지 부스팅 하는 데 소요되는 시간이 단축되면, 각 뱅크에 공급될 내부 전원 전압 (IVCA)을 발생하는 내부 전원 전압 발생 회로의 수는 뱅크들의 수에 관계없이 (뱅크들의 수가 증가되더라도) 더욱 감소될 수 있다. 그러므로, 8개의 뱅크 구조를 가지는 반도체 메모리 장치 (200)에 있어서, 칩 면적에서 뱅크에 의해서 점유되는 면적은 감소된 4 개의 내부 전원 전압 발생 회로에 상응하여 증가될 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 비록 도면에는 도시되지 않았지만, 제 1 및 제 2 실시예들에 따른 회로 구성들이 멀티-뱅크 구조를 가지는 반도체 메모리 장치에 함께 적용될 수 있음은 자명하다. 그러므로, 본 발명의 범위에는 다양한 변형예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
상기한 바와 같이, 뱅크 선택 정보를 사용함 없이 로우 어드레스 스트로브 신호를 이용한 선택 신호 발생 회로와 뱅크들의 수보다 적은 전압 부스팅 회로들 및 메모리 셀 전용 내부 전원 전압 발생 회로들이 고전압 및 내부 전원 전압을 각 뱅크에 공급하며, 그 결과 반도체 메모리 장치의 용량이 증가하더라도, 칩 면적에서 전압 부스팅 회로들 및 내부 전원 전압 발생 회로들에 의해서 점유되는 면적이 감소될 수 있다. 즉, 칩 효율이 향상될 수 있다.

Claims (19)

  1. 각각이 정보를 저장하기 위한 복수 개의 메모리 셀들을 구비한 복수 개의 뱅크들과;
    클럭 신호에 응답해서 선택 신호들을 순차적으로 발생하는 선택 신호 발생 회로 및;
    정상 동작 동안 상기 대응하는 선택 신호에 응답해서 적어도 하나의 선택된 뱅크로 공급될 전원 전압보다 높은 고전압을 각각 발생하는 복수 개의 전압 부스팅 회로들을 포함하고,
    상기 전압 부스팅 회로들의 수는 상기 뱅크들의 수보다 적은 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 클럭 신호는 로우 어드레스 스트로브 ( ) 신호에 동기되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 클럭 신호에 응답해서 카운트 동작을 수행하여 상기 카운트 동작의 결과로서 제 1 신호를 출력하는 제 1 카운터와;
    상기 제 1 신호에 응답해서 카운트 동작을 수행하여 상기 카운트 동작의 결과로서 제 2 신호를 출력하는 제 2 카운터 및;
    상기 제 1 및 제 2 신호들을 디코딩 하여 상기 선택 신호들을 차례로 발생하는 디코더를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 신호의 상태는 상기 클럭 신호의 하강 에지에서 반전되고, 상기 제 2 신호의 상태는 상기 제 1 신호의 하강 에지에서 반전되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 외부로부터 인가되는 클럭 신호에 동기되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 전압 부스팅 회로의 수는 상기 외부로부터 인가되는 클럭 신호의 주기 및 상기 각 전압 부스팅 회로의 부스팅 능력에 따라 결정되는 반도체 메모리 장치.
  7. 각각이 정보를 저장하기 위한 복수 개의 메모리 셀들을 구비한 복수 개의 뱅크들과;
    상기 뱅크들에 공통으로 연결되며, 선택될 적어도 하나의 뱅크로 고전압을 공급하는 전압 전달 라인과;
    클럭 신호에 응답해서 선택 신호들을 순차적으로 발생하는 선택 신호 발생 회로 및;
    상기 전압 전달 라인에 공통으로 연결되며, 정상 동작 동안 상기 대응하는 선택 신호에 응답해서 적어도 하나의 선택된 뱅크로 공급될 전원 전압보다 높은 고전압을 각각 발생하는 복수 개의 전압 부스팅 회로들을 포함하고,
    상기 클럭 신호는 로우 어드레스 스트로브 ( ) 신호에 동기되고, 상기 전압 부스팅 회로들의 수는 상기 뱅크들의 수보다 적은 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 클럭 신호에 응답해서 카운트 동작을 수행하여 상기 카운트 동작의 결과로서 제 1 신호를 출력하는 제 1 카운터와;
    상기 제 1 신호에 응답해서 카운트 동작을 수행하여 상기 카운트 동작의 결과로서 제 2 신호를 출력하는 제 2 카운터 및;
    상기 제 1 및 제 2 신호들을 디코딩 하여 상기 선택 신호들을 차례로 발생하는 디코더를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 신호의 상태는 상기 클럭 신호의 하강 에지에서 반전되고, 상기 제 2 신호의 상태는 상기 제 1 신호의 하강 에지에서 반전되는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 반도체 메모리 장치는 외부로부터 인가되는 클럭 신호에 동기되는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전압 부스팅 회로의 수는 상기 외부로부터 인가되는 클럭 신호의 주기 및 상기 각 전압 부스팅 회로의 부스팅 능력에 따라 결정되는 반도체 메모리 장치.
  12. 각각이 정보를 저장하기 위한 복수 개의 메모리 셀들을 구비한 복수 개의 뱅크들과;
    클럭 신호에 응답해서 선택 신호들을 순차적으로 발생하는 선택 신호 발생 회로 및;
    정상 동작 동안 상기 대응하는 선택 신호에 응답해서 적어도 하나의 선택된 뱅크로 공급될 전원 전압으로 내부 전원 전압을 각각 발생하는 복수 개의 내부 전원 전압 회로들을 포함하고,
    상기 내부 전원 전압 발생 회로들의 수는 상기 뱅크들의 수보다 적은 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 클럭 신호는 로우 어드레스 스트로브 ( ) 신호에 동기되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 클럭 신호에 응답해서 카운트 동작을 수행하여 상기 카운트 동작의 결과로서 제 1 신호를 출력하는 제 1 카운터와;
    상기 제 1 신호에 응답해서 카운트 동작을 수행하여 상기 카운트 동작의 결과로서 제 2 신호를 출력하는 제 2 카운터 및;
    상기 제 1 및 제 2 신호들을 디코딩 하여 상기 선택 신호들을 차례로 발생하는 디코더를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 신호의 상태는 상기 클럭 신호의 하강 에지에서 반전되고, 상기 제 2 신호의 상태는 상기 제 1 신호의 하강 에지에서 반전되는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 내부 전원 전압은 단지 상기 메모리 셀들의 어레이용 전원 전압으로 사용되는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 내부 전원 전압 발생 회로의 수는 외부로부터 인가되는 클럭 신호의 주기 및 상기 각 내부 전원 전압 발생 회로의 능력에 따라 결정되는 반도체 메모리 장치.
  18. 각각이 정보를 저장하기 위한 복수 개의 메모리 셀들을 구비한 복수 개의 뱅크들과;
    상기 뱅크들에 공통으로 연결되며, 내부 전원 전압을 공급하기 위한 전압 전달 라인과;
    클럭 신호에 응답해서 선택 신호들을 순차적으로 발생하는 선택 신호 발생 회로 및;
    상기 전압 전달 라인에 공통으로 연결되며, 정상 동작 동안 상기 대응하는 선택 신호에 응답해서 적어도 하나의 선택된 뱅크의 메모리 셀들로 공급될 전원 전압으로 내부 전원 전압을 각각 발생하는 복수 개의 내부 전원 전압 회로들을 포함하고,
    상기 내부 전원 전압 발생 회로들의 수는 상기 뱅크들의 수보다 적고, 상기 클럭 신호는 로우 어드레스 스트로브 ( ) 신호에 동기되는 반도체 메모리 장치.
  19. 각각이 정보를 저장하기 위한 복수 개의 메모리 셀들을 구비한 복수 개의 뱅크들과;
    상기 뱅크들에 공통으로 연결되며, 고전압을 공급하기 위한 제 1 전압 전달 라인과;
    상기 뱅크들에 공통으로 연결되며, 내부 전원 전압을 공급하기 위한 제 2 전압 전달 라인과;
    클럭 신호에 응답해서 선택 신호들을 순차적으로 발생하는 선택 신호 발생 회로와;
    상기 1 전압 전달 라인에 공통으로 연결되며, 정상 동작 동안 상기 대응하는 선택 신호에 응답해서 적어도 하나의 선택된 뱅크로 공급될 고전압을 각각 발생하는 복수 개의 전압 부스팅 회로들 및;
    상기 제 2 전압 전달 라인에 공통으로 연결되며, 정상 동작 동안 상기 대응하는 선택 신호에 응답해서 적어도 하나의 선택된 뱅크의 메모리 셀들로 공급될 전원 전압으로 내부 전원 전압을 각각 발생하는 복수 개의 내부 전원 전압 회로들을 포함하고,
    상기 클럭 신호는 로우 어드레스 스트로브 ( ) 신호에 동기되고, 상기 전압 부스팅 회로들의 수와 상기 내부 전원 전압 발생 회로들의 수는 각각 상기 뱅크들의 수보다 적은 반도체 메모리 장치.
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