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KR19990045294A - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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KR19990045294A
KR19990045294A KR1019980048869A KR19980048869A KR19990045294A KR 19990045294 A KR19990045294 A KR 19990045294A KR 1019980048869 A KR1019980048869 A KR 1019980048869A KR 19980048869 A KR19980048869 A KR 19980048869A KR 19990045294 A KR19990045294 A KR 19990045294A
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trenches
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두크 차우
스티븐 사프
아이작 벤큐야
딘 에드워드 프롭스트
Original Assignee
다니엘 이. 박서
페어차일드 세미컨덕터 코포레이션
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Publication date
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First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=25516607&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR19990045294(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 다니엘 이. 박서, 페어차일드 세미컨덕터 코포레이션 filed Critical 다니엘 이. 박서
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Abstract

본 발명에 의하면, (a) 반도체 기판, (b) 상기 반도체 기판으로 예정된 깊이만큼 확장된 트렌치, (c) 상기 트랜치의 양측에 위치하며, 불순물이 첨가된 한 쌍의 소스 접합, (d) 상기 소스 접합에 인접하여 상기 트랜치로부터 상기 소스 접합의 맞은 편에 위치한 불순물이 첨가된 중본체 - 상기 중본체의 가장 깊은 부분은 상기 트랜치의 예정된 깊이보다 깊지 않도록 상기 반도체 기판으로 확장됨 - , 및 (e) 상기 중본체 하부에서 상기 중본체를 에워싸는 불순물이 첨가된 웰을 포함하는 트랜치 전계 효과 트랜지스터를 제공한다.

Description

전계 효과 트랜지스터 및 그 제조 방법
본 발명은 전계 효과 트랜지스터(field effect transistor)에 관한 것이며, 특히 트랜치(trench) DMOS 트랜지스터 및 그 제조 방법에 관한 것이다.
예컨대, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor ; MOSFET)와 같은 전력 전계 효과 트랜지스터(power field effect transistor)는 반도체 산업 분야에 이미 널리 알려져 있다. 상기 MOSFET의 일종으로 이중 확산 금속 산화물 반도체(double diffused metal oxide semiconductor ; DMOS) 트랜지스터가 있다. 상기 DMOS 트랜지스터는 전형적으로, 에피텍시층(epitaxial layer)을 성장시킨 기판(substrate), 불순물이 첨가된 소스 접합(doped source junction), 불순물이 첨가된 중본체(heavy body), 상기 중본체와 같은 타입(p 또는 n)의 불순물이 첨가된 웰(well), 및 게이트 전극(gate electrode) 등을 포함한다. 트랜치가 형성된 DMOS에서는, 상기 게이트 전극은 수직형 트랜치(vertical trench)이다. 아발란치 절연파괴(avalanche breakdown)에 의한 소자의 손상을 방지하기 위하여 상기 트랜치의 저면 모서리에서의 전계를 최소화하도록, 전형적으로 상기 중본체에 상기 트랜치보다 더 깊이 불순물을 확산시킨다. 상기 트랜치는 도전체인 폴리실리콘(polysilicon)으로 채워지며, 상기 트랜치를 둘러싼 표면으로부터 완전히 제거되는 것을 보장하기 위하여 전형적으로 상기 폴리실리콘을 과도하게 식각한다. 일반적으로, 이러한 과도 식각에 의하여 상기 폴리실리콘의 상부와 상기 반도체 기판의 표면(즉, 상기 에피텍시층의 표면)에 리세스(recess)가 형성된다. 이러한 리세스의 깊이는 상기 소스 접합의 깊이보다 얕도록 주의 깊게 제어되어야 한다. 만약 상기 리세스가 상기 소스 접합보다 깊다면, 상기 소스는 게이트와 정합 되지 못하게 되고, 결국 높은 온-상태 저항(on-state resistance), 높은 문턱전압(threshold) 및 기능하지 못할 가능성이 있는 트랜지스터로 귀결될 수 있다.
소스(source) 및 드레인(drain) 접합(junction)은 p 타입 또는 n 타입 불순물이 첨가될 수 있으며, 어느 경우에도 상기 본체(body)는 그 반대 타입의 불순물이 첨가되는데, 예를 들어 n 타입 소스 및 드레인인 경우에는 상기 본체는 p 타입이 된다. 소스와 드레인에 p 타입 캐리어(carrier)인 불순물이 첨가된 DMOS 트랜지스터를 p 채널(channel)이라 부른다. p 채널 DMOS 트랜지스터에서는 상기 트랜지스터의 게이트에 음전위(negative volatage)를 가함으로써, 상기 소스 영역으로부터 상기 본체의 채널 영역, 상기 애피텍시층의 적층 영역(accumulation region) 및 기판을 통해 드레인 영역으로 전류를 흐르게 한다. 역으로, 소스와 드레인에 n 타입 캐리어인 불순물이 첨가된 DMOS 트랜지스터를 n 채널(channel)이라 부른다. n 채널 DMOS 트랜지스터에서는 상기 트랜지스터의 게이트에 양전위(positive voltage)를 가함으로써, 상기 드레인 영역으로부터 상기 소스 영역으로 전류를 흐르게 한다.
DMOS 트랜지스터는 그 온(on) 상태인 경우에 작은 소스-드레인 저항(source to drain resistance ; Rdson)과 작은 기생 캐패시턴스(parasitic capacitance)를 갖는 것이 바람직하다. 상기 트랜지스터 구조는 또한 "펀치쓰루(punchthrough)"가 발생하지 않아야 한다. 펀치쓰루는 높은 드레인-소스간 전위가 가해진 경우에 상기 본체의 공핍 영역(depletion)이 상기 소스 영역으로 침투하면서 발생하며, 상기 트랜지스터가 오프 상태로 될 때 상기 본체를 통하여 바람직하지 않은 도전 경로를 형성한다. 마지막으로, 상기 트랜지스터는 양호한 "거칠기(ruggedness)"를 가져야 하는데, 즉 DMOS 트랜지스터에 본래적으로 내재된 기생 트랜지스터를 턴온(turn on)하기 위하여는 커다란 활성 전류가 요구된다.
일반적으로 다수의 MOSFET 셀(cell)들이 하나의 트랜지스터를 형성하면서 병렬로 접속된다. 상기 셀들은 "폐쇄 셀(closed cell)" 구성으로 배열될 수 있는데, 여기에서는 트랜치가 격자 패턴(grid pattern)으로 배치되어 상기 셀들을 트랜치 벽에 의하여 모든 측면이 에워싸고 있게 된다. 또는 상기 셀들은 "개방 셀(open cell)" 구성으로 배열될 수도 있는데, 여기에서는 상기 트랜치들이 "띠(strip) 패턴으로 배열되어 상기 셀들은 단지 두 측면에서만 트랜치 벽에 의하여 에워싸이게 된다. 전계 절단(electric field termination) 기술을 사용하여 트랜지스터가 형성된 실리콘 다이(silicon die)의 주변(periphery)(모퉁이(edge))에서의 접합(불순물 영역)을 절단한다. 이것은 절연 파괴 전압을, 상기 다이의 중앙부에서 활성 트랜지스터 셀의 특성에 의하여만 제어되는 경우 보다 높아지게 하는 경향을 갖는다.
본 발명의 목적은 양호한 균일성과 높은 셀 밀도(cell density)를 구비하며, 용이하게 확대·축소할 수 있는 개방 셀 레이아웃(layout)을 갖는 전계 효과 트랜지스터를 제공하는 것이다. 본 발명의 바람직한 트랜치 DMOS 트랜지스터는 낮은 Rdson, 낮은 기생 캐패시턴스, 높은 신뢰성, 아발란치 절연파괴 퇴화(avalanche breakdown degradation)에 대한 저항성 및 거칠기 등을 보인다. 상기 본 발명의 바람직한 장치는 또한 아발란치 절연파괴에 대한 저항성을 향상시키는 전계 절단부를 포함한다. 본 발명은 또한 트랜치 DMOS 트랜지스터를 제조하는 방법도 개시한다.
본 발명의 한 국면에 의하면, (a) 반도체 기판, (b) 상기 반도체 기판으로 예정된 깊이만큼 확장된 트렌치, (c) 상기 트랜치의 양측에 위치하며, 불순물이 첨가된 한 쌍의 소스 접합, (d) 상기 소스 접합에 인접하여 상기 트랜치로부터 상기 소스 접합의 맞은 편에 위치한 불순물이 첨가된 중본체 - 상기 중본체의 가장 깊은 부분은 상기 트랜치의 예정된 깊이보다 깊지 않도록 상기 반도체 기판으로 확장됨 - , 및 (e) 상기 중본체 하부에서 상기 중본체를 에워싸는 불순물이 첨가된 웰을 포함하는 트랜치 전계 효과 트랜지스터를 제공한다.
본 발명의 바람직한 실시예에 의하면, 본 발명은 다음의 특징을 갖는다. 상기 불순물이 첨가된 웰은 본질적으로 평평한 저면을 갖는다. 상기 웰 및 상기 트랜치에 대한 상기 중본체 영역의 깊이는, 상기 트랜지스터에 전압이 인가되었을 때의 피크 전계가 상기 트랜치로부터 이격되도록 선택된다. 상기 불순물이 첨가된 웰은 상기 트랜치의 예정된 깊이보다 깊지 않다. 상기 트랜치의 상단 및 저면 모서리는 둥글게 형성된다. 상기 중본체 및 상기 웰 사이의 인터페이스에는 급격한 접합이 형성되어, 상기 트랜지스터에 전압이 인가되었을 때 상기 피크 전계가 상기 인터페이스 영역에서 발생하도록 한다.
본 발명의 다른 국면에 의하면 트랜지스터 셀의 어레이를 개시한다. 상기 어레이는, (a) 반도체 기판, (b) 상호간에 본질적으로 평행하게 배열되며 제 1 방향으로 확장된 다수의 게이트 형성 트랜치 - 상기 인접 트랜치들 사이의 간격에 의하여 콘택 영역이 정의되며, 상기 트랜치는 상기 기판으로 예정된 깊이만큼 확장되며, 상기 예정된 깊이는 상기 모든 게이트 형성 트랜치에 대하여 본질적으로 동일함 - , (c) 상기 트랜치의 맞은 편에 위치하며, 상기 트랜치의 길이 방향으로 확장되며, 각 트랜치를 에워싸는 불순물이 첨가된 한 쌍의 소스 접합, (d) 각 쌍의 게이트 형성 트랜치의 사이에 위치하며, 각 소스 접합에 인접하여 위치하는 불순물이 첨가된 중본체 - 상기 각 중본체의 가장 깊은 부분은 상기 트랜치의 예정된 깊이보다 깊지 않게 상기 반도체 기판으로 확장됨 - , (e) 상기 중본체 하부에서 각 중본체를 에워싸는 불순물이 첨가된 웰, 및 (f) 상기 반도체 기판의 표면에 배치되며 상기 콘택 영역의 길이 방향으로 번갈아 배열된 p+ 및 n+ 콘택을 포함한다.
상기 다른 실시예에 의하면 본 발명은 다음과 같은 특성을 갖는다. 상기 불순물이 첨가된 웰은 본질적으로 평평한 저면을 갖는다. 상기 웰 및 상기 게이트 형성 트랜치에 대한 상기 중본체 영역의 깊이는, 상기 트랜지스터에 전압이 인가되었을 때의 피크 전계가 상기 트랜치로부터 이격되도록 선택된다. 상기 불순물이 첨가된 웰은 상기 트랜치의 예정된 깊이보다 깊지 않다. 상기 트랜치의 상단 및 저면 모서리는 둥글게 형성된다. 상기 중본체 및 상기 해당 웰 사이의 인터페이스에는 급격한 접합이 형성되어, 상기 트랜지스터에 전압이 인가되었을 때 상기 피크 전계가 상기 인터페이스 영역에서 발생하도록 한다. 상기 어레이는 또한 상기 어레이의 주변부를 에워싸는 전계 절단 구조를 포함한다. 상기 전계 절단 구조는 상기 게이트 형성 트랜치보다 더 깊은 깊이를 갖는 웰을 포함한다. 상기 전계 절단 구조는 상기 어레이의 주변부 둘레에 연속적으로 확장된 절단 트랜치를 포함하며, 보다 바람직하게는 동심원적으로 배열된 다수의 절단 트랜치를 포함한다.
본 발명의 또 다른 국면에 의하면, (a) 반도체 기판 상에서 어레이로 배열된 다수의 DMOS 트랜지스터 셀 - 상기 각 DMOS 트랜지스터 셀은 게이트 형성 트랜치를 포함하며, 상기 게이트 형성 트랜치의 각각은 예정된 깊이를 가지며, 모든 게이트 형성 트랜치의 깊이는 본질적으로 동일함 - , (b) 상기 어레이의 주변부를 에워싸며, 상기 게이트 형성 트랜치의 예정된 깊이보다 깊은 깊이를 갖도록 반도체 기판으로 확장된 전계 절단 구조를 포함하는 반도체 다이를 개시한다.
상기 다른 실시예에 의하면 본 발명은 다음과 같은 특성을 하나 또는 그 이상 갖는다. 상기 전계 절단 구조는 불순물이 첨가된 웰을 포함한다. 상기 전계 절단 구조는 절단 트랜치를 포함한다. 상기 전계 절단 구조는 동심원적으로 배치된 다수의 절단 트랜치를 포함한다. 상기 DMOS 트랜지스터 셀의 각각은, 불순물이 첨가된 중본체를 더 포함하며, 상기 불순물이 첨가된 중본체는 상기 게이트 형성 트랜치의 예정된 깊이보다 깊지 않은 깊이까지 상기 반도체 기판으로 확장된다.
본 발명은 또한, 트랜치 DMOS 트랜지스터를 위한 중본체 구조를 형성하기 위한 방법에 있어서, (a) 반도체 기판을 제공하는 단계, (b) 상기 반도체 기판의 영역에 제 1 에너지 및 밀도로 제 1 불순물을 주입하는 단계, 및 (c) 상기 영역에 제 2 에너지 및 밀도로 제 2 불순물을 주입하는 단계 - 상기 제 2 에너지 및 밀도는 상기 제 1 에너지 및 밀도보다 상대적으로 작음 - 를 포함하는 중본체 구조 형성 방법을 제공한다.
본 발명의 상기 실시예에 의하면 본 발명은 다음과 같은 특성을 하나 또는 그 이상 갖는다. 상기 제 1 및 제 2 불순물은 모두 보론을 포함한다. 상기 제 1 에너지는 약 150 내지 200 keV이다. 상기 제 1 밀도는 약 1×1015내지 5×1015이다. 상기 제 2 에너지는 약 20 내지 40 keV이다. 상기 제 2 밀도는 약 1×1014내지 1×1015이다.
추가적으로, 본 발명의 또 다른 실시예에 의하면, 트랜치 DMOS 트랜지스터를 위한 소스를 형성하기 위한 방법에 있어서, (a) 반도체 기판을 제공하는 단계, (b) 상기 반도체 기판의 영역에 제 1 에너지 및 밀도로 제 1 불순물을 주입하는 단계, 및 (c) 상기 영역에 제 2 에너지 및 밀도로 제 2 불순물을 주입하는 단계 - 상기 제 2 에너지 및 밀도는 상기 제 1 에너지 및 밀도보다 상대적으로 작음 - 를 포함하는 소스 형성 방법을 제공한다.
본 발명의 상기 실시예에 의하면 본 발명은 다음과 같은 특성을 하나 또는 그 이상 갖는다. 상기 제 1 불순물은 비소를 포함하며, 상기 제 2 불순물은 인을 포함한다. 상기 제 1 에너지는 약 80 내지 120 keV이다. 상기 제 1 밀도는 약 5×1015내지 1×1016이다. 상기 제 2 에너지는 약 40 내지 70 keV이다. 상기 제 2 밀도는 약 1×1015내지 5×1015이다. 상기 소스의 최종 깊이는 상기 완성된 DMOS 트랜지스터에서 약 0.4 내지 0.8 ㎛이다.
본 발명의 또 다른 국면에 의하면, 트랜치 전계 효과 트랜지스터를 제조하기 위한 방법을 제공한다. 상기 방법은, (a) 반도체 기판의 주변부에 전계 절단 접합을 형성하는 단계, (b) 상기 반도체 기판에 에피텍시층을 형성하는 단계, (c) 상기 에피텍시층에 다수의 트랜치를 패터닝하고 식각하는 단계, (d) 상기 트랜치를 충만시키는 폴리실리콘을 성장시키는 단계, (e) 상기 폴리실리콘에 제 1 타입의 불순물을 첨가하는 단계, (f) 인접하는 트랜치들 사이에 개재된 다수의 웰을 형성하기 위하여, 상기 기판을 패터닝하고, 반대인 제 2 타입의 불순물을 주입하는 단계, (g) 상기 웰 상부에 위치한 다수의 제 2 불순물 타입의 콘택 영역 및 다수의 중본체를 형성하기 위하여 상기 기판을 패터닝하고 상기 제 2 타입의 불순물을 주입하는 단계 - 상기 각 중본체는 해당 웰과 급격한 접합을 형성함 - , (h) 소스 영역 및 제 1 불순물 타입의 콘택 영역을 제공하기 위하여, 상기 기판을 패터닝하고, 제 1 타입의 불순물을 주입하는 단계, (i) 상기 반도체 기판의 표면에 유전체를 성장시키고, 전기적 콘택 영역을 노출시키기 위하여 상기 유전체를 패터닝하는 단계를 포함한다.
본 발명의 다른 특성과 이점은 이하의 상세한 설명 및 특허청구범위로부터 명확할 것이다.
도 1a는 본 발명의 한 실시예에 의한 다수의 DMOS 트랜지스터를 포함하는 셀 어레이의 일부분을 확대한 개념적 사시단면도.
도 1b는 도 1a의 A-A 부분의 단면도.
도 1c는 도 1a의 B-B 부분의 단면도.
도 2는 셀 어레이 및 전계 절단의 일부를 도시한 반도체 다이의 단면도.
도 3은 도 1의 DMOS 트랜지스터를 형성하기 위한 포토마스크 프로세스의 바람직한 한 실시예를 도시한 흐름도.
도 4a 내지 도 4l은 도 3의 프로세스 흐름도의 각 단계를 도시한 단면도.
도 5a 내지 도 5c는 트랜지스터의 서로 다른 영역에서의 불순물의 농도 분포를 반영한 확산된 저항 프로파일 그래프.
* 도면의 주요 부분의 부호의 설명
10 : 셀 어레이 14 : 트랜치
16 : n+ 콘택 18 : p+ 콘택
22 : n+ 드레인 24 : n- 에피택시층
26 : 게이트 옥사이드 28 : 게이트 전극
35 : 유전체층 38 : 금속층
도 1a에 트랜치 DMOS 트랜지스터들의 열(12)을 다수 포함하는 셀 어레이(10)이 도시되었다. 셀 어레이(10)는 개방 셀 구조를 취하는 바, 트랜치(14)가 격자를 형성하지 않고 한 방향으로 형성된다. 트랜치(14)들 사이에 그에 평행하게 형성된 열(20)에서 n+ 소스 콘택(source contact)(16)과 p+ 콘택(18)이 교대로 형성됨으로써 개별 셀들이 형성된다. n+ 소스 콘택을 구비한 각 열의 영역의 구성은 도 1b의 단면도에 도시하였으며, p+ 콘택을 구비한 영역은 도 1c에 도시되었다.
도 1b 및 도 1c에 도시된 바와 같이, 각 트랜치 DMOS 트랜지스터는 불순물이 첨가된 n+ 기판(드레인) 층(22)과, 불순물의 농도가 보다 낮게 첨가된 n- 에피택시층(24) 및 게이트 전극(28)을 포함한다. 게이트 전극(28)은 트랜치(14)를 채우는 전도성 폴리실리콘을 포함한다. 게이트 옥사이드(gate oxide)(26)는 상기 트랜치의 벽에 코팅(coating)되며, 상기 폴리실리콘 아래에 형성된다. 상기 폴리실리콘의 상단 표면은 상기 반도체 기판의 표면(30)보다 거리 R(전형적으로 0 내지 0.4 ㎛)만큼 오목하게 들어가 있다. N+ 불순물이 첨가된 소스 영역(32a 및 32b)는 상기 트랜치(14)의 각 측면에 하나씩 위치한다. 유전체층(35)이 상기 트랜치의 개구부(opening)와 두 개의 소스 영역(32a 및 32b)을 덮는다. 인접 셀의 소스 영역들 사이에 확장되어, p+ 중본체 영역(34) 및 그 아래에 저면이 평평한 p- 웰(36)이 형성된다. n+ 콘택(16)을 구비한 셀 어레이 영역에서는, 얕은 n+ 불순물이 첨가된 콘택 영역이 상기 n+ 소스 영역들 사이에 확장되어 형성된다. 소스 금속층(source metal layer)(38)이 상기 셀 어레이의 표면을 덮는다.
도 1b 및 도 1c에 도시된 트랜지스터는 그 트랜지스터의 거칠기와 아발란치 절연파괴 퇴화에 대한 저항력을 향상시키는 몇 가지 특성을 포함한다.
첫째로, 상기 트랜치(14)의 깊이에 대한 상기 p+ 중본체 영역(34)의 깊이와, 상기 p- 웰의 평평한 저면은 상기 트랜지스터에 전압이 인가되었을 때의 피크 전계(peak electric field)가 인접 트랜치 사이의 거의 중간에 존재하도록 선택된다. 상기 p+ 중본체, 상기 p- 웰 및 트랜치의 바람직한 상대적 깊이는, 서로 다른 장치 레이아웃에 대하여 서로 다르다. 그러나, 바람직한 상대적 깊이는 (피크 전계의 위치를 관찰함으로써) 실험적으로 또는 유한 요소 분석법(finite element analysis)에 의하여 용이하게 결정될 수 있다.
두번째로, 상기 트랜치(14)의 저면 모서리는 둥글게 형성된다(상단 모서리도 둥글게 형성되는 것이 바람직하며, 이것은 도시되지 않았다.). 모서리를 둥글게 형성하는 것은 1997년 10월 28일에 출원된 미국 특허 출원 제 08/959,197 호에 기술된 프로세스를 사용하여 달성될 수 있다. 상기 미국 특허 출원 제 08/959,197 호는 "트랜치 형성 프로세스 및 트랜치를 포함한 집적 회로 장치(Trench forming process and integrated circuit device including a trench)"로서, 상기 미국 특허 출원에 의하면, 반도체 물질에 트랜치를 형성하기 위한 프로세스가 제공된다. 즉, 상기 프로세스는, (a) 반도체 기판, 상기 반도체 기판의 표면에 인접한 제 1 마스크 층 및 상기 제 1 마스크 층의 표면에 인접한 제 2 마스크 층을 제공하는 단계 - 상기 제 2 마스크 층은 제 1 개구 영역을 정의하고 상기 제 1 마스크 층은 상기 제 1 개구 영역보다 큰 제 2 개구 영역을 정의하며, 상기 개구 영역에서 상기 제 1 마스크 층이 상기 제 2 마스크 층에 관하여 언더컷(undercut)이 되는 방식으로 정렬됨 - , (b) 상기 반도체 기판에 트랜치를 형성하기 위하여 상기 제 2 마스크 층에 의하여 정의된 개구 영역을 통하여 상기 반도체 기판의 일부를 제거하는 단계를 포함한다. 상기 모서리가 둥글게 처리된 트랜치는 또한 상기 피크 전계를 상기 트랜치의 모서리로부터 인접하는 트랜치들 사이의 중앙부로 이동시키는 경향을 갖는다.
세번째로, 상기 p+ 중본체와 상기 p- 웰 사이의 인터페이스(interface)에서의 급격한 접합은 상기 인터페이스 영역에서 피크 전계가 나타나도록 한다. 아발란치 증식(multiplication)은 상기 피크 전계의 위치에서 개시되어, 열 캐리어(hot carrier)들을 민감한 게이트 옥사이드와 채널 영역으로부터 멀어지게 한다. 결과적으로, 이러한 구조는 보다 깊은 중본체 접합만큼이나 셀 밀도를 희생시키지 않으면서도 신뢰성과 아발란치 거칠기를 향상시킨다. 이러한 급격한 접합은 이하에서 설명될 이중 불순물 첨가 프로세스(double doping process) 또는 반도체 산업 분야에서 이미 알려진 다양한 급격한 접합 형성 프로세스에 의하여 달성될 수 있다.
마지막으로, 도 2a를 참조하면, 상기 셀 어레이는 상기 장치의 절연파괴 전압을 증가시키고 아발란치 전류를 상기 셀 어레이로부터 상기 다이의 주변부로 끌어내는 전계 절단 접합(field termination junction)(40)에 의하여 에워싸이게 된다. 전계 절단 접합(40)은 깊은 p+ 웰인데, 가장 깊은 위치가 약 1 내지 3 ㎛인 것이 바람직하며, 접합 만곡(junction curvature)에 의하여 야기되는 전계를 감소시키기 위하여 p+ 중본체 영역(34)보다 더 깊게 형성된다. 상기한 트랜지스터를 제조하기 위한 바람직한 프로세스를 도 3의 흐름도에 도시하였으며, 각 개별 단계들은 도 4a 내지 도 4l에 개념적으로 도시하였다. 통상적이거나 도시할 필요가 없는 일부 단계들은 이를 이하에 기술하였으나 도 4a 내지 도 4l에 도시하지 않았다. 도 3의 화살표에 의하여 표시된 바와 같이, 또한 후술하는 바와 같이, 도 4a 내지 도 4l에 도시된 단계들의 순서는 변화할 수 있다. 또한, 도 4a 내지 도 4l에 도시된 단계들 중의 일부는 후술하는 바와 같이 선택적으로 수행될 수도 있다.
최초에 반도체 기판을 제공한다. 상기 기판은 표준 두께인 예컨대 500㎛이고, 낮은 저항값 예컨대 0.001 내지 0.005 Ohm-cm를 가진 N++ 실리콘 기판인 것이 바람직하다. 에피텍시층은 이미 잘 알려진 바와 같이 이 기판상에 증착되며, 약 4 내지 10 ㎛의 두께인 것이 바람직하다. 상기 에피텍시층의 저항은 약 0.1 내지 3.0 Ohm-cm인 것이 바람직하다.
다음으로, 도 4a 내지 도 4d에 도시된 단계에 의하여, 상기 전계 절단 접합(40)을 형성한다. 도 4a를 참조하면, 상기 에피텍시층의 표면 상에 옥사이드층(oxide layer)을 형성한다. 상기 옥사이드의 두께는 약 5 내지 10 kÅ인 것이 바람직하다. 다음으로, 도 4b에 도시된 바와 같이, 상기 옥사이드층을 패터닝(patterning)하고 식각(etch)하여 마스크(mask)를 정의하고, 깊은 p+ 웰 전계 절단부를 형성하기 위하여 p+ 불순물을 첨가한다. 적절한 불순물은 보론(Boron)이며, 약 40 내지 100 keV의 에너지로 주입(implantation)하여, 불순물 밀도(dose)는 1×1014내지 1×1016cm-2인 것이 바람직하다. 도 4c에 도시된 바와 같이, 상기 p+ 불순물은 예를 들어 확산(diffusion) 등의 방법에 의하여 기판으로 더 깊이 유도되며, p+ 접합 위에 필드 옥사이드층(field oxide layer)을 형성한다. 상기 옥사이드의 두께는 약 4 내지 10 kÅ인 것이 바람직하다. 마지막으로, 상기 기판의 활성 영역(셀 어레이가 형성되는 영역) 상의 옥사이드(도 4a 참조)는 적절한 영역의 필드 옥사이드만을 남기고 임의의 적당한 방법을 사용하여 패터닝하여 제거한다. 이렇게 하여, 상기 기판은 셀 어레이를 형성하기 위한 이후의 단계를 수행할 수 있게 된다.
상기 단계(도 4a 내지 도 4d)의 다른 실시예로서, 상기 셀 어레이의 주변부를 둘러싸고 전계를 감소시키도록 기능하며 아발란치 절연파괴 퇴행에 대한 저항성을 증가시키는 링형 트랜치(ring-shaped trench)를 사용하여 적절한 전계 절단 구조를 형성할 수 있다. 이러한 트랜치 전계 절단부는 필드 옥사이드 또는 깊은 p+ 본체 접합이 유효할 것을 요하지 않는다. 결론적으로, 이것은 프로세스 단계의 수를 감소시키는 데에 사용할 수 있다. 전계 절단부를 형성하기 위하여 트랜치 링(trench ring) (또는 다수의 동심 트랜치 링)을 사용하는 것에 관하여는 미국 특허 제 5,430,324 호에 기술되어 있으며, 그 전체 내용을 여기에서 참고자료로서 인용한다. 상기 트랜치는 상기 셀 어레이의 트랜치와 본질적으로 동일한 깊이를 갖는 것이 바람직하다.
셀 어레이는 도 4e 내지 도 4l에 도시된 단계에 의하여 형성된다. 우선, 상기 기판의 애피텍시층에 다수의 트랜치를 패터닝하고 식각한다(도 4c). 상기한 바와 같이, 미국 특허 출원 제 08/959,197 호에 기술된 프로세스를 사용하여 상기 각 트랜치의 상단 및 하단 모서리가 부드럽게 둥글게 되도록 트랜치를 형성한다. 도 1a에 도시된 바와 같이, 상기 트랜치는 개방 셀 구조로서 정의된 단 하나의 방향으로 형성되도록 패터닝된다. 트랜치를 형성한 후에, 반도체 산업 분야에 널리 알려진 바대로 상기 트랜치 벽에 게이트 옥사이드층을 형성한다. 상기 게이트 옥사이드의 두께는 약 100 내지 800 Å인 것이 바람직하다.
다음으로, 도 4f에 도시된 바와 같이,상기 트랜치를 채우고 상기 기판 표면을 덮을 수 있도록 폴리실리콘이 증착되며, 그 두께는 일반적으로 상기 트랜치의 폭에 따라 약 1 내지 2 ㎛이다(도 4f에 점선으로 표시함). 그 다음에, 이 층은 상기 트랜치의 폭에 대한 그 두께의 특성에 의하여 평탄화되어 전형적으로 그 두께가 약 2 내지 5 kÅ이 된다(도 4f에 실선으로 표시함). 그 다음에, 상기 폴리실리콘은 통상적인 POCl3불순물 첨가 방식 또는 인 주입(phosphorus implant) 방식에 의하여 n 타입 불순물이 첨가된다. 상기 고농도로 불순물이 첨가된 기판에 추가적으로 불순물을 첨가함으로써 결함 제거를 향상시키는 결과를 가져올 것으로 기대되지 않기 때문에, 웨이퍼(wafer)의 뒷면(backside)에는 (통상적으로 결함 제거(defect gettering)를 위하여 폴리실리콘에 불순물을 첨가하기 전에 수행되는) 스트립(strip)을 실시하지 않는다.
그 다음에, 도 4g에 도시된 바와 같이, 상기 폴리실리콘을 포토레지스트(photoresist) 마스크로 패터닝하고 식각하여 상기 트랜치 영역으로부터 제거한다. 상기 기판 표면에서 상기 폴리실리콘을 완전히 제거하기 위하여 상기 폴리실리콘을 식각하게 되면, 상기 트랜치의 폴리실리콘의 상단과 상기 기판 표면 사이에 본래적으로 작은 리세스가 형성된다. 이 리세스의 깊이는 이후의 단계에서 형성될 n+ 소스 접합의 깊이를 초과하지 않도록 제어되어야 한다. 본 프로세스의 이 국면을 주의 깊게 제어할 필요성을 감소시키기 위하여, 이하에 기술되는 바와 같이, 상대적으로 깊은 n+ 소스 접합을 형성한다.
그 다음에, 도 4h에 도시된 바와 같이, 예컨대 30 내지 100 keV의 에너지와 1×1013내지 1×1015의 밀도로 보론을 주입하는 것과 같은 불순물 주입 방법 및 통상적인 유입 기술(drive in technique)을 사용하여 약 1 내지 3 ㎛의 깊이로 유입시키는 방법으로 p- 웰을 형성한다.
그 다음의 두 단계(p+ 중본체 형성)는, 도 3에 화살표로 도시한 것과 같이, n+ 소스 접합을 형성하기 전이나 또는 그 후에 수행될 수 있다. p+ 중본체 형성 및 n+ 소스 접합 형성은 모두 레지스트 마스크 단계(resist-mask step)이며, 그 둘 사이에 확산 단계가 수행되지 않기 때문에, 어느 것을 먼저 수행하여도 좋다. 이것은 상당한 프로세스의 유연성을 기할 수 있는 이점을 준다. 상기 p+ 중본체 형성 단계는 이하에서 소스 형성 이전에 수행되는 것으로 기술되지만, 이하에 기술된 단계의 순서를 단순히 변경함으로써 n+ 소스 형성이 먼저 수행될 수 있음을 이해하여야 한다.
먼저, 도 4i에 도시된 바와 같이, p+ 불순물이 첨가되지 않는 영역 상에 마스크를 형성한다. (상기 p+ 중본체가 나중에 형성되는 경우에는, 유전체층이 적용되어 콘택 홀(contact hole)을 형성하기 위하여 패터닝된 후에 상기 유전체 자체가 마스크로서 제공되므로(도 4l을 참조), 이 마스크 단계는 필요하지 않음을 주의하여야 한다.) 상기한 바와 같이, 상기 p- 웰과 상기 p+ 중본체 사이의 인터페이스에서의 접합은 급격한 것이 바람직하다. 이것을 달성하기 위하여, 불순물(예컨대, 보론)의 이중 주입을 수행한다. 예를 들어, 바람직한 이중 주입은 150 내지 200 keV의 에너지와 1×1015내지 5×1015의 밀도에서의 제 1 보론 주입 및 20 내지 40 keV의 에너지와 1×1014내지 1×1015의 밀도에서의 제 2 보론 주입을 포함한다. 고에너지의 제 1 주입에 의하여 p+ 중본체는 기판 내로 가능한 한 깊이 형성되며, 그리하여 이후에 도입되는 n+ 소스 접합에 의하여 상쇄되지 않는다. 보다 낮은 에너지와 보다 낮은 밀도의 제 2 주입에 의하여, 상기 p+ 중본체는 p+ 콘택(18)을 형성하기 위하여 상기 제 1 주입 중에 형성된 깊은 영역으로부터 상기 기판 표면까지 확장된다. 최종의 p+ 중본체 접합은 이 프로세스 단계에서 약 0.4 내지 1 ㎛의 깊이인 것이 바람직하며(유입 이후의 접합의 최종 깊이는 약 0.5 내지 1.5 ㎛인 것이 바람직하다), 상기 p- 웰과의 인터페이스 근처의 높은 불순물 농도(concentration)를 갖는 영역과 상기 p+ 중본체의 콘택 표면에서의 상대적으로 낮은 불순물 농도를 갖는 영역을 포함한다. 도 5a에 바람직한 농도 분포를 도시하였다.
본 발명의 기술 분야에서 통상의 지식을 가진 자라면 상기 급격한 접합은, 불순물의 확산, 표면에서의 지속적인 불순물 공급원의 사용 또는 느리게 확산되는 원자의 사용 등 다른 많은 방법에 의하여 형성될 수 있다는 것을 이해할 수 있을 것이다.
상기 P+ 중본체를 형성한 후에, 상기 마스크를 제거하기 위하여 통상적인 레지스트 스트립(resist strip) 프로세스를 수행하고, 상기 기판에 n+ 소스 접합을 형성하기 위한 준비를 위하여 새로운 마스크를 패터닝한다. 이 마스크는 n+ 차단 마스크(blocking mask)이며, 도 4j에 도시된 바와 같이, p+ 콘택(18)(도 1a 및 도 1b 참조)을 제공하기 위한 기판 표면의 영역이 덮이도록 패터닝된다. 이렇게 함으로써, n 타입 불순물이 첨가된 후에 상기한 바와 같은 p+ 및 n+ 콘택이 교대로 형성된다(도 1a 및 도 1b에 해당하는 도 4j의 A-A 방향 및 B-B 방향 단면도를 참조).
그 다음에, 이중 주입 방법을 사용하여 상기 n+ 소스 영역 및 n+ 콘택을 형성한다. 예를 들어, 바람직한 이중 주입 프로세스는, 80 내지 120 keV의 에너지와 5×1015내지 1×1016의 밀도에서 비소(arsenic)를 주입하는 제 1 주입 및 40 내지 70 keV의 에너지와 1×1015내지 5×1015의 밀도에서 인(phosphorus)을 주입하는 제 2 주입을 포함한다. 상기 인 주입은 상대적으로 깊은 n+ 소스 접합을 형성하며, 그것에 의하여 상기한 바와 같이 상기 폴리실리콘 리세스의 깊이에 보다 많은 프로세스의 유연성을 확보할 수 있다. 인 이온(ion)들은 주입하는 동안과 이후의 확산 단계 중에 상기 기판에 보다 깊이 침투한다. 상기 n+ 소스 영역은 확산 이후에 약 0.4 내지 0.8 ㎛의 깊이를 갖는 것이 바람직하다. 상기 비소 주입에 의하여 상기 n+ 소스는 기판의 표면까지 확장되고, 원하는 콘택 영역에서 p+ 중본체의 p 타입 표면을 n 타입으로 보상(변환)함으로써 상기 n+ 콘택(16)(도 1a 및 도 1b 참조)을 형성한다. 상기 트랜치의 가장자리를 따라서 본 상기 n+ 소스의 바람직한 시트 저항 프로파일(sheet resistance profile)과 n+ 콘택에 대한 그것이 도 5b 및 도 5c에 각각 도시되었다.
그리하여, 상기한 바와 같이, 적절한 마스크로 상기 기판을 패터닝하고, 제 1 p+ 주입 및 제 2 n+ 주입으로 불순물을 첨가시킴으로써, 도 1a에 도시된 p+ 및 n+ 콘택을 번갈아 각각 형성한다. 이렇게 콘택을 번갈아 형성하는 방식에 의하여, 개방 셀 어레이가 전형적으로 가질 수 있는 것보다 더 작은 셀 피치(cell pitch)를 확보할 수 있으며, 따라서 보다 높은 셀 밀도와 보다 낮은 Rdson을 달성할 수 있다.
다음으로, 불순물을 활성화하기 위하여 통상적인 n+ 유입을 수행한다. 바람직하게는 약 900 ℃에서 약 10 분 동안의 짧은 사이클(cycle)을 사용하여 과도한 확산없이 활성화할 수 있도록 한다.
그 다음에, 상기 전체 기판 표면에, 예컨대 BPSG(borophosphate silicate glass)와 같은 유전체 물질을 성장시키고 통상적인 방법으로 유동(도 4k)시킨 다음, 상기 n+ 및 p+ 콘택(16 및 18)으로의 전기적 콘택을 형성하기 위하여 상기 유전체를 패터닝하고 식각한다(도 4l).
상기한 바와 같이, 원한다면 (n+ 소스를 형성하기 전에) 상기 p+ 중본체 주입 단계는 이 시점에서 수행될 수 있는데, 이렇게 되면 마스크를 사용할 필요가 없어지고 따라서 비용과 프로세스 시간이 감소된다.
다음으로, 예컨대 순수 질소(nitrogen purge)와 같은 불활성 기체(inert gas) 분위기에서 상기 유전체를 재유동시킨다. 만약 상기 p+ 본체로의 불순물 주입이 바로 직전에 수행되었다면, 이 단계는 상기 p+ 불순물을 활성화하기 위하여 필요하다. 만약 n+ 유입 이전에 먼저 상기 p+ 본체에 불순물 주입이 수행되었다면, 상기 유전체의 표면이 상기 콘택 개구 둘레에 충분히 평탄한 가장자리를 갖고 있는 경우에는 이 단계를 생략할 수 있다.
그 다음에, 반도체 산업 분야에서 이미 잘 알려진 바와 같은 통상적인 금속 배선, 패시베이션(passivation) 증착 및 합금 배선 단계 등에 의하여 상기 셀 어레이를 완료한다.
다른 실시예는 특허청구범위에 의하여 포괄된다. 예를 들어, 상기한 실시예는 n 채널 트랜지스터에 관하여 기술되었지만, 본 발명에 의한 프로세스는 p 채널 트랜지스터를 형성하는 데에도 사용될 수 있다. 상기의 상세한 설명에서 단지 "p"와 "n"을 서로 변경함으로써 이를 달성할 수 있는데, 즉 "p" 불순물 첨가로 지정된 영역은 "n" 불순물이 첨가된 영역이 될 것이며, 그 역도 또한 같다.
본 발명에 의하면, 양호한 균일성과 높은 셀 밀도(cell density)를 구비하며, 용이하게 확대·축소할 수 있는 개방 셀 레이아웃(layout)을 갖는 전계 효과 트랜지스터를 제공할 수 있다. 본 발명에 의한 트랜치 DMOS 트랜지스터는, 낮은 Rdson, 낮은 기생 캐패시턴스, 높은 신뢰성, 아발란치 절연파괴 퇴화(avalanche breakdown degradation)에 대한 저항성 및 거칠기 등을 보인다. 상기 본 발명의 트랜치 DMOS 트랜지스터는 전계 절단부를 포함함으로써, 아발란치 절연파괴에 대한 저항성을 향상시킨다.
특허 청구의 범위에 의하여 정의되는 발명의 사상과 범위로부터 벗어나지 않은 다양한 변경, 대체 및 수정을 가할 수 있음을 이해하여야 한다.

Claims (25)

  1. 반도체 기판(semiconductor substrate);
    상호간에 본질적으로 평행하게 배열되며 제 1 방향으로 확장된 다수의 게이트 형성 트랜치(gate forming trench) - 상기 인접 트랜치들 사이의 간격에 의하여 콘택 영역(contact area)이 정의되며, 상기 트랜치는 상기 기판으로 예정된 깊이만큼 확장되며, 상기 예정된 깊이는 상기 모든 게이트 형성 트랜치에 대하여 본질적으로 동일함 - ;
    상기 트랜치의 맞은 편에 위치하며, 상기 트랜치의 길이 방향으로 확장되며, 각 트랜치를 에워싸는 불순물이 첨가된 한 쌍의 소스 접합(source junction);
    각 쌍의 게이트 형성 트랜치의 사이에 위치하며, 각 소스 접합에 인접하여 위치하는 불순물이 첨가된 중본체(heavy body) - 상기 각 중본체의 가장 깊은 부분은 상기 트랜치의 예정된 깊이보다 깊지 않게 상기 반도체 기판으로 확장됨 - ;
    상기 중본체 하부에서 각 중본체를 에워싸는 불순물이 첨가된 웰(well); 및
    상기 반도체 기판의 표면에 배치되며 상기 콘택 영역의 길이 방향으로 번갈아 배열된 p+ 콘택 및 n+ 콘택
    을 포함하는 트렌지스터 셀 어레이(transistor cell array).
  2. 제 1 항에 있어서,
    상기 불순물이 첨가된 각 웰은 본질적으로 평평한 저면을 갖는 트랜지스터 셀 어레이.
  3. 제 1 항에 있어서,
    상기 웰 및 상기 게이트 형성 트랜치에 대한 상기 각 중본체 영역의 깊이는, 상기 트랜지스터에 전압이 인가되었을 때의 피크 전계가 상기 인접한 게이트 형성 트랜치들의 대략 중간 부분에서 발생하도록 선택되는 트랜지스터 셀 어레이.
  4. 제 1 항에 있어서,
    상기 불순물이 첨가된 각 웰은 상기 게이트 형성 트랜치의 예정된 깊이보다 깊지 않은 트랜지스터 셀 어레이.
  5. 제 1 항에 있어서,
    상기 게이트 형성 트랜치의 상단 및 저면 모서리는 둥글게 형성된 트랜지스터 셀 어레이.
  6. 제 1 항에 있어서,
    상기 중본체 및 상기 해당 웰 사이의 각 인터페이스에는 급격한 접합(abrupt junction)이 형성되어, 상기 트랜지스터에 전압이 인가되었을 때 상기 피크 전계가 상기 인터페이스 영역에서 발생하도록 된 트랜지스터 셀 어레이.
  7. 제 1 항에 있어서,
    상기 어레이의 주변부를 에워싸는 전계 절단 구조(field termination structure)를 더 포함하는 트랜지스터 셀 어레이.
  8. 제 7 항에 있어서,
    상기 전계 절단 구조는 상기 게이트 형성 트랜치보다 더 깊은 깊이를 갖는 웰을 포함하는 트랜지스터 셀 어레이.
  9. 제 7 항에 있어서,
    상기 전계 절단 구조는 상기 어레이의 주변부 둘레에 연속적으로 확장된 절단 트랜치(termination trench)를 포함하는 트랜지스터 셀 어레이.
  10. 제 9 항에 있어서,
    상기 전계 절단 구조는 동심원적으로 배열된 다수의 절단 트랜치를 포함하는 트랜지스터 셀 어레이.
  11. 반도체 기판 상에서 어레이(array)로 배열된 다수의 DMOS 트랜지스터 셀 - 상기 각 DMOS 트랜지스터 셀은 게이트 형성 트랜치(gate forming trench)를 포함하며, 상기 게이트 형성 트랜치의 각각은 예정된 깊이를 가지며, 모든 게이트 형성 트랜치의 깊이는 본질적으로 동일함 - ; 및
    상기 어레이의 주변부를 에워싸며, 상기 게이트 형성 트랜치의 예정된 깊이보다 깊은 깊이를 갖도록 반도체 기판으로 확장된 전계 절단 구조(field termination structure)
    를 포함하는 반도체 다이(semiconductor die).
  12. 제 11 항에 있어서,
    상기 전계 절단 구조는 불순물이 첨가된 웰(well)을 포함하는 반도체 다이.
  13. 제 11 항에 있어서,
    상기 전계 절단 구조는 절단 트랜치(termination trench)를 포함하는 반도체 다이.
  14. 제 13 항에 있어서,
    상기 전계 절단 구조는 동심원적으로 배치된 다수의 절단 트랜치를 포함하는 반도체 다이.
  15. 제 11 항에 있어서,
    상기 DMOS 트랜지스터 셀의 각각은 불순물이 첨가된 중본체를 더 포함하며,
    상기 불순물이 첨가된 중본체는 상기 게이트 형성 트랜치의 예정된 깊이보다 깊지 않은 깊이까지 상기 반도체 기판으로 확장된
    반도체 다이.
  16. 트랜치 전계 효과 트랜지스터를 제조하기 위한 방법에 있어서,
    반도체 기판의 주변부에 전계 절단 접합을 형성하는 단계;
    상기 반도체 기판에 에피텍시층을 형성하는 단계;
    상기 에피텍시층에 다수의 트랜치를 패터닝하고 식각하는 단계;
    상기 트랜치를 충만시키는 폴리실리콘을 성장시키는 단계;
    상기 폴리실리콘에 제 1 타입의 불순물을 첨가하는 단계;
    인접하는 트랜치들 사이에 개재된 다수의 웰을 형성하기 위하여, 상기 기판을 패터닝하고, 반대인 제 2 타입의 불순물을 주입하는 단계;
    상기 웰 상부에 위치한 다수의 제 2 불순물 타입의 콘택 영역 및 다수의 중본체를 형성하기 위하여 상기 기판을 패터닝하고 상기 제 2 타입의 불순물을 주입하는 단계 - 상기 각 중본체는 해당 웰과 급격한 접합을 형성함 - , ;
    소스 영역 및 제 1 불순물 타입의 콘택 영역을 제공하기 위하여, 상기 기판을 패터닝하고, 제 1 타입의 불순물을 주입하는 단계; 및
    상기 반도체 기판의 표면에 유전체를 성장시키고, 전기적 콘택 영역을 노출시키기 위하여 상기 유전체를 패터닝하는 단계
    를 포함하는 트랜치 전계 효과 트랜지스터 제조 방법.
  17. 제 16 항에 있어서,
    상기 트랜치는 제 1 방향으로 확장되며 상호간에 본질적으로 평행하게 배열되도록 패터닝되는
    트랜치 전계 효과 트랜지스터 제조 방법.
  18. 제 16 항에 있어서,
    상기 패터닝하고 주입하는 단계는,
    인접하는 트랜치들 사이에 선형으로 확장된 제 1 불순물 타입의 콘택 영역과 제 2 불순물 타입의 콘택 영역을 번갈아 배열하는 단계를 더 포함하는
    트랜치 전계 효과 트랜지스터 제조 방법.
  19. 제 16 항에 있어서,
    상기 중본체를 형성하기 위하여 주입하는 단계는,
    제 1 에너지 및 밀도로 제 1 불순물을, 제 2 에너지 및 밀도로 제 2 불순물을 주입하는 단계 - 상기 제 2 에너지 및 밀도는 상기 제 1 에너지 및 밀도보다 상대적으로 작음 - 를 포함하는
    트랜치 전계 효과 트랜지스터 제조 방법.
  20. 제 16 항에 있어서,
    상기 소스 영역을 형성하기 위하여 주입하는 단계는,
    제 1 에너지 및 밀도로 제 1 불순물을, 제 2 에너지 및 밀도로 제 2 불순물을 주입하는 단계 - 상기 제 2 에너지 및 밀도는 상기 제 1 에너지 및 밀도보다 상대적으로 작음 - 를 포함하는
    트랜치 전계 효과 트랜지스터 제조 방법.
  21. 제 16 항에 있어서,
    상기 중본체는 상기 소스 영역을 형성하기 전에 형성되는
    트랜치 전계 효과 트랜지스터 제조 방법.
  22. 제 16 항에 있어서,
    상기 소스 영역은 상기 중본체를 형성하기 전에 형성되는
    트랜치 전계 효과 트랜지스터 제조 방법.
  23. 제 16 항에 있어서,
    상기 전계 절단은 트랜치 링(trench ring)을 형성함으로써 형성되는
    트랜치 전계 효과 트랜지스터 제조 방법.
  24. 제 16 항에 있어서,
    상기 전계 절단은 상기 제 2 타입의 불순물이 첨가된 깊은 웰을 형성함으로써 형성되는
    트랜치 전계 효과 트랜지스터 제조 방법.
  25. 제 16 항에 있어서,
    상기 유전체는 상기 중본체 및 제 2 불순물 타입의 콘택을 형성하는 단계 전에 성장되며,
    상기 유전체는 상기 중본체 및 제 2 불순물 타입의 콘택을 패터닝하기 위한 마스크를 제공하는
    트랜치 전계 효과 트랜지스터 제조 방법.
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Families Citing this family (346)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204533B1 (en) * 1995-06-02 2001-03-20 Siliconix Incorporated Vertical trench-gated power MOSFET having stripe geometry and high cell density
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US20030060013A1 (en) * 1999-09-24 2003-03-27 Bruce D. Marchant Method of manufacturing trench field effect transistors with trenched heavy body
US6348712B1 (en) * 1999-10-27 2002-02-19 Siliconix Incorporated High density trench-gated power MOSFET
US6842459B1 (en) * 2000-04-19 2005-01-11 Serconet Ltd. Network combining wired and non-wired segments
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
US6921939B2 (en) * 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6593620B1 (en) * 2000-10-06 2003-07-15 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6958264B1 (en) * 2001-04-03 2005-10-25 Advanced Micro Devices, Inc. Scribe lane for gettering of contaminants on SOI wafers and gettering method
DE10127885B4 (de) * 2001-06-08 2009-09-24 Infineon Technologies Ag Trench-Leistungshalbleiterbauelement
US6645815B2 (en) * 2001-11-20 2003-11-11 General Semiconductor, Inc. Method for forming trench MOSFET device with low parasitic resistance
TW511297B (en) * 2001-11-21 2002-11-21 Mosel Vitelic Inc Manufacture method of DMOS transistor
DE10296970B4 (de) * 2001-11-30 2008-04-24 Shindengen Electric Mfg. Co. Ltd. Halbleitervorrichtung und Verfahren zur Herstellung derselben
US6781196B2 (en) * 2002-03-11 2004-08-24 General Semiconductor, Inc. Trench DMOS transistor having improved trench structure
JP4123961B2 (ja) * 2002-03-26 2008-07-23 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
US20050106794A1 (en) * 2002-03-26 2005-05-19 Fuji Electric Holdings Co., Ltd. Method of manufacturing a semiconductor device
US7701001B2 (en) 2002-05-03 2010-04-20 International Rectifier Corporation Short channel trench power MOSFET with low threshold voltage
DE10223699B4 (de) * 2002-05-28 2007-11-22 Infineon Technologies Ag MOS-Transistoreinrichtung vom Trenchtyp
US6852634B2 (en) 2002-06-27 2005-02-08 Semiconductor Components Industries L.L.C. Low cost method of providing a semiconductor device having a high channel density
US6930018B2 (en) * 2002-07-16 2005-08-16 Texas Instruments Incorporated Shallow trench isolation structure and method
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
DE10300687A1 (de) * 2003-01-10 2004-07-22 Infineon Technologies Ag Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür
US6919248B2 (en) * 2003-03-14 2005-07-19 International Rectifier Corporation Angled implant for shorter trench emitter
TW583748B (en) * 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10324754B4 (de) 2003-05-30 2018-11-08 Infineon Technologies Ag Halbleiterbauelement
KR100605099B1 (ko) * 2003-06-04 2006-07-26 삼성전자주식회사 산화막 형성 방법 및 이를 이용하여 리세스된 게이트를갖는 트랜지스터를 제조하는 방법
JP4194890B2 (ja) * 2003-06-24 2008-12-10 株式会社豊田中央研究所 半導体装置とその製造方法
DE10341793B4 (de) 2003-09-10 2021-09-23 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
WO2005062386A1 (ja) * 2003-12-22 2005-07-07 Matsushita Electric Industrial Co., Ltd. 縦型ゲート半導体装置およびその製造方法
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
KR100574340B1 (ko) * 2004-02-02 2006-04-26 삼성전자주식회사 반도체 장치 및 이의 형성 방법
US7217976B2 (en) * 2004-02-09 2007-05-15 International Rectifier Corporation Low temperature process and structures for polycide power MOSFET with ultra-shallow source
US7045857B2 (en) * 2004-03-26 2006-05-16 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
JP4791704B2 (ja) * 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP2006012967A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
TWI290730B (en) * 2004-08-30 2007-12-01 Mosel Vitelic Inc Manufacturing process for integrated circuit
CN100421233C (zh) * 2004-09-22 2008-09-24 台湾茂矽电子股份有限公司 一种集成电路的制作方法及结构
JP4623656B2 (ja) * 2004-12-14 2011-02-02 パナソニック株式会社 縦型ゲート半導体装置およびその製造方法
CN1812127A (zh) * 2004-12-14 2006-08-02 松下电器产业株式会社 纵型栅极半导体装置及其制造方法
JP4760023B2 (ja) * 2005-01-24 2011-08-31 株式会社デンソー 半導体装置
JP2006228906A (ja) * 2005-02-16 2006-08-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法
KR101236030B1 (ko) 2005-04-06 2013-02-21 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법
DE112006001516T5 (de) 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
JP4928753B2 (ja) * 2005-07-14 2012-05-09 株式会社東芝 トレンチゲート型半導体装置
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
JP4955958B2 (ja) * 2005-08-04 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2007081229A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置
US7452777B2 (en) * 2006-01-25 2008-11-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFET structure and method of manufacture
US8350318B2 (en) * 2006-03-06 2013-01-08 Semiconductor Components Industries, Llc Method of forming an MOS transistor and structure therefor
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
JP5073991B2 (ja) * 2006-08-23 2012-11-14 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置
DE102006045441B4 (de) * 2006-09-26 2008-09-25 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleiterbauelementanordnung mit einer Trenchtransistorstruktur
CN101536164B (zh) * 2006-09-27 2012-06-20 巨能半导体股份有限公司 具有凹陷场板的功率金属氧化物半导体场效应晶体管
JP5168876B2 (ja) * 2006-10-17 2013-03-27 富士電機株式会社 半導体装置およびその製造方法
JP2008112936A (ja) * 2006-10-31 2008-05-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
US7800185B2 (en) * 2007-01-28 2010-09-21 Force-Mos Technology Corp. Closed trench MOSFET with floating trench rings as termination
US8115251B2 (en) * 2007-04-30 2012-02-14 International Business Machines Corporation Recessed gate channel with low Vt corner
JP5767430B2 (ja) * 2007-08-10 2015-08-19 ローム株式会社 半導体装置および半導体装置の製造方法
WO2009039441A1 (en) 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8101500B2 (en) 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
US7951688B2 (en) * 2007-10-01 2011-05-31 Fairchild Semiconductor Corporation Method and structure for dividing a substrate into individual devices
US7960239B2 (en) * 2007-10-11 2011-06-14 Infineon Technologies Ag Power device
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US7956411B2 (en) * 2008-01-15 2011-06-07 Fairchild Semiconductor Corporation High aspect ratio trench structures with void-free fill material
JP2009170629A (ja) * 2008-01-16 2009-07-30 Nec Electronics Corp 半導体装置の製造方法
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8237195B2 (en) 2008-09-29 2012-08-07 Fairchild Semiconductor Corporation Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8143125B2 (en) * 2009-03-27 2012-03-27 Fairchild Semiconductor Corporation Structure and method for forming a salicide on the gate electrode of a trench-gate FET
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US20110199116A1 (en) * 2010-02-16 2011-08-18 NuPGA Corporation Method for fabrication of a semiconductor device and structure
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US20120220092A1 (en) * 2009-10-21 2012-08-30 Vishay-Siliconix Method of forming a hybrid split gate simiconductor
CN102157377B (zh) * 2010-02-11 2012-10-03 上海华虹Nec电子有限公司 超结vdmos器件及其制造方法
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
JP5736394B2 (ja) 2010-03-02 2015-06-17 ヴィシェイ−シリコニックス 半導体装置の構造及びその製造方法
WO2011117920A1 (ja) * 2010-03-24 2011-09-29 パナソニック株式会社 半導体装置およびその製造方法
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
WO2012017878A1 (ja) * 2010-08-02 2012-02-09 日産自動車株式会社 半導体装置
CN102386185A (zh) * 2010-08-30 2012-03-21 苏州博创集成电路设计有限公司 一种高低压集成的工艺器件及其制备方法
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US20120091474A1 (en) * 2010-10-13 2012-04-19 NuPGA Corporation Novel semiconductor and optoelectronic devices
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12136562B2 (en) 2010-11-18 2024-11-05 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US12125737B1 (en) 2010-11-18 2024-10-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
JP5700649B2 (ja) * 2011-01-24 2015-04-15 旭化成エレクトロニクス株式会社 半導体装置の製造方法
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
KR102017836B1 (ko) 2011-04-27 2019-09-04 페어차일드 세미컨덕터 코포레이션 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
WO2012158977A2 (en) 2011-05-18 2012-11-22 Vishay-Siliconix Semiconductor device
CN102856380A (zh) * 2011-06-27 2013-01-02 力士科技股份有限公司 一种沟槽式金属氧化物半导体场效应管
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
CN102254804A (zh) * 2011-08-08 2011-11-23 上海宏力半导体制造有限公司 沟槽型功率mos晶体管的制备方法
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
US8785278B2 (en) 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8785997B2 (en) 2012-05-16 2014-07-22 Infineon Technologies Ag Semiconductor device including a silicate glass structure and method of manufacturing a semiconductor device
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
WO2014087600A1 (ja) * 2012-12-04 2014-06-12 株式会社デンソー 半導体装置およびその製造方法
US9165921B2 (en) 2012-12-17 2015-10-20 Infineon Technology Ag Transistor cell array including semiconductor diode
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
CN104253151B (zh) 2013-06-27 2017-06-27 无锡华润上华半导体有限公司 场截止型反向导通绝缘栅双极型晶体管及其制造方法
JP6177154B2 (ja) * 2013-07-16 2017-08-09 株式会社東芝 半導体装置
CN104425247B (zh) 2013-08-27 2018-01-23 无锡华润上华科技有限公司 一种绝缘栅双极型晶体管的制备方法
CN104425246B (zh) * 2013-08-27 2018-01-23 无锡华润上华科技有限公司 绝缘栅双极型晶体管及其制备方法
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
CN104934491B (zh) * 2014-03-19 2017-06-06 中芯国际集成电路制造(上海)有限公司 光电二极管、其制作方法及图像传感器件
US10608104B2 (en) * 2014-03-28 2020-03-31 Infineon Technologies Ag Trench transistor device
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
US20160013301A1 (en) * 2014-07-10 2016-01-14 Nuvoton Technology Corporation Semiconductor device and method of manufacturing the same
WO2016028943A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Electronic circuit
US9553184B2 (en) 2014-08-29 2017-01-24 Nxp Usa, Inc. Edge termination for trench gate FET
US9397213B2 (en) * 2014-08-29 2016-07-19 Freescale Semiconductor, Inc. Trench gate FET with self-aligned source contact
WO2016133027A1 (ja) 2015-02-16 2016-08-25 富士電機株式会社 半導体装置及び半導体装置の製造方法
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
US9680003B2 (en) 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
DE102015110737B4 (de) 2015-07-03 2022-09-29 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer direkt an einen Mesaabschnitt und eine Feldelektrode angrenzenden Kontaktstruktur
US9786753B2 (en) 2015-07-13 2017-10-10 Diodes Incorporated Self-aligned dual trench device
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US10269951B2 (en) * 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same
JP7106896B2 (ja) * 2018-03-09 2022-07-27 富士電機株式会社 半導体装置
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
US11282946B2 (en) 2020-05-29 2022-03-22 Fuji Electric Co., Ltd. Semiconductor device
JP7530757B2 (ja) 2020-07-09 2024-08-08 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP3244022U (ja) * 2020-11-04 2023-10-04 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト パワー電界効果トランジスタおよび製造方法
JP7472068B2 (ja) 2021-03-19 2024-04-22 株式会社東芝 半導体装置及び半導体回路
JP2023027863A (ja) 2021-08-18 2023-03-03 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4070690A (en) 1976-08-17 1978-01-24 Westinghouse Electric Corporation VMOS transistor
US4145703A (en) 1977-04-15 1979-03-20 Supertex, Inc. High power MOS device and fabrication method therefor
US4398339A (en) 1977-04-15 1983-08-16 Supertex, Inc. Fabrication method for high power MOS device
US4132998A (en) 1977-08-29 1979-01-02 Rca Corp. Insulated gate field effect transistor having a deep channel portion more highly doped than the substrate
JPS54149469A (en) * 1978-05-16 1979-11-22 Toshiba Corp Semiconductor device
US4329705A (en) 1979-05-21 1982-05-11 Exxon Research & Engineering Co. VMOS/Bipolar power switching device
US4333227A (en) * 1979-11-29 1982-06-08 International Business Machines Corporation Process for fabricating a self-aligned micrometer bipolar transistor device
US4392149A (en) * 1980-03-03 1983-07-05 International Business Machines Corporation Bipolar transistor
JPS56131960A (en) 1980-03-19 1981-10-15 Matsushita Electric Ind Co Ltd Semiconductor device and its preparation
US4345265A (en) 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4344081A (en) 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
JPS5718365A (en) 1980-07-08 1982-01-30 Matsushita Electronics Corp Semiconductor device and manufacture thereof
US4326332A (en) 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
JPS57153469A (en) 1981-03-18 1982-09-22 Toshiba Corp Insulated gate type field effect transistor
FR2513016A1 (fr) 1981-09-14 1983-03-18 Radiotechnique Compelec Transistor v mos haute tension, et son procede de fabrication
US4983535A (en) 1981-10-15 1991-01-08 Siliconix Incorporated Vertical DMOS transistor fabrication process
JPS58137254A (ja) 1982-02-10 1983-08-15 Hitachi Ltd 絶縁ゲ−ト半導体装置
US4503598A (en) 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
JPS5919064A (ja) 1982-07-23 1984-01-31 Yanmar Diesel Engine Co Ltd 鋳包み部品の製造方法
US4541001A (en) 1982-09-23 1985-09-10 Eaton Corporation Bidirectional power FET with substrate-referenced shield
JPS5980970A (ja) 1982-11-01 1984-05-10 Mitsubishi Electric Corp Ｖ溝ｍｏｓ形電界効果トランジスタ
US4974059A (en) 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
JPS59193064A (ja) 1983-04-15 1984-11-01 Matsushita Electric Works Ltd 高耐圧縦型トランジスタ装置
JPS6028271A (ja) 1983-07-26 1985-02-13 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ
US4639762A (en) 1984-04-30 1987-01-27 Rca Corporation MOSFET with reduced bipolar effects
JPS6126261A (ja) 1984-07-16 1986-02-05 Nippon Telegr & Teleph Corp <Ntt> 縦形ｍｏｓ電界効果トランジスタの製造方法
IT1213234B (it) 1984-10-25 1989-12-14 Sgs Thomson Microelectronics Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos.
JPS6212167A (ja) 1985-07-10 1987-01-21 Tdk Corp 溝部を有する縦形半導体装置の製造方法
JPS6216572A (ja) 1985-07-15 1987-01-24 Tdk Corp 縦形半導体装置およびその製造方法
US4682405A (en) 1985-07-22 1987-07-28 Siliconix Incorporated Methods for forming lateral and vertical DMOS transistors
JPS6246569A (ja) 1985-08-23 1987-02-28 Tdk Corp 縦形半導体装置及びその製造方法
US4860072A (en) 1986-03-05 1989-08-22 Ixys Corporation Monolithic semiconductor device and method of manufacturing same
US4767722A (en) 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US4808543A (en) 1986-05-07 1989-02-28 Motorola, Inc. Well Extensions for trench devices
US5160491A (en) 1986-10-21 1992-11-03 Texas Instruments Incorporated Method of making a vertical MOS transistor
US5124764A (en) 1986-10-21 1992-06-23 Texas Instruments Incorporated Symmetric vertical MOS transistor with improved high voltage operation
JPS63114173A (ja) 1986-10-31 1988-05-19 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5017504A (en) 1986-12-01 1991-05-21 Mitsubishi Denki Kabushiki Kaisha Vertical type MOS transistor and method of formation thereof
JPH088357B2 (ja) 1986-12-01 1996-01-29 三菱電機株式会社 縦型ｍｏｓトランジスタ
EP0314465B1 (en) 1987-10-27 1998-05-06 Nec Corporation Semiconductor device with an isolated vertical power MOSFET.
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US4914058A (en) 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US5016068A (en) 1988-04-15 1991-05-14 Texas Instruments Incorporated Vertical floating-gate transistor
US4881105A (en) 1988-06-13 1989-11-14 International Business Machines Corporation Integrated trench-transistor structure and fabrication process
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5168331A (en) 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
US6015737A (en) * 1991-07-26 2000-01-18 Denso Corporation Production method of a vertical type MOSFET
DE69223128T2 (de) 1991-07-26 1998-07-09 Denso Corp Verfahren zur herstellung vertikaler mosfets
US5264716A (en) * 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
JP2837014B2 (ja) 1992-02-17 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
JP2837033B2 (ja) * 1992-07-21 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5558313A (en) 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
GB9216599D0 (en) * 1992-08-05 1992-09-16 Philips Electronics Uk Ltd A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device
US5316959A (en) 1992-08-12 1994-05-31 Siliconix, Incorporated Trenched DMOS transistor fabrication using six masks
JP3167457B2 (ja) 1992-10-22 2001-05-21 株式会社東芝 半導体装置
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
US5410170A (en) 1993-04-14 1995-04-25 Siliconix Incorporated DMOS power transistors with reduced number of contacts using integrated body-source connections
JP3204792B2 (ja) * 1993-04-27 2001-09-04 株式会社東芝 半導体装置
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
TW415937B (en) * 1994-01-25 2000-12-21 Hoechst Ag Phenyl-substituted alkylcarboxylic acid guanidides bearing perfluoroalkyl groups, process for their preparation, their use as a medicament or diagnostic, and medicament containing them
JP3396553B2 (ja) 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JP3481287B2 (ja) 1994-02-24 2003-12-22 三菱電機株式会社 半導体装置の製造方法
EP0675529A3 (en) * 1994-03-30 1998-06-03 Denso Corporation Process for manufacturing vertical MOS transistors
US5780324A (en) * 1994-03-30 1998-07-14 Denso Corporation Method of manufacturing a vertical semiconductor device
US5468982A (en) 1994-06-03 1995-11-21 Siliconix Incorporated Trenched DMOS transistor with channel block at cell trench corners
US5405794A (en) 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
DE69525003T2 (de) * 1994-08-15 2003-10-09 Siliconix Inc., Santa Clara Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5622880A (en) * 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
US5581115A (en) * 1994-10-07 1996-12-03 National Semiconductor Corporation Bipolar transistors using isolated selective doping to improve performance characteristics
JP3575082B2 (ja) * 1994-10-21 2004-10-06 ソニー株式会社 デジタルビデオ信号の変速再生装置
JP3395473B2 (ja) 1994-10-25 2003-04-14 富士電機株式会社 横型トレンチｍｉｓｆｅｔおよびその製造方法
US5455190A (en) 1994-12-07 1995-10-03 United Microelectronics Corporation Method of making a vertical channel device using buried source techniques
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5674766A (en) 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5688725A (en) 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
US5665996A (en) 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
US5597765A (en) 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US5783915A (en) 1995-01-20 1998-07-21 Matsushita Electric Industrial Co., Ltd. Linear actuating apparatus
JP3288218B2 (ja) * 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US5592005A (en) 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5567634A (en) 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5998837A (en) 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US6204533B1 (en) 1995-06-02 2001-03-20 Siliconix Incorporated Vertical trench-gated power MOSFET having stripe geometry and high cell density
EP0746030B1 (en) 1995-06-02 2001-11-21 SILICONIX Incorporated Trench-gated power MOSFET with protective diodes in a periodically repeating pattern
US6049108A (en) 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US5661322A (en) 1995-06-02 1997-08-26 Siliconix Incorporated Bidirectional blocking accumulation-mode trench power MOSFET
US5648670A (en) 1995-06-07 1997-07-15 Sgs-Thomson Microelectronics, Inc. Trench MOS-gated device with a minimum number of masks
JP3384198B2 (ja) 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US5629543A (en) 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
JP2817778B2 (ja) * 1995-08-21 1998-10-30 日本電気株式会社 光モジュール及びその製造方法
WO1997007548A1 (en) * 1995-08-21 1997-02-27 Siliconix Incorporated Low voltage short channel trench dmos transistor
US5689128A (en) 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US5879971A (en) * 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
KR970018525A (ko) * 1995-09-29 1997-04-30 김광호 트렌치 DMOS의 반도체장치 및 그의 제조방법(a trench DMOS semiconductor device and a method of fabricating the same)
KR0152640B1 (ko) * 1995-09-30 1998-10-01 김광호 반도체장치 및 그의 제조방법
US5679966A (en) * 1995-10-05 1997-10-21 North Carolina State University Depleted base transistor with high forward voltage blocking capability
DE69530517T2 (de) * 1995-11-02 2003-12-24 National Semiconducter Corp., Sunnyvale Halbleiteranordnung mit isoliertem gate mit implantaten für verbesserte robustheit
US5731611A (en) * 1996-01-30 1998-03-24 Megamos Corporation MOSFET transistor cell manufactured with selectively implanted punch through prevent and threshold reductoin zones
US5844277A (en) 1996-02-20 1998-12-01 Magepower Semiconductor Corp. Power MOSFETs and cell topology
US6104060A (en) * 1996-02-20 2000-08-15 Megamos Corporation Cost savings for manufacturing planar MOSFET devices achieved by implementing an improved device structure and fabrication process eliminating passivation layer and/or field plate
US5763915A (en) * 1996-02-27 1998-06-09 Magemos Corporation DMOS transistors having trenched gate oxide
US5973361A (en) * 1996-03-06 1999-10-26 Magepower Semiconductor Corporation DMOS transistors with diffusion merged body regions manufactured with reduced number of masks and enhanced ruggedness
US5668026A (en) * 1996-03-06 1997-09-16 Megamos Corporation DMOS fabrication process implemented with reduced number of masks
US6040599A (en) * 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
US5814858A (en) 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US5770878A (en) * 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
US5602046A (en) 1996-04-12 1997-02-11 National Semiconductor Corporation Integrated zener diode protection structures and fabrication methods for DMOS power devices
US5877529A (en) * 1996-04-26 1999-03-02 Megamos Corporation Mosfet termination design and core cell configuration to increase breakdown voltage and to improve device ruggedness
US5729037A (en) * 1996-04-26 1998-03-17 Megamos Corporation MOSFET structure and fabrication process for decreasing threshold voltage
DE19622720C2 (de) * 1996-06-06 1999-07-15 Megamos F & G Sicherheit Authentifizierungseinrichtung mit Schlüsselzahlspeicher
US5923065A (en) * 1996-06-12 1999-07-13 Megamos Corporation Power MOSFET device manufactured with simplified fabrication processes to achieve improved ruggedness and product cost savings
US5747853A (en) * 1996-08-07 1998-05-05 Megamos Corporation Semiconductor structure with controlled breakdown protection
US5767567A (en) * 1996-09-10 1998-06-16 Magemos Corporation Design of device layout for integration with power mosfet packaging to achieve better lead wire connections and lower on resistance
US5847428A (en) * 1996-12-06 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit gate conductor which uses layered spacers to produce a graded junction
US5998266A (en) 1996-12-19 1999-12-07 Magepower Semiconductor Corp. Method of forming a semiconductor structure having laterally merged body layer
US5986304A (en) * 1997-01-13 1999-11-16 Megamos Corporation Punch-through prevention in trenched DMOS with poly-silicon layer covering trench corners
US5883416A (en) * 1997-01-31 1999-03-16 Megamos Corporation Gate-contact structure to prevent contact metal penetration through gate layer without affecting breakdown voltage
TW352473B (en) 1997-02-25 1999-02-11 United Microelectronics Corp Method and process for making ROM
US5877528A (en) * 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
US5907169A (en) * 1997-04-18 1999-05-25 Megamos Corporation Self-aligned and process-adjusted high density power transistor with gate sidewalls provided with punch through prevention and reduced JFET resistance
US6046078A (en) * 1997-04-28 2000-04-04 Megamos Corp. Semiconductor device fabrication with reduced masking steps
US6281547B1 (en) * 1997-05-08 2001-08-28 Megamos Corporation Power transistor cells provided with reliable trenched source contacts connected to narrower source manufactured without a source mask
US5883410A (en) * 1997-06-13 1999-03-16 Megamos Corporation Edge wrap-around protective extension for covering and protecting edges of thick oxide layer
US5907776A (en) * 1997-07-11 1999-05-25 Magepower Semiconductor Corp. Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance
US5763914A (en) * 1997-07-16 1998-06-09 Megamos Corporation Cell topology for power transistors with increased packing density
US5930630A (en) * 1997-07-23 1999-07-27 Megamos Corporation Method for device ruggedness improvement and on-resistance reduction for power MOSFET achieved by novel source contact structure
US6172398B1 (en) * 1997-08-11 2001-01-09 Magepower Semiconductor Corp. Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage
US6051468A (en) * 1997-09-15 2000-04-18 Magepower Semiconductor Corp. Method of forming a semiconductor structure with uniform threshold voltage and punch-through tolerance
US6404025B1 (en) * 1997-10-02 2002-06-11 Magepower Semiconductor Corp. MOSFET power device manufactured with reduced number of masks by fabrication simplified processes
US6121089A (en) * 1997-10-17 2000-09-19 Intersil Corporation Methods of forming power semiconductor devices having merged split-well body regions therein
US6005271A (en) 1997-11-05 1999-12-21 Magepower Semiconductor Corp. Semiconductor cell array with high packing density
AT405455B (de) 1997-11-07 1999-08-25 Voest Alpine Ind Anlagen Schachtofen
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6426260B1 (en) * 1997-12-02 2002-07-30 Magepower Semiconductor Corp. Switching speed improvement in DMO by implanting lightly doped region under gate
US5894150A (en) * 1997-12-08 1999-04-13 Magepower Semiconductor Corporation Cell density improvement in planar DMOS with farther-spaced body regions and novel gates
TW406378B (en) * 1998-02-03 2000-09-21 Taiwan Semiconductor Mfg The structure of read-only memory (ROM) and its manufacture method
DE19844457C1 (de) * 1998-09-28 2000-07-06 Siemens Ag Verfahren zur Duplex-Datenübertragung mit QAM und Demodulator zur Verwendung in diesem Verfahren
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
US6858514B2 (en) * 2002-03-29 2005-02-22 Sharp Laboratories Of America, Inc. Low power flash memory cell and method
US7619311B2 (en) * 2007-02-02 2009-11-17 Macronix International Co., Ltd. Memory cell device with coplanar electrode surface and method

Also Published As

Publication number Publication date
US20050079676A1 (en) 2005-04-14
US20070042551A1 (en) 2007-02-22
EP0923137A3 (en) 2000-02-02
US8044463B2 (en) 2011-10-25
US6429481B1 (en) 2002-08-06
US20100112767A1 (en) 2010-05-06
US8476133B2 (en) 2013-07-02
CN100461415C (zh) 2009-02-11
US6828195B2 (en) 2004-12-07
US7696571B2 (en) 2010-04-13
HK1109495A1 (en) 2008-06-06
US20040145015A1 (en) 2004-07-29
US7511339B2 (en) 2009-03-31
US20100264487A1 (en) 2010-10-21
US6521497B2 (en) 2003-02-18
JPH11243196A (ja) 1999-09-07
US20020140027A1 (en) 2002-10-03
US6710406B2 (en) 2004-03-23
US7736978B2 (en) 2010-06-15
TW465047B (en) 2001-11-21
US20030127688A1 (en) 2003-07-10
EP2178125A2 (en) 2010-04-21
US20090134458A1 (en) 2009-05-28
KR100551190B1 (ko) 2006-05-25
US7148111B2 (en) 2006-12-12
US20010023104A1 (en) 2001-09-20
EP0923137A2 (en) 1999-06-16
CN100338778C (zh) 2007-09-19
CN1227418A (zh) 1999-09-01
CN1983597A (zh) 2007-06-20
SG83108A1 (en) 2001-09-18

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