KR100948663B1 - 복수의 트렌치 ｍｏｓｆｅｔ 셀들을 포함하는 디바이스를 형성하는 방법, 및 얕은 및 깊은 도펀트 주입물 형성 방법 - Google Patents
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Abstract
트렌치 MOSFET 디바이스에서 에피택셜층의 상부 안에 제 1 도전성 타입의 소스 영역에 인접하여 얕은 도펀트 주입물 및 깊은 도펀트 주입물을 형성하는 방법이 제공된다. 상기 방법은: (a) 에피택셜층 위에 패터닝된 주입 마스크를 형성하는 단계로서, 패터닝된 주입 마스크는 패터닝된 절연 영역을 포함하며 소스 영역의 적어도 일 부분을 덮고, 또한 패터닝된 주입 마스크는 소스 영역에 인접하여 에피택셜층의 적어도 부분 위에 개구들을 가지는, 단계와; (b) 얕은 도펀트 영역을 형성하는 단계로서, 상기 얕은 도펀트 영역은 (1) 개구들을 통해 에피택셜층의 상부 내에 제 1 에너지 레벨에서 제 2 도전성 타입의 제 1 도펀트를 주입하는 단계 및 (2) 에피택셜층의 상기 상부 표면으로부터 제 1 깊이까지 높은 온도에서 제 1 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 형성되는, 단계와; (c) 깊은 도펀트 영역을 형성하는 단계로서, 상기 깊은 도펀트 영역은 (1) 개구들을 통해 에피택셜층의 상부 내에 제 2 에너지 레벨에서 제 2 도전성 타입의 제 2 도펀트를 주입하는 단계 및 (2) 에피택셜층의 상부 표면으로부터 제 2 깊이까지 높은 온도에서 제 2 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 형성되는, 단계; 및 (d) 패터닝된 절연 영역 내 개구들을 확대하는 단계를 포함한다. 본 발명에 따른 방법은 예컨대 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스를 형성하는데 사용될 수 있다.
Description
본 발명은 트렌치 MOSFET 디바이스에 관한 것이며, 더 상세하게는 낮은 기생 저항을 가진 트렌치 MOSFET 디바이스에 관한 것이다.
트렌치 MOSFET(metal-oxide-semiconductor field-effect transistor)는, 채널이 수직으로 형성되고 게이트가 소스와 드레인 사이에 연장되는 트렌치(trench:도랑) 형태로 형성되는 트랜지스터이다. 트렌치는, 산화물층과 같은 얇은 절연층으로 윤곽이 형성되고 폴리실리콘(즉, 다결정 실리콘)과 같은 도전체로 채워지는데, 수축 현상이 덜 생기는 전류 흐름이 가능하게 함으로써 낮은 값의 비-온-저항(specific on-resistance)을 제공한다. 트렌치 MOSFET 트랜지스터의 예들이, 예컨대 미국 특허 번호 5,072,266, 5,541,425, 5,866,931, 및 6,031,265 에 개시되어 있는데, 이들 공보들은 본 출원의 미국 대응 명세서에 참고문헌(reference)으로서 포함되어 있다.
구체적인 일예로서, 도 1은 미국 특허 번호 5,072,266에 개시되어 있는 육각형 모양의 트렌치 MOSFET 구조(21)의 절반을 도시한다. 이 구조는 n+ 기판(23)을 포함하며, 이 기판(23) 위에 미리결정된 깊이(depi)의 약하게 도핑된 n 에피택셜층(25)이 성장되어 있다. 에피택셜층(25) 안에, p 바디 영역(27)(p, p+)이 제공된다. 도시된 구조에서, p 바디 영역(27)은 (중앙 영역을 제외하고) 대체로 평평하고, 일반적으로 에피택셜층의 상부면 아래로 거리(dmin)만큼 떨어져 위치한다. p 바디 영역(27)의 대부분과 겹쳐 위치하는 다른 층(28)(n+)은 디바이스를 위한 소스로서의 역할을 한다. 일련의 육각형 모양의 트렌치(29)들이, 상부를 향해 열려 있으며 미리 결정된 깊이(dtr)를 가지고, 에피택셜층에 제공된다. 트렌치(29)는 일반적으로 산화물에 의해 윤곽이 형성되며 도전성 폴리실리콘으로 채워지며, MOSFET 디바이스를 위한 게이트를 형성한다. 트렌치(29)는, 수평적인 단면 방향에서 역시 육각형 모양인 셀 영역(31)을 한정한다. 셀 영역(31) 안에서, p 바디 영역(27)은 에피택셜층의 상부 표면까지 올라오며, 셀 영역(31)의 상부 표면에서 수평 단면으로 노출 패턴(33)을 형성한다. 도시된 구체적인 구조에서, p 바디 영역(27)의 p+ 중앙부는 에피택셜층의 표면 아래로 깊이(dmax) 만큼 즉 트랜지스터 셀을 위한 트렌치 깊이(dtr)보다 더 많이 연장하여, 항복전압(breakdown voltage)이 트렌치 표면으로부터 멀리 반도체 물질의 벌크 영역 내를 향해 존재하도록 한다.
하나의 일반적인 MOSFET 디바이스는 하나의 단일칩(즉 반도체 웨이퍼의 일 섹션) 내에서 나란히 제조되는 수많은 개별 MOSFET 트랜지스터 셀들을 포함한다. 그러므로 도 1에 도시된 칩은 수많은 육각형-모양의 셀(31)들을 포함한다(이들 셀 중 5개의 부분들이 도시되어 있다). 육각형 구조가 아닌 셀 구조는, 사각형-모양의 구조를 포함하여, 통상적으로 사용된다. 도 1에 도시된 것과 같은 구조에서, 기판 영역(23)은 모든 개별 MOSFET 셀(31)들을 위한 하나의 공통 드레인 접점으로서 행동한다. 미도시되었으나, MOSFET 셀(31)들을 위한 모든 소스들은 일반적으로 n+ 소스 영역(28)들의 상단에 적층되는 하나의 금속 소스 접점을 통해 함께 단락된다. 보로포스포실리케이트(borophosphosilicate) 유리(미도시됨)와 같은 절연 영역이 일반적으로 트렌치(29) 내의 폴리실리콘과 금속 소스 접점 사이에 배치되어, 소스 영역들과 게이트 영역들이 단락되는 것을 방지한다. 결과적으로, 게이트 접점을 만들기 위하여, 트렌치(29) 내의 폴리실리콘은 일반적으로 MOSFET 셀(31) 너머의 종단 영역까지 연장되는데, 상기 종단 영역에는 금속 게이트 접점이 폴리실리콘 상에 제공된다. 폴리실리콘 게이트 영역들이 트렌치들을 통해 서로 서로 연결되어 있기 때문에, 이러한 배열은 해당 디바이스의 모든 게이트 영역들을 위한 하나의 단일 게이트 접점을 제공한다. 이러한 구조의 결과로서, 상기 칩이 개별 트랜지스터 셀(31)들의 매트릭스를 포함한다고 할지라도, 이들 셀(31)들은 하나의 단일한 대규모 트랜지스터로서 작동한다.
p-바디에 걸친 면적 저항(sheet resistance)이 증가함에 따라, p-바디 양단의 전압 강하도 역시 증가하여, 소스, 바디 및 드레인에 의해 형성되는 기생 NPN 트랜지스터가 더욱 민감하게 갑작스럽게 턴온되도록 한다는 것이 알려져 있다. 예컨대, 애벌런치 항복(avalanche breakdown) 동안에, 기생 트랜지스터가 갑자기 활성화될 수 있는데, 이것은 해당 디바이스의 전체적인 성능을 심각하게 저하시킬 수 있고 심지어 해당 디바이스에 영구적인 결함을 야기할 수도 있다.
바디 영역의 저항(따라서 바디 영역 양단의 전압 강하)이 트렌치 MOSFET 디바이스에서 감소되도록 하는 접근법 하나가 미국 특허 번호 6,031,265 에 개시되어 있다. 도 2는 이 특허공보로부터 취한 것이며, N+ 기판(105)이 N 에피층(110)을 지지하는 트렌치 MOSFET의 일부를 도시하고 있다. 이 디바이스의 각 트랜지스터 셀은 트렌치형 게이트(125), N+ 소스 영역(140), 및 P-바디 영역(130)을 포함한다. 일반적인 경우와 마찬가지로 절연층(145)도 역시 제공된다. 각 트랜지스터 셀은 P-바디 영역에 형성된 깊은 P+ 영역(138)을 더 포함한다. 깊은 P+ 영역(138)은 주변의 P-바디 보다 더 높은 P-도펀트 농도를 가지며, 상기 P-바디 영역(130)의 기생 저항을 낮추고 트랜지스터 셀의 견고성(robustness)을 향상시킨다. 이것은, 디바이스의 바디 영역 양단의 전압 강하가 감소되고, 마찬가지로 기생 저항을 낮추며, 이에 따라 기생 NPN 트랜지스터를 갑자기 턴온하는 가능성을 낮추기 때문에 달성된다. 얕은 P+ 영역(139)가 바디 영역(130)에 더 제공되어 금속 접점(170)에서 접촉 저항을 감소시킨다.
미국 특허 번호 6,031,265 에 개시된 프로세스에서, 깊은 P+ 영역(138)과 얕은 P+ 영역(139)을 형성하기 위하여 사용된 P-타입 도펀트는, 절연층(145) 내에 형성되어 있는 최종 접점 개구들을 통해 주입된다. 상기 도펀트는 후속하는 확산 공정 동안에 {트렌치형 게이트(125)를 따라 발견되는} 바디 영역(130)의 채널 안으로 이동하여 디바이스 성능에 부정적인 영향을 줄 수 있기 때문에, P-도펀트가 채널에서 충분히 떨어져서 주입되는 것을 보장하기 위해 조심해야 한다. 그러나 이러한 행동은 더 넓은 절연층(145) 개구의 사용을 제한할 수 있는데, 더 넓은 절연층 개구의 사용에 의해 P-도펀트가 채널 근처에 배치될 것이기 때문이다. 더 넓은 절연층(145) 개구는, 예컨대 이것이 디바이스의 소스 영역(140)에 대해 더 큰 접점 면적을 제공하기 때문에, 바람직할 수 있다.
본 발명은 낮은 기생 저항을 가지는 트렌치 MOSFET 디바이스를 형성하기 위한 개선된 방법을 제공한다.
본 발명의 일 실시예에 따라, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스를 형성하는 방법이 제공된다. 상기 방법은 : (a) 제 1 도전성 타입의 기판을 제공하는 단계와; (b) 상기 기판 위에 상기 제 1 도전성 타입의 에피택셜층으로서, 상기 기판보다 더 낮은 다수 캐리어 농도를 가지는 에피택셜층을 적층하는 단계와; (c) 상기 에피택셜층의 상부 표면으로부터 상기 에피택셜 영역 안으로 트렌치를 에칭하는 단계와; (d) 상기 트렌치의 적어도 일부의 윤곽을 이루는 제 1 절연 영역을 형성하는 단계와; (e) 상기 제 1 절연 영역에 인접하는 상기 트렌치 내에 도전 영역을 형성하는 단계와; (f) 상기 에피택셜층의 상부 내에 제 2 도전성 타입의 바디 영역을 형성하는 단계와; (g) 상기 바디 영역의 상부 내에 상기 트렌치에 인접하여 상기 제 1 도전성 타입의 소스 영역을 형성하는 단계와; (h) 상기 에피택셜층 위에 패터닝된 제 2 절연 영역을 포함하는 패터닝된 주입 마스크를 형성하는 단계로서, 상기 패터닝된 주입 마스크는 상기 소스 영역에 인접하여 상기 바디 영역의 적어도 부분 위에 개구들을 가지며, 상기 패터닝된 주입 마스크는 상기 도전 영역의 적어 도 부분을 덮으며, 또한 상기 패터닝된 주입 마스크는 상기 소스 영역의 적어도 부분을 덮는, 패터닝된 주입 마스크 형성 단계와; (i) (1) 상기 개구들을 통해 상기 바디 영역의 상부 내에 제 1 에너지 레벨에서 상기 제 2 도전성 타입의 제 1 도펀트를 주입하는 단계 및 (2) 상기 에피택셜층의 상기 상부 표면으로부터 제 1 깊이까지 높은 온도에서 상기 제 1 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 얕은 도펀트 영역을 형성하는 단계와; (j) (1) 상기 개구들을 통해 상기 바디 영역의 상부 내에 제 2 에너지 레벨에서 상기 제 2 도전성 타입의 제 2 도펀트를 주입하는 단계 및 (2) 상기 에피택셜층의 상기 상부 표면으로부터 제 2 깊이까지 높은 온도에서 상기 제 2 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 깊은 도펀트 영역을 형성하는 단계와; (k) 상기 패터닝된 제 2 절연 영역 내 개구들을 확대하는 단계; 및 (l) 상기 소스 영역의 상부 표면과 상기 얕은 도펀트 영역의 상부 표면에 인접하여 도전 소스 접점을 형성하는 단계를 포함한다. 본 방법에서, 깊은 도펀트 영역 및 얕은 도펀트 영역 각각은, 바디 영역보다 더 높은 다수 캐리어 농도를 가지며, 제 2 에너지 레벨은 제 1 에너지 레벨보다 더 높고, 제 2 깊이는 제 1 깊이보다 더 깊고, 또한 제 1 도펀트 및 제 2 도펀트는 동일하거나 서로 상이할 수 있다.
도전 소스 접점에 추가하여, 도전 드레인 접점도 또한 반도체 기판에 인접하여 형성되는 것이 유리하며, 도전 게이트 접점은 소스 영역으로부터 멀리 도전 영역의 상부 표면에 인접하여 형성되는 것이 유리하다.
많은 바람직한 실시예에 있어서, 상기 패터닝된 주입 마스크는 (예컨대 패터 닝된 BPSG 영역일 수 있는) 상기 패터닝된 제 2 절연 영역 위에 적층된 패터닝된 마스킹층을 포함한다. 이러한 패터닝된 주입 마스크는, (a) 제 2 절연물질층을 적층하는 단계와, (b) 상기 제 2 절연물질층 위에 상기 패터닝된 마스킹층을 형성하는 단계, 및 (c) 패터닝된 제 2 절연 영역을 형성하기 위하여 상기 패터닝된 마스킹층에 의해 덮여 있지 않은 영역에서 상기 제 2 절연물질층을 에칭하는 단계를 포함하는 방법에 의해 형성된다. 이들 실시예에서, 패터닝된 마스킹층은 제 1 도펀트 및 제 2 도펀트 주입 후 확산 전에 제거되는 것이 유리하다.
바람직하게, 상기 제 1 도전성 타입은 N-타입 도전성이며 상기 제 2 도전성 타입은 P-타입 도전성이다. 이 경우, 제 1 도펀트 및 제 2 도펀트는 붕소 도펀트인 것이 바람직하다.
몇몇 바람직한 실시예에 있어서, 상기 소스 영역은 상기 에피택셜층 표면으로부터 상기 제 1 깊이와 제 2 깊이의 중간인 깊이까지 확장한다.
본 발명의 바람직한 일 실시예에 따라, (a) 상기 패터닝된 주입 마스크는 패터닝된 BPSG층 위에 적층되어 있는 패터닝된 마스킹층을 포함하고; (b) 상기 패터닝된 마스킹층은 상기 제 1 도펀트와 상기 제 2 도펀트의 주입 후 확산 전에 제거되며; (c) 상기 개구들은 블랭킷 습식 에칭 단계에 의해 상기 패터닝된 BPSG층에서 확대되고; 또한 (d) 상기 디바이스는 (1) 상기 BPSG층이 환류 공정(reflow)를 거치기에 충분히 그리고 (2) 상기 제 1 깊이 및 제 2 깊이까지 상기 제 1 도펀트 및 제 2 도펀트를 확산하기에 충분히 높은 온도까지 가열된다.
본 발명의 바람직한 다른 실시예에 따라, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스를 형성하는 방법이 제공된다. 상기 방법은: (a) N-타입 실리콘 기판을 제공하는 단계와; (b) 상기 기판 위에 N-타입 실리콘 에피택셜층으로서, 상기 기판보다 더 낮은 다수 캐리어 농도를 가지는 에피택셜층을 적층하는 단계와; (c) 상기 에피택셜층의 상부 표면으로부터 상기 에피택셜층 안으로 트렌치를 에칭하는 단계와; (d) 상기 트렌치의 적어도 일부의 윤곽을 이루는 실리콘 산화물 영역을 형성하는 단계와; (e) 상기 실리콘 산화물 영역에 인접하는 상기 트렌치 내에 도핑된 폴리실리콘 영역을 형성하는 단계와; (f) 상기 에피택셜층의 상부 내에 P-타입 바디 영역을 형성하는 단계와; (g) 상기 바디 영역의 상부 내에 상기 트렌치에 인접하여 N-타입 소스 영역을 형성하는 단계와; (h) 상기 에피택셜층 위에 패터닝된 주입 마스크를 형성하는 단계로서, 상기 패터닝된 주입 마스크는 상기 소스 영역에 인접하여 상기 바디 영역의 적어도 부분 위에 개구들을 가지며, 상기 패터닝된 주입 마스크는 상기 도핑된 폴리실리콘 영역의 적어도 부분을 덮으며, 상기 패터닝된 주입 마스크는 상기 소스 영역의 적어도 부분을 덮으며, 또한 상기 패터닝된 주입 마스크는 패터닝된 BPSG 영역 위에 적층되어 있는 패터닝된 마스크층을 포함하는, 패터닝된 주입 마스크 형성 단계와; (i) (1) 상기 개구들을 통해 상기 바디 영역의 상부 내에 제 1 에너지 레벨에서 제 1 P-타입 도펀트를 주입하는 단계 및 (2) 상기 에피택셜층의 상기 상부 표면으로부터 제 1 깊이까지 높은 온도에서 상기 제 1 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 얕은 도펀트 영역을 형성하는 단계와; (j) (1) 상기 개구들을 통해 상기 바디 영역의 상부 내에 제 2 에너지 레벨에서 제 2 P-타입 도펀트를 주입하는 단계 및 (2) 상기 에피택셜층의 상기 상부 표면으로부터 제 2 깊이까지 높은 온도에서 상기 제 2 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 깊은 도펀트 영역을 형성하는 단계; 및 (k) 블랭킷 습식 에칭 단계에 의해 상기 패터닝된 BPSG 영역 내 개구들을 확대하는 단계를 포함한다. 본 방법에서, 상기 깊은 도펀트 영역 및 얕은 도펀트 영역 각각은 상기 바디 영역보다 더 높은 다수 캐리어 농도를 가지며, 상기 제 2 에너지 레벨은 상기 제 1 에너지 레벨보다 더 높으며, 상기 제 2 깊이는 상기 제 1 깊이보다 더 깊고, 또한 상기 제 1 P-타입 도펀트 및 제 2 P-타입 도펀트는 동일하거나 또는 상이할 수 있다.
본 발명의 다른 실시예에 따라, 트렌치 MOSFET 디바이스에서 에피택셜층의 상부 안에 제 1 도전성 타입의 소스 영역에 인접하여 얕은 도펀트 주입물 및 깊은 도펀트 주입물을 형성하는 방법이 제공된다. 상기 방법은: (a) 상기 에피택셜층 위에 패터닝된 주입 마스크를 형성하는 단계로서, 상기 패터닝된 주입 마스크는 패터닝된 절연 영역을 포함하며, 상기 패터닝된 주입 마스크는 상기 소스 영역의 적어도 일 부분을 덮고, 또한 상기 패터닝된 주입 마스크는 상기 소스 영역에 인접하여 상기 에피택셜층의 적어도 부분 위에 개구들을 가지는, 패터닝된 주입 마스크 형성 단계와; (b) (1) 상기 개구들을 통해 상기 에피택셜층의 상부 내에 제 1 에너지 레벨에서 상기 제 2 도전성 타입의 제 1 도펀트를 주입하는 단계 및 (2) 상기 에피택셜층의 상기 상부 표면으로부터 제 1 깊이까지 높은 온도에서 상기 제 1 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 얕은 도펀트 영역을 형성하는 단계와; (c) (1) 상기 개구들을 통해 상기 에피택셜층의 상부 내에 제 2 에너지 레벨에서 상기 제 2 도전성 타입의 제 2 도펀트를 주입하는 단계 및 (2) 상기 에피택셜층의 상기 상부 표면으로부터 제 2 깊이까지 높은 온도에서 상기 제 2 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 깊은 도펀트 영역을 형성하는 단계; 및 (d) 상기 패터닝된 절연 영역 내 개구들을 확대하는 단계를 포함한다. 본 방법에서, 상기 제 2 에너지 레벨은 상기 제 1 에너지 레벨보다 더 높으며, 상기 제 2 깊이는 상기 제 1 깊이보다 더 깊고, 또한 상기 제 1 도펀트 및 제 2 도펀트는 동일하거나 또는 상이할 수 있다.
본 발명의 일 장점은, 개선된 기생 저항을 가지며 이에 따라 애벌랜치-처리(avalanche-handling) 능력을 가지는 트렌치 MOSFET 디바이스가 제공된다는 것이다.
본 발명의 다른 장점은, 개선된 애벌랜치-처리 능력을 가진 트렌치 MOSFET 디바이스를 신뢰성있게 형성할 수 있는 방법이 제공된다는 것이다.
본 발명의 다른 장점은, 트렌치 MOSFET 디바이스의 절연층 내의 최종 개구들이 상기 디바이스의 깊은 P+ 영역 및 얕은 P+ 영역의 주입물 위치에 대해 독립적으로 제어될 수 있는, 트렌치 MOSFET 디바이스를 형성하는 방법이 제공된다는 것이다.
본 발명의 다른 장점은, 바디 영역의 채널 부분의 도핑 무결성(doping integrity)을 저하시키지 않으면서 상대적으로 넓은 소스 영역 접점 면적이 생성될 수 있는, 깊은 P+ 영역 및 얕은 P+ 영역을 가진 트렌치 MOSFET 디바이스 형성 방법이 기술된다는 것이다.
본 발명의 이들 및 다른 실시예들과 장점들은 아래의 상세한 설명과 청구항을 고찰하는 경우 당업자에게는 즉시 명백해질 것이다.
도 1은 종래 기술의 트렌치 MOSFET 디바이스를 개략적으로 도시하는 부분적인 단면도.
도 2는 종래 기술의 트렌치 MOSFET 디바이스를 개략적으로 도시하는 부분적인 단면도.
도 3은 본 발명에 따라 생성된 트렌치 MOSFET 디바이스를 개략적으로 도시하는 부분적인 단면도.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따라, 도 3의 디바이스와 유사한 트렌치 MOSFET 디바이스를 제조하는 방법을 개략적으로 도시하는 부분적인 단면도들.
이제 본 발명은 본 발명의 바람직한 실시예들이 도시되어 있는 첨부된 도면을 참조하여 이하에서 더욱 상세하게 기술될 것이다. 그러나 본 발명은 여러가지 형태로 구체화될 수 있으므로 본 명세서에서 기술되는 실시예들에 제한되는 것으로 간주되지 않아야 한다.
도 3은 본 발명의 일 실시예에 따른 트렌치 MOSFET 디바이스를 도시한다. 도시된 트렌치 MOSFET 디바이스에서, 에피택셜층(201)이 N+ 기판(200) 상에 제공되어 있다.
본 구체적인 실시예에서, N+ 기판(200)은 예컨대 10 내지 25 mil 범위의 두께와, 예컨대 1019 내지 1020 cm-3 범위의 순 도핑 농도를 가지는 실리콘 기판이다.
N 영역(202)이 에피택셜층(201)의 하부에서 발견된다. 본 예에서, 이 영역은 예컨대 1 내지 5 미크론 범위의 두께 및 예컨대 1015 내지 1016 cm-3 범위의 순 도핑 농도를 가진다.
P 바디 영역(204b)이 에피택셜층(201)의 중간부에서 발견된다. 도시된 실시예에서, 이들 P-바디 영역(204b)은 에피택셜층(201)의 상부 표면으로부터 예컨대 1 내지 2 미크론의 깊이까지 확장되며, 예컨대 1016 내지 1017 cm-3 범위의 순 도핑 농도를 가진다.
깊은 P+ 영역(204d)은 에피택셜층(201)의 상부에서 발견된다. 도시된 예에서, 이들 깊은 P+ 영역(204d)은 에피택셜층(201)의 상부 표면으로부터 예컨대 0.3 내지 0.7 미크론의 깊이까지 확장되며, 예컨대 1018 내지 1019 cm-3 범위의 순 도핑 농도를 가진다.
얕은 P+ 영역(204s)은 깊은 P+ 영역(204d) 위에서 발견된다. 도시된 예에서, 이들 얕은 P+ 영역(204s)은 에피택셜층(201)의 상부 표면으로부터 예컨대 0.2 내지 0.5 미크론 범위의 깊이를 가지며, 1019 내지 1×1020 cm-3 범위의 순 도핑 농도를 가진다.
에피택셜층(201) 내에 형성되는 트렌치는 일반적으로 산화물 절연체와 같은 절연체(210)로 윤곽이 형성되고, 일반적으로 도핑된 폴리실리콘과 같은 도전체(211)로 채워짐으로써, 해당 디바이스의 게이트 전극 기능을 제공한다. 트렌치는 에피택셜층(201)의 상부 표면으로부터 1.5 내지 3 미크론의 깊이까지 확장되며, 폭은 예컨대 0.4 내지 0.8 미크론이다. 산화실리콘(일반적으로 이산화실리콘)이 절연체(210)로서 사용되는 경우, 상기 절연체는 예컨대 500 내지 700 옹스트롬의 두께일 수 있다. 폴리실리콘이 도전체(211)로서 사용되는 경우, 상기 도전체는 예컨대 1 내지 15 ohm/sq의 저항률을 가질 수 있다. 트렌치들 사이의 영역은 종종 그 형태에 따라 "메사" 또는 "트렌치 메사"라고 지칭된다. 이들 영역은 예컨대 1.5 내지 4 미크론 범위의 폭을 가진다.
도 3의 트렌치 MOSFET 디바이스는 또한 N+ 소스 영역(212)을 포함하는데, 이 소스 영역은 에피택셜층(201) 표면으로부터 예컨대 0.3 내지 0.5 미크론의 깊이까지 확장하며 예컨대 1020 내지 1021 cm-3 범위의 순 도핑 농도를 가진다.
금속 소스 접점(218)은 N+ 소스 영역(212) 및 얕은 P+ 영역(204s)과 전기 접촉을 이룬다. BPSG(borophosphosilicate glass) 영역(216)과 같은 절연 영역은, 게이트 전극과 결합되어 있는 도핑된 폴리실리콘 영역(211)이 소스 접점(218)을 통해 N+ 소스 영역(212)에 단락되는 것을 방지한다. 별개의 금속 게이트 접점(미도시됨)이 일반적으로 트렌치 MOSFET 셀 영역의 외부에 위치하는 폴리실리콘(211)의 게이트 줄기(runner) 부분에 연결된다. 금속 드레인 접점(미도시됨)도 역시 일반적으로 N+ 기판(200)에 인접하여 제공된다.
비록 이론에 의해 한정되길 원하는 것이 아닌 조건이지만, 미국 특허 번호 6,031,265 에서 이전에 논의된 바와 같이, 깊은 P+ 영역(204d)은 셀의 기생 저항을 감소시키며, 반면에 얕은 P+ 영역(204s)은 금속 접점 부분(218)에서 접촉 저항을 감소시킨다고 믿어진다.
이제 본 발명의 일실시예에 따라 도 3에 도시된 바와 같은 트렌치 MOSFET를 제조하는 방법이 기술될 것이다. 위에서 언급된 바와 같이, 본 발명의 방법은 특히, 깊은 P+ 영역 및 얕은 P+ 영역을 위한 주입물 위치가 도 3의 BPSG 영역(216) 내에 최종 개구들과는 독립적으로 제어되도록 허용한다. 그 결과, 바디 영역의 채널 부분의 도핑 무결성을 저하시키지 않으면서도 상대적으로 넓은 소스 영역 접점 면적을 가진 트렌치 MOSFET가 제공될 수 있다.
이제 도 4a를 참조하면, 처음에 N 도핑된 에피택셜층(201)이 N+ 도핑된 기판(200) 상에서 성장된다. N+ 도핑된 기판(200)은, 예컨대, 10 내지 25 mil 두께일 수 있고 1019 내지 1020 cm-3의 순 n-타입 도핑 농도를 가질 수 있다. 에피택셜층(201)은 예컨대 1015 내지 1016 cm-3의 순 n-타입 도핑 농도를 가질 수 있고 두께는 2 내지 7 미크론의 범위일 수 있다.
그후 P 바디 영역(204b)이 주입 및 확산에 의해 에피택셜층(201) 내에 형성된다. 예컨대 에피택셜층(201)은 5×1013 내지 6×1013의 주입량으로 20 내지 50 keV에서 붕소(boron)가 주입되고, 뒤이어 1100 내지 1200 ℃에서 60 내지 150 분 동안 확산될 수 있다. 이것은, 1 내지 2 미크론의 두께이며 1016 내지 1017 cm-3의 순 p-타입 도핑 농도를 가지는 P 바디 영역(204b)를 생성한다. 이 단계 이후, 에피택셜층(201)의 일부는 남는데{즉 N 영역(202)}, 상기 남는 부분은 예컨대 1 내지 5 미크론 두께이다. N 영역(202)은 에피택셜층(201)에 대하여 위에 언급되어 있는 n-타입 도핑 농도를 가진다. 그후 패터닝된 트렌치 마스크층(203)이 형성된다. 그 결과적인 구조는 도 4a에 도시되어 있다.
그후 트렌치가 예컨대 건식 이방성 에칭 단계에 의해 상기 패터닝된 트렌치 마스크(203) 내의 개구를 통해 에칭된다. 본 예에서 트렌치 깊이는 약 1.5 내지 3 미크론이다. 이 트렌치-형성 단계의 결과로서 개별적인 P 바디 영역(204b)들이 확립된다. 통상적으로 트렌치 내부에서 희생 산화물층이 성장되어 본 기술분야에서 알려져 있는 바와 같이 제거된다. 예컨대 950 내지 1100℃에서 50 내지 90분 동안 습식 또는 건식 산화공정에 의해, 바람직하게는 500 내지700 옹스트롬 두께인 산화물층(210)이 트렌치 바닥 위에 성장된다. 이 산화물층(210)의 부분들은 최종적으로 완성된 디바이스에 있어 게이트 산화물 영역을 형성한다.
그후 바람직하게는 CVD를 사용하여, 폴리실리콘 층에 의해 상기 구조의 표면이 덮여지고, 트렌치들이 채워진다. 폴리실리콘은 일반적으로 그 저항률을 감소시키기 위하여 N-타입 도핑된다. N-타입 도핑은 예컨대 염화인(phosphorous chloride)을 이용하여 CVD 동안에 또는 비소 또는 인을 주입함으로써 수행될 수 있다. 그후 폴리실리콘 층은 예컨대 반응성 이온 에칭에 의해 에칭된다. 트렌치 세그 먼트 내의 폴리실리콘 층은 통상적으로 에칭 균일성 고려에 기인하여 약간 과-에칭되며, 이렇게 형성된 폴리실리콘 게이트 영역(211)은 일반적으로 인접하는 에피택셜층의 표면(204b)에서 0.1 내지 0.2 미크론 아래인 상단 표면을 가진다. 그 결과적인 구조는 도 4b에 도시되어 있다.
패터닝된 소스 마스크(미도시됨)가 상기 구조 위에 제공된다. 그후 N+ 소스 영역(212)이, 소스 마스크의 개구를 통해, 비소 또는 인과 같은 N-도펀트를 주입함으로써, 그리고 그후 높은 온도의 확산 공정에 의해, 에피택셜층의 상부에 형성된다. 소스 영역의 형성 동안 주입물-채널링 효과, 주입물 손상, 및 중금속 오염을 회피하기 위하여, 산화 주입물을 통해 주입이 수행되는 것이 바람직하다. 상기 구조는, 예컨대 1016 내지 1017의 주입량으로 80 내지 100 keV에서 인을 사용하여 주입되고, 그후 소스 마스크가 벗겨지고, 900 내지 1000 ℃에서 30 내지 60분 동안 확산될 수 있다. 이것은 예컨대, 에피택셜층 표면으로부터 0.3 내지 0.5 미크론의 깊이까지 확장하며 예컨대 1020 내지 1021 cm-3 범위의 순 도핑 농도를 가지는 N+ 소스 영역(212)을 생성시킨다. 그 결과적인 구조는 도 4c에 도시되어 있다.
그후 절연층, 즉 바람직하게는 0.8 내지 1.2 미크론의 두께로 BPSG(borophosphosilicate glass) 층이, 예컨대 PECVD에 의해, 전체 구조 위에 적층된다. 패터닝된 마스킹층(205)을 상기 구조에 제공한 후, 상기 구조는 일반적으로 반응성 이온 에칭법에 의해 에칭되어, 마스킹층(205)에 의해 보호되어 있지 않은 상기 구조의 BPSG 및 산화물 부분이 제거된다. 이 단계는 구별되는 BPSG 영역(216)들을 형성하는데, 이 영역(216)들은 디바이스를 위한 주입 개구들을 확립한다. 도시된 단면에 있어 BPSG 영역들 사이의 거리는 일반적으로 1 내지 2 미크론의 범위이다.
그후 두 단계 즉, 저에너지 주입물 단계 및 고에너지 주입물 단계에서 상기 주입 개구를 통해 붕소가 주입된다. 예컨대, 상기 구조는 1013 내지 1014의 주입량으로 80 내지 120 keV에서 붕소를 이용하여 고에너지 주입 공정을 거칠 수 있고, 그후 1014 내지 1015의 주입량으로 30 내지 50 keV에서 붕소를 이용하여 저에너지 주입 공정을 거칠 수 있다. 대안적으로, 저에너지 주입 공정이 고에너지 주입 공정보다 앞설 수 있다. 이들 단계는 도 4d에 도시되어 있는 구조를 생성시킨다. 상기 구조 내부에서 도 4d의 윗쪽 점선은 저-에너지 주입된 붕소의 존재를 나타내며, 한편 아래쪽 점선은 고-에너지 주입된 붕소의 존재를 나타낸다.
그후 레지스트층(205)은 제거되고, BPSG 영역(216)은 버퍼링된 HF와 같은 습식 에칭 프로세스를 사용하여 블랭킷 에칭(blanket etched)되어, 원하는 크기의 접촉 윈도우(contact windows)를 제공한다. 현 단계에서, BPSG 영역(216)들 사이의 거리는 일반적으로 1.5 및 2.5 미크론 사이의 범위이다. 그후 BPSG는 900 내지 1000 ℃에서 20 내지 50 분동안, 환류 공정(reflow)을 거쳐 도 3에 도시된 바와 같은 최종 형태를 가지는 BPSG 영역을 생성시킨다. 이 환류 공정 단계는 또한 고-에너지 및 저-에너지-주입된 붕소가 각자의 최종 분포를 가지도록 확산시켜, 깊은 P+ 영역(204d) 및 얕은 P+ 영역(204s)을 각각 형성한다. 위에서 언급된 바와 마찬가지로, 깊은 P+ 영역(204d)은 일반적으로 에피택셜층의 상부 표면으로부터 예컨대 0.3 내지 0.7 미크론의 깊이로 확장하고 예컨대 1018 내지 1019의cm-3의 순 도핑 농도를 가진다. 동시에 얕은 P+ 영역(204s)은 일반적으로 에피택셜층의 상부 표면으로부터 예컨대 0.2 내지 0.5 미크론의 깊이로 확장하고 예컨대 1019 내지 1020의cm-3의 순 도핑 농도를 가진다.
그후, 금속 접점 층이 적층되어, 소스 접점(218)을 형성한다. 게이트 접점 및 드레인 접점(미도시됨)도 역시 일반적으로 제공된다. 그 결과적인 구조는 도 3에 도시된 것과 유사하다.
이렇게 하여, 고-에너지 및 저-에너지 붕소 주입 단계들에 대해 상대적으로 작은 BPSG 주입물 개구를 사용함으로써, 붕소는 트렌치로부터 충분히 먼 거리, 즉 후속적인 확산 공정 동안에 붕소가 측방향에서 채널 영역 안으로 확산되는 것을 방지하기에 충분히 먼 거리에서 주입된다. 더 나아가, 그후 BPSG층 내의 개구들의 크기를 증가시킴으로써(예컨대 블랭킷 에칭에 의해), 위에 언급된 채널 확산 위협에 기인하여, 다른 경우에나 가능했을 더 넓은 개구들을 가지는, 최종 접촉 윈도우가 제공된다. 그 결과, 수용가능한 기생 저항을 가지며 동시에 넓은 접점 면적을 가지고 따라서 낮은 온-저항을 가지는 디바이스가 제공된다.
비록 본 명세서에서 여러 실시예들이 구체적으로 도시되고 기술되었지만, 본 발명의 수정 및 변형은 상기한 교시에 의해 커버되며 본 발명의 사상 및 의도된 기술범위로부터 벗어나지 않고 첨부된 청구범위의 범위 내에 존재한다는 것을 알 것 이다. 일예로서 본 발명의 방법은 여러 반도체 영역들의 도전성 타입들이 본 명세서에서 기술된 도전성 타입에서 역전되어 있는 구조를 형성하기 위해서 사용될 수 있다.
상기한 바와 같은 본 발명은 트렌치 MOSFET 디바이스 등에 이용할 수 있다.
Claims (20)
- 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스를 형성하는 방법으로서,제 1 도전성 타입의 기판을 제공하는 단계와;상기 기판 위에 상기 제 1 도전성 타입의 에피택셜층으로서, 상기 기판보다 더 낮은 다수 캐리어 농도를 가지는 에피택셜층을 적층하는 단계와;상기 에피택셜층의 상부 표면으로부터 상기 에피택셜 영역 안으로 트렌치를 에칭하는 단계와;상기 트렌치의 적어도 일부의 윤곽을 이루는 제 1 절연 영역을 형성하는 단계와;상기 제 1 절연 영역에 인접하는 상기 트렌치 내에 도전 영역을 형성하는 단계와;상기 에피택셜층의 상부 내에 제 2 도전성 타입의 바디 영역을 형성하는 단계와;상기 바디 영역의 상부 내에 상기 트렌치에 인접하여 상기 제 1 도전성 타입의 소스 영역을 형성하는 단계와;상기 에피택셜층 위에 패터닝된 제 2 절연 영역을 포함하는 패터닝된 주입 마스크를 형성하는 단계로서, 상기 패터닝된 주입 마스크는 상기 소스 영역에 인접하여 상기 바디 영역의 적어도 부분 위에 개구들을 가지며, 상기 패터닝된 주입 마스크는 상기 도전 영역의 적어도 부분을 덮으며, 또한 상기 패터닝된 주입 마스크는 상기 소스 영역의 적어도 부분을 덮는, 패터닝된 주입 마스크 형성 단계와;(a1) 상기 개구들을 통해 상기 바디 영역의 상부 내에 제 1 에너지 레벨에서 상기 제 2 도전성 타입의 제 1 도펀트를 주입하는 단계 및 (b1) 상기 에피택셜층의 상기 상부 표면으로부터 제 1 깊이까지 높은 온도에서 상기 제 1 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 얕은 도펀트 영역을 형성하는 단계와;(a2) 상기 개구들을 통해 상기 바디 영역의 상부 내에 제 2 에너지 레벨에서 상기 제 2 도전성 타입의 제 2 도펀트를 주입하는 단계 및 (b2) 상기 에피택셜층의 상기 상부 표면으로부터 제 2 깊이까지 높은 온도에서 상기 제 2 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 깊은 도펀트 영역을 형성하는 단계로서, 상기 제 1 도펀트 및 제 2 도펀트는 동일하거나 또는 상이할 수 있고, 상기 깊은 도펀트 영역 및 얕은 도펀트 영역은 상기 바디 영역보다 더 높은 다수 캐리어 농도를 가지며, 상기 제 2 에너지 레벨은 상기 제 1 에너지 레벨보다 더 높으며, 또한 상기 제 2 깊이는 상기 제 1 깊이보다 더 깊은, 깊은 도펀트 영역을 형성하는 단계와;상기 패터닝된 제 2 절연 영역 내 상기 개구들을 확대하는 단계; 및상기 소스 영역의 상부 표면과 상기 얕은 도펀트 영역의 상부 표면에 인접하여 도전 소스 접점을 형성하는 단계를포함하는, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 1 항에 있어서, 상기 패터닝된 주입 마스크는 상기 패터닝된 제 2 절연 영역 위에 적층된 패터닝된 마스킹층을 포함하는, 복수의 트렌치 MOSFET 셀들을 포 함하는 디바이스 형성 방법.
- 제 2 항에 있어서, 상기 패터닝된 주입 마스크는, (a) 제 2 절연물질층을 적층하는 단계와, (b) 상기 제 2 절연물질층 위에 상기 패터닝된 마스킹층을 형성하는 단계, 및 (c) 패터닝된 제 2 절연 영역을 형성하기 위하여 상기 패터닝된 마스킹층에 의해 덮혀있지 않은 영역에서 상기 제 2 절연물질층을 에칭하는 단계를 포함하는 방법에 의해 형성되는, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 1 항에 있어서, 상기 제 1 도전성 타입은 N-타입 도전성이며 상기 제 2 도전성 타입은 P-타입 도전성인, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 1 항에 있어서, 상기 소스 영역은 상기 에피택셜층 표면으로부터 제 3 깊이까지 확장하며, 상기 제 1 깊이는 상기 제 3 깊이보다 얕고, 상기 제 2 깊이는 상기 제 3 깊이보다 더 깊은, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 1 항에 있어서, 상기 패터닝된 제 2 절연 영역은 패터닝된 BPSG 영역인, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 6 항에 있어서, 상기 개구들은 블랭킷 습식 에칭 단계(blanket wet etching step)에 의해 확대되는, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 1 항에 있어서,상기 패터닝된 주입 마스크는 패터닝된 BPSG층 위에 적층되어 있는 패터닝된 마스킹층을 포함하고;상기 패터닝된 마스킹층은 상기 제 1 도펀트와 상기 제 2 도펀트의 주입 후 확산 전에 제거되며;상기 개구들은 블랭킷 습식 에칭 단계에 의해 상기 패터닝된 BPSG층에서 확대되고; 또한상기 디바이스는 (a) 상기 BPSG층이 환류 공정(reflow)를 거치기에 충분히 그리고 (b) 상기 제 1 깊이 및 제 2 깊이까지 상기 제 1 도펀트 및 제 2 도펀트를 확산하기에 충분히 높은 온도까지 가열되는,복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 4 항에 있어서, 상기 제 1 도펀트 및 제 2 도펀트는 붕소 도펀트인, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 1 항에 있어서, 상기 제 2 도펀트는 상기 제 1 도펀트 전에 주입되는, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 1 항에 있어서, 상기 바디 영역은, 상기 제 2 도전성 타입의 도펀트가 주입되고 확산되어 있는 상기 에피택셜층의 일 영역에 상기 트렌치를 형성함으로써 형성되는, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 1 항에 있어서, 상기 기판에 인접한 도전 드레인 접점을 형성하는 단계, 및 상기 소스 영역에서 멀리 있는 상기 도전 영역의 상부 표면에 인접한 도전 게이트 접점을 형성하는 단계를 더 포함하는, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 트렌치 MOSFET 디바이스에서 에피택셜층의 상부 안에 제 1 도전성 타입의 소스 영역에 인접하여 얕은 도펀트 주입물 및 깊은 도펀트 주입물을 형성하는 방법으로서,상기 에피택셜층 위에 패터닝된 주입 마스크를 형성하는 단계로서, 상기 패터닝된 주입 마스크는 패터닝된 절연 영역을 포함하며, 상기 패터닝된 주입 마스크는 상기 소스 영역의 적어도 일 부분을 덮고, 또한 상기 패터닝된 주입 마스크는 상기 소스 영역에 인접하여 상기 에피택셜층의 적어도 부분 위에 개구들을 가지는, 패터닝된 주입 마스크 형성 단계와;(a1) 상기 개구들을 통해 상기 에피택셜층의 상부 내에 제 1 에너지 레벨에서 제 2 도전성 타입의 제 1 도펀트를 주입하는 단계 및 (b1) 상기 에피택셜층의 상부 표면으로부터 제 1 깊이까지 높은 온도에서 상기 제 1 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 얕은 도펀트 영역을 형성하는 단계와;(a2) 상기 개구들을 통해 상기 에피택셜층의 상부 내에 제 2 에너지 레벨에서 상기 제 2 도전성 타입의 제 2 도펀트를 주입하는 단계 및 (b2) 상기 에피택셜층의 상기 상부 표면으로부터 제 2 깊이까지 높은 온도에서 상기 제 2 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 깊은 도펀트 영역을 형성하는 단계로서, 상기 제 1 도펀트 및 제 2 도펀트는 동일하거나 또는 상이할 수 있고, 상기 제 2 에너지 레벨은 상기 제 1 에너지 레벨보다 더 높으며, 또한 상기 제 2 깊이는 상기 제 1 깊이보다 더 깊은, 깊은 도펀트 영역을 형성하는 단계; 및상기 패터닝된 절연 영역 내 상기 개구들을 확대하는 단계를포함하는, 얕은 및 깊은 도펀트 주입물 형성 방법.
- 제 13 항에 있어서, 상기 패터닝된 주입 마스크는 상기 패터닝된 절연 영역 위에 적층된 패터닝된 마스킹층을 포함하는, 얕은 및 깊은 도펀트 주입물 형성 방법.
- 제 13 항에 있어서, 상기 패터닝된 절연 영역은 패터닝된 BPSG 영역인, 얕은 및 깊은 도펀트 주입물 형성 방법.
- 제 15 항에 있어서, 상기 개구들은 블랭킷 습식 에칭 단계에 의해 확대되는, 얕은 및 깊은 도펀트 주입물 형성 방법.
- 제 13 항에 있어서,상기 패터닝된 주입 마스크는 패터닝된 BPSG층 위에 적층되어 있는 패터닝된 마스킹층을 포함하고;상기 패터닝된 마스킹층은 상기 제 1 도펀트와 상기 제 2 도펀트의 주입 후 확산 전에 제거되며;상기 개구들은 블랭킷 습식 에칭 단계에 의해 상기 패터닝된 BPSG층에서 확대되고; 또한상기 디바이스는 (a) 상기 BPSG층이 환류 공정(reflow)를 거치기에 충분히 그리고 (b) 상기 제 1 깊이 및 제 2 깊이까지 상기 제 1 도펀트 및 제 2 도펀트를 확산하기에 충분히 높은 온도까지 가열되는,얕은 및 깊은 도펀트 주입물 형성 방법.
- 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스를 형성하는 방법으로서,N-타입 실리콘 기판을 제공하는 단계와;상기 기판보다 더 낮은 다수 캐리어 농도를 가지는 N-타입 실리콘 에피택셜층을 상기 기판 위에 적층하는 단계와;상기 에피택셜층의 상부 표면으로부터 상기 에피택셜 영역 안으로 트렌치를 에칭하는 단계와;상기 트렌치의 적어도 일부의 윤곽을 이루는 실리콘 산화물 영역을 형성하는 단계와;상기 실리콘 산화물 영역에 인접하는 상기 트렌치 내에 도핑된 폴리실리콘 영역을 형성하는 단계와;상기 에피택셜층의 상부 내에 P-타입 바디 영역을 형성하는 단계와;상기 바디 영역의 상부 내에 상기 트렌치에 인접하여 N-타입 소스 영역을 형성하는 단계와;상기 에피택셜층 위에 패터닝된 주입 마스크를 형성하는 단계로서, 상기 패터닝된 주입 마스크는 상기 소스 영역에 인접하여 상기 바디 영역의 적어도 부분 위에 개구들을 가지며, 상기 패터닝된 주입 마스크는 상기 도핑된 폴리실리콘 영역의 적어도 부분을 덮으며, 상기 패터닝된 주입 마스크는 상기 소스 영역의 적어도 부분을 덮으며, 또한 상기 패터닝된 주입 마스크는 패터닝된 BPSG 영역 위에 적층되어 있는 패터닝된 마스킹층을 포함하는, 패터닝된 주입 마스크 형성 단계와;(a1) 상기 개구들을 통해 상기 바디 영역의 상부 내에 제 1 에너지 레벨에서 제 1 P-타입 도펀트를 주입하는 단계 및 (b1) 상기 에피택셜층의 상기 상부 표면으로부터 제 1 깊이까지 높은 온도에서 상기 제 1 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 얕은 도펀트 영역을 형성하는 단계와;(a2) 상기 개구들을 통해 상기 바디 영역의 상부 내에 제 2 에너지 레벨에서 제 2 P-타입 도펀트를 주입하는 단계 및 (b2) 상기 에피택셜층의 상기 상부 표면으로부터 제 2 깊이까지 높은 온도에서 상기 제 2 도펀트를 확산하는 단계를 포함하는 프로세스에 의해 깊은 도펀트 영역을 형성하는 단계로서, 상기 제 1 P-타입 도펀트 및 제 2 P-타입 도펀트는 동일하거나 또는 상이할 수 있고, 상기 깊은 도펀트 영역 및 얕은 도펀트 영역 각각은 상기 바디 영역보다 더 높은 다수 캐리어 농도를 가지며, 상기 제 2 에너지 레벨은 상기 제 1 에너지 레벨보다 더 높으며, 또한 상기 제 2 깊이는 상기 제 1 깊이보다 더 깊은, 깊은 도펀트 영역을 형성하는 단계; 및블랭킷 습식 에칭 단계에 의해 상기 패터닝된 BPSG 영역 내 상기 개구들을 확대하는 단계를포함하는, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 18 항에 있어서,상기 패터닝된 마스킹층은 상기 제 1 도펀트와 상기 제 2 도펀트의 주입 후 확산 전에 제거되며; 또한상기 디바이스는 (a) 상기 BPSG층이 환류 공정(reflow)를 거치기에 충분히 그리고 (b) 상기 제 1 깊이 및 제 2 깊이까지 상기 제 1 도펀트 및 제 2 도펀트를 확산하기에 충분히 높은 온도까지 가열되는,복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
- 제 19 항에 있어서, 상기 제 1 및 제 2 P-타입 도펀트는 붕소 도펀트인, 복수의 트렌치 MOSFET 셀들을 포함하는 디바이스 형성 방법.
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