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KR19980058375A - 반도체 메모리소자의 출력버퍼회로 - Google Patents

반도체 메모리소자의 출력버퍼회로 Download PDF

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KR19980058375A
KR19980058375A KR1019960077699A KR19960077699A KR19980058375A KR 19980058375 A KR19980058375 A KR 19980058375A KR 1019960077699 A KR1019960077699 A KR 1019960077699A KR 19960077699 A KR19960077699 A KR 19960077699A KR 19980058375 A KR19980058375 A KR 19980058375A
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김재형
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김영환
현대전자산업 주식회사
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Abstract

본 발명은 반도체 메모리소자의 출력버퍼회로에 관한 것으로서, 특히 접지와 풀다운 트랜지스터를 분리시킴과 동시에 다수의 풀다운 트랜지스터를 순차적으로 구동시켜 줌으로써 접지노이즈(ground noise)를 감소시킬 수 있는 출력버퍼회로에 관한 것이다. 본 발명의 출력버퍼회로는 각각 다수의 출력버퍼로 구성되고, 상기 각 출력버퍼는 전원전압과 접지사이에 연결된 풀업트랜지스터와 풀다운 트랜지스터로 구성된, 다수의 버퍼그룹과, 제어신호에 의해 상기 다수의 버퍼그룹을 순차적으로 구동하기 위한 구동부와, 외부로부터 인가되는 출력인에이블신호를 입력하여 다수의 버퍼그룹을 순차적으로 구동하기 위한 제어신호를 상기 구동부로 출력하는 제어신호 발생부를 포함한다.

Description

반도체 메모리소자의 출력버퍼회로도1은 종래의 반도체 메모리소자의 출력버퍼회로도,
본 발명은 반도체 메모리소자에 관한 것으로서, 특히 접지와 풀다운 트랜지스터를 분리시키고 풀다운 트랜지스터를 순차 구동시켜 줌으로써 접지 노이즈를 감소시킬 수 있는 반도체 메모리소자의 출력버퍼회로에 관한 것이다.
종래의 반도체 메모리소자의 출력버퍼회로는 데이터의 출력시 상승 및 하강기울기를 크게 하기 위하여 풀업 트랜지스터와 풀다운 트랜지스터의 크기를 크게 하였다.도1은 종래의 풀업 트랜지스터와 풀다운 트랜지스터로 구성된 다수의 출력버퍼가 병렬연결된 반도체 메모리소자의 출력버퍼회로의 회로도를 도시한 것이다.
[발명이 이루고자하는 기술적과제]가 동시에 턴온되기 때문에 커다란 접지노이즈를 발생시키는 문제점이 있었다.본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로에 있어서, 상기 제어신호 발생부는 상기 출력인에이블신호를 입력하여 제1 내지 제4구동신호를 상기 구동부로 출력하는 제1 내지 제4제어신호 발생수단을 구비한다.어진다.를 구동부(10)의 제2NMOS 트랜지스터(NME12)의 게이트에 발생하는 다수의 반전 게이트(IN4-IN5)로 구성된다.구동된다. 즉, 출력인에이블신호(OE-CON)가 하이상태에서 로우상태로 천이되는 경우에는 제어신호(CS1-CS4)가 발생되지 않아 출력펄스는 동작하지 않는다.

Claims (9)

  1. 각각 다수의 출력버퍼로 구성되고, 각 출력버퍼는 전원전압과 접지사이에 연결된 풀업 트랜지스터와 풀다운 트랜지스터로 구성된, 다수의 버퍼그룹과, 제어신호에 의해 상기 다수의 버퍼그룹을 순차직으로 구동하기 위한 구동부와, 외부로부터 인가되는 출력인에이블신호를 입력하여 다수의 버퍼그룹을 순차적으로 구동하기 위한 제어신호를 상기 구동부로 출력하는 제어신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  2. 제1항에 있어서, 상기 구동부는 상기 제어신호에 의해 순차적으로 상기 버퍼그룹을 구동하기 위한 제1 내지 제4구동수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  3. 제2항에 있어서, 상기 구동부의 제1 내지 제4구동수단은 각각 제1내지 제4제어신호가 게이트에 인가되고 드례인이 상기 각 버퍼그룹에 연결되며 소오스가 접지된 제1 내지 제4NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  4. 제1항에 있어서, 상기 제어신호 발생부는 상기 출력인에이블신호를 입력하여 제1 내지 제4구동신호를 상기 구동부로 출력하는 제1 내지 제4제어신호 발생수단을 구비하는 것을 특징으로 하는 반도제 메모리소자의 출력버퍼회로.
  5. 제4항에 있어서, 상기 제1제어신호 발생수단은 상기 출력인에이블신호를 반전딜레이시켜 주기위한 다수의 반전 게이트와, 상기 출력인에이블신호와 상기 다수의 반전 게이트를 통해 반전딜레이된 출력인에이블신호를 입력하여 상기 제1제어신호를 구동부로 출력하는 낸드 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  6. 제4항에 있어서, 상기 제2제어신호 발생수단은 상기 제1제어신호를 딜레이시켜 제2제어신호를 상기 구동부로 발생하는 다수의 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  7. 제4항에 있어서, 제3제어신호 발생수단은 상기 제2제어신호를 딜레이시켜 제3제어신호를 상기 구동부로 발생하는 다수의 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  8. 제4항에 있어서, 상기 제4제어신호 발생수단은 상기 제3제어신호를 딜레이시켜 제4제어신호를 상기 구동부로 발생하는 다수의 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  9. 제1항에 있어서, 상기 각 버퍼그릅은 각각 4개의 출력버퍼가 하나의 그룹으로 연결되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
KR1019960077699A 1996-12-30 1996-12-30 반도체 메모리소자의 출력버퍼회로 KR100260358B1 (ko)

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