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KR100260358B1 - 반도체 메모리소자의 출력버퍼회로 - Google Patents

반도체 메모리소자의 출력버퍼회로 Download PDF

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KR100260358B1
KR100260358B1 KR1019960077699A KR19960077699A KR100260358B1 KR 100260358 B1 KR100260358 B1 KR 100260358B1 KR 1019960077699 A KR1019960077699 A KR 1019960077699A KR 19960077699 A KR19960077699 A KR 19960077699A KR 100260358 B1 KR100260358 B1 KR 100260358B1
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Abstract

본 발명은 반도체 메모리소자의 출력버퍼회로에 관한 것으로서, 특히 접지와 풀다운 트랜지스터를 분리시킴과 동시에 다수의 풀다운 트랜지스터를 순차적으로 구동시켜 줌으로써 접지노이즈(ground noise)를 감소시킬 수 있는 출력버퍼회로에 관한 것이다. 본 발명의 출력버퍼회로는 각각 다수의 출력버퍼로 구성되고, 각 출력버퍼는 전원전압과 접지사이에 연결된 풀업트랜지스터와 풀다운 트랜지스터로 구성된, 다수의 버퍼그룹과; 상기 각 버퍼그룹의 다수의 출력버퍼의 풀다운 트랜지스터와 접지전위가 분리되도록 상기 풀다운 트랜지스터의 소오스와 접지전위사이에 연결되고, 게이트에 인가되는 제어신호에 의해 상기 풀다운 트랜지스터와 접지전위를 연결시켜 다수의 출력버퍼그룹을 순차적으로 구동하기 위한 복수개의 NMOS 트랜지스터와; 외부로부터 인가되는 출력인에이블신호를 입력하여 상기 복수개의 NMOS 트랜지스터가 상기 다수의 버퍼그룹을 순차적으로 구동하도록, 다수의 제어신호를 각각 게이트로 발생하는 다수의 제어신호 발생수단을 구비하는 제어신호 발생부를 포함한다.

Description

반도체 메모리소자의 출력버퍼회로
상기의 출력버퍼회로는 풀업 입력신호(PU1-PU16)에 의해 PMOS 트랜지스터(MP1-MP16)가 모두 오프된 상태에서 풀다운 입력신호(PD1-PD16)에 의해 NMOS 트랜지스터(MN1-MN16)가 턴온되어 신호를 출력하거나 또는 풀다운 입력신호(PD1-PD16)에 의해 NMOS 트랜지스터(MN1-MN16)가 모두 턴오프된 상태에서 풀업입력신호(PU1-PU16)에 의해 PMOS 트랜지스터(MP1-MP16)가 모두 턴온되어 신호를 출력한다.
이때, 풀다운 입력신호(PD1-PD16)에 의해 풀다운 트랜지스터인 NMOS 트랜지스터(MN1-MN16)가 동시에 턴온되어 신호를 출력하는 경우, NMOS 트랜지스터가 동시에 턴온되기 때문에 커다란 접지노이즈를 발생시키는 문제점이 있었다.
이를 해결하기 위하여, 종래에는 반도체 칩의 기판이 P 형 기판인 경우 금속라인으로 분리시켜 접지노이즈를 감소시키는 방법이 제시되었으나, 이방법은 기판의 픽업(pick-up)을 통하여 접지 노이즈를 크게 유발시키기 때문에 오동작이 발생되는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 접지와 풀다운 트랜지스터를 분리시킴과 동시에 풀다운 트랜지스터를 순차적으로 구동시켜 줌으로써 접지노이즈를 감소시킬 수 있는 반도체 메모리소자의 출력버퍼회로를 제공하는데 그 목적이 있다.
제1도는 종래의 반도체 메모리소자의 출력버퍼회로도.
제2도는 본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로도.
제3도는 제2도의 본 발명의 출력버퍼회로의 동작파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 구동부 20 : 제어신호 발생부
21-24 : 제1 내지 제4제어신호 발생수단
IN1-IN9 : 반전 게이트 NA1 : 낸드 게이트
MP1-MP16 : PMOS 트랜지스터
MNI-MN16, MNE11-MNE14 : NMOS 트랜지스터
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리소자의 출력버퍼회로는 각각 다수의 출력버퍼로 구성되고, 각 출력버퍼는 전원전압의 접지사이에 연결된 풀업트랜지스터와 풀다운 트랜지스터로 구성된, 다수의 버퍼그룹과; 상기 각 버퍼그룹의 다수의 출력버퍼의 풀다운 트랜지스터와 접지전위가 분리되도록 상기 풀다운 트랜지스터의 소오스와 접지전위사이에 연결되고, 게이트에 인가되는 제어신호에 의해 상기 풀다운 트랜지스터와 접지전위를 연결시켜 다수의 출력버퍼그룹을 순차적으로 구동하기 위한 복수개의 NMOS 트랜지스터와; 외부로부터 인가되는 출력인에이블신호를 입력하여 상기 복수개의 NMOS 트랜지스터가 상기 다수의 버퍼그룹을 순차적으로 구동하도록, 다수의 제어신호를 각각 게이트로 발생하는 다수의 제어신호 발생수단을 구비하는 제어신호 발생부를 포함하는 반도체 메모리소자의 출력버퍼 회로를 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로에 있어서, 상기 복수개의 버퍼그룹은 제1 내지 제4버퍼그룹으로 이루어지며, 제어신호 발생부 제1 내지 제4제어신호 발생수단으로 이루어지고, 복수개의 NMOS 트랜지스터는 상기 제1 내지 제4제어신호 발생수단으로부터 게이트에 각각 인가되는 상기 제1 내지 제4제어신호에 의해 구동되어 상기 다수의 버퍼그룹의 각 출력버퍼의 풀다운 트랜지스터의 드레인을 접지전위에 연결시켜주기 위한 제1 내지 제4NMOS 트랜지스터로 구성된다.
본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로에 있어서, 상기 제1제어신호 발생수단은 상기 출력인에이블신호를 반전딜레이시켜 주기위한 다수의 반전 게이트와, 상기 출력인에이블신호와 상기 다수의 반전 게이트를 통해 반전딜레이된 출력인에이블신호를 입력하여 상기 제1제어신호를 제1NMOS 트랜지스터로 출력하는 낸드게이트로 구성되고, 상기 제2제어신호 발생수단은 상기 제1제어신호를 딜레이시켜 제2제어신호를 상기 제2NMOS 트랜지스터로 발생하는 다수의 반전 게이트로 구성된다. 또한, 제3제어신호 발생수단은 상기 제2제어신호를 딜레이시켜 제3제어신호를 상기 제3NMOS 트랜지스터로 발생하는 다수의 반전 게이트로 구성되고, 상기 제4제어신호 발생수단은 상기 제3제어신호를 딜레이시켜 제4제어신호를 상기 제4NMOS 트랜지스터로 발생하는 다수의 반전 게이트로 구성된다.
[실시예]
이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제2도는 본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로도를 도시한 것이다. 제2도를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼회로도 제1도와 마찬가지로 x16 의 출력버퍼(OB1-OB16)가 병렬구성된다. 각 출력버퍼(OB1-OB16)는 전원전압(Vcc)과 접지(GND) 사이에 연결된, 게이트에 각각 풀업 입력신호(PU1-PU16)가 인가되는 풀업용 PMOS 트랜지스터 (MP1-MP16)와 게이트에 각각 풀다운 입력신호(PD1-PD16)가 인가되는 풀다운용 NMOS 트랜지스터(MN1-NM16)로 이루어진다.
본 발명의 실시예에서는 x16의 출력버퍼(OB1-OB16)를 4개씩 하나의 그룹(group, GR)으로 묶고, 각 버퍼그룹(GR1-GR4)을 구동하기 위한 구동부(10)를 구비한다. 구동부(10)는 제1 내지 제4제어신호(CS1-CS4)에 의해 순차적으로 버퍼그룹(GR1-GR4)을 구동하기 위한 제1 내지 제4구동수단으로 이루어진다. 상기 구동부(10)의 제1 내지 제4구동수단은 각각 제1내지 제4제어신호가 게이트에 인가되고 드레인이 상기 각 버퍼그룹(GR1-GR4)에 연결되며 소오스가 접지된 제1 내지 제4NMOS 트랜지스터(NME11-MNE14)로 구성된다.
상기 제1 내지 제4NMOS 트랜지스터(MNE11-MNE14)는 상기 각 출력버퍼(OB1-OB16)의 풀다운 트랜지스터(PD1-PD16)를 접지전위로부터 분리시켜주고, 게이트에 제어신호가 인가되면 턴온되어 상기 풀다운 트랜지스터(PD1-PD16)의 드레인을 접지전위에 연결시켜 줌으로써 출력버퍼가 순차적으로 구동하도록 하는 역할을 하는 것이다.
또한, 본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로는 출력인에이블신호(OE_CON)를 입력하여 상기 구동부(10)의 제1 내지 제4NMOS 트랜지스터(MNE11-MNE14)의 게이트에 제1 내지 제4구동신호(CS1-CS4)를 출력하는 제어신호 발생부(20)를 포함한다.
상기 제어신호 발생부(20)는 출력인에이블신호(OE_CON)를 입력하여 제1 내지 제4구동신호(CS1-CS4)를 출력하는 제1 내지 제4제어신호 발생수단(21-24)을 구비한다. 제1 제어신호 발생수단(21)은 출력인에이블신호(OE_CON)를 반전딜레이시켜 주기위한 다수의 반전 게이트(IN1-IN3)과, 출력인에이블신호(OE_CON)와 다수의 반전 게이트(IN1-IN3)를 통해 반전딜레이된 출력인에이블신호(OE_CON')를 입력하여 상기 제1제어신호(CSI)를 구동부(10)의 제1NMOS 트랜지스터(MNE11)의 게이트에 발생하는 낸드 게이트(NA1)로 구성된다.
제2제어신호 발생수단(22)은 상기 제1제어신호(CS1)를 딜레이시켜 제2 제어신호(CS2)를 구동부(10)의 제2NMOS 트랜지스터(MNE12)의 게이트에 발생하는 다수의 반전게이트(IN4-IN5)로 구성된다.
제3제어신호 발생수단(23)은 상기 제2제어신호(CS2)를 딜레이시켜 제3제어신호(CS3)를 구동부(10)의 제3NMOS 트랜지스터(MNE13)의 게이트에 발생하는 다수의 반전 게이트(IN6-IN7)로 구성된다.
제4제어신호 발생수단(24)은 상기 제3제어신호(CS3)를 딜레이시켜 제4제어신호(CS4)를 구동부(10)의 제4NMOS 트랜지스터(MNE14)의 게이트에 발생하는 다수의 반전 게이트(IN8-IN9)로 구성된다.
상기한 바와같은 구조를 갖는 본 발명의 반도체 메모리소자의 출력버퍼 회로의 동작을 제3도의 동작 파형도를 참조하여 설명하면 다음과 같다.
x16 출력버퍼가 4개씩 하나의 버퍼그룹(GR1-GR4)으로 연결된 출력버퍼 회로는 풀다운 트랜지스터(PD1-PD16)가 NMOS 트랜지스터(NME11-MNE14)에 의해 접지전위로부터 분리되어 있다가, 제3(A)도와 같은 출력인에이블신호(OE_CON)가 외부로부터 인가되면, 출력인에이블신호(OE_CON)가 로우상태에서 하이상태로 천이될 때 버퍼그룹(GR1-GR4)를 순차 구동시켜 센싱된 데이터를 입력할 준비를 한다.
출력인에이블신호(OE_CON)가 제3(A)도와 같이 로우상태에서 하이상태로 천이될 때 제어신호 발생부(20)의 제1제어신호 발생수단(21)은 일정폭을 갖는 제3(B)도와 같은 제1제어신호(CS1)를 발생한다.
상기 제1제어신호(CS1)가 발생된 후 제2제어신호 발생수단(22) 내지 제4제어신호 발생수단(24)을 통해 제2제어신호(CS2) 내지 제4제어신호(CS4)가 제3(C)도-제3(E)도와 같이 순차적으로 출력되어 구동부(10)의 NMOS 트랜지스터(MNE11-MNE14)가 순차적으로 구동된다. 즉, 출력인에이블신호(OE_CON)가 하이상태에서 로우상태로 천이되는 경우에는 제어신호(CS1-CS4)가 발생되지 않아 출력펄스는 동작하지 않는다.
한편, 출력인에이블신호(OE_CON)이 로우상태에서 하이상태로 천이될 때 제1제어신호(CS1)가 발생되어 제1버퍼그룹(GR1)을 잠시동안 턴오프시킨 다음 턴온시키고, 그다음 제2제어신호(CS2)에 의해 제2버퍼그룹(GR2)을 잠시동안 턴오프시킨 다음 턴온시킨다. 이어서, 제3제어신호(CS3)에 의해 제3버퍼그룹(GR3)을 잠시동안 턴오프시킨 다음 턴온시키고, 이어서 제4제어신호(CS4)에 의해 제4버퍼그룹(GR4)을 잠시동안 턴오프시킨 다음 턴온시킨다.
이와같이 본 발명의 출력버퍼회로는 제어신호 발생부(20)로부터 발생되는 제1 내지 제4제어신호(CS1-CS4)에 의해 구동부(10)가 각 버퍼그룹(GR1-GR4)을 순차적으로 구동시켜 줌으로써, 동시에 풀다운 트랜지스터가 턴온되는 것이 방지된다.
상술한 바와 같은 본 발명의 반도체 메모리소자의 출력버퍼회로는 다수의 출력버퍼를 하나의 버퍼그룹으로 연결시켜 접지와 풀다운 트랜지스터가 분리되도록 구성함으로써, 다수의 버퍼그룹을 동시에 구동시키지 않고 순차적으로 구동시켜 접지노이즈를 1/4정도 감소시켜 줄수 있을 뿐만 아니라 노이즈에 의한 오동작을 방지할 수 있다.
본 발명은 반도체 메모리소자에 관한 것으로서, 특히 접지와 풀다운 트랜지스터를 분리시키고 풀다운 트랜지스터를 순차 구동시켜 줌으로써 접지 노이즈를 감소시킬 수 있는 반도체 메모리소자의 출력버퍼회로에 관한 것이다.
종래의 반도체 메모리소자의 출력버퍼회로는 데이터의 출력시 상승 및 하강 기울기를 크게 하기 위하여 풀업 트랜지스터와 풀다운 트랜지스터의 크기를 크게 하였다.
제1도는 종래의 풀업 트랜지스터와 풀다운 트랜지스터로 구성된 다수의 출력버퍼가 병렬연결된 반도체 메모리소자의 출력버퍼회로의 회로도를 도시한 것이다.
제1도를 참조하면, 종래의 반도체 메모리소자의 출력버퍼회로는 x16 의 출력버퍼(OB1-OB16)가 병렬구성된다. 각 출력버퍼(OB1-OB16)는 전원전압(Vcc)과 접지(GND) 사이에 연결된 풀업 트랜지스터인 PMOS 트랜지스터(MP1-MP16)와 풀다운 트랜지스터인 NMOS 트랜지스터(MN1-MN16)로 이루어진다. 각 출력버퍼(OB1-OB16)의 풀업 트랜지스터인 PMOS 트랜지스터(MP1-MP16)의 게이트에는 각각 풀업 입력신호(PU1-PU16)가 인가되고, 풀다운 트랜지스터인 NMOS 트랜지스터(MN1-MN16)의 게이트에는 각각 풀다운 입력신호(PD1-PD16)가 인가되어 PMOS 트랜지스터(MP1-MP16)와 NMOS 트랜지스터(MN1-MN16)의 드레인이 공통 연결되어 신호를 출력한다.

Claims (7)

  1. 각각 다수의 출력버퍼로 구성되고, 각 출력버퍼는 전원전압과 접지사이에 연결된 풀업트랜지스터와 풀다운 트랜지스터로 구성된, 다수의 버퍼그룹과, 상기 각 버퍼그룹의 다수의 출력버퍼의 풀다운 트랜지스터와 접지전위가 분리되도록 상기 풀다운 트랜지스터의 소오스와 접지전위사이에 연결되고, 게이트에 인가되는 제어신호에 의해 상기 풀다운 트랜지스터와 접지전위를 연결시켜 다수의 출력버퍼그룹을 순차적으로 구동하기 위한 복수개의 NMOS 트랜지스터와; 외부로부터 인가되는 출력인에이블신호를 입력하여 상기 복수개의 NMOS 트랜지스터가 상기 다수의 버퍼그룹을 순차적으로 구동하도록, 다수의 제어신호를 각각 게이트로 발생하는 다수의 제어신호 발생수단을 구비하는 제어신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  2. 다수의 버퍼그룹은 제1 내지 제4버퍼그룹으로 이루어지고, 제어신호 발생부는 제1제어신호 발생수단 내지 제4제어신호 발생수단으로 이루어지며, 복수개의 NMOS 트랜지스터는 상기 제1 내지 제4제어신호 발생수단으로부터 게이트에 각각 인가되는 제1 내지 제4제어신호에 의해 구동되어 상기 다수의 버퍼그룹의 각 출력버퍼의 풀다운트랜지스터의 드레인을 접지전위에 연결시켜주기 위한 제1 내지 제4NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  3. 제2항에 있어서, 상기 다수의 제어신호 발생수단중 제1제어신호 발생수단은 상기 출력인에이블신호를 반절딜레이시켜 주기위한 다수의 반전 게이트와, 상기 출력인에이블신호와 상기 다수의 반전 게이트를 통해 반전딜레이 된 출력인에이블신호를 입력하여 상기 제1제어신호를 제1NMOS 트랜지스터의 게이트로 출력하는 낸드 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  4. 제2항에 있어서, 제2제어신호 발생수단은 제1제어신호 발생수단에서 출력되는 제1제어신호를 딜레이시켜 제2제어신호를 제2NMOS 트랜지스터로 발생하기 위한 다수의 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  5. 제2항에 있어서, 제3제어신호 발생수단은 상기 제2제어신호를 딜레이시켜 제3제어신호를 상기 제3NMOS 트랜지스터로 발생하는 다수의 반전게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  6. 제2항에 있어서, 상기 제4제어신호 발생수단은 상기 제3제어신호를 딜레이시켜 제4제어신호를 상기 제4NMOS 트랜지스로 발생하는 다수의 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
  7. 제1항에 있어서, 상기 각 버퍼그룹은 각각 4개의 출력버퍼가 하나의 그룹으로 연결되는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
KR1019960077699A 1996-12-30 1996-12-30 반도체 메모리소자의 출력버퍼회로 KR100260358B1 (ko)

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JPS62114194A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体記憶装置

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