KR19980049913A - 센스 앰프(Sense Amp)의 제어회로 - Google Patents
센스 앰프(Sense Amp)의 제어회로 Download PDFInfo
- Publication number
- KR19980049913A KR19980049913A KR1019960068662A KR19960068662A KR19980049913A KR 19980049913 A KR19980049913 A KR 19980049913A KR 1019960068662 A KR1019960068662 A KR 1019960068662A KR 19960068662 A KR19960068662 A KR 19960068662A KR 19980049913 A KR19980049913 A KR 19980049913A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- sense amplifier
- enable
- control circuit
- receives
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
본 발명은 센스 앰프(Sense Amp)의 제어(Control) 회로에 관한 것으로 특히, 고주파수 액세스(High Frequency Access)에 적당하도록 한 센스 앰프의 제어 회로에 관한 것이다.
이와 같은 본 발명에 의한 센스 앰프의 제어회로는 클럭과 어드레스 멀티플렉서의 신호를 받아 코딩하는 코딩부와, 상기 코딩부에서 코딩된 출력신호를 입력으로 받아 Y신호를 선택하는 Y신호 선택부와, 상기 코딩부에서 코딩된 출력신호를 받아 센스 앰프 인에이블 신호를 발생시키는 인에이블 발생부와, 상기 인에이블 발생부의 인에이블 신호를 받아 미세한 전압차의 데이타 신호를 감지하여 디지탈 로직에 적합하도록 충분히 증폭하는 센스 앰프와, 상기 센스 앰프의 신호와 상기 Y신호를 받아 해당하는 데이타를 저장하고 있는 메모리 셀을 선택하는 칩 선택부를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 센스 앰프(Sense Amp)의 제어(Control)회로에 관한 것으로 특히, 고주파수 액세스(High Frequency Access)에 적당하도록 한 센스 앰프의 제어회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 그 구성상에 있어서 크게 정보를 기억하는 부분(메모리 셀), 지정된 장소에 정보를 선택적으로 저장하거나 읽어내도록 하는 선택부분(디코더 등), 입출력되는 정보의 신호상태를 감지하는 부분(센스 앰프), 그리고 정보가 통과하는 부분(데이타 버스)으로 이루어져 있는데 최근 작은 면적을 차지하면서도 대용량의 정보 저장 기능을 가지게 하는 것과 아울러 그 동작의 신뢰성 향상 및 메모리 셀의 불필요한 누설전류를 줄이고자 하는 문제가 개발의 관심이 되고 있다.
특히, 정보를 감지하는 부분, 즉 센스 앰프는 선택된 메모리 셀에 독출된 정보를 전압차로써 충분히 증폭하여 데이타 출력 버퍼로 보내는 기능을 가진다.
이하, 첨부된 도면을 참조하여 종래 기술의 센스 앰프의 제어 회로를 설명하면 다음과 같다.
도 1은 종래 기술의 센스 앰프의 제어 회로를 나타낸 블럭도이다.
종래 기술의 센스 앰프의 제어 회로는 도 1에서와 같이 리드 인에이블(RD : Read Enable) 신호인 RD1, RD2, RD3과 클럭(Clock)신호인 CLK1, CLK2, CLK3을 입력으로 받아 각 신호를 조합하는 앤드 게이트(And Gate)(11)들과, 상기 앤드 게이트(11)들의 신호를 반전시키는 제 1 인버터(12)와, 상기 제 1 인버터(12)에서 반전된 신호를 받아 일정한 시간 동안 지연시키는 딜레이(Delay)부(13)와, 상기 딜레이부(13)에 지연된 신호를 다시 반전시키어 인에이블 신호를 출력하는 제 2 인버터 (14)와, 상기 제 2 인버터(14)에서 인에이블된 신호인 SAEAN1, SAEAN2, SEAN3의 신호를 받아 디지탈 로직(Logic)에 적합하도록 충분히 증폭하는 센스 앰프(15)와, 데이타를 저장하는 메모리 셀(16)과, 상기 센스 앰프(15)에서 증폭된 신호와 데이타 라인(Data Line)를 통해 Y신호 선택부(도면에 도시하지 않음)에서 선택된 콜럼 코딩(Column Coding)인 인에이블(Enable)된 신호 Ysel1, Ysel2, Ysel3을 입력으로 받아 해당하는 데이타를 저장하고 있는 메모리 셀(16)을 선택하는 칩 선택부(17)와, 상기 칩 선택부(17)에서 선택되어진 메모리 셀(16)을 비트 라인(Bit Line)를 통해서 워드 라인 신호인 W/L1, W/L2, W/L3을 출력하게 된다.
종래 기술의 센스 앰프의 제어 회로 동작은 도 2에서와 같이 외부에서 발생되는 코어 클럭 신호(Core CLK)를 입력으로 받아 내부 클럭 발진기(Generator)에 의해 발생된 신호인 CLK1, CLK2, CLK3을 이용하여 리드 인에이블(Lead Enable) 신호인 RD1, RD2, RD3을 합성한 후, 센스 앰프 인에이블(Sense Amp Enable) 신호인 STENA1, STENA2, SEENA3을 순차적으로 발생시킨다.
이때 로우 코딩(Row Coding)인 워드 라인인 W/L1, W/L2, W/L3 과 콜롬 코딩(Column Coding)인 Ysel1, Ysel2, Ysel3이 인에이블 되어 있으면 비트 라인에 실리어 메모리 셀(Memory Cell)(16)내의 데이타(Data)가 비트 라인(Bit Line)에 실리게 된다.
결과적으로 상기 인에이블된 센스 앰프 인에이블 신호에 의해 비트 라인의 전위차는 더욱 커지게 된다.
그러나 상기와 같은 종래 기술의 센스 앰프의 제어회로에 있어서 다음과 같은 문제점이 있었다.
즉, 도 2에서와 같이 워드 라인 신호 및 콜롬 코딩 신호 그리고 센스 앰프 엔이블 신호가 동시에 인에이블 하게 되어 비트라인의 전위차가 센스 앰프에 의해 접지(GND) 및 전원(Vdd)전압으로 차이가 발생하기 때문에 많은 A 만큼의 등화 시간(Equalize Time)이 소요되므로 연속적인 액세스(Access)를 할 경우 많은 등화 시간이 필요하므로써 고주파수(High Frequency) 동작이 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 고주파수 동작에 적당한 센스 앰프의 제어신호를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 센스 앰프의 제어회로를 나타낸 블럭도
도 2는 종래 기술의 센스 앰프의 제어회로의 동작을 나타낸 동작 타이밍도
도 3은 본 발명에 따른 센스 앰프의 제어회로를 나타낸 블럭도
도 4는 도 3의 멀티플렉서와 Y신호 선택부 및 센스 앰프 구동부를 나타낸 상세도
도 5는 본 발명의 센스 앰프의 제어회로의 동작을 나타낸 동작 타이밍도
* 도면의 주요 부분에 대한 부호의 설명
21 : 코딩부, 22 : Y신호 선택부, 23 : 인에이블 발생부, 24 : 센스 앰프, 25 : 칩 선택부, 26 : 메모리 셀, 27a,27b,27c,27d,27e,27f,27g,27h : 인버터, 28a,28b : 앤드 게이트, 29a,29b : 오어 게이트, 30 : 딜레이부
상기와 같은 목적을 달성하기 위한 본 발명에 의한 센스 앰프의 제어회로는 클럭과 어드레스 멀티플렉서의 신호를 받아 코딩하는 코딩부와, 상기 코딩부에서 코딩된 출력신호를 입력으로 받아 Y신호를 선택하는 Y신호 선택부와, 상기 코딩부에서 코딩된 출력신호를 받아 센스 앰프 인에이블 신호를 발생시키는 인에이블 발생부와, 상기 인에이블 발생부의 인에이블 신호를 받아 미세한 전압차의 데이타 신호를 감지하여 디지탈 로직에 적합하도록 충분히 증폭하는 센스 앰프와, 상기 센스 앰프의 신호와 상기 Y신호를 받아 해당하는 데이타를 저장하고 있는 메모리 셀를 선택하는 칩 선택부를 포함하여 구성됨을 특징으로 한다.
아하, 첨부된 도면을 참조하여 본 발명에 따른 센스 앰프의 제어회로를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 센스 앰프의 제어신호를 나타낸 블럭도이다.
본 발명에 따른 센스 앰프의 제어회로는 도 3에서와 같이 센스 앰프 구동부(20)는 클럭(Clock)과 멀티플렉서(Multiplexer)의 신호를 받아 코딩(Coding)하는 코딩부(21)와, 상기 코딩부(21)에서 코딩된 출력신호를 입력으로 받아 Y신호를 선택하는 Y신호 선택부(22)와, 상기 코딩부(21)에서 코딩된 출력신호를 받아 센스 앰프 인에이블(Enale)신호를 발생시키는 인에이블 발생부(23)와, 상기 인에이블 발생부(23)의 인에이블 신호를 받아 미세한 전압차의 데이타 신호를 감지하여 디지탈로직에 적합하도록 충분히 증폭하는 센스 앰프(24)와, 상기 센스 앰프(24)의 신호와 상기 Y신호를 받아 해당하는 데이타를 저장하고 있는 메모리 셀(26)를 선택하는 칩 선택부(25)로 구성된다.
도 4는 도 3의 코딩부와 Y신호 선택부 및 인에이블 발생부를 나타낸 상세도이다.
도 4에서와 같이 먼저, 코딩부(21)는 외부에서 발생되는 코어 클럭 신호(Core CLK)를 입력으로 받아 내부 클럭 발진기(Generator)에 의해 발생된 신호인 PHI1, PHI2, PHI3 중에서 PHI1 신호는 제 1, 제 2 인버터(27a,27b)를 통해 딜레이 되고, 상기 딜레이된 신호와 어드레스 멀티플렉서를 통한 신호(A)를 받아 코딩하는 제 1 앤드 게이트(28a)(노드 1)와, 상기 제 1 앤드 게이트(28a)에서 코딩된 신호와 다음 클럭 신호인PHI2가 제 3 인버터(27c)에서 반전되어 통해 반전된 신호를 받아 합성하는 제 1 오어 게이트(NOR)(29a)(노드 2)와, 상기 제 1 오어 게이트(29a)의 신호를 반전시키는 제 4 인버터(Inverter)(27d)(노드 3)로 이루어진다.
이어서, 상기 Y신호 선택부(22)는 상기 제 4 인버터(27d)에서 반전된 신호와 상기 어드레스 멀티플렉서 신호가 제 5 인버터(27e)를 통해 반전된 신호를 조합하는 제 2 오어 게이트(29b)와, 상기 제 2 오어 게이트(29b)(노드 4)의 신호를 반전시키어 Y신호를 선택하는 제 6 인버터(27f)로 이루어진다.
그리고 상기 인에이블 발생부(23)는 상기 제 4 인버터(27d)의 반전된 출력신호를 받아 인에이블 신호를 발생하기 위한 복수개의 인버터로 구성된 딜레이부(30)(노드 5)와, 상기 딜레이부(30)에서 딜레이된 신호와 상기 제 4 인버터(27d)의 출력신호를 받아 조합하는 제 2 앤드 게이트(28b)(노드 6)와, 상기 각 출력신호를 구동시키는 제 7, 제 8 인버터(27g,27h)로 이루어진다.
상기와 같이 이루어진 센스 앰프의 제어회로의 동작을 설명하면 다음과 같다.
도 5 에서와 같이 외부 클럭 신호를 받아 발진기를 통해 출력하는 내부 클럭 신호 중에서 PHI1과 어드레스 멀티플렉서 A 신호를 받아 제 1 앤드 게이트(28a)에서 코딩(노드 1)하여 딜레이된 반대의 PHI1 신호가 발생하게 된다.
이어, 상기 딜레이된 반대의 PHI1 신호와 제 3 인버터(27c)에 의해 반전된 다음 클럭 신호인 PHI2 신호를 받아 제 1 오어 게이트(29a)에서 코딩한다. (노드 2)
또한, 상기 제 1 오어 게이트(29a)에서 코딩된 신호는 제 4 인버터(27d)에 의해 반전된 신호(노드 3)와 상기 어드레스 멀티플렉서 신호가 제 5 인버터(27e)에 의해 반전된 신호를 받아 제 2 오어 게이트 (29c)에서 코딩한다. (노드 4)
이어, 상기 제 2 오어 게이트(29c)에서 코딩된 신호는 제 6 인버터(27f)를 통해 반전된 신호를 출력하여 Y선택 신호로 사용된다.
그리고 상기 제 4 인버터(27d)에서 반전된 출력신호는 인에이블 발생부(23)의 딜레이부(30)에서 일정시간 딜레이 된다. (노드 5)
이어, 상기 딜레이부(30)에서 딜레이된 신호와 상기 제 4 인버터(27d)에서 반전된 신호를 입력받아 제 2 앤드 게이트 (28b)에서 코딩한다. (노드 6)
이어서, 상기 제 2 앤드 게이트(28b)에서 코딩된 신호는 제 7, 제 8 인버터(27g,27h)에서 구동(Driver)되어 센스 앰프의 인에블 신호를 출력한다.
따라서 상기 Y선택 신호는 자신의 펄스영역인 PHI1에서만 인에이블되고, 센스 앰프 인에이블 신호는 Y선택 신호가 디스에이블(Disable)된 후, 다음 클럭 영역에서 펄스 형태로 인에이블된다.
여기서 상기 Y선택 신호가 디스에이블된 상태라도 데이타 라인의 캐피시턴스(Capacitance)에 의해 전위차는 유지되므로 센스 앰프에 의하여 데이타 라인 전위차는 전원전압(Vdd)과 접지전압(GND) 값으로 된다.
결과적으로 비트 라인 전위차는 전원전압과 접지전압 값으로 가지 않으므로 동일한 연속적인 리드(Read)가 가능하다.
이상에서 설명한 바와같이 본 발명에 의한 센스 앰프 제어 회로에 있어서 비트 라인 전위차는 전원전압과 접지전압 값으로 가지 않으므로 동일한 연속적인 리드가 가능하기 때문에 고주파수에 사용하는 효과가 있다.
Claims (4)
- 클럭과 어드레스 멀티플렉서의 신호를 받아 코딩하는 코딩부와, 상기 코딩부에서 코딩된 출력신호를 입력으로 받아 Y신호를 선택하는 Y신호 선택부와, 상기 코딩부에서 코딩된 출력신호를 받아 센스 앰프 인에이블 신호를 발생시키는 인에이블 발생부와, 상기 인에이블 발생부의 인에이블 신호를 받아 미세한 전압차의 데이타 신호를 감지하여 디지탈 로직에 적합하도록 충분히 증폭하는 센스 앰프와, 상기 센스 앰프의 신호와 상기 Y신호를 입력받아 해당하는 데이타를 저장하고 있는 메로리 셀을 선택하는 칩 선택부를 포함하여 구성됨을 특징으로 하는 센스 앰프의 제어회로.
- 제 1 항에 있어서, 상기 코딩부는 클럭가 어드레스 멀티플렉서 신호를 입력받아 앤드 게이트와, 상기 앤드 게이트와 다음 클럭신호를 받아 코딩하는 오어 게이트와, 상기 클럭신호들을 반전시키어 출력하는 복수개의 인버터로 이루어짐을 특징으로 하는 센스 앰프의 제어 회로.
- 제 1 항에 있어서, 상기 Y신호 선택부는 Y신호를 선택하는 오어 게이트와, 상기 오어 게이트의 출력을 반전시키어 Y신호를 출력하는 인버터로 이루어짐을 특징으로 하는 센스 앰프의 제어 회로.
- 제 1 항에 있어서, 인에이블 발생부는 상기 코딩부의 출력을 받아 펄스를 만들기 위해 일정시간 동안 지연시키는 딜레이부와, 상기 딜레이부에서 지연된 신호를 연산하여 인에이블 신호를 만드는 앤드 게이트와, 상기 신호들을 구동시키는 복수개의 인버터를 포함하여 이루어짐을 특징으로 하는 센스 앰프의 제어 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960068662A KR100192524B1 (ko) | 1996-12-20 | 1996-12-20 | 센스 앤프의 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960068662A KR100192524B1 (ko) | 1996-12-20 | 1996-12-20 | 센스 앤프의 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980049913A true KR19980049913A (ko) | 1998-09-15 |
| KR100192524B1 KR100192524B1 (ko) | 1999-06-15 |
Family
ID=19489564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960068662A KR100192524B1 (ko) | 1996-12-20 | 1996-12-20 | 센스 앤프의 제어회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100192524B1 (ko) |
-
1996
- 1996-12-20 KR KR1019960068662A patent/KR100192524B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100192524B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20040033256A (ko) | 2개의 메모리 셀에 1비트 데이터를 저장하는 모드를구비하는 반도체 기억 장치와 그 제어 방법 | |
| US5455803A (en) | Semiconductor device which operates at a frequency controlled by an external clock signal | |
| US5440511A (en) | Semiconductor memory device | |
| EP0401521A2 (en) | Semiconductor memory device | |
| KR100220785B1 (ko) | 펄스 발생 회로 및 반도체 기억 장치 | |
| JP3351643B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| KR100293772B1 (ko) | 외부 클럭 신호에 대해고정밀도로 위상 동기한 내부 클럭 신호를 발생하는내부 클럭 신호 발생 회로를 구비하는동기형 반도체 기억 장치 | |
| GB2341706A (en) | Synchronous semiconductor memory device with a clock generating circuit | |
| JP3072698B2 (ja) | 半導体メモリ・システム | |
| US5805506A (en) | Semiconductor device having a latch circuit for latching data externally input | |
| US6501702B2 (en) | Semiconductor memory integrated circuit | |
| US6813207B2 (en) | Semiconductor memory device | |
| US6385108B2 (en) | Voltage differential sensing circuit and methods of using same | |
| US5691943A (en) | Page mode mask ROM using a two-stage latch circuit and a method for controlling the same | |
| EP0952549A2 (en) | Edge transition detection disable circuit to alter memory device operating characteristics | |
| KR0157289B1 (ko) | 컬럼 선택 신호 제어회로 | |
| EP0809249B1 (en) | Input circuit for semiconductor memory device | |
| KR100192524B1 (ko) | 센스 앤프의 제어회로 | |
| JPH1186557A (ja) | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 | |
| EP0714100B1 (en) | Synchronous memory device | |
| JP3672968B2 (ja) | ブースト回路 | |
| KR20000020963A (ko) | 반도체 메모리 장치의 어레이 내부 전원 전압 발생 회로 | |
| JPH04265598A (ja) | 半導体メモリ装置 | |
| JP4604436B2 (ja) | 半導体記憶装置およびそのデータ読み出し方法 | |
| KR100197575B1 (ko) | 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |