JPH1186557A - 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 - Google Patents
同期型記憶装置および同期型記憶装置におけるデータ読み出し方法Info
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- JPH1186557A JPH1186557A JP9247241A JP24724197A JPH1186557A JP H1186557 A JPH1186557 A JP H1186557A JP 9247241 A JP9247241 A JP 9247241A JP 24724197 A JP24724197 A JP 24724197A JP H1186557 A JPH1186557 A JP H1186557A
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Abstract
(57)【要約】
【課題】 プリチャージ期間幅を適宜変更することがで
きず、プリチャージ期間とデータのアクセス時間とを足
した読み出しサイクル時間を短くし難いなどの課題があ
った。 【解決手段】 基準電圧線２２の電位と予め０にディス
チャージした上記ビット線４，５との電位を比較し、同
電位となったときに、上記プリチャージ回路７に入力さ
れるクロックＴ１２信号のハイレベルを強制的にローレ
ベルに変更する。
きず、プリチャージ期間とデータのアクセス時間とを足
した読み出しサイクル時間を短くし難いなどの課題があ
った。 【解決手段】 基準電圧線２２の電位と予め０にディス
チャージした上記ビット線４，５との電位を比較し、同
電位となったときに、上記プリチャージ回路７に入力さ
れるクロックＴ１２信号のハイレベルを強制的にローレ
ベルに変更する。
Description
【０００１】
【発明の属する技術分野】この発明は、クロックに同期
して動作する同期型記憶装置および同期型記憶装置にお
けるデータ読み出し方法に関し、特にデータ読み出しの
サイクルタイムを短縮するための同期型記憶装置および
同期型記憶装置におけるデータ読み出し方法に関するも
のである。
して動作する同期型記憶装置および同期型記憶装置にお
けるデータ読み出し方法に関し、特にデータ読み出しの
サイクルタイムを短縮するための同期型記憶装置および
同期型記憶装置におけるデータ読み出し方法に関するも
のである。
【０００２】
【従来の技術】図１０は従来の同期型ＲＡＭの構成の要
部を示す構成図である。図において、１は１ビットのデ
ータを記憶するメモリセル、２は複数のメモリセル１が
配置された領域であるメモリプレーン、３0 〜３m はメ
モリセル１の選択用のパストランジスタに接続されてい
るワード線、４，５はメモリセル１に接続されデータの
転送に使用されるビット線、６はアドレス信号Ａをデコ
ードしてワード線３の選択を行うアドレスデコーダ、７
はビット線４，５のプリチャージを行うプリチャージ回
路、８はメモリプレーン２を構成するメモリセル１の列
の中から書き込みまたは読み出しを行う列を選択するカ
ラムセレクタである。
部を示す構成図である。図において、１は１ビットのデ
ータを記憶するメモリセル、２は複数のメモリセル１が
配置された領域であるメモリプレーン、３0 〜３m はメ
モリセル１の選択用のパストランジスタに接続されてい
るワード線、４，５はメモリセル１に接続されデータの
転送に使用されるビット線、６はアドレス信号Ａをデコ
ードしてワード線３の選択を行うアドレスデコーダ、７
はビット線４，５のプリチャージを行うプリチャージ回
路、８はメモリプレーン２を構成するメモリセル１の列
の中から書き込みまたは読み出しを行う列を選択するカ
ラムセレクタである。
【０００３】９はアドレスデコーダ６およびカラムセレ
クタ８によって選択されたメモリセル１からデータを読
み出すセンスアンプ、１０はアドレスデコーダ６および
カラムセレクタ８で選択されたメモリセル１にデータを
書き込むためのライトドライバ、１１はアドレス信号Ａ
を伝達するためのアドレスバス、１２は外部から供給さ
れるクロックＴ、１３はセンスアンプ９で読み出された
データＤＯを出力するためのデータバス、１４はライト
イネーブル信号ＷＥＣを伝達する信号線、１５はライト
ドライバ１０で書き込むデータＤＩを伝達するデータバ
スである。
クタ８によって選択されたメモリセル１からデータを読
み出すセンスアンプ、１０はアドレスデコーダ６および
カラムセレクタ８で選択されたメモリセル１にデータを
書き込むためのライトドライバ、１１はアドレス信号Ａ
を伝達するためのアドレスバス、１２は外部から供給さ
れるクロックＴ、１３はセンスアンプ９で読み出された
データＤＯを出力するためのデータバス、１４はライト
イネーブル信号ＷＥＣを伝達する信号線、１５はライト
ドライバ１０で書き込むデータＤＩを伝達するデータバ
スである。
【０００４】次に動作について説明する。図１１は従来
の同期型ＲＡＭの読み出し動作を示すタイミングチャー
トであり、図において、（ａ）はクロックＴ１２を、
（ｂ）はアドレス信号Ａを、（ｃ）はデータＤＯをそれ
ぞれ示している。プリチャージ回路７は、クロックＴ１
２が１の期間にビット線４，５をハイレベルにチャージ
アップし、信号ＢＩＴ、ＢＩＴＣを１にする。クロック
Ｔ１２が０に立ち下がると、アドレスデコーダ６がイネ
ーブルとなり、アドレスデコーダ６は、アドレス信号Ａ
をデコードしてワード線３0 〜３m のいずれかを選択す
る。アドレス信号Ａは、図１１において矢印２０で示し
たセットアップタイムだけクロックＴ１２が立ち上がる
のに先行して入力される。
の同期型ＲＡＭの読み出し動作を示すタイミングチャー
トであり、図において、（ａ）はクロックＴ１２を、
（ｂ）はアドレス信号Ａを、（ｃ）はデータＤＯをそれ
ぞれ示している。プリチャージ回路７は、クロックＴ１
２が１の期間にビット線４，５をハイレベルにチャージ
アップし、信号ＢＩＴ、ＢＩＴＣを１にする。クロック
Ｔ１２が０に立ち下がると、アドレスデコーダ６がイネ
ーブルとなり、アドレスデコーダ６は、アドレス信号Ａ
をデコードしてワード線３0 〜３m のいずれかを選択す
る。アドレス信号Ａは、図１１において矢印２０で示し
たセットアップタイムだけクロックＴ１２が立ち上がる
のに先行して入力される。
【０００５】ワード線３0 〜３m の中でアドレスデコー
ダ６によって選択されたワード線３0 〜３m はハイレベ
ルになり、そのワード線３0 〜３m に対応する行のメモ
リセル１のデータがビット線４，５に出力される。そし
て、その行のメモリセル１の中で、カラムセレクタ８が
選択したビット線４，５に接続されているメモリセル１
のデータＤＯが読み出される。クロックＴ１２が立ち下
がってからデータＤＯが読み出されるまでの時間である
アクセスタイムを図１１において矢印２１で示した。ア
クセスタイムには、アドレスデコーダ６がワード線３0
〜３m を活性化する時間と、メモリセル１による遅延
と、カラムセレクタ８がビット線４，５を選択する時間
と、センスアンプ９の動作時間とが含まれる。
ダ６によって選択されたワード線３0 〜３m はハイレベ
ルになり、そのワード線３0 〜３m に対応する行のメモ
リセル１のデータがビット線４，５に出力される。そし
て、その行のメモリセル１の中で、カラムセレクタ８が
選択したビット線４，５に接続されているメモリセル１
のデータＤＯが読み出される。クロックＴ１２が立ち下
がってからデータＤＯが読み出されるまでの時間である
アクセスタイムを図１１において矢印２１で示した。ア
クセスタイムには、アドレスデコーダ６がワード線３0
〜３m を活性化する時間と、メモリセル１による遅延
と、カラムセレクタ８がビット線４，５を選択する時間
と、センスアンプ９の動作時間とが含まれる。
【０００６】
【発明が解決しようとする課題】従来の同期型記憶装置
および同期型記憶装置におけるデータ読み出し方法は以
上のように構成されているので、プリチャージ期間幅を
適宜変更することができず、プリチャージ期間とデータ
のアクセス時間とを足した読み出しサイクル時間を短く
し難いなどの課題があった。
および同期型記憶装置におけるデータ読み出し方法は以
上のように構成されているので、プリチャージ期間幅を
適宜変更することができず、プリチャージ期間とデータ
のアクセス時間とを足した読み出しサイクル時間を短く
し難いなどの課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、プリチャージ期間幅を自動的に最
適値に設定することにより、読み出しサイクル時間を短
くすることができる同期型記憶装置および同期型記憶装
置におけるデータ読み出し方法を得ることを目的とす
る。
めになされたもので、プリチャージ期間幅を自動的に最
適値に設定することにより、読み出しサイクル時間を短
くすることができる同期型記憶装置および同期型記憶装
置におけるデータ読み出し方法を得ることを目的とす
る。
【０００８】
【課題を解決するための手段】この発明に係る同期型記
憶装置は、プリチャージ時間幅短縮手段により、ビット
線対を活性化するときの電位が印加される基準電圧線の
電位と予め０にディスチャージしたビット線対との電位
を比較し、同電位となったときに、プリチャージ回路に
入力されるクロック信号のハイレベルを強制的にローレ
ベルに変更するようにしたものである。
憶装置は、プリチャージ時間幅短縮手段により、ビット
線対を活性化するときの電位が印加される基準電圧線の
電位と予め０にディスチャージしたビット線対との電位
を比較し、同電位となったときに、プリチャージ回路に
入力されるクロック信号のハイレベルを強制的にローレ
ベルに変更するようにしたものである。
【０００９】この発明に係る同期型記憶装置は、プリチ
ャージ時間幅短縮手段において、ダミープリチャージ回
路により基準電圧線をハイレベルに保持し、ワード線が
活性化されるとダミーメモリセルにより一方のビット線
をローレベルにし、他方のビット線をハイレベルにする
とともに、活性化されていないワード線を同じ容量と
し、ダミーカラムセレクタによりビット線対に対して同
じ容量を付加するものであり、一方のビット線の出力側
の容量を通常のメモリセルと同一の容量を付加するとと
もに、基準電圧線の信号に対しても同一の容量を付加
し、コンパレータによりダミーカラムセレクタを介して
同じ容量とされたビット線対の信号と基準電圧線の信号
との電位を比較し、両者が同電位になると、一致信号を
出力し、このコンパレータからの一致信号の反転信号と
外部からのクロックとの論理和をアンド回路により算出
することにより内部クロックを発生し、プリチャージ回
路に出力するようにしたものである。
ャージ時間幅短縮手段において、ダミープリチャージ回
路により基準電圧線をハイレベルに保持し、ワード線が
活性化されるとダミーメモリセルにより一方のビット線
をローレベルにし、他方のビット線をハイレベルにする
とともに、活性化されていないワード線を同じ容量と
し、ダミーカラムセレクタによりビット線対に対して同
じ容量を付加するものであり、一方のビット線の出力側
の容量を通常のメモリセルと同一の容量を付加するとと
もに、基準電圧線の信号に対しても同一の容量を付加
し、コンパレータによりダミーカラムセレクタを介して
同じ容量とされたビット線対の信号と基準電圧線の信号
との電位を比較し、両者が同電位になると、一致信号を
出力し、このコンパレータからの一致信号の反転信号と
外部からのクロックとの論理和をアンド回路により算出
することにより内部クロックを発生し、プリチャージ回
路に出力するようにしたものである。
【００１０】この発明に係る同期型記憶装置は、コンパ
レータにおいて、カレントミラー型アンプ、クロスカッ
プル型アンプおよびラッチから構成されたものである。
レータにおいて、カレントミラー型アンプ、クロスカッ
プル型アンプおよびラッチから構成されたものである。
【００１１】この発明に係る同期型記憶装置におけるデ
ータ読み出し方法は、ビット線対を活性化するときの電
位が印加される基準電圧線の電位と予め０にディスチャ
ージしたビット線対との電位を比較し、同電位となった
ときに、プリチャージ回路に入力されるクロック信号の
ハイレベルを強制的にローレベルに変更するようにした
ものである。
ータ読み出し方法は、ビット線対を活性化するときの電
位が印加される基準電圧線の電位と予め０にディスチャ
ージしたビット線対との電位を比較し、同電位となった
ときに、プリチャージ回路に入力されるクロック信号の
ハイレベルを強制的にローレベルに変更するようにした
ものである。
【００１２】この発明に係る同期型記憶装置は、一方の
ビット線の信号と他方のビット線の信号との電位をコン
パレータにより比較し、両者が同電位になると、一致信
号を出力し、このコンパレータからの一致信号の反転信
号と外部からのクロックとの論理和をアンド回路により
算出することにより内部クロックを発生し、プリチャー
ジ回路に出力するようにしたものである。
ビット線の信号と他方のビット線の信号との電位をコン
パレータにより比較し、両者が同電位になると、一致信
号を出力し、このコンパレータからの一致信号の反転信
号と外部からのクロックとの論理和をアンド回路により
算出することにより内部クロックを発生し、プリチャー
ジ回路に出力するようにしたものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による同
期型記憶装置を示す構成図、図２はこの発明の実施の形
態１による同期型記憶装置のメモリセルを示す回路図、
図３はこの発明の実施の形態１による同期型記憶装置の
ダミーメモリセルを示す回路図、図４はこの発明の実施
の形態１による同期型記憶装置のダミープリチャージ回
路を示す回路図、図５はこの発明の実施の形態１による
同期型記憶装置のダミーカラムセレクタを示す回路図、
図６はこの発明の実施の形態１による同期型記憶装置の
コンパレータ回路を示す回路図である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による同
期型記憶装置を示す構成図、図２はこの発明の実施の形
態１による同期型記憶装置のメモリセルを示す回路図、
図３はこの発明の実施の形態１による同期型記憶装置の
ダミーメモリセルを示す回路図、図４はこの発明の実施
の形態１による同期型記憶装置のダミープリチャージ回
路を示す回路図、図５はこの発明の実施の形態１による
同期型記憶装置のダミーカラムセレクタを示す回路図、
図６はこの発明の実施の形態１による同期型記憶装置の
コンパレータ回路を示す回路図である。
【００１４】図において、１は１ビットのデータを記憶
するメモリセルであり、図２に示すように、ビット線
４，５とワード線３とに接続される２つのパストランジ
スタおよびこの２つのパストランジスタの間に接続され
るインバータから構成される。２は複数のメモリセル１
が配置された領域であるメモリプレーン、３0 〜３m は
メモリセル１の選択用のパストランジスタに接続されて
いるワード線、４，５はメモリセル１に接続されデータ
の転送に使用されるビット線（ビット線対）、６はアド
レス信号Ａをデコードしてワード線３の選択を行うアド
レスデコーダ、７はビット線４，５のプリチャージを行
うプリチャージ回路、８はメモリプレーン２を構成する
メモリセル１の列の中から書き込みまたは読み出しを行
う列を選択するカラムセレクタである。
するメモリセルであり、図２に示すように、ビット線
４，５とワード線３とに接続される２つのパストランジ
スタおよびこの２つのパストランジスタの間に接続され
るインバータから構成される。２は複数のメモリセル１
が配置された領域であるメモリプレーン、３0 〜３m は
メモリセル１の選択用のパストランジスタに接続されて
いるワード線、４，５はメモリセル１に接続されデータ
の転送に使用されるビット線（ビット線対）、６はアド
レス信号Ａをデコードしてワード線３の選択を行うアド
レスデコーダ、７はビット線４，５のプリチャージを行
うプリチャージ回路、８はメモリプレーン２を構成する
メモリセル１の列の中から書き込みまたは読み出しを行
う列を選択するカラムセレクタである。
【００１５】９はアドレスデコーダ６およびカラムセレ
クタ８によって選択されたメモリセル１からデータを読
み出すセンスアンプ、１０はアドレスデコーダ６および
カラムセレクタ８で選択されたメモリセル１にデータを
書き込むためのライトドライバ、１１はアドレス信号Ａ
を伝達するためのアドレスバス、１２は外部から供給さ
れるクロックＴ、１３はセンスアンプ９で読み出された
データＤＯを出力するためのデータバス、１４はライト
イネーブル信号ＷＥＣを伝達する信号線、１５はライト
ドライバ１０で書き込むデータＤＩを伝達するデータバ
スである。
クタ８によって選択されたメモリセル１からデータを読
み出すセンスアンプ、１０はアドレスデコーダ６および
カラムセレクタ８で選択されたメモリセル１にデータを
書き込むためのライトドライバ、１１はアドレス信号Ａ
を伝達するためのアドレスバス、１２は外部から供給さ
れるクロックＴ、１３はセンスアンプ９で読み出された
データＤＯを出力するためのデータバス、１４はライト
イネーブル信号ＷＥＣを伝達する信号線、１５はライト
ドライバ１０で書き込むデータＤＩを伝達するデータバ
スである。
【００１６】２１はワード線３が活性化されると一方の
ビット線４をローレベルにし、他方のビット線５をハイ
レベルにするとともに、活性化されていないワード線３
を同じ容量とするダミーメモリセル（プリチャージ時間
幅短縮手段）であり、図３に示すように、ビット線４，
５、ワード線３および基準電圧線２２に接続されてい
る。基準電圧線２２に接続されたトランジスタ２５は、
基準電圧線２２の容量をビット線５と等しくするために
接続されたオフトランジスタである。
ビット線４をローレベルにし、他方のビット線５をハイ
レベルにするとともに、活性化されていないワード線３
を同じ容量とするダミーメモリセル（プリチャージ時間
幅短縮手段）であり、図３に示すように、ビット線４，
５、ワード線３および基準電圧線２２に接続されてい
る。基準電圧線２２に接続されたトランジスタ２５は、
基準電圧線２２の容量をビット線５と等しくするために
接続されたオフトランジスタである。
【００１７】３１は基準電圧線２２をハイレベルに保持
するダミープリチャージ回路（プリチャージ時間幅短縮
手段）であり、図４に示すように、基準電圧線２２に接
続され、トランジスタ３２により基準電圧線２２のプリ
チャージを行う。なお、基準電圧線２２の容量はビット
線５の容量と等しく、基準電圧線２２の電位はビット線
５の“Ｈ”レベルと同じ電位である。
するダミープリチャージ回路（プリチャージ時間幅短縮
手段）であり、図４に示すように、基準電圧線２２に接
続され、トランジスタ３２により基準電圧線２２のプリ
チャージを行う。なお、基準電圧線２２の容量はビット
線５の容量と等しく、基準電圧線２２の電位はビット線
５の“Ｈ”レベルと同じ電位である。
【００１８】４１はビット線４，５に対して同じ容量を
付加するものであり、一方のビット線４の出力側の容量
を通常のメモリセル１と同一の容量を付加するととも
に、上記基準電圧線２２の信号に対しても同一の容量を
付加するダミーカラムセレクタ（プリチャージ時間幅短
縮手段）であり、図５に示すように、入力側にビット線
４，５、ワード線３および基準電圧線２２が接続され、
出力側にトランジスタ４３を介したＩＯ信号４５とトラ
ンジスタ４４を介した基準電圧線２２の信号４６とが接
続される。また、ビット線４はクロックＴ１２が“Ｌ”
で、ワード線３が活性化されている期間は“Ｌ”である
が、クロックＴ１２が“Ｈ”になり、プリチャージトラ
ンジスタがＯＮしている期間は“Ｈ”となる。なお、ト
ランジスタ４２，４３，４４は各ノードに容量を付加す
るためのＯＮトランジスタである。また、ビット線５は
常に“Ｈ”のノードであり、このノードはビット線４と
の間に線間容量ＣＢを持たせるために設けている。
付加するものであり、一方のビット線４の出力側の容量
を通常のメモリセル１と同一の容量を付加するととも
に、上記基準電圧線２２の信号に対しても同一の容量を
付加するダミーカラムセレクタ（プリチャージ時間幅短
縮手段）であり、図５に示すように、入力側にビット線
４，５、ワード線３および基準電圧線２２が接続され、
出力側にトランジスタ４３を介したＩＯ信号４５とトラ
ンジスタ４４を介した基準電圧線２２の信号４６とが接
続される。また、ビット線４はクロックＴ１２が“Ｌ”
で、ワード線３が活性化されている期間は“Ｌ”である
が、クロックＴ１２が“Ｈ”になり、プリチャージトラ
ンジスタがＯＮしている期間は“Ｈ”となる。なお、ト
ランジスタ４２，４３，４４は各ノードに容量を付加す
るためのＯＮトランジスタである。また、ビット線５は
常に“Ｈ”のノードであり、このノードはビット線４と
の間に線間容量ＣＢを持たせるために設けている。
【００１９】５１はダミーカラムセレクタ４１を介した
ビット線４のＩＯ信号４５とダミーカラムセレクタ４１
を介した基準電圧線２２の信号４６との電位を比較し、
両者が同電位になると、ＯＵＴ側の信号５２を“Ｈ”と
するコンパレータ（プリチャージ時間幅短縮手段）であ
る。クロックＴ１２が入力されるＥＮ端子が“Ｈ”の時
にカレントミラー型アンプ６１のＰ型トランジスタ６２
がＯＮとなり、コンパレータ５１はイネーブルとなる。
一方、ＥＮ端子が“Ｌ”の時にカレントミラー型アンプ
６１のＰ型トランジスタ６５がＯＮとなり、ノード６６
が“Ｈ”となるため、ＯＵＴ側の信号５２が“Ｌ”とな
る。基準電圧線２２の信号４６は常に“Ｈ”であり、Ｉ
Ｏ信号４５はクロックＴ１２が“Ｈ”になると、“Ｌ”
から“Ｈ”に徐々にチャージアップされ、ＩＯ信号４５
の信号と基準電圧線２２の信号４６との電位が同電位に
なると、クロスカップル型アンプ７１の出力は“Ｌ”と
なり、出力側に“Ｈ”が出力される。また、ラッチ７２
はクロックＴ１２が“Ｈ”でＩＯ信号４５と基準電圧線
２２の信号４６との電位が同電位の時に、ＯＵＴ側の信
号５２の“Ｈ”を保持するものであり、このため、その
後のＩＯ信号４５と基準電圧線２２の信号４６との変化
は、ＯＵＴ側の信号５２に影響を及ぼさない。
ビット線４のＩＯ信号４５とダミーカラムセレクタ４１
を介した基準電圧線２２の信号４６との電位を比較し、
両者が同電位になると、ＯＵＴ側の信号５２を“Ｈ”と
するコンパレータ（プリチャージ時間幅短縮手段）であ
る。クロックＴ１２が入力されるＥＮ端子が“Ｈ”の時
にカレントミラー型アンプ６１のＰ型トランジスタ６２
がＯＮとなり、コンパレータ５１はイネーブルとなる。
一方、ＥＮ端子が“Ｌ”の時にカレントミラー型アンプ
６１のＰ型トランジスタ６５がＯＮとなり、ノード６６
が“Ｈ”となるため、ＯＵＴ側の信号５２が“Ｌ”とな
る。基準電圧線２２の信号４６は常に“Ｈ”であり、Ｉ
Ｏ信号４５はクロックＴ１２が“Ｈ”になると、“Ｌ”
から“Ｈ”に徐々にチャージアップされ、ＩＯ信号４５
の信号と基準電圧線２２の信号４６との電位が同電位に
なると、クロスカップル型アンプ７１の出力は“Ｌ”と
なり、出力側に“Ｈ”が出力される。また、ラッチ７２
はクロックＴ１２が“Ｈ”でＩＯ信号４５と基準電圧線
２２の信号４６との電位が同電位の時に、ＯＵＴ側の信
号５２の“Ｈ”を保持するものであり、このため、その
後のＩＯ信号４５と基準電圧線２２の信号４６との変化
は、ＯＵＴ側の信号５２に影響を及ぼさない。
【００２０】８１は外部からのクロックＴ１２とコンパ
レータ５１の出力Ｔｃ５２の反転信号との論理和で得ら
れた内部クロックＴｉであり、プリチャージ回路７、セ
ンスアンプ９およびライトドライバ１０に入力される。
レータ５１の出力Ｔｃ５２の反転信号との論理和で得ら
れた内部クロックＴｉであり、プリチャージ回路７、セ
ンスアンプ９およびライトドライバ１０に入力される。
【００２１】次に動作について説明する。図７はこの発
明の実施の形態１による同期型記憶装置のデータ読み出
し方法を示すタイミングチャートである。まず、クロッ
クＴ１２が“Ｌ”の期間は、コンパレータ５１の出力Ｔ
ｃ５２も“Ｌ”である。しかしながら、クロックＴ１２
が“Ｈ”となっても、ＩＯ信号４５と基準電圧線２２の
信号４６との電位が同電位になるまでコンパレータ５１
の出力Ｔｃ５２は“Ｌ”である。一方、上記の期間にお
いて、内部クロックＴｉ８１は“Ｈ”であり、ビット線
４，５をチャージアップする。コンパレータ５１は、Ｉ
Ｏ信号４５と基準電圧線２２の信号４６との電位が同電
位になると“Ｈ”を出力するため、内部クロックＴｉ８
１はクロックＴ１２が“Ｈ”であっても強制的に“Ｌ”
となり、同期型ＲＡＭは読み出し動作に移行する。
明の実施の形態１による同期型記憶装置のデータ読み出
し方法を示すタイミングチャートである。まず、クロッ
クＴ１２が“Ｌ”の期間は、コンパレータ５１の出力Ｔ
ｃ５２も“Ｌ”である。しかしながら、クロックＴ１２
が“Ｈ”となっても、ＩＯ信号４５と基準電圧線２２の
信号４６との電位が同電位になるまでコンパレータ５１
の出力Ｔｃ５２は“Ｌ”である。一方、上記の期間にお
いて、内部クロックＴｉ８１は“Ｈ”であり、ビット線
４，５をチャージアップする。コンパレータ５１は、Ｉ
Ｏ信号４５と基準電圧線２２の信号４６との電位が同電
位になると“Ｈ”を出力するため、内部クロックＴｉ８
１はクロックＴ１２が“Ｈ”であっても強制的に“Ｌ”
となり、同期型ＲＡＭは読み出し動作に移行する。
【００２２】次に、内部クロックＴｉ８１が“Ｌ”にな
ると、アドレスデコーダ６で選択されたワード線３が
“Ｈ”となり、メモリセル１のデータＤＯがビット線
４，５、カラムセレクタ８、センスアンプ９を介して出
力に読み出される。
ると、アドレスデコーダ６で選択されたワード線３が
“Ｈ”となり、メモリセル１のデータＤＯがビット線
４，５、カラムセレクタ８、センスアンプ９を介して出
力に読み出される。
【００２３】以上のように、この実施の形態１によれ
ば、プリチャージ回路７に入力するクロックの“Ｈ”期
間を同期型ＲＡＭ内部で制御し必要最小限の時間とした
ため、プリチャージ期間幅を必要最小限に変更すること
ができ、読み出しサイクル時間を短くすることができる
などの効果が得られる。
ば、プリチャージ回路７に入力するクロックの“Ｈ”期
間を同期型ＲＡＭ内部で制御し必要最小限の時間とした
ため、プリチャージ期間幅を必要最小限に変更すること
ができ、読み出しサイクル時間を短くすることができる
などの効果が得られる。
【００２４】実施の形態２．図８はこの発明の実施の形
態２による同期型記憶装置を示す構成図、図９はこの発
明の実施の形態２による同期型記憶装置のコンパレータ
回路を示す回路図であり、図において、実施の形態１と
同一符号については同一または相当部分を示すので説明
を省略する。上記の実施の形態１では、ダミーカラムを
用いて内部クロックＴｉを発生させ、プリチャージ期間
幅を必要最小限に変更したが、この実施の形態２ではダ
ミーカラムを設けずに内部クロックＴｉを発生させ、プ
リチャージ期間幅を必要最小限に変更するものである。
態２による同期型記憶装置を示す構成図、図９はこの発
明の実施の形態２による同期型記憶装置のコンパレータ
回路を示す回路図であり、図において、実施の形態１と
同一符号については同一または相当部分を示すので説明
を省略する。上記の実施の形態１では、ダミーカラムを
用いて内部クロックＴｉを発生させ、プリチャージ期間
幅を必要最小限に変更したが、この実施の形態２ではダ
ミーカラムを設けずに内部クロックＴｉを発生させ、プ
リチャージ期間幅を必要最小限に変更するものである。
【００２５】９１はビット線４の信号９２とビット線５
の信号９３との電位を比較し、両者が同電位になると、
ＯＵＴ側の出力信号Ｔｃ９４を“Ｈ”とするコンパレー
タ（プリチャージ時間幅短縮手段）であり、図９に示す
ようにブロックＡとブロックＢとから構成される。そし
て各ブロックＡ，Ｂにあっては、カレントミラー型アン
プ６１とクロスカップル型アンプ７１を並列に接続し、
入力を反転させている。ビット線４の信号９２が“Ｌ”
であり、ビット線５の信号９３が“Ｈ”の状態から、ビ
ット線４の信号９２が“Ｈ”になると、ブロックＡのコ
ンパレータ９５がビット線４の信号９２とビット線５の
信号９３との電位を比較し、両者が同電位になると、Ｎ
ＡＮＤ９７の入力が“Ｌ”となる。一方、ビット線４の
信号９２が“Ｈ”であり、ビット線５の信号９３が
“Ｌ”の状態から、ビット線５の信号９３が“Ｈ”にな
ると、ブロックＢのコンパレータ９６がビット線４の信
号９２とビット線５の信号９３との電位を比較し、両者
が同電位になると、ＮＡＮＤ９７の入力が“Ｌ”とな
る。したがって、いずれの場合にもＯＵＴからの信号５
２は“Ｈ”となる。
の信号９３との電位を比較し、両者が同電位になると、
ＯＵＴ側の出力信号Ｔｃ９４を“Ｈ”とするコンパレー
タ（プリチャージ時間幅短縮手段）であり、図９に示す
ようにブロックＡとブロックＢとから構成される。そし
て各ブロックＡ，Ｂにあっては、カレントミラー型アン
プ６１とクロスカップル型アンプ７１を並列に接続し、
入力を反転させている。ビット線４の信号９２が“Ｌ”
であり、ビット線５の信号９３が“Ｈ”の状態から、ビ
ット線４の信号９２が“Ｈ”になると、ブロックＡのコ
ンパレータ９５がビット線４の信号９２とビット線５の
信号９３との電位を比較し、両者が同電位になると、Ｎ
ＡＮＤ９７の入力が“Ｌ”となる。一方、ビット線４の
信号９２が“Ｈ”であり、ビット線５の信号９３が
“Ｌ”の状態から、ビット線５の信号９３が“Ｈ”にな
ると、ブロックＢのコンパレータ９６がビット線４の信
号９２とビット線５の信号９３との電位を比較し、両者
が同電位になると、ＮＡＮＤ９７の入力が“Ｌ”とな
る。したがって、いずれの場合にもＯＵＴからの信号５
２は“Ｈ”となる。
【００２６】次に動作について説明する。まず、クロッ
クＴ１２が“Ｌ”の期間は、コンパレータ９１の出力信
号Ｔｃ９４は“Ｌ”である。しかし、クロックＴ１２が
“Ｈ”の期間は、ビット線４の信号９２とビット線５の
信号９３との電位が同電位となれば、コンパレータ９１
の出力信号Ｔｃ９４は“Ｈ”となる。したがって、ビッ
ト線４とビット線５とのイコライズは行わない。また、
この場合には、コンパレータ９１はビット線４およびビ
ット線５のそれぞれを基準電圧とするように設定する。
このため、ビット線４，５のプリチャージが終わるまで
は、内部クロックＴｉ８１は“Ｈ”であり、ビット線
４，５をチャージアップする。
クＴ１２が“Ｌ”の期間は、コンパレータ９１の出力信
号Ｔｃ９４は“Ｌ”である。しかし、クロックＴ１２が
“Ｈ”の期間は、ビット線４の信号９２とビット線５の
信号９３との電位が同電位となれば、コンパレータ９１
の出力信号Ｔｃ９４は“Ｈ”となる。したがって、ビッ
ト線４とビット線５とのイコライズは行わない。また、
この場合には、コンパレータ９１はビット線４およびビ
ット線５のそれぞれを基準電圧とするように設定する。
このため、ビット線４，５のプリチャージが終わるまで
は、内部クロックＴｉ８１は“Ｈ”であり、ビット線
４，５をチャージアップする。
【００２７】したがって、内部クロックＴｉ８１は、ク
ロックＴ１２が“Ｈ”であっても強制的に“Ｌ”とな
り、読み出し動作に移行する。次に、内部クロックＴｉ
８１が“Ｌ”に立ち下がると、アドレスデコーダ６で選
択されたワード線３が“Ｈ”となり、メモリセル１のデ
ータＤＯがビット線４，５、カラムセレクタ８、センス
アンプ９を介して出力に読み出される。
ロックＴ１２が“Ｈ”であっても強制的に“Ｌ”とな
り、読み出し動作に移行する。次に、内部クロックＴｉ
８１が“Ｌ”に立ち下がると、アドレスデコーダ６で選
択されたワード線３が“Ｈ”となり、メモリセル１のデ
ータＤＯがビット線４，５、カラムセレクタ８、センス
アンプ９を介して出力に読み出される。
【００２８】以上のように、この実施の形態２によれ
ば、ダミーカラムを設けずに内部クロックＴｉを発生さ
せ、プリチャージ期間幅を必要最小限に変更するため、
同期型ＲＡＭの構成を大幅に変更することなく読み出し
サイクル時間を短くすることができるなどの効果が得ら
れる。
ば、ダミーカラムを設けずに内部クロックＴｉを発生さ
せ、プリチャージ期間幅を必要最小限に変更するため、
同期型ＲＡＭの構成を大幅に変更することなく読み出し
サイクル時間を短くすることができるなどの効果が得ら
れる。
【００２９】
【発明の効果】以上のように、この発明によれば、プリ
チャージ時間幅短縮手段により、ビット線対を活性化す
るときの電位が印加される基準電圧線の電位と予め０に
ディスチャージしたビット線対との電位を比較し、同電
位となったときに、プリチャージ回路に入力されるクロ
ック信号のハイレベルを強制的にローレベルに変更する
ように構成したので、プリチャージ期間幅を必要最小限
に変更することができ、読み出しサイクル時間を短くす
ることができる効果がある。
チャージ時間幅短縮手段により、ビット線対を活性化す
るときの電位が印加される基準電圧線の電位と予め０に
ディスチャージしたビット線対との電位を比較し、同電
位となったときに、プリチャージ回路に入力されるクロ
ック信号のハイレベルを強制的にローレベルに変更する
ように構成したので、プリチャージ期間幅を必要最小限
に変更することができ、読み出しサイクル時間を短くす
ることができる効果がある。
【００３０】この発明によれば、プリチャージ時間幅短
縮手段において、ダミープリチャージ回路により基準電
圧線をハイレベルに保持し、ワード線が活性化されると
ダミーメモリセルにより一方のビット線をローレベルに
し、他方のビット線をハイレベルにするとともに、活性
化されていないワード線を同じ容量とし、ダミーカラム
セレクタによりビット線対に対して同じ容量を付加する
ものであり、一方のビット線の出力側の容量を通常のメ
モリセルと同一の容量を付加するとともに、基準電圧線
の信号に対しても同一の容量を付加し、コンパレータに
よりダミーカラムセレクタを介して同じ容量とされたビ
ット線対の信号と基準電圧線の信号との電位を比較し、
両者が同電位になると、一致信号を出力し、このコンパ
レータからの一致信号の反転信号と外部からのクロック
との論理和をアンド回路により算出することにより内部
クロックを発生し、プリチャージ回路に出力するように
構成したので、プリチャージ期間幅を必要最小限に変更
することができ、読み出しサイクル時間を短くすること
ができる効果がある。
縮手段において、ダミープリチャージ回路により基準電
圧線をハイレベルに保持し、ワード線が活性化されると
ダミーメモリセルにより一方のビット線をローレベルに
し、他方のビット線をハイレベルにするとともに、活性
化されていないワード線を同じ容量とし、ダミーカラム
セレクタによりビット線対に対して同じ容量を付加する
ものであり、一方のビット線の出力側の容量を通常のメ
モリセルと同一の容量を付加するとともに、基準電圧線
の信号に対しても同一の容量を付加し、コンパレータに
よりダミーカラムセレクタを介して同じ容量とされたビ
ット線対の信号と基準電圧線の信号との電位を比較し、
両者が同電位になると、一致信号を出力し、このコンパ
レータからの一致信号の反転信号と外部からのクロック
との論理和をアンド回路により算出することにより内部
クロックを発生し、プリチャージ回路に出力するように
構成したので、プリチャージ期間幅を必要最小限に変更
することができ、読み出しサイクル時間を短くすること
ができる効果がある。
【００３１】この発明によれば、コンパレータにおい
て、カレントミラー型アンプ、クロスカップル型アンプ
およびラッチから構成したので、入力側の信号が変化し
ても出力側にその影響を及ぼさない効果がある。
て、カレントミラー型アンプ、クロスカップル型アンプ
およびラッチから構成したので、入力側の信号が変化し
ても出力側にその影響を及ぼさない効果がある。
【００３２】この発明によれば、ビット線対を活性化す
るときの電位が印加される基準電圧線の電位と予め０に
ディスチャージしたビット線対との電位を比較し、同電
位となったときに、プリチャージ回路に入力されるクロ
ック信号のハイレベルを強制的にローレベルに変更する
ように構成したので、プリチャージ期間幅を必要最小限
に変更することができ、読み出しサイクル時間を短くす
ることができる効果がある。
るときの電位が印加される基準電圧線の電位と予め０に
ディスチャージしたビット線対との電位を比較し、同電
位となったときに、プリチャージ回路に入力されるクロ
ック信号のハイレベルを強制的にローレベルに変更する
ように構成したので、プリチャージ期間幅を必要最小限
に変更することができ、読み出しサイクル時間を短くす
ることができる効果がある。
【００３３】この発明によれば、一方のビット線の信号
と他方のビット線の信号との電位をコンパレータにより
比較し、両者が同電位になると、一致信号を出力し、こ
のコンパレータからの一致信号の反転信号と外部からの
クロックとの論理和をアンド回路により算出することに
より内部クロックを発生し、プリチャージ回路に出力す
るように構成したので、同期型ＲＡＭの構成を大幅に変
更することなく読み出しサイクル時間を短くすることが
できる効果がある。
と他方のビット線の信号との電位をコンパレータにより
比較し、両者が同電位になると、一致信号を出力し、こ
のコンパレータからの一致信号の反転信号と外部からの
クロックとの論理和をアンド回路により算出することに
より内部クロックを発生し、プリチャージ回路に出力す
るように構成したので、同期型ＲＡＭの構成を大幅に変
更することなく読み出しサイクル時間を短くすることが
できる効果がある。
【図１】 この発明の実施の形態１による同期型記憶装
置を示す構成図である。
置を示す構成図である。
【図２】 この発明の実施の形態１による同期型記憶装
置のメモリセルを示す回路図である。
置のメモリセルを示す回路図である。
【図３】 この発明の実施の形態１による同期型記憶装
置のダミーメモリセルを示す回路図である。
置のダミーメモリセルを示す回路図である。
【図４】 この発明の実施の形態１による同期型記憶装
置のダミープリチャージ回路を示す回路図である。
置のダミープリチャージ回路を示す回路図である。
【図５】 この発明の実施の形態１による同期型記憶装
置のダミーカラムセレクタを示す回路図である。
置のダミーカラムセレクタを示す回路図である。
【図６】 この発明の実施の形態１による同期型記憶装
置のコンパレータを示す回路図である。
置のコンパレータを示す回路図である。
【図７】 この発明の実施の形態１による同期型記憶装
置のデータ読み出し方法を示すタイミングチャートであ
る。
置のデータ読み出し方法を示すタイミングチャートであ
る。
【図８】 この発明の実施の形態２による同期型記憶装
置を示す構成図である。
置を示す構成図である。
【図９】 この発明の実施の形態２による同期型記憶装
置のコンパレータを示す回路図である。
置のコンパレータを示す回路図である。
【図１０】 従来の同期型ＲＡＭの構成の要部を示す構
成図である。
成図である。
【図１１】 従来の同期型ＲＡＭの読み出し動作を示す
タイミングチャートである。
タイミングチャートである。
１ メモリセル、３，３0 〜３m ワード線、４，５
ビット線（ビット線対）、６ アドレスデコーダ、７
プリチャージ回路、８ カラムセレクタ、２１ダミーメ
モリセル（プリチャージ時間幅短縮手段）、２２ 基準
電圧線、３１ダミープリチャージ回路（プリチャージ時
間幅短縮手段）、４１ ダミーカラムセレクタ（プリチ
ャージ時間幅短縮手段）、５１，９１ コンパレータ
（プリチャージ時間幅短縮手段）、６１ カレントミラ
ー型アンプ、７１ クロスカップル型アンプ、７２ ラ
ッチ、８１ 内部クロック。
ビット線（ビット線対）、６ アドレスデコーダ、７
プリチャージ回路、８ カラムセレクタ、２１ダミーメ
モリセル（プリチャージ時間幅短縮手段）、２２ 基準
電圧線、３１ダミープリチャージ回路（プリチャージ時
間幅短縮手段）、４１ ダミーカラムセレクタ（プリチ
ャージ時間幅短縮手段）、５１，９１ コンパレータ
（プリチャージ時間幅短縮手段）、６１ カレントミラ
ー型アンプ、７１ クロスカップル型アンプ、７２ ラ
ッチ、８１ 内部クロック。
Claims (5)
- 【請求項１】 １ビットのデータを記憶する複数のメモ
リセルと、これらのメモリセルの選択用のパストランジ
スタに接続されているワード線と、上記メモリセルに接
続されデータの転送に使用されるビット線対と、アドレ
ス信号をデコードして上記ワード線の選択を行うアドレ
スデコーダと、外部からのクロック信号に同期して上記
ビット線対のプリチャージを行うプリチャージ回路と、
上記メモリセルの列の中から書き込みまたは読み出しを
行う列を選択するカラムセレクタと、ビット線対の電位
を増幅するセンスアンプと、メモリセルにデータを書き
込むためにビット線対を駆動するライトドライバとを備
えた同期型記憶装置において、 上記ビット線対を活性化するときの電位が印加される基
準電圧線と、 この基準電圧線の電位と予め０にディスチャージした上
記ビット線対との電位を比較し、同電位となったとき
に、上記プリチャージ回路に入力されるクロック信号の
ハイレベルを強制的にローレベルに変更するプリチャー
ジ時間幅短縮手段とを備えたことを特徴とする同期型記
憶装置。 - 【請求項２】 プリチャージ時間幅短縮手段は、基準電
圧線をハイレベルに保持するダミープリチャージ回路
と、 ワード線が活性化されると一方のビット線をローレベル
にし、他方のビット線をハイレベルにするとともに、活
性化されていない上記ワード線を同じ容量とする複数の
ダミーメモリセルと、 ビット線対に対して同じ容量を付加するものであり、一
方のビット線の出力側の容量を通常のメモリセルと同一
の容量を付加するとともに、上記基準電圧線の信号に対
しても同一の容量を付加するダミーカラムセレクタと、 このダミーカラムセレクタを介して同じ容量とされた上
記ビット線対の信号と上記基準電圧線の信号との電位を
比較し、両者が同電位になると、一致信号を出力するコ
ンパレータと、 このコンパレータからの一致信号の反転信号と外部から
のクロックとの論理和を算出することにより内部クロッ
クを発生し、プリチャージ回路に出力するアンド回路と
を備えたことを特徴とする請求項１記載の同期型記憶装
置。 - 【請求項３】 コンパレータは、カレントミラー型アン
プ、クロスカップル型アンプおよびラッチから構成され
たことを特徴とする請求項２記載の同期型記憶装置。 - 【請求項４】 アドレスデコーダにより選択されるワー
ド線とプリチャージ回路によりプリチャージされるビッ
ト線対に接続されたメモリセルに対して、上記プリチャ
ージ回路に入力されるクロック信号に同期してデータの
読み出しを行う同期型記憶装置におけるデータ読み出し
方法において、上記ビット線対を活性化するときの電位
が印加される基準電圧線の電位と予め０にディスチャー
ジした上記ビット線対との電位を比較し、同電位となっ
たときに、上記プリチャージ回路に入力されるクロック
信号のハイレベルを強制的にローレベルに変更すること
を特徴とする同期型記憶装置におけるデータ読み出し方
法。 - 【請求項５】 １ビットのデータを記憶する複数のメモ
リセルと、これらのメモリセルの選択用のパストランジ
スタに接続されているワード線と、上記メモリセルに接
続されデータの転送に使用されるビット線対と、アドレ
ス信号をデコードして上記ワード線の選択を行うアドレ
スデコーダと、外部からのクロック信号に同期して上記
ビット線対のプリチャージを行うプリチャージ回路と、
上記メモリセルの列の中から書き込みまたは読み出しを
行う列を選択するカラムセレクタと、ビット線対の電位
を増幅するセンスアンプと、メモリセルにデータを書き
込むためにビット線対を駆動するライトドライバとを備
えた同期型記憶装置において、 一方のビット線の信号と他方のビット線の信号との電位
を比較し、両者が同電位になると、一致信号を出力する
コンパレータと、 このコンパレータからの一致信号の反転信号と外部から
のクロックとの論理和を算出することにより内部クロッ
クを発生し、プリチャージ回路に出力するアンド回路と
を備えたことを特徴とする同期型記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9247241A JPH1186557A (ja) | 1997-09-11 | 1997-09-11 | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 |
| US09/012,408 US5825702A (en) | 1997-09-11 | 1998-01-23 | Synchronous storage device and method of reading out data from the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9247241A JPH1186557A (ja) | 1997-09-11 | 1997-09-11 | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186557A true JPH1186557A (ja) | 1999-03-30 |
Family
ID=17160561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9247241A Pending JPH1186557A (ja) | 1997-09-11 | 1997-09-11 | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5825702A (ja) |
| JP (1) | JPH1186557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502267A (ja) | 2000-07-07 | 2004-01-22 | モサイド・テクノロジーズ・インコーポレイテッド | アクセス待ち時間が均一な高速ｄｒａｍアーキテクチャ |
| US7430147B2 (en) | 2005-11-29 | 2008-09-30 | Hynix Semiconductor Inc. | Precharge apparatus |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406539B1 (ko) * | 2001-12-24 | 2003-11-20 | 주식회사 하이닉스반도체 | 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한반도체 메모리 장치 및 그 방법 |
| EP1474804A2 (en) * | 2002-02-06 | 2004-11-10 | Koninklijke Philips Electronics N.V. | Reading circuit for reading a memory cell |
| TW559832B (en) * | 2002-06-14 | 2003-11-01 | Macronix Int Co Ltd | Control timing generator and control timing generation method for high-speed sensing amplifier |
| CN100431038C (zh) * | 2002-07-02 | 2008-11-05 | 旺宏电子股份有限公司 | 用于高速感测放大器的时脉产生器及控制时脉产生方法 |
| JP4583703B2 (ja) * | 2002-10-30 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US10762934B2 (en) * | 2018-06-28 | 2020-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Leakage pathway prevention in a memory storage device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272834A (en) * | 1978-10-06 | 1981-06-09 | Hitachi, Ltd. | Data line potential setting circuit and MIS memory circuit using the same |
| JP3277603B2 (ja) * | 1993-05-19 | 2002-04-22 | 富士通株式会社 | 半導体記憶装置 |
-
1997
- 1997-09-11 JP JP9247241A patent/JPH1186557A/ja active Pending
-
1998
- 1998-01-23 US US09/012,408 patent/US5825702A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502267A (ja) | 2000-07-07 | 2004-01-22 | モサイド・テクノロジーズ・インコーポレイテッド | アクセス待ち時間が均一な高速ｄｒａｍアーキテクチャ |
| US7430147B2 (en) | 2005-11-29 | 2008-09-30 | Hynix Semiconductor Inc. | Precharge apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US5825702A (en) | 1998-10-20 |
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