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KR102719749B1 - 표시 장치 - Google Patents

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KR102719749B1
KR102719749B1 KR1020160146754A KR20160146754A KR102719749B1 KR 102719749 B1 KR102719749 B1 KR 102719749B1 KR 1020160146754 A KR1020160146754 A KR 1020160146754A KR 20160146754 A KR20160146754 A KR 20160146754A KR 102719749 B1 KR102719749 B1 KR 102719749B1
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connection
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홍성철
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삼성디스플레이 주식회사
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Priority to US15/802,746 priority patent/US10545385B2/en
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Abstract

본 발명은 클럭 라인과 게이트 드라이버 간의 전하 이동 효율을 향상시킬 수 있으며, 발열을 감소시킬 수 있는 표시 장치에 관한 것으로 기판; 기판 상에서 제 1 방향을 따라 연장된 게이트 라인; 게이트 라인에 연결된 게이트 드라이버; 클럭 신호를 전송하는 클럭 라인; 클럭 라인으로부터 연장된 복수 개의 클럭 분기 패턴; 복수 개의 클럭 분기 패턴을 서로 연결하는 제 1 절곡부; 클럭 라인과 게이트 드라이버를 연결하는 연결 라인; 연결 라인으로부터 연장된 복수 개의 연결 분기 패턴; 및 복수 개의 연결 분기 패턴을 서로 연결하는 제 2 절곡부;를 포함하며, 제 1 절곡부와 제 2 절곡부는 평면상으로 서로 교차한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치(Display Device)는 빛을 방출하는 소자를 가지고 화상을 표시한다. 최근 표시 장치로 평판 표시 장치가 널리 사용되고 있다. 평판 표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
일반적으로 표시 장치는 영상을 표시하는 단위인 복수의 화소, 화소에 데이터 전압을 인가하는 데이터 드라이버, 및 데이터 전압의 전달을 제어하는 게이트 신호를 인가하는 게이트 드라이버를 포함한다. 종래에는 게이트 드라이버 및 데이터 드라이버를 칩(Chip) 형태로 인쇄 회로 기판(printed circuit board, PCB)에 실장하여 표시판과 연결하거나 드라이버 칩을 표시판에 직접 실장하는 방식이 주로 사용되었다. 그러나 최근에는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 드라이버의 경우 이를 별도의 칩으로 형성하지 않고 표시판에 집적하는 구조가 개발되고 있다.
표시 장치의 게이트 라인들은 게이트 드라이버에 의해 구동된다. 게이트 드라이버는 클럭 라인들로부터의 클럭 신호들을 공급받아 게이트 신호들을 생성한다.
최근 고해상도이면서 작은 베젤(Bezel)을 갖는 표시 장치를 구현하려는 경향에 따라, 클럭 라인과 게이트 드라이버의 연결 구조 또한 이에 상응하도록 개선될 필요가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 클럭 라인과 게이트 드라이버 간의 전하 이동 효율을 향상시킬 수 있으며, 비표시 영역의 발열을 감소시킬 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는 기판; 기판 상에서 제 1 방향을 따라 연장된 게이트 라인; 게이트 라인에 연결된 게이트 드라이버; 클럭 신호를 전송하는 클럭 라인; 클럭 라인으로부터 연장된 복수 개의 클럭 분기 패턴; 복수 개의 클럭 분기 패턴을 서로 연결하는 제 1 절곡부; 클럭 라인과 게이트 드라이버를 연결하는 연결 라인; 연결 라인으로부터 연장된 복수 개의 연결 분기 패턴; 및 복수 개의 연결 분기 패턴을 서로 연결하는 제 2 절곡부;를 포함하며, 제 1 절곡부와 제 2 절곡부는 평면상으로 서로 교차한다.
복수 개의 클럭 분기 패턴은 복수 개의 연결 분기 패턴과 중첩하지 않는다.
제 1 및 제 2 절곡부는 지그재그 형태를 갖는다.
복수 개의 클럭 분기 패턴은 제 1 및 제 2 절곡부를 중심으로 좌우 교대로 배치된다.
복수 개의 연결 분기 패턴은 제 1 및 제 2 절곡부를 중심으로 좌우 교대로 배치된다.
기판, 클럭 라인, 복수 개의 클럭 분기 배선 및 제 1 절곡부 상에 배치된 게이트 절연막; 게이트 절연막, 연결 라인, 복수 개의 연결 분기 배선 및 제 2 절곡부 상에 배치된 보호막; 및 복수 개의 클럭 분기 패턴 및 복수 개의 연결 분기 패턴과 중첩하는 도전막;을 더 포함한다.
게이트 절연막 및 보호막은 복수 개의 클럭 분기 패턴의 적어도 일부를 노출하는 복수 개의 게이트 컨택홀을 갖고, 도전막은 복수 개의 게이트 컨택홀을 통해 복수 개의 클럭 분기 패턴과 접촉한다.
복수 개의 클럭 분기 패턴은 각각 복수 개의 게이트 컨택홀과 중첩한다.
보호막은 복수 개의 연결 분기 패턴의 적어도 일부를 노출하는 복수 개의 소스 컨택홀을 갖고, 도전막은 복수 개의 소스 컨택홀을 통해 복수 개의 연결 분기 패턴과 접촉한다.
복수 개의 연결 분기 패턴은 각각 복수 개의 소스 컨택홀과 중첩한다.
클럭 라인의 폭은 클럭 분기 패턴의 폭보다 작다.
클럭 라인의 폭과 클럭 분기 패턴의 폭의 비는 1:2 내지 1:10이다.
클럭 라인의 폭은 20um 내지 30um이다.
클럭 라인, 복수 개의 클럭 분기 패턴, 제 1 절곡부 및 게이트 라인은 동일층 상에 배치된다.
본 발명의 표시 장치에 따르면, 클럭 분기 패턴 및 제 1 절곡부에 의해 각 클럭 라인과 도전막 간의 중첩 면적을 증가시킬 수 있으며, 연결 분기 패턴 및 제 2 절곡부에 의해 각 연결 라인과 도전막 간의 중첩 면적을 증가시킬 수 있다. 따라서, 다수의 컨택홀을 형성할 수 있으며, 전하 이동 효율을 향상시킬 수 있다.
또한, 비표시 영역에서의 발열을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 도 1의 게이트 제어 라인과 게이트 드라이버의 연결 관계를 나타낸 도면이다.
도 3은 도 2의 게이트 제어 라인에 인가되는 각종 신호들 및 게이트 드라이버로부터 출력되는 게이트 신호들의 파형을 나타낸 도면이다.
도 4는 도 2의 I-I`를 따라 자른 단면도이다.
도 5는 도 2의 "A" 영역을 확대하여 나타낸 도면이다.
도 6은 도 2의 "A" 영역에 대응하는 본 발명의 다른 일 실시예에 따른 도면이다.
도 7은 도 6의 II-II`를 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 8을 참조로 본 발명에 따른 표시 장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(100), 데이터 드라이버(271), 게이트 드라이버(266), 회로 기판(400), 타이밍 컨트롤러(606) 및 전원 공급부(605)를 포함한다.
표시 패널(100)은 제 1 패널(105) 및 제 2 패널(106)을 포함한다. 제 1 패널(105)과 제 2 패널(106)은 서로 마주본다. 제 1 패널(105)은 표시 영역(105a) 및 비표시 영역(105b)을 포함한다.
표시 패널(100)은 표시 장치에 사용되는 액정 패널 또는 유기 발광 다이오드 패널 등과 같은 다양한 종류의 패널일 수 있다. 표시 패널(100)이 액정 패널일 때 제 1 패널(105)과 제 2 패널(106) 사이에 액정층이 위치할 수 있다. 표시 패널(100)이 유기 발광 다이오드 패널일 때 제 1 패널(105)과 제 2 패널(106) 사이에 유기 발광층이 위치할 수 있다.
제 1 패널(105)은 제 1 방향(D1)을 따라 연장된 복수의 게이트 라인들(GL1 내지 GLi), 제 1 방향(D1)과 교차하는 제 2 방향(D2)을 따라 연장된 복수의 데이터 라인들(DL1 내지 DLj), 공통 라인(912) 및 복수의 화소들(PX11 내지 PXij)을 포함한다. 게이트 라인들(GL1 내지 GLi), 데이터 라인들(DL1 내지 DLj) 및 화소들(PX11 내지 PXij)은 제 1 패널(105)의 제 1 기판(도 4의 401) 상에 위치한다.
제 2 패널(106)은 화소 영역을 정의하는 차광층(도 4의 476)을 포함한다. 한편, 이 차광층(476)은 제 1 패널(105)에 위치할 수도 있다. 차광층(476)은 화소 영역을 제외한 부분에서 광이 방출되는 것을 차단한다.
데이터 라인들(DL1 내지 DLj)은 게이트 라인들(GL1 내지 GLi)과 교차한다. 데이터 라인들(DL1 내지 DLj)은 비표시 영역(105b)으로 연장되어 데이터 드라이버(271)에 접속된다.
데이터 드라이버(271)는 복수의 데이터 구동 집적회로들(310_1, 310_2, ..., 310_k)을 포함한다. 데이터 구동 집적회로들(310_1, 310_2, ..., 310_k)은 타이밍 컨트롤러(606)로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받는다. 데이터 구동 집적회로들(310_1, 310_2, ..., 310_k)은 데이터 제어신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 디지털 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 구동 집적회로들(310_1, 310_2, ..., 310_k)은 타이밍 컨트롤러(606)로부터의 디지털 영상 데이터 신호들을 전원 공급부(605)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)는 데이터 캐리어들(320_1, 320_2, ..., 320_k)에 실장된다. 데이터 캐리어들(320_1, 320_2, ..., 320_k)은 회로 기판(400)과 표시 패널(105) 사이에 접속된다. 예를 들어, 데이터 캐리어들(320_1, 320_2, ..., 320_k) 각각은 회로 기판(400)과 표시 패널(105)의 비표시 영역(105b) 사이에 전기적으로 연결될 수 있다.
회로 기판(400)에 전술된 타이밍 컨트롤러(606) 및 전원 공급부(605)가 위치할 수 있다.
데이터 캐리어들(320_1, 320_2, ..., 320_k)은 타이밍 컨트롤러(606) 및 전원 공급부(605)로부터의 각종 신호들을 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로 전송하는 입력 라인들과 그 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들(DL1 내지 DLj)로 전송하는 출력 라인들을 포함한다.
좌측 가장자리에 위치한 데이터 캐리어(320_1)는 타이밍 컨트롤러(606) 및 전원 공급부(605)로부터의 각종 신호들 및 공통 전압을 제 1 패널(105)로 전송하기 위한 제 1 보조 라인(941) 및 제 2 보조 라인(942)을 포함할 수 있다.
우측 가장자리에 위치한 데이터 캐리어(320_k)는 전원 공급부(605)로부터의 공통 전압을 제 1 패널(105)로 전송하기 위한 제 3 보조 라인(943)을 포함할 수 있다.
제 1 보조 라인(941)은 제 1 패널(105)의 게이트 제어 라인(911)에 연결된다. 게이트 제어 라인(911)은 제 1 보조 라인(941)을 통해 공급된 각종 신호들을 게이트 드라이버(266)로 전달한다.
공통 라인(912)은 제 2 및 제 3 보조 라인(942, 943)을 통해 공급된 공통 전압을 제 2 패널(106)의 공통 전극으로 전달한다. 공통 라인(912)은 표시 영역(105a)의 3면을 둘러싸는 형태를 가질 수 있다. 제 2 패널(106)의 공통 전극은 쇼트부(미도시)를 통해 제 1 패널(105)의 공통 라인(912)에 연결된다. 공통 전극은 쇼트부를 통해 공통 라인(912)으로부터 공통 전압을 전달받는다.
게이트 제어 라인(911) 및 공통 라인(912)은 라인-온-글라스(line-on-glass) 방식으로 제 1 패널(105)의 비표시 영역(105b) 상에 형성될 수 있다.
화소들(PX11 내지 PXij)은 제 1 패널(105)의 표시 영역(105a)에 행렬 형태로 배열된다. 화소들(PX11 내지 PXij)은 적색 영상을 표시하는 적색 화소, 녹색 영상을 표시하는 녹색 화소 및 청색 영상을 표시하는 청색 화소를 포함할 수 있다. 이때, 수평 방향으로 인접한 적색 화소, 녹색 화소 및 청색 화소는 하나의 단위 영상을 표시하기 위한 단위 화소를 구성할 수 있다.
제 p 수평라인(p는 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 p 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 p 수평라인 화소들은 제 p 게이트 라인에 공통으로 접속된다. 이에 따라, 제 p 수평라인 화소들은 제 p 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다.
도시되지 않았으나, 각 화소는 화소 트랜지스터, 액정 커패시터 및 보조 커패시터를 포함할 수 있다. 화소 트랜지스터는 박막 트랜지스터(Thin Film Transistor)이다.
화소 트랜지스터는 게이트 라인으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 화소 트랜지스터는 데이터 라인으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터 및 보조용량 커패시터로 공급한다.
액정 커패시터는 서로 대향하여 위치한 화소 전극과 공통 전극을 포함한다.
보조 커패시터는 서로 대향하여 위치한 화소 전극과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인 또는 공통 전압을 전송하는 전송 라인일 수 있다.
게이트 라인들(GL1 내지 GLi)은 게이트 드라이버(266)에 의해 구동되며, 게이트 드라이버(266)는 쉬프트 레지스터를 포함한다.
도 2는 도 1의 게이트 제어 라인과 게이트 드라이버의 연결 관계를 나타낸 도면으로서, 도 2에는 게이트 제어 라인의 일부 및 게이트 드라이버의 일부가 도시되어 있다. 도 3은 도 2의 게이트 제어 라인에 인가되는 각종 신호들 및 게이트 드라이버로부터 출력되는 게이트 신호들의 파형을 나타낸 도면이고, 도 4는 도 2의 I-I`를 따라 자른 단면도이다.
도 2를 참조하면, 게이트 제어 라인(911)은 제 1 클럭 라인(CL1), 제 2 클럭 라인(CL2), 제 3 클럭 라인(CL3), 제 4 클럭 라인(CL4), 제 5 클럭 라인(CL5), 제 6 클럭 라인(CL6), 제 7 클럭 라인(CL7), 제 8 클럭 라인(CL8), 기저 라인(VSL) 및 개시 라인(STL)을 포함한다.
도 3을 참조하면, 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8)은 제 1 내지 제 8 클럭 신호들(CK1 내지 CK8)을 각각 전송하며, 개시 라인(STL)은 수직 개시 신호(STV)를 전송한다. 클럭 신호들(CK1 내지 CK8) 및 수직 개시 신호(STV)는 타이밍 컨트롤러(606)로부터 제공된다. 각 클럭 신호(CK1 내지 CK8)의 하이 전압은 게이트 신호의 하이 전압에 해당한다.
제 1 내지 제 8 클럭 신호들(CK1 내지 CK8)은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭 신호(CK1)부터 제 8 클럭 신호(CK8)까지 순차적으로 출력된 후, 다시 제 1 클럭 신호(CK1)부터 제 8 클럭 신호(CK8)까지 순차적으로 출력된다.
서로 인접한 기간에 출력되는 클럭 신호들의 하이 구간은 서로 중첩될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CK1)의 펄스폭 중 후반 3/4 길이에 해당하는 구간과 제 2 클럭 신호(CK2)의 펄스폭 중 전반 3/4 길이에 해당하는 구간이 시간적으로 중첩한다.
또한, 제 5 내지 제 8 클럭 신호들(CK5 내지 CK8)은 제 1 내지 제 4 클럭 신호들(CK1 내지 CK4)에 대하여 180도 반전된 위상을 갖는다. 예를 들어, 제 5 클럭 신호(CK5)는 제 1 클럭 신호(CK1)에 대하여 180도 반전된 위상을 가지며, 제 6 클럭 신호(CK6)는 제 2 클럭 신호(CK2)에 대하여 180도 반전된 위상을 가지며, 제 7 클럭 신호(CK7)는 제 3 클럭 신호(CK3)에 대하여 180도 반전된 위상을 가지며, 제 8 클럭 신호(CK8)는 제 4 클럭 신호(CK4)에 대하여 180도 반전된 위상을 갖는다.
각 클럭 신호(CK1 내지 CK8)는 한 프레임 기간 동안 여러 번 출력되지만, 수직 개시 신호(STV)는 한 프레임 기간 동안 단 한번 출력된다. 다시 말하면, 각 클럭 신호(CK1 내지 CK8)는 한 프레임 기간 동안 주기적으로 여러 번의 액티브 상태(하이 전압)를 나타내지만, 수직 개시 신호(STV)는 한 프레임 기간 동안 단 한 번의 액티브 상태(하이 전압)를 나타낸다.
게이트 드라이버(266)는, 도 1에 도시된 바와 같이, 제 1 패널(105)의 비표시 영역(105b)에 위치한다. 게이트 드라이버(266)는 쉬프트 레지스터를 포함한다. 쉬프트 레지스터는 복수의 스테이지들(ST1 내지 ST8)을 포함한다.
각 스테이지들(ST1 내지 ST8)은 제 1 내지 제 8 클럭 신호들(CK1 내지 CK8) 중 하나를 공급받아 제 1 내지 제 8 게이트 신호들(GS1 내지 GS8)를 생성한다. 제 8m+1 스테이지(예를 들어, ST1)는 제 1 클럭 신호(CK1)를 공급받아 제 1 게이트 신호(GS1)를 생성하고, 제 8m+2 스테이지(예를 들어, ST2)는 제 2 클럭 신호(CK2)를 공급받아 제 2 게이트 신호(GS2)를 생성하고, 제 8m+3 스테이지(예를 들어, ST3)는 제 3 클럭 신호(CK3)를 공급받아 제 3 게이트 신호(GS3)를 생성하고, 제 8m+4 스테이지(예를 들어, ST4)는 제 4 클럭 신호(CK4)를 공급받아 제 4 게이트 신호(GS4)를 생성하고, 제 8m+5 스테이지(예를 들어, ST5)는 제 5 클럭 신호(CK5)를 공급받아 제 5 게이트 신호(GS5)를 생성하고, 제 8m+6 스테이지(예를 들어, ST6)는 제 6 클럭 신호(CK6)를 공급받아 제 6 게이트 신호(GS6)를 생성하고, 제 8m+7 스테이지(예를 들어, ST7)는 제 7 클럭 신호(CK7)를 공급받아 제 7 게이트 신호(GS7)를 생성하고, 그리고 제 8m+8 스테이지(예를 들어, ST8)는 제 8 클럭 신호(CK8)를 공급받아 제 8 게이트 신호(GS8)를 생성한다. 여기서, m은 0을 포함한 자연수이다.
각 스테이지는 전단 스테이지로부터의 게이트 신호를 개시 신호로서 공급받아 세트된다. 세트된 스테이지는 자신에게 공급된 클럭 신호를 게이트 신호로서 출력한다. 예를 들어, 제 2 스테이지(ST2)는 제 1 스테이지(ST1)로부터의 제 1 게이트 신호(GS1)를 개시 신호로서 공급받아 세트된다. 세트된 제 2 스테이지(ST2)는 제 2 클럭 신호(CK2)를 공급받아 제 2 게이트 신호(GS2)를 출력한다.
한편, 도시되지 않았으나, 각 스테이지는 다음단 스테이지로부터의 게이트 신호를 공급받아 리세트된다.
매 프레임 기간에 가장 먼저 구동되는 제 1 스테이지(ST1)는 개시 신호로서 수직 개시 신호(STV)를 공급받는다. 또한, 도시되지 않았지만, 매 프레임 기간 중 가장 마지막으로 구동되는 마지막 번째 스테이지도 수직 개시 신호(STV)를 공급받는다. 마지막 번째 스테이지는 그 수직 개시 신호를 공급받아 리세트된다.
전술된 바와 같이, 게이트 드라이버(266)는 8상의 클럭 신호들(CK1 내지 CK8)을 입력받을 수 있으나, 이 클럭 신호의 상은 이에 한정되지 않는다. 즉, 게이트 드라이버(266)는 q상의 클럭 신호들을 입력 받을 수 있다. 여기서 q는 1보다 큰 자연수이다.
도 2 및 도 4를 참조하면, 제 1 클럭 라인(CL1)은 제 1 연결 라인(201) 및 제 1 도전막(901)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 1 연결 라인(201)은 제 1 클럭 라인(CL1)과 게이트 드라이버(266)의 제 1 스테이지(ST1)를 서로 연결한다. 제 1 클럭 라인(CL1)은 제 1 클럭 신호(CK1)를 전송한다.
본 발명의 일 실시예에 따른 표시 장치는 제 1 클럭 라인(CL1)으로부터 연장된 복수 개의 제 1 클럭 분기 패턴(501), 및 복수 개의 제 1 클럭 분기 패턴(501)을 서로 연결하는 제 1 절곡부(550)를 더 포함한다. 예를 들어, 도 2에 도시된 바와 같이, 게이트 제어 라인(911)은 제 1 클럭 라인(CL1), 두 개의 제 1 클럭 분기 패턴(501) 및 제 1 절곡부(550)를 포함할 수 있다.
또한, 표시 장치는 제 1 연결 라인(201)으로부터 연장된 복수 개의 제 1 연결 분기 패턴(701), 및 복수 개의 제 1 연결 분기 패턴(701)을 서로 연결하는 제 2 절곡부(750)를 더 포함한다. 예를 들어, 도 2에 도시된 바와 같이, 표시 장치는 제 1 연결 라인(201), 두 개의 제 1 연결 분기 패턴(701) 및 제 2 절곡부(750)를 포함할 수 있다.
이때, 제 1 클럭 라인(CL1), 제 1 클럭 분기 패턴(501) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 1 연결 라인(201), 제 1 연결 분기 패턴(701) 및 제 2 절곡부(750)는 일체로 형성된다. 클럭 분기 패턴 및 연결 분기 패턴에 대하여는 뒤에서 자세하게 설명하기로 한다.
도 4에 도시된 바와 같이, 제 1 클럭 분기 패턴(501)과 제 1 연결 분기 패턴(701)은 서로 다른 층에 위치한다. 제 1 클럭 분기 패턴(501)과 제 1 연결 분기 패턴(701)은 제 1 도전막(901)에 의해 연결된다. 제 1 도전막(901)의 일부는 제 1 게이트 컨택홀(331)을 통해 제 1 클럭 분기 패턴(501)에 연결되며, 제 1 도전막(901)의 다른 일부는 제 1 소스 컨택홀(351)을 통해 제 1 연결 분기 패턴(701)에 연결된다. 제 1 게이트 컨택홀(331)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 1 게이트 컨택홀(331)에 의해 제 1 클럭 분기 패턴(501)이 노출된다. 제 1 소스 컨택홀(351)은 보호막(420)을 관통한다. 제 1 소스 컨택홀(351)에 의해 제 1 연결 분기 패턴(701)이 노출된다.
제 2 클럭 라인(CL2)은, 도 2에 도시된 바와 같이, 제 2 연결 라인(202) 및 제 2 도전막(902)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 2 연결 라인(202)은 제 2 클럭 라인(CL2)과 게이트 드라이버(266)의 제 2 스테이지(ST2)를 서로 연결한다. 제 2 클럭 라인(CL2)은 제 2 클럭 신호(CK2)를 전송한다.
본 발명의 일 실시예에 따른 표시 장치는 제 2 클럭 라인(CL2)으로부터 연장된 복수 개의 제 2 클럭 분기 패턴(502), 및 복수 개의 제 2 클럭 분기 패턴(502)을 서로 연결하는 제 1 절곡부(550)를 더 포함한다. 예를 들어, 표시 장치는 제 2 클럭 라인(CL2), 두 개의 제 2 클럭 분기 패턴(502) 및 제 1 절곡부(550)를 포함할 수 있다.
또한, 표시 장치는 제 2 연결 라인(202)으로부터 연장된 복수 개의 제 2 연결 분기 패턴(702), 및 복수 개의 제 2 연결 분기 패턴(702)을 서로 연결하는 제 2 절곡부(750)를 더 포함한다. 예를 들어, 표시 장치는 제 2 연결 라인(202), 두 개의 제 2 연결 분기 패턴(702) 및 제 2 절곡부(750)를 포함할 수 있다.
이때, 제 2 클럭 라인(CL2), 제 2 클럭 분기 패턴(502) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 2 연결 라인(202), 제 2 연결 분기 패턴(702) 및 제 2 절곡부(750)는 일체로 형성된다.
제 2 클럭 분기 패턴(502)과 제 2 연결 분기 패턴(702)은 서로 다른 층에 위치한다. 제 2 클럭 분기 패턴(502)과 제 2 연결 분기 패턴(702)은 제 2 도전막(902)에 의해 연결된다. 제 2 도전막(902)의 일부는 제 2 게이트 컨택홀(332)을 통해 제 2 클럭 분기 패턴(502)에 연결되며, 제 2 도전막(902)의 다른 일부는 제 2 소스 컨택홀(352)을 통해 제 2 연결 분기 패턴(702)에 연결된다. 제 2 게이트 컨택홀(332)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 2 게이트 컨택홀(332)에 의해 제 2 클럭 분기 패턴(502)이 노출된다. 제 2 소스 컨택홀(352)은 보호막(420)을 관통한다. 제 2 소스 컨택홀(352)에 의해 제 2 연결 분기 패턴(702)이 노출된다.
제 3 클럭 라인(CL3)은, 도 2에 도시된 바와 같이, 제 3 연결 라인(203) 및 제 3 도전막(903)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 3 연결 라인(203)은 제 3 클럭 라인(CL3)과 게이트 드라이버(266)의 제 3 스테이지(ST3)를 서로 연결한다. 제 3 클럭 라인(CL3)은 제 3 클럭 신호(CK3)를 전송한다.
본 발명의 일 실시예에 따른 표시 장치는 제 3 클럭 라인(CL3)으로부터 연장된 복수 개의 제 3 클럭 분기 패턴(503), 및 복수 개의 제 3 클럭 분기 패턴(503)을 서로 연결하는 제 1 절곡부(550)를 더 포함한다. 예를 들어, 표시 장치는 제 3 클럭 라인(CL3), 두 개의 제 3 클럭 분기 패턴(503) 및 제 1 절곡부(550)를 포함할 수 있다.
또한, 표시 장치는 제 3 연결 라인(203)으로부터 연장된 복수 개의 제 3 연결 분기 패턴(703), 및 복수 개의 제 3 연결 분기 패턴(703)을 서로 연결하는 제 2 절곡부(750)를 더 포함한다. 예를 들어, 표시 장치는 제 3 연결 라인(203), 두 개의 제 3 연결 분기 패턴(703) 및 제 2 절곡부(750)를 포함할 수 있다.
이때, 제 3 클럭 라인(CL3), 제 3 클럭 분기 패턴(503) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 3 연결 라인(203), 제 3 연결 분기 패턴(703) 및 제 2 절곡부(750)는 일체로 형성된다.
제 3 클럭 분기 패턴(503)과 제 3 연결 분기 패턴(703)은 서로 다른 층에 위치한다. 제 3 클럭 분기 패턴(503)과 제 3 연결 분기 패턴(703)은 제 3 도전막(903)에 의해 연결된다. 제 3 도전막(903)의 일부는 제 3 게이트 컨택홀(333)을 통해 제 3 클럭 분기 패턴(503)에 연결되며, 제 3 도전막(903)의 다른 일부는 제 3 소스 컨택홀(353)을 통해 제 3 연결 분기 패턴(703)에 연결된다. 제 3 게이트 컨택홀(333)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 3 게이트 컨택홀(333)에 의해 제 3 클럭 분기 패턴(503)이 노출된다. 제 3 소스 컨택홀(353)은 보호막(420)을 관통한다. 제 3 소스 컨택홀(353)에 의해 제 3 연결 분기 패턴(703)이 노출된다.
제 4 클럭 라인(CL4)은, 도 2에 도시된 바와 같이, 제 4 연결 라인(204) 및 제 4 도전막(904)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 4 연결 라인(204)은 제 4 클럭 라인(CL4)과 게이트 드라이버(266)의 제 4 스테이지(ST4)를 서로 연결한다. 제 4 클럭 라인(CL4)은 제 4 클럭 신호(CK4)를 전송한다.
본 발명의 일 실시예에 따른 표시 장치는 제 4 클럭 라인(CL4)으로부터 연장된 복수 개의 제 4 클럭 분기 패턴(504), 및 복수 개의 제 4 클럭 분기 패턴(504)을 서로 연결하는 제 1 절곡부(550)를 더 포함한다. 예를 들어, 표시 장치는 제 4 클럭 라인(CL4), 두 개의 제 4 클럭 분기 패턴(504) 및 제 1 절곡부(550)를 포함할 수 있다.
또한, 표시 장치는 제 4 연결 라인(204)으로부터 연장된 복수 개의 제 4 연결 분기 패턴(704), 및 복수 개의 제 4 연결 분기 패턴(704)을 서로 연결하는 제 2 절곡부(750)를 더 포함한다. 예를 들어, 표시 장치는 제 4 연결 라인(204), 두 개의 제 4 연결 분기 패턴(704) 및 제 2 절곡부(750)를 포함할 수 있다.
이때, 제 4 클럭 라인(CL4), 제 4 클럭 분기 패턴(504) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 4 연결 라인(204), 제 4 연결 분기 패턴(704) 및 제 2 절곡부(750)는 일체로 형성된다.
제 4 클럭 분기 패턴(504)과 제 4 연결 분기 패턴(704)은 서로 다른 층에 위치한다. 제 4 클럭 분기 패턴(504)과 제 4 연결 분기 패턴(704)은 제 4 도전막(904)에 의해 연결된다. 제 4 도전막(904)의 일부는 제 4 게이트 컨택홀(334)을 통해 제 4 클럭 분기 패턴(504)에 연결되며, 제 4 도전막(904)의 다른 일부는 제 4 소스 컨택홀(354)을 통해 제 4 연결 분기 패턴(704)에 연결된다. 제 4 게이트 컨택홀(334)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 4 게이트 컨택홀(334)에 의해 제 4 클럭 분기 패턴(504)이 노출된다. 제 4 소스 컨택홀(354)은 보호막(420)을 관통한다. 제 4 소스 컨택홀(354)에 의해 제 4 연결 분기 패턴(704)이 노출된다.
제 5 클럭 라인(CL5)은, 도 2에 도시된 바와 같이, 제 5 연결 라인(205) 및 제 5 도전막(905)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 5 연결 라인(205)은 제 5 클럭 라인(CL5)과 게이트 드라이버(266)의 제 5 스테이지(ST5)를 서로 연결한다. 제 5 클럭 라인(CL5)은 제 5 클럭 신호(CK5)를 전송한다.
본 발명의 일 실시예에 따른 표시 장치는 제 5 클럭 라인(CL5)으로부터 연장된 복수 개의 제 5 클럭 분기 패턴(505), 및 복수 개의 제 5 클럭 분기 패턴(505)을 서로 연결하는 제 1 절곡부(550)를 더 포함한다. 예를 들어, 표시 장치는 제 5 클럭 라인(CL5), 두 개의 제 5 클럭 분기 패턴(505) 및 제 1 절곡부(550)를 포함할 수 있다.
또한, 표시 장치는 제 5 연결 라인(205)으로부터 연장된 복수 개의 제 5 연결 분기 패턴(705), 및 복수 개의 제 5 연결 분기 패턴(705)을 서로 연결하는 제 2 절곡부(750)를 더 포함한다. 예를 들어, 표시 장치는 제 5 연결 라인(205), 두 개의 제 5 연결 분기 패턴(705) 및 제 2 절곡부(750)를 포함할 수 있다.
이때, 제 5 클럭 라인(CL5), 제 5 클럭 분기 패턴(505) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 5 연결 라인(205), 제 5 연결 분기 패턴(705) 및 제 2 절곡부(750)는 일체로 형성된다.
제 5 클럭 분기 패턴(505)과 제 5 연결 분기 패턴(705)은 서로 다른 층에 위치한다. 제 5 클럭 분기 패턴(505)과 제 5 연결 분기 패턴(705)은 제 5 도전막(905)에 의해 연결된다. 제 5 도전막(905)의 일부는 제 5 게이트 컨택홀(335)을 통해 제 5 클럭 분기 패턴(505)에 연결되며, 제 5 도전막(905)의 다른 일부는 제 5 소스 컨택홀(355)을 통해 제 5 연결 분기 패턴(705)에 연결된다. 제 5 게이트 컨택홀(335)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 5 게이트 컨택홀(335)에 의해 제 5 클럭 분기 패턴(505)이 노출된다. 제 5 소스 컨택홀(355)은 보호막(420)을 관통한다. 제 5 소스 컨택홀(355)에 의해 제 5 연결 분기 패턴(705)이 노출된다.
제 6 클럭 라인(CL6)은, 도 2에 도시된 바와 같이, 제 6 연결 라인(206) 및 제 6 도전막(906)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 6 연결 라인(206)은 제 6 클럭 라인(CL6)과 게이트 드라이버(266)의 제 6 스테이지(ST6)를 서로 연결한다. 제 6 클럭 라인(CL6)은 제 6 클럭 신호(CK6)를 전송한다.
본 발명의 일 실시예에 따른 표시 장치는 제 6 클럭 라인(CL6)으로부터 연장된 복수 개의 제 6 클럭 분기 패턴(506), 및 복수 개의 제 6 클럭 분기 패턴(506)을 서로 연결하는 제 1 절곡부(550)를 더 포함한다. 예를 들어, 표시 장치는 제 6 클럭 라인(CL6), 두 개의 제 6 클럭 분기 패턴(506) 및 제 1 절곡부(550)를 포함할 수 있다.
또한, 표시 장치는 제 6 연결 라인(206)으로부터 연장된 복수 개의 제 6 연결 분기 패턴(706), 및 복수 개의 제 6 연결 분기 패턴(706)을 서로 연결하는 제 2 절곡부(750)를 더 포함한다. 예를 들어, 표시 장치는 제 6 연결 라인(206), 두 개의 제 6 연결 분기 패턴(706) 및 제 2 절곡부(750)를 포함할 수 있다.
이때, 제 6 클럭 라인(CL6), 제 6 클럭 분기 패턴(506) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 6 연결 라인(206), 제 6 연결 분기 패턴(706) 및 제 2 절곡부(750)는 일체로 형성된다.
제 6 클럭 분기 패턴(506)과 제 6 연결 분기 패턴(706)은 서로 다른 층에 위치한다. 제 6 클럭 분기 패턴(506)과 제 6 연결 분기 패턴(706)은 제 6 도전막(906)에 의해 연결된다. 제 6 도전막(906)의 일부는 제 6 게이트 컨택홀(336)을 통해 제 6 클럭 분기 패턴(506)에 연결되며, 제 6 도전막(906)의 다른 일부는 제 6 소스 컨택홀(356)을 통해 제 6 연결 분기 패턴(706)에 연결된다. 제 6 게이트 컨택홀(336)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 6 게이트 컨택홀(336)에 의해 제 6 클럭 분기 패턴(506)이 노출된다. 제 6 소스 컨택홀(356)은 보호막(420)을 관통한다. 제 6 소스 컨택홀(356)에 의해 제 6 연결 분기 패턴(706)이 노출된다.
제 7 클럭 라인(CL7)은, 도 2에 도시된 바와 같이, 제 7 연결 라인(207) 및 제 7 도전막(907)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 7 연결 라인(207)은 제 7 클럭 라인(CL7)과 게이트 드라이버(266)의 제 7 스테이지(ST7)를 서로 연결한다. 제 7 클럭 라인(CL7)은 제 7 클럭 신호(CK7)를 전송한다.
본 발명의 일 실시예에 따른 표시 장치는 제 7 클럭 라인(CL7)으로부터 연장된 복수 개의 제 7 클럭 분기 패턴(507), 및 복수 개의 제 7 클럭 분기 패턴(507)을 서로 연결하는 제 1 절곡부(550)를 더 포함한다. 예를 들어, 표시 장치는 제 7 클럭 라인(CL7), 두 개의 제 7 클럭 분기 패턴(507) 및 제 1 절곡부(550)를 포함할 수 있다.
또한, 표시 장치는 제 7 연결 라인(207)으로부터 연장된 복수 개의 제 7 연결 분기 패턴(707), 및 복수 개의 제 7 연결 분기 패턴(707)을 서로 연결하는 제 2 절곡부(750)를 더 포함한다. 예를 들어, 표시 장치는 제 7 연결 라인(207), 두 개의 제 7 연결 분기 패턴(707) 및 제 2 절곡부(750)를 포함할 수 있다.
이때, 제 7 클럭 라인(CL7), 제 7 클럭 분기 패턴(507) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 7 연결 라인(207), 제 7 연결 분기 패턴(707) 및 제 2 절곡부(750)는 일체로 형성된다.
제 7 클럭 분기 패턴(507)과 제 7 연결 분기 패턴(707)은 서로 다른 층에 위치한다. 제 7 클럭 분기 패턴(507)과 제 7 연결 분기 패턴(707)은 제 7 도전막(907)에 의해 연결된다. 제 7 도전막(907)의 일부는 제 7 게이트 컨택홀(337)을 통해 제 7 클럭 분기 패턴(507)에 연결되며, 제 7 도전막(907)의 다른 일부는 제 7 소스 컨택홀(357)을 통해 제 7 연결 분기 패턴(707)에 연결된다. 제 7 게이트 컨택홀(337)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 7 게이트 컨택홀(337)에 의해 제 7 클럭 분기 패턴(507)이 노출된다. 제 7 소스 컨택홀(357)은 보호막(420)을 관통한다. 제 7 소스 컨택홀(357)에 의해 제 7 연결 분기 패턴(707)이 노출된다.
제 8 클럭 라인(CL8)은, 도 2에 도시된 바와 같이, 제 8 연결 라인(208) 및 제 8 도전막(908)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 8 연결 라인(208)은 제 8 클럭 라인(CL8)과 게이트 드라이버(266)의 제 8 스테이지(ST8)를 서로 연결한다. 제 8 클럭 라인(CL8)은 제 8 클럭 신호(CK8)를 전송한다.
본 발명의 일 실시예에 따른 표시 장치는 제 8 클럭 라인(CL8)으로부터 연장된 복수 개의 제 8 클럭 분기 패턴(508), 및 복수 개의 제 8 클럭 분기 패턴(508)을 서로 연결하는 제 1 절곡부(550)를 더 포함한다. 예를 들어, 표시 장치는 제 8 클럭 라인(CL8), 두 개의 제 8 클럭 분기 패턴(508) 및 제 1 절곡부(550)를 포함할 수 있다.
또한, 표시 장치는 제 8 연결 라인(208)으로부터 연장된 복수 개의 제 8 연결 분기 패턴(708), 및 복수 개의 제 8 연결 분기 패턴(708)을 서로 연결하는 제 2 절곡부(750)를 더 포함한다. 예를 들어, 표시 장치는 제 8 연결 라인(208), 두 개의 제 8 연결 분기 패턴(708) 및 제 2 절곡부(750)를 포함할 수 있다.
이때, 제 8 클럭 라인(CL8), 제 8 클럭 분기 패턴(508) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 8 연결 라인(208), 제 8 연결 분기 패턴(708) 및 제 2 절곡부(750)는 일체로 형성된다.
제 8 클럭 분기 패턴(508)과 제 8 연결 분기 패턴(708)은 서로 다른 층에 위치한다. 제 8 클럭 분기 패턴(508)과 제 8 연결 분기 패턴(708)은 제 8 도전막(908)에 의해 연결된다. 제 8 도전막(908)의 일부는 제 8 게이트 컨택홀(338)을 통해 제 8 클럭 분기 패턴(508)에 연결되며, 제 8 도전막(908)의 다른 일부는 제 8 소스 컨택홀(358)을 통해 제 8 연결 분기 패턴(708)에 연결된다. 제 8 게이트 컨택홀(338)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 8 게이트 컨택홀(338)에 의해 제 8 클럭 분기 패턴(508)이 노출된다. 제 8 소스 컨택홀(358)은 보호막(420)을 관통한다. 제 8 소스 컨택홀(358)에 의해 제 8 연결 분기 패턴(708)이 노출된다.
제 1 내지 제 8 클럭 라인들(CL1 내지 CL8) 중 제 8 클럭 라인(CL8)은 게이트 드라이버(266)에 가장 근접하여 위치한다. 제 8 클럭 라인(CL8)과 게이트 드라이버(266) 사이에 기저 라인(VSL) 및 개시 라인(STL)이 위치한다.
기저 라인(VSL)은 게이트 드라이버(266)의 각 스테이지(ST1 내지 ST8)에 연결된다. 기저 라인(VSL)은 기저 전압을 전송한다. 기저 전압은 직류 전압이다. 각 스테이지는 기저 전압을 이용하여 게이트 신호의 로우 전압을 생성한다. 기저 라인(VSL)은 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8)과 동일 층상에 위치한다. 기저 라인(VSL)은 컨택홀(372), 연결 라인(238) 및 도전막(235)을 통해 각 스테이지(ST1 내지 ST8)에 연결된다.
개시 라인(STL)은 전술된 제 1 스테이지(ST1) 및 마지막 번째 스테이지에 연결된다. 개시 라인(STL)은 제 1 내지 제 8 클럭 라인(CL1 내지 CL8)과 동일 층상에 위치한다. 개시 라인(STL)은 컨택홀(371), 연결 라인(233) 및 도전막(239)을 통해 제 1 스테이지(ST1) 및 마지막 번째 스테이지에 연결된다.
도 2 및 도 4에 도시된 바와 같이, 제 1 패널(105)의 제 1 기판(401) 상에 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8)이 위치한다. 한편, 도시되지 않았으나, 제 1 내지 제 8 연결 라인들(201 내지 208), 제 1 내지 제 8 클럭 분기 패턴들(501 내지 508), 제 1 내지 제 8 연결 분기 패턴들(701 내지 708), 기저 라인(VSL) 및 개시 라인(STL)도 제 1 기판(401) 상에 위치한다. 제 1 패널(105)은 제 1 기판(401) 외에도 게이트 절연막(411) 및 보호막(420)을 포함한다.
게이트 절연막(411)은 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8), 제 1 내지 제 8 클럭 분기 패턴들(501 내지 508), 제 1 절곡부들(550), 기저 라인(VSL) 및 개시 라인(STL) 상에 위치하며, 보호막(420)은 제 1 내지 제 8 연결 라인들(201 내지 208), 제 1 내지 제 8 연결 분기 패턴들(701 내지 708) 및 게이트 절연막(411) 상에 위치한다.
도 4에 도시된 바와 같이, 제 2 패널(106)은 제 2 기판(402), 차광층(476) 및 공통 전극(430)을 포함한다. 차광층(476)은 제 2 기판(402) 상에 위치하고, 공통 전극(430)은 차광층(476) 상에 위치한다. 공통 전극(430)은 차광층(476)을 포함한 제 2 기판(402)의 전면(全面)에 위치한다. 따라서, 제 1 기판(401)의 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8), 제 1 내지 제 8 연결 라인들(201 내지 208), 제 1 내지 제 8 클럭 분기 패턴들(501 내지 508), 제 1 내지 제 8 연결 분기 패턴들(701 내지 708), 기저 라인(VSL), 개시 라인(STL) 및 게이트 드라이버(266)는 제 2 기판(402)의 공통 전극(430)과 중첩한다.
제 1 패널(105)과 제 2 패널(106) 사이에 액정층(433)이 위치한다.
전술된 도 2와 함께 도 5를 참조로 클럭 분기 패턴 및 연결 분기 패턴을 상세히 설명하면 다음과 같다.
도 5는 도 2의 "A" 영역을 확대하여 나타낸 도면이다.
본 발명의 일 실시예에 따른 표시 장치는 제 1 클럭 라인(CL1)으로부터 연장된 두 개의 제 1 클럭 분기 패턴(501a, 501b) 및 두 개의 제 1 클럭 분기 패턴(501a, 501b)을 연결하는 제 1 절곡부(550)를 더 포함한다.
또한 표시 장치는 제 1 연결 라인(201)으로부터 연장된 두 개의 제 1 연결 분기 패턴(701a, 701b) 및 두 개의 제 1 연결 분기 패턴(701a, 701b)을 연결하는 제 2 절곡부(750)를 더 포함한다.
이때, 제 1 클럭 라인(CL1), 제 1 클럭 분기 패턴(501a, 501b) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 1 연결 라인(201), 제 1 연결 분기 패턴(701a, 701b) 및 제 2 절곡부(750)는 일체로 형성된다.
본 발명의 일 실시예에 따른 제 1 클럭 라인(CL1)은 두 개의 제 1 클럭 분기 패턴(501a, 501b)의 양 끝단과 연결된 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 제 1 클럭 라인(CL1)은 제 1 절곡부(550)와 인접한 영역에서 제 1 클럭 분기 패턴(501a, 501b)과 각각 연결될 수도 있다. 또한, 제 1 연결 라인(201)은 제 1 연결 분기 패턴(701a, 701b) 중 하나의 제 1 연결 분기 패턴(701b)의 끝단에 연결된 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
제 1 절곡부(550)와 제 2 절곡부(750)는 평면상으로 서로 교차하며, 제 1 클럭 분기 패턴(501a, 501b)과 제 1 연결 분기 패턴(701a, 701b)은 서로 중첩하지 않는다. 또한, 제 1 클럭 라인(CL1)과 제 1 연결 배선(201)은 서로 중첩하지 않는다.
두 개의 제 1 클럭 분기 패턴(501a, 501b)은 각각 복수 개의 제 1 게이트 컨택홀(331)을 통해 제 1 도전막(901)과 연결된다. 또한, 두 개의 제 1 연결 분기 패턴(701a, 701b)은 각각 복수 개의 제 1 소스 컨택홀(351)을 통해 제 1 도전막(901)과 연결된다. 이때, 복수 개의 제 1 게이트 컨택홀(331) 및 제 1 소스 컨택홀(351)의 개수는 표시 패널의 크기, 비표시 영역의 면적, 배선 폭 등을 고려하여 다양하게 변경될 수 있다.
본 발명의 일 실시예에 따른 제 1 클럭 라인(CL1)의 폭은 각각의 제 1 클럭 분기 패턴(501a, 501b)의 폭보다 작다. 예를 들어, 도 5에 도시된 바와 같이, 제 1 방향(D1)으로 제 1 클럭 라인(CL1)의 폭을 제 1 폭(W1)이라고 정의하고, 하나의 제 1 클럭 분기 패턴(501a)의 폭을 제 2 폭(W2)이라고 정의할 때, 제 1 폭(W1)은 제 2 폭(W2)보다 작다. 상세하게는, 제 1 폭(W1)과 제 2 폭(W2)의 비는 약 1:2 내지 1:10일 수 있다. 제 1 폭(W1)은 약 20um 내지 30um일 수 있다.
이때, 본 발명의 일 실시예에 따른 두 개의 제 1 클럭 분기 패턴(501a, 501b)은 동일한 폭을 갖는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 각각 다른 폭으로 형성될 수도 있다. 또한, 제 1 연결 분기 패턴(701a, 701b)은 제 1 클럭 분기 패턴(501a, 501b)과 모두 동일한 폭을 갖는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 제 1 연결 분기 패턴(701a, 701b) 및 제 1 클럭 분기 패턴(501a, 501b)은 각각 다른 폭으로 형성될 수도 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수 개의 제 1 클럭 분기 패턴(501a, 501b) 및 제 1 절곡부(550)를 포함함으로써, 제한된 영역 내에서 제 1 도전막(901)과 제 1 클럭 분기 패턴(501a, 501b) 및 제 1 절곡부(550)의 중첩 면적을 증가시킬 수 있다. 또한, 표시 장치는 복수 개의 제 1 연결 분기 패턴(701a, 701b) 및 제 2 절곡부(750)를 포함함으로써, 제 1 도전막(901)과 복수 개의 제 1 연결 분기 패턴(701a, 701b) 및 제 2 절곡부(750)의 중첩 면적을 증가시킬 수 있다.
이에 따라, 제 1 클럭 분기 패턴(501) 상에 다수의 제 1 게이트 컨택홀(331)을 형성할 수 있으며, 제 1 연결 분기 패턴(701) 상에 다수의 제 1 소스 컨택홀(351)을 형성할 수 있다. 즉, 본 발명의 일 실시예에 따른 표시 장치는 다수의 컨택홀들을 포함함으로써, 전하 이동 효율이 향상될 수 있으며, 비표시 영역에서의 발열이 감소될 수 있다.
이하, 도 6 및 도 7을 참조하여, 본 발명의 다른 일 실시예에 따른 표시 장치에 대하여 설명한다.
도 6은 도 2의 "A" 영역에 대응하는 본 발명의 다른 일 실시예에 따른 도면이고, 도 7은 도 6의 II-II`를 따라 자른 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 다른 일 실시예에 따른 표시 장치는 제 1 클럭 라인(CL1)으로부터 연장된 복수 개의 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f), 및 복수 개의 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f)을 연결하는 제 1 절곡부(550)를 더 포함한다. 예를 들어, 도 6에 도시된 바와 같이, 표시 장치는 제 1 클럭 라인(CL1), 여섯 개의 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f), 및 인접한 제 1 클럭 분기 패턴들을 연결하는 제 1 절곡부(550)를 포함할 수 있다.
또한, 표시 장치는 제 1 연결 라인(201)으로부터 연장된 복수 개의 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f), 및 복수 개의 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f)을 연결하는 제 2 절곡부(750)를 더 포함한다. 예를 들어, 도 6에 도시된 바와 같이, 표시 장치는 제 1 연결 라인(201), 여섯 개의 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f), 및 인접한 제 1 연결 분기 패턴들을 연결하는 제 2 절곡부(750)를 포함한다.
이때, 제 1 클럭 라인(CL1), 복수 개의 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f) 및 제 1 절곡부(550)는 일체로 형성된다. 또한, 제 1 연결 라인(201), 복수 개의 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f) 및 제 2 절곡부(750)는 일체로 형성된다.
제 1 절곡부(550)와 제 2 절곡부(750)는 각각 지그재그 형태를 가질 수 있으며, 제 1 절곡부(550)와 제 2 절곡부(750)는 평면상으로 서로 교차한다. 이때, 상기한 바와 같이, 제 1 절곡부(550)는 여섯 개의 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f) 중 인접한 제 1 클럭 분기 패턴들을 연결하고, 제 2 절곡부(750)는 여섯 개의 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f) 중 인접한 제 1 연결 분기 패턴들을 연결함으로써, 제 1 절곡부(550)와 제 2 절곡부(750)는 평면 상으로 다섯 번 교차할 수 있다.
제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f)과 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f)은 서로 중첩하지 않는다. 상세하게는, 도 6에 도시된 바와 같이, 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f)은 제 1 절곡부(550)와 제 2 절곡부(750)를 중심으로 좌우 교대로 배치된다. 또한, 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f)은 제 1 절곡부(550)와 제 2 절곡부(750)를 중심으로 좌우 교대로 배치되며, 이때, 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f)은 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f)과 중첩하지 않도록 교대로 배치된다.
복수 개의 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f)은 각각 복수 개의 제 1 게이트 컨택홀(331)을 통해 제 1 도전막(901)과 연결된다. 또한, 두 개의 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f)은 각각 복수 개의 제 1 소스 컨택홀(351)을 통해 제 1 도전막(901)과 연결된다. 이때, 복수 개의 제 1 게이트 컨택홀(331) 및 제 1 소스 컨택홀(351)의 개수는 표시 패널의 크기, 비표시 영역의 면적, 배선 폭 등을 고려하여 다양하게 변경될 수 있다.
본 발명의 다른 일 실시예에 따른 표시 장치는 복수 개의 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f) 및 제 1 절곡부(550)를 포함함으로써, 제한된 영역 내에서 제 1 도전막(901)과 제 1 클럭 분기 패턴(501a, 501b, 501c, 501d, 501e, 501f) 및 제 1 절곡부(550)의 중첩 면적을 증가시킬 수 있다. 또한, 표시 장치는 복수 개의 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f) 및 제 2 절곡부(750)를 포함함으로써, 제 1 도전막(901)과 제 1 연결 분기 패턴(701a, 701b, 701c, 701d, 701e, 701f) 및 제 2 절곡부(750)의 중첩 면적을 증가시킬 수 있다.
이에 따라, 제 1 클럭 분기 패턴(501) 상에 다수의 제 1 게이트 컨택홀(331)을 형성할 수 있으며, 제 1 연결 분기 패턴(701) 상에 다수의 제 1 소스 컨택홀(351)을 형성할 수 있다. 즉, 본 발명의 다른 일 실시예에 따른 표시 장치는 다수의 컨택홀들을 포함함으로써, 전하 이동 효율이 향상될 수 있으며, 비표시 영역에서의 발열이 감소될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 일 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
CL1-CL8: 제 1 내지 제 8 클럭 라인
ST1-ST8: 제 1 내지 제 8 스테이지
GS1-GS8: 제 1 내지 제 8 게이트 신호
VSL: 기저 라인
STL: 수직 개시 라인
201-208: 제 1 내지 제 8 연결 라인
331-338: 제 1 내지 제 8 게이트 콘택홀
351-358: 제 1 내지 제 8 소스 콘택홀
501-508: 제 1 내지 제 8 클럭 분기 패턴
550: 제 1 절곡부
701-708: 제 1 내지 제 8 연결 분기 패턴
750: 제 2 절곡부
901-908: 제 1 내지 제 8 도전막

Claims (18)

  1. 기판;
    상기 기판 상에 중첩되고 제 1 방향을 따라 연장된 게이트 라인;
    상기 게이트 라인에 전기적으로 연결된 게이트 드라이버;
    클럭 신호를 전송하는 클럭 라인;
    상기 클럭 라인으로부터 연장된 복수 개의 클럭 분기 패턴;
    상기 복수 개의 클럭 분기 패턴을 서로 연결하고 상기 복수 개의 클럭 분기 패턴에 대해 각을 이루고 있는 제 1 절곡부;
    상기 클럭 라인과 상기 게이트 드라이버를 연결하는 연결 라인;
    상기 연결 라인으로부터 연장된 복수 개의 연결 분기 패턴;
    상기 복수 개의 연결 분기 패턴을 서로 연결하고, 상기 복수 개의 연결 분기 패턴에 대해 각을 이루고 있으며, 상기 제1 절곡부와 교차하는 제 2 절곡부; 및
    상기 복수 개의 클럭 분기 패턴을 상기 복수 개의 연결 분기 패턴에 전기적으로 연결시키는 도전막;을 포함하며,
    상기 복수 개의 클럭 분기 패턴 및 상기 복수 개의 연결 분기 패턴은 상이한 측에 위치하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 복수 개의 클럭 분기 패턴은 상기 표시 장치의 평면에서 상기 복수 개의 연결 분기 패턴 각각으로부터 이격되는 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 절곡부는 지그재그 형태를 갖는 표시 장치.
  4. 제 1 항에 있어서,
    상기 복수 개의 클럭 분기 패턴은 상기 제 1 및 제 2 절곡부를 중심으로 좌우 교대로 배치되는 표시 장치.
  5. 제 1 항에 있어서,
    상기 복수 개의 연결 분기 패턴은 상기 제 1 및 제 2 절곡부를 중심으로 좌우 교대로 배치되는 표시 장치.
  6. 제1항에 있어서,
    상기 기판, 상기 클럭 라인, 상기 복수 개의 클럭 분기 패턴 및 상기 제 1 절곡부 각각과 직접 접촉하는 게이트 절연막;
    상기 게이트 절연막, 상기 연결 라인, 상기 복수 개의 연결 분기 패턴 및 상기 제 2 절곡부 각각과 직접 접촉하는 보호막; 및
    상기 복수 개의 클럭 분기 패턴 및 상기 복수 개의 연결 분기 패턴 각각과 직접 접촉하는 상기 도전막;을 더 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 게이트 절연막 및 상기 보호막은 복수 개의 게이트 컨택홀을 갖고,
    상기 도전막은 상기 복수 개의 게이트 컨택홀을 통해 상기 복수 개의 클럭 분기 패턴과 접촉하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 도전막의 일부는 상기 복수 개의 게이트 컨택홀 내부에 각기 위치되는 표시 장치.
  9. 제 6 항에 있어서,
    상기 보호막은 복수 개의 소스 컨택홀을 갖고,
    상기 도전막은 상기 복수 개의 소스 컨택홀을 통해 상기 복수 개의 연결 분기 패턴과 접촉하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 도전막의 일부는 상기 복수 개의 소스 컨택홀 내부에 각기 위치되는 표시 장치.
  11. 제 1 항에 있어서,
    상기 제1 방향으로의 상기 클럭 라인의 폭은 상기 제1 방향으로의 상기 복수 개의 클럭 분기 패턴 중 하나의 폭보다 작은 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 방향으로의 상기 클럭 라인의 폭과 상기 제1 방향으로의 상기 클럭 분기 패턴 중 하나의 폭의 비는 1:2 내지 1:10인 표시 장치.
  13. 제 11 항에 있어서,
    상기 제1 방향으로의 상기 클럭 라인의 폭은 20um 내지 30um인 표시 장치.
  14. 제 1 항에 있어서,
    상기 클럭 라인, 상기 복수 개의 클럭 분기 패턴, 및 상기 제 1 절곡부는 상기 기판의 표면과 직접 접촉하고, 상기 게이트 라인이 상기 기판의 상기 표면에 직접 접촉하는 표시 장치.
  15. 제 1 항에 있어서,
    상기 복수 개의 클럭 분기 패턴은 서로 나란하게 연장되고, 상기 표시 장치의 평면에서 상기 제1 방향으로 서로 정렬되지 않는 표시 장치.
  16. 제 1 항에 있어서,
    상기 복수 개의 연결 분기 패턴은 서로 나란하게 연장되고, 상기 표시 장치의 평면에서 상기 제1 방향으로 서로 정렬되지 않는 표시 장치.
  17. 제 1 항에 있어서,
    상기 복수 개의 클럭 분기 패턴은 상기 표시 장치의 평면에서 상기 제1 방향으로 상기 복수개의 연결 분기 패턴과 각기 정렬되는 표시 장치.
  18. 제 17 항에 있어서,
    상기 복수 개의 클럭 분기 패턴 및 상기 복수개의 연결 분기 패턴은 상기 표시 장치의 평면에서 상기 제1 방향에 수직한 제2 방향으로 교대로 배치되는 표시 장치.
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