KR100674916B1

KR100674916B1 - 꼬인 다면 위상 클록 전송 라인 및 이를 이용한 반도체 장치

Info

Publication number: KR100674916B1
Application number: KR1020040086559A
Authority: KR
Inventors: 전병관
Original assignee: 삼성전자주식회사
Priority date: 2004-10-28
Filing date: 2004-10-28
Publication date: 2007-01-26
Anticipated expiration: 2024-10-28
Also published as: KR20060037565A; US20060092929A1

Abstract

본 발명에서는 다면 위상의 클럭들을 전송하는 클럭 전송라인들이 개시된다. 본 발명의 실시예에 따른 클록 전송라인은 제1 위상을 갖는 클럭을 전송하는 제1 전송라인, 제2 위상을 갖는 클럭을 전송하는 제2 전송라인, 제3 위상을 갖는 클럭을 전송하는 제3 전송라인, 제4 위상을 갖는 클럭을 전송하는 제4 전송라인, 상기 제1 전송 라인과 상기 제2 전송라인에 인접하는 길이가 각각 동일한 제1 쉴딩 라인 및 상기 제3 전송 라인과 상기 제4 전송라인에 인접하는 길이가 각각 동일한 제2 쉴딩 라인을 구비한다. 본 발명의 실시예에 따른 다면 위상 클럭을 전송하는 꼬인 구조의 클럭 전송라인은 전송되는 클럭들간의 정확한 위상차를 유지 할 수 있으며, 이를 이용하는 반도체 장치에 있어 고속 동작의 안정된 데이터 입출력을 가능하게 할 수 있는 장점이 있다.

Description

꼬인 다면 위상 클록 전송 라인 및 이를 이용한 반도체 장치{Twisted lines for transferring multi-phase clocks and a semiconductor device using the same}

도1은 종래의 위상 동기 루프(PLL)로부터 출력되는 다위상 클록 전송 라인들을 포함하는 반도체 장치의 블럭도이다.

도2는 도1의 다위상 클록 전송 라인의 상세도이다.

도3은 도2의 클록 전송 라인의 클록 전송 타이밍도이다.

도4a 및 도4b는 각각 본 발명의 실시예에 따른 클록 전송 라인의 상세도이다.

도5는 도4의 클록 전송 라인의 실험 결과 타이밍도이다.

본 발명은 클록 전송라인에 관한 것으로, 특히 다면 위상 클록을 전송하는 클럭 전송 라인 및 이를 이용하는 반도체 장치에 관한 것이다.

최근 메모리 장치는 고속 동작을 위한 여러 제품들이 연구 생산되고 있다. 특히 시스템 클록의 천이시 마다 데이터를 입출력할 수 있는 DDR(Double Data Rate) 메모리 장치 및 시스템 클록의 한 주기동안 데이터를 4개까지 입출력할 수 있는 QDR(Quad Data Rate) 메모리 장치가 각광을 받고 있다.

이들 메모리 장치의 특징 중에 하나는 외부에서 입력되거나 또는 외부로 출력되는 데이터가 내부 클럭에 동기되어 처리되는 것이다. 상기 내부 클럭은 외부에서 입력되는 시스템 클럭을 기준으로 발생되는 것으로 내부 클럭의 발생을 위해서 통상 메모리 장치는 지연 동기루프(DLL: Delayed Locked loop)나 위상 동기루프(PLL: Phase locked loop, 이하 PLL이라 한다.)를 내부에 구비한다.

도 1은 종래의 위상 동기 루프(PLL)로부터 출력되는 다면 위상 클록 전송 라인들을 포함하는 반도체 장치의 블럭도이다.

위상 동기 루프(110)는 기준 클록(CLK_R)을 입력 받아 다수개의 서로 다른 위상을 갖는 클럭들을 생성한다. 생성된 클럭들은 외부와의 입출력 인터페이스를 담당하는 다수개의 포트(포트1,2,3,4)로 클록 전송라인을 통하여 각각 전송된다.

상기 각각의 포트(포트1,2,3,4)는 클록전송 라인으로 전송되는 클럭들에 동기 되는 입력 버퍼와 출력 버퍼 등을 구비한다. 위상 동기 루프(110)로부터 먼 포트(포트1,4)는 가까운 포트(포트2,3)보다 클록 전송 라인의 넓이를 넓혀 클럭 전송 RC 지연 시간을 일치시킨다.

또한 클록 전송 라인의 넓이를 조절하는 대신 가까운 포트(포트2,3)의 길이를 먼 포트(포트1,4)의 길이와 동일하게 조절하는 방법을 사용하기도 한다.

도 2는 도1의 다면 위상 클록 전송 라인들 중 하나의 상세도이다.

도 2를 참조하면, 클럭 전송 라인(200)은 두개의 쉴딩 라인(S1,S2)과 그 사 이에 다수개의 전송 라인들(L1,L2,L3,L4)을 구비한다. 다수개의 전송 라인들(L1,L2,L3,L4)은 첫번째 쉴딩 라인(S1)을 기준으로 순서대로 위상 동기 루프로(110)부터 출력되는 위상 0도인 CLKO, 위상 90도인 CLK90, 위상 180도인 CLK180 및 위상 270도인 CLK270을 전송한다.

도3은 도2의 클록 전송 라인의 클록 전송 타이밍도이다.

좀 더 설명하면, 도 3은 도1의 위상 동기 루프(110)의 출력 단에서의 클럭들의 타이밍도(A)와 포트에서의 클럭들의 타이밍도(B)를 함께 나타낸다.

도 3은 전송되는 클럭의 주기가 1.6ns인 클럭을 기준으로 도시되어 있으며, 각 전송라인(L1,L2,L3,L4)을 통하여 전달되는 클럭들은 위상차가 각각 90도이고, 시간적으로는 각각 400ps의 위상 차이가 있다.

도 3에서 알 수 있듯이 전송라인(L2,L3)으로 전송되는 클럭(CLK90,CLK180)은 위상 동기 루프(110)의 출력 단(A)과 포트 단(B)에서의 위상차이가 없다. 그러나 전송라인(L1,L4)으로 전송되는 클럭(CLKO,CLK270)은 위상 동기 루프(110)의 출력 단(A)과 포트단(B)이 서로 다른 위상을 갖는다.

즉, 포트 단(B)에서의 클럭(CLK90)은 각각 양쪽의 클럭(CLK0)과 클럭(CLK180) 과의 커플링 상호 작용으로 커플링 효과가 상쇄되어 위상동기루프(110)의 출력 단(A) 에서의 클럭(CLK90)과 위상 차가 발생되지 않는다.

마찬가지로 포트단(B)에서의 클럭(CLK180)도 클럭(CLK90)과 클럭(CLK270)의 커플링 효과가 서로 상쇄되어 위상동기루프(110)의 출력 단(A)에서의 클럭(CLK180)과 위상차가 발생되지 않는다.

하지만, 전송라인(L1)을 통하여 전송되는 클럭(CLK0)은 한쪽은 쉴딩 라인(S1)에 인접하고 다른 한쪽은 전송라인(L2)을 통하여 전송되는 클럭(CLK90)과 인접해있으므로 클럭(CLK90)에 의한 커플링 효과를 받아 위상동기루프(110)의 출력단(A)과 포트단(B)에서의 위상을 비교하면 클럭(CLK0)의 위상이 앞당겨 진다.

그러므로 포트단(B)에서의 클럭(CLK0)과 클럭 (CLK90)과의 시간차이는 400ps보다 약 100ps가량 줄어든 300ps 정도이다.

또한 전송라인(L4)으로 전송되는 클럭(CLK270)도 클럭 (CKL0)과 같은 환경이므로 클럭(CLK180)에 의한 커플링 효과에 의하여 위상동기루프(110)의 출력단(A)과 포트단(B)에서의 위상을 비교하면 클럭(CLK270)의 위상이 늦어진다.

그러므로 포트단(B)에서의 클럭(CLK180)와 클럭(CLK270)과의 시간차이는 400ps보다 약 100ps가량 줄어든 300ps가 된다.결국, 클럭(CLK270)과 클럭 (CLK0)와의 시간차이는 400ps보다 약 100ps늘어난 500p가 된다.

상기와 같은 현상으로 인해 각각의 포트에 구비된 입/출력 버퍼회로에 입력되는 클럭들간의 위상이 위상 동기 루프(110)의 출력 단에서의 클럭들간의 위상과 달라지게 된다. 이는 고속 반도체 장치로 입/출력되는 데이터의 듀티 등이 달라지는 결과를 발생시켜 결국 반도체 장치의 고속화 동작에 한계로 작용하는 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는 전송되는 클록들의 위상 왜곡을 방지할 수 있는 다면 위상 클록 전송라인을 제공함에 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 전송되는 클록들의 위상 왜곡을 방지할 수 있는 다면 위상 클록 전송라인을 구비하는 반도체 장치를 제공함에 있다

상기 기술적 과제를 해결 하기위한 본 발명에 따른 클록 전송라인은 제1 위상을 갖는 클럭을 전송하는 제1 전송라인; 제2 위상을 갖는 클럭을 전송하는 제2 전송라인; 제3 위상을 갖는 클럭을 전송하는 제3 전송라인; 제4 위상을 갖는 클럭을 전송하는 제4 전송라인; 상기 제1 전송 라인과 상기 제2 전송라인에 인접하는 길이가 각각 동일한 제1 쉴딩 라인; 및 상기 제3 전송 라인과 상기 제4 전송라인에 인접하는 길이가 각각 동일한 제2 쉴딩 라인을 구비한다.

또한 상기 기술적 과제를 해결 하기위한 본 발명의 다른 클럭 전송 라인은 제1 쉴딩 라인과 제2 쉴딩 라인 사이에 다수의 전송라인을 구비하고, 상기 다수의 전송라인의 배치 순서가 상기 제1 쉴딩라인을 기준으로 일정 전송거리의 1/2까지는 제1, 제2, 제3 및 제4 전송라인 순이고 나머지 전송거리는 제2,제4,제1,제3 전송라인 순으로 배치된다.

또한 상기 다른 기술적 과제를 달성하기 위한 반도체 장치는 기준 클록을 입력받아 다수개의 위상이 다른 클럭을 발생하는 위상 동기 루프; 외부 장치와의 입/출력 인터페이싱을 위한 포트; 상기 다수개의 위상이 다른 클럭을 상기 포트로 전송하는 클록 전송 라인을 구비하고, 상기 클록 전송 라인은 제1 위상을 갖는 제1 클럭을 전송하는 제1 전송라인; 제2 위상을 갖는 제2 클럭을 전송하는 제2 전송라 인; 제3 위상을 갖는 제3 클럭을 전송하는 제3 전송라인; 제4 위상을 갖는 제4 클럭을 전송하는 제4 전송라인; 상기 제1 전송 라인과 상기 제2 전송라인에 인접하는 길이가 각각 동일한 제1 쉴딩 라인; 및 상기 제3 전송 라인과 상기 제4 전송라인에 인접하는 길이가 각각 동일한 제2 쉴딩 라인을 구비한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

도 4a 및 도4b는 본 발명의 실시 예에 따른 다면 위상 클록을 전송하기위한 클럭 전송 라인을 설명하는 도면이다.

구체적으로, 도 4a는 일정한 단위 길이를 기준으로 꼬인 다면 클럭 전송라인을 나타내며, 도 4b는 도 4a의 클럭 전송라인을 연장하여 위상 동기 루프로부터 입출력 포트까지 전송되는 다면 위상 클럭 전송 라인을 나타낸다.

도 4a를 참조하면, 본 발명의 실시예에 의한 다면 위상 클럭 전송 라인(400)은 일정 전압 즉, 전원 전압 또는 접지 전압에 연결된 제1 쉴딩 라인(S1)과 제2 쉴딩 라인(S2)들 사이에 다수의 전송 라인들(L1,L2,L3,L4)이 서로 꼬여 형성된다.

즉, 클럭 전송 라인(400)은 제1 쉴딩 라인(S1)과 제2 쉴딩 라인(S2)을 구비하고, 상기 쉴딩 라인들 사이에 다면 위상의 클럭들(CLK0,CLK90,CLK180,CLK270)을 각각 전송하는 다수의 전송라인들(L1,L2,L3,L4)을 구비한다.

다수의 전송라인(L1,L2,L3,L4)의 배치 순서는 상기 제1 쉴딩라인(S1)을 기준으로 일정 전송거리(D)의 1/2까지는 제1 전송라인(L1), 제2 전송라인(L2), 제3 전 송라인(L3) 및 제4 전송라인(L4) 순으로 형성되며, 나머지 전송거리는 제2 전송라인(L2),제4 전송라인(L4), 제1 전송라인(L1),제3 전송라인(L3) 순으로 형성되어 있다.

좀더 상세히 설명하면, 위상이 O도인 클럭(CLK0)을 전송하는 제1 전송 라인(L1)은 일정한 전송거리(D)의 1/2 지점까지는 제1 쉴딩 라인(S1)에 인접해 형성되고, 그 지점에서 위상이 90도인 클럭(CLK90)을 전송하는 제2 전송 라인(L2) 및 위상이 270도인 클럭(CLK270)을 전송하는 제4 전송 라인(L3)과 교차한다.

제2 전송 라인(L2)은 일정한 전송거리(D)의 1/2 지점까지 제1 전송 라인(L1)과 위상이 180도인 클럭(CLK180)을 전송하는 제3 전송 라인(L3)사이에 배치되고, 그 지점에서 제1 전송 라인(L1)과 교차하여 제1 쉴딩 라인(S1)과 인접한다.

제3 전송 라인(L3)은 일정한 전송거리(D)의 1/2 지점까지 제2 전송 라인(L2)과 제4 전송 라인(L4) 사이에 배치되고, 그 지점에서 제4 전송 라인(L4)과 교차하여 제2 쉴딩라인(S2)과 인접한다.

제4 전송 라인(L4)은 일정한 전송거리(D)의 1/2 지점까지 제3 전송 라인(L3)과 제2 쉴딩 라인(S2) 사이에 배치되고, 그 지점에서 제3 전송 라인(L3)과 제1 전송 라인(L1)을 교차한다.

상기와 같이 다수의 전송라인(L1~L4)을 꼬인 구조로 형성하면 각각의 전송 라인들(L1~L4)이 쉴딩 라인(S1,S2)과 인접하는 길이를 동일하게 할 수 있다. 예를 들어, 제1 전송 라인(L1)과 제2 전송라인(L2)이 제1 쉴딩라인(S1)과 인접하는 길이는 각각 일정 거리(D)의 절반으로 동일하다.

또한 제3 전송 라인(L3)과 제4 전송 라인(L4)이 제2 쉴딩라인(S2)과 인접하는 길이도 각각 일정 거리(D)의 절반으로 동일하다. 즉, 각 전송 라인들 사이의 커플링 효과가 동일하므로 다면 클럭들을 전송하는 과정에서의 위상 변화가 상쇄되는 효과가 발생한다.

도 4b는 위상 동기 루프(미도시)로부터 포트(미도시)까지 전송되는 다면 위상 클럭의 실제 클럭 전송 라인(410)을 나타내는 것으로, 도 4a의 단위 길이(D)의 꼬인 구조가 여러 번 반복되는 구조이다.

도 4b를 참조하면 도 4a와 마찬가지로 각각의 전송라인들(L1,L2,L3,L4)과 각각의 쉴딩라인(S1,S2)이 인접하는 길이는 동일하다. 즉, 각 전송라인들(L1,L2,L3,L4)의 2D 만큼의 전송 길이는 각 쉴딩 라인(S1,S2)과 인접해 있고 나머지 2D는 양쪽으로 다른 전송 라인들과 인접해 있다.

물론 위상 동기 루프(미도시)로부터 먼 포트로 전송되는 전송라인은 가까운 포트로 전송되는 전송라인들보다 더 넓은 두께를 가져야 RC 지연 시간을 동일하게 가져 갈 수 있을 것이다.

도 5는 본 발명의 실시예에 따른 클록 전송라인의 실험 결과의 타이밍도를 나타낸다.

도 5를 참조하면, 위상 동기 루프(미도시)로부터 출력되는 클럭들(A)과 포트단(미도시)에 전송되는 클럭들(B)의 위상에 변화가 없음을 알 수 있다.

도 5는 위상 동기 루프(미도시)로부터 출력되는 클럭들의 주기가 1.6ns인 경우를 예로 들고 있다. 전송라인들(L1~L4)을 통하여 전송되는 클럭들(CLK0,CLK90,CLK180,CLK270)은 각각 위상차가 90도인 4개의 클럭 들이며 또한 클럭들(CLK0,CLK90,CLK180,CLK270)은 외부와의 인터페이싱을 담당하는 입출력 포트(미도시)로 전송된다.

도 5의 A에 도시된 위상동기 루프(미도시)의 출력단에서 출력되는 클럭들(CLK0,CLK90,CLK180,CLK270)의 위상차이가 B에 도시된 입출력 포트단에서도 일정하게 유지되어 전송되는 것을 알 수 있다.

즉, 다수의 전송라인(L1,L2,L3,L4)으로 전송되는 각 클럭들(CLK0,CLK90,CLK180,CLK270)간의 시간차가 400ps로 일정하게 유지된다.

상술한 설명에서는 각각 위상차이가 90도인 다수의 클럭 전송 라인들(L1~L4)이 제1 쉴딩라인(S1)과 제2 쉴딩라인(S2) 사이에서 순차적으로 전송되는 것을 실시예로 설명하고 있지만, 순서를 바꾸어, 제1 쉴딩라인(S1)을 기준으로 전송되는 클럭들의 위치가 바뀌어도 본 발명의 효과를 나타낼 수 있다.

본 발명의 다른 실시예에 따른 반도체 장치는 기준 클럭에 응답해서 다수개의 각각 다른 위상을 갖는 클럭들을 발생하는 위상 동기 루프, 외부 장치와의 입/출력 인터페이싱을 위한 포트, 상기 다수개의 위상이 다른 클럭들을 상기 포트로 전송하는 클록 전송 라인들을 구비한다.

상기 클록 전송 라인은 제1 위상을 갖는 제1 클럭을 전송하는 제1 전송라인, 제2 위상을 갖는 제2 클럭을 전송하는 제2 전송라인, 제3 위상을 갖는 제3 클럭을 전송하는 제3 전송라인, 제4 위상을 갖는 제4 클럭을 전송하는 제4 전송라인, 상기 제1 전송 라인과 상기 제2 전송라인에 인접하는 길이가 각각 동일한 제1 쉴딩 라인 및 상기 제3 전송 라인과 상기 제4 전송라인에 인접하는 길이가 각각 동일한 제2 쉴딩 라인을 구비한다.

상기 반도체 장치가 구비하는 클록 전송 라인의 구조는 앞서 설명된 바 있으므로 상세한 설명을 생략한다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.

그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다

본 발명의 실시예에 따른 다면 위상 클럭을 전송하는 꼬인 구조의 클럭 전송라인은 전송되는 클럭들간의 정확한 위상차를 유지 할 수 있으며, 이를 이용하는 반도체 장치에 있어 고속 동작의 안정된 데이터 입출력을 가능하게 할 수 있는 장점이 있다.

Claims

제1 위상을 갖는 제1 클럭을 전송하는 제1 전송라인;

제2 위상을 갖는 제2 클럭을 전송하는 제2 전송라인;

제3 위상을 갖는 제3 클럭을 전송하는 제3 전송라인;

제4 위상을 갖는 제4 클럭을 전송하는 제4 전송라인;

상기 제1 전송 라인과 상기 제2 전송라인에 인접하는 길이가 각각 동일한 제1 쉴딩 라인; 및

상기 제3 전송 라인과 상기 제4 전송라인에 인접하는 길이가 각각 동일한 제2 쉴딩라인을 구비하는 것을 특징으로 하는 클록 전송 라인.
제1항에 있어서,

상기 제1, 제2, 제3 및 제4 클록들은 각각 위상이 90도 차이나는 것을 특징으로 하는 클록 전송 라인.
제2항에 있어서,

상기 제1 위상은 0도 , 상기 제2 위상은 90도, 상기 제3 위상은 180도 그리고 상기 제4 위상은 270도인 것을 특징으로 하는 클록 전송 라인.
제1 항에 있어서,

상기 제1 및 제2 쉴딩 라인에는 일정한 전압이 공급되는 것을 특징으로 하는 클록 전송 라인.
제1 항에 있어서,

상기 제1 전송 라인과 상기 제2 전송라인이 상기 제1 쉴딩라인에 인접하는 길이와 상기 제3 전송 라인과 상기 제4 전송라인이 상기 제2 쉴딩라인에 인접하는 길이가 동일한 것을 특징으로 하는 클록 전송 라인.
제1 쉴딩 라인과 제2 쉴딩 라인 사이에 배치되는 다수의 전송라인을 구비하고,

상기 다수의 전송라인의 배치 순서가 상기 제1 쉴딩라인을 기준으로 일정 전송거리의 1/2까지는 제1, 제2, 제3 및 제4 전송라인 순이고 나머지 전송거리는 제2,제4,제1,제3 전송라인 순으로 배치되는 것을 특징으로 하는 클럭 전송 라인.
제 6항에 있어서,

상기 제1 및 제2 쉴딩라인에는 일정 전압이 인가되고, 상기 제1, 제2, 제3 및 제4 전송 라인들이 전송하는 클럭들은 각각 위상이 90도 차이나는 것을 특징으로 하는 클록 전송 라인.
기준 클럭에 응답해서 다수개의 각각 다른 위상을 갖는 클럭들을 발생하는 위상 동기 루프;

외부 장치와의 입/출력 인터페이싱을 위한 포트;

상기 다수개의 위상이 다른 클럭들을 상기 포트로 전송하는 클록 전송 라인들을 구비하고,

상기 클록 전송 라인은 제1 위상을 갖는 제1 클럭을 전송하는 제1 전송라인;

제2 위상을 갖는 제2 클럭을 전송하는 제2 전송라인;

제3 위상을 갖는 제3 클럭을 전송하는 제3 전송라인;

제4 위상을 갖는 제4 클럭을 전송하는 제4 전송라인;

상기 제1 전송 라인과 상기 제2 전송라인에 인접하는 길이가 각각 동일한 제1 쉴딩 라인 및

상기 제3 전송 라인과 상기 제4 전송라인에 인접하는 길이가 각각 동일한 제2 쉴딩 라인을 구비하는 것을 특징으로 하는 반도체 장치.
제 8항에 있어서,

상기 제1 및 제2 쉴딩라인에는 전원 전압 또는 접지 전압이 인가되는 것을 특징으로 하는 반도체 장치.
제 8항에 있어서,

상기 포트는 데이터 입력 버퍼 및 출력 버퍼를 구비하는 것을 특징으로 하는 반도체 장치.
제 8항에 있어서,

상기 제1, 제2, 제3 및 제4 위상의 클럭들은 각각 90의 위상차를 갖는 것을 특징으로 하는 반도체 장치.
제 1 내지 제 4 전송 라인들 ;

상기 제 1 내지 제 4 전송 라인들을 둘러싸는 제 1 및 제 2 쉴딩라인을 구비하고,

상기 제1 쉴딩라인은, 상기 제1 내지 제4 전송라인에 인접하는 길이가 각각 동일한 것을 특징으로 하는 클록 전송 라인.
제12항에 있어서,

상기 제1 내지 제 4 전송라인들이 전송하는 각각의 클록들은 서로 90도의 위상차이를 가지는 것을 특징으로 하는 클록 전송 라인.
제12항에 있어서,

상기 제1 및 제2 쉴딩 라인에는 일정한 전압이 공급되는 것을 특징으로 하는 클록 전송 라인.
제12항에 있어서, 상기 제2 쉴딩라인은,

상기 제1 내지 제4 전송라인에 인접하는 길이가 각각 동일한 것을 특징으로 하는 클록 전송 라인.
제12항에 있어서,

상기 제 1 및 제2 전송라인이 상기 제1 쉴딩라인에 인접하는 길이와 상기 제3 및 제 4 전송라인이 상기 제2 쉴딩라인에 인접하는 길이가 동일한 것을 특징으로 하는 클록 전송 라인.