[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102624516B1 - 표시장치 및 이의 제조 방법 - Google Patents

표시장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR102624516B1
KR102624516B1 KR1020180154438A KR20180154438A KR102624516B1 KR 102624516 B1 KR102624516 B1 KR 102624516B1 KR 1020180154438 A KR1020180154438 A KR 1020180154438A KR 20180154438 A KR20180154438 A KR 20180154438A KR 102624516 B1 KR102624516 B1 KR 102624516B1
Authority
KR
South Korea
Prior art keywords
electrode
insulating layer
light emitting
disposed
auxiliary
Prior art date
Application number
KR1020180154438A
Other languages
English (en)
Other versions
KR20200068150A (ko
Inventor
배수빈
조성원
정유광
김상갑
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180154438A priority Critical patent/KR102624516B1/ko
Priority to US16/698,834 priority patent/US11211534B2/en
Priority to CN201911211756.XA priority patent/CN111276090A/zh
Publication of KR20200068150A publication Critical patent/KR20200068150A/ko
Application granted granted Critical
Publication of KR102624516B1 publication Critical patent/KR102624516B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시장치는 베이스층, 상기 베이스층 상에 배치된 화소 회로, 상기 화소 회로를 커버하며 상기 베이스층 상에 배치된 절연층, 상기 화소 회로와 전기적으로 연결되며 상기 절연층 상에 배치된 제1 전극, 상기 화소 회로와 전기적으로 연결되고, 제1 방향에서 상기 제1 전극과 이격되어 상기 절연층 상에 배치된 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에 배치되며, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자, 상기 제1 전극 및 상기 발광 소자를 연결하고, 상기 제2 전극 및 상기 발광 소자를 연결하는 연결 전극, 상기 발광 소자 상에 배치된 제1 보조 절연층, 상기 제1 보조 절연층 상에 배치되고, 상기 제1 보조 절연층에 중첩한 제1 절연 부분 및 상기 제1 절연 부분을 에워싸며 상기 제1 보조 절연층과 비중첩하는 제2 절연 부분을 포함하는 제2 보조 절연층 포함한다.

Description

표시장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 신뢰성이 향상된 표시장치 및 이의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode, 이하 발광 소자)는 열악한 환경조건에서도 우수한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 소자는 다양한 발광 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 발광 소자를 제작하는 기술이 개발되고 있다. 일례로, 막대형 발광 소자는 자발광 표시패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명의 목적은 초소형으로 제공된 복수 개의 발광 소자들을 포함한 표시장치 및 이의 제조 방법에 관한 것이다.
본 발명의 목적을 달성하기 위한 본 발명의 일 실시 예에 따르면, 표시장치는 베이스층, 상기 베이스층 상에 배치된 화소 회로, 상기 화소 회로를 커버하며 상기 베이스층 상에 배치된 절연층, 상기 화소 회로와 전기적으로 연결되며 상기 절연층 상에 배치된 제1 전극, 상기 화소 회로와 전기적으로 연결되고, 제1 방향에서 상기 제1 전극과 이격되어 상기 절연층 상에 배치된 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에 배치되며, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자, 상기 제1 전극 및 상기 발광 소자를 연결하고, 상기 제2 전극 및 상기 발광 소자를 연결하는 연결 전극, 상기 발광 소자 상에 배치된 제1 보조 절연층, 상기 제1 보조 절연층 상에 배치되고, 상기 제1 보조 절연층에 중첩한 제1 절연 부분 및 상기 제1 절연 부분을 에워싸며 상기 제1 보조 절연층과 비중첩하는 제2 절연 부분을 포함하는 제2 보조 절연층 포함한다.
본 발명의 실시 예에 따르면, 상기 베이스층의 평면상에서, 상기 제1 보조 절연층의 너비는 상기 제2 보조 절연층의 너비보다 작은 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 평면상에서, 상기 제2 보조 절연층의 너비는 상기 발광 소자의 너비보다 작고, 상기 제1 보조 절연층은 상기 제2 보조 절연층에 전체적으로 중첩하고, 상기 제2 보조 절연층은 상기 발광 소자에 전체적으로 중첩한다.
본 발명의 실시 예에 따르면, 상기 제1 보조 절연층은 SiOx를 포함하고, 상기 제2 보조 절연층은 SiNx를 포함한다.
본 발명의 실시 예에 따르면, 상기 베이스층의 두께 방향에서, 상기 제1 절연 부분 및 상기 발광 소자 간의 이격 거리는 상기 제2 절연 부분 및 상기 발광 소자 간의 이격 거리와 동일하다.
본 발명의 실시 예에 따르면, 상기 연결 전극은, 상기 제2 보조 절연층 상에 배치된 더미 연결 전극, 상기 제1 전극 및 상기 발광 소자를 연결하는 제1 연결 전극, 상기 제1 연결 전극과 이격되며 상기 제2 전극 및 상기 발광 소자를 연결하는 제2 연결 전극을 포함하고, 상기 더미 연결 전극은 상기 제1 연결 전극 및 상기 제2 연결 전극과 이격된다.
본 발명의 실시 예에 따르면, 상기 베이스층의 평면상에서, 상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 제1 보조 절연층을 사이에 두고 서로 이격된다.
본 발명의 실시 예에 따르면, 상기 베이스층의 두께 방향에서, 상기 발광 소자 상에 배치된 상기 제1 연결 전극과 상기 제2 보조 절연층 간의 이격 거리는 상기 발광 소자 상에 배치된 상기 제2 연결 전극과 상기 제2 보조 절연층 간의 이격 거리와 동일한 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 더미 연결 전극은 상기 제1 절연 부분 및 상기 제2 절연 부분에 전체적으로 배치된다.
본 발명의 실시 예에 따르면, 상기 베이스층의 평면상에서, 상기 연결 전극은 상기 발광 소자에 전체적으로 중첩한다.
본 발명의 실시 예에 따르면, 상기 제1 전극과 상기 절연층 사이에 배치된 제1 격벽, 상기 제2 전극과 상기 절연층 사이에 배치된 제2 격벽을 더 포함하고, 상기 발광 소자는 상기 제1 격벽 및 상기 제2 격벽 사이에 배치된다.
본 발명의 실시 예에 따르면, 상기 제1 전극은 상기 화소 회로와 전기적으로 연결되며 반사성 물질을 포함하는 제1 반사 전극, 및 상기 제1 반사 전극을 커버하는 제1 캡핑 전극을 포함하고, 상기 제2 전극은 전원 전압을 수신하며 반사성 물질을 포함하는 제2 반사 전극, 및 상기 제2 반사 전극을 커버하는 제2 캡핑 전극을 포함한다.
본 발명의 실시 예에 따르면, 상기 발광 소자 및 상기 절연층 상에 배치된 보조 절연층을 더 포함한다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 실시 예에 따르면, 표시장치는 베이스층, 상기 베이스층 상에 배치된 화소 회로, 상기 화소 회로를 커버하며 상기 베이스층 상에 배치된 절연층, 상기 화소 회로와 전기적으로 연결되며 상기 절연층 상에 배치된 제1 전극, 상기 화소 회로와 전기적으로 연결되고, 제1 방향에서 상기 제1 전극과 이격되어 상기 절연층 상에 배치된 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에 배치되며, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자, 상기 발광 소자 상에 배치된 제1 보조 절연층, 상기 제1 보조 절연층 상에 배치된 제2 보조 절연층, 상기 제2 보조 절연층 상에 배치된 더미 연결 전극, 상기 제1 전극 및 상기 발광 소자를 연결하는 제1 연결 전극, 상기 제1 연결 전극과 이격되며 상기 제2 전극 및 상기 발광 소자를 연결하는 제2 연결 전극을 포함하는 연결 전극을 포함한다.
본 발명의 실시 예에 따르면, 상기 더미 연결 전극은 상기 제1 연결 전극 및 상기 제2 연결 전극과 이격되며 상기 제2 보조 절연층 상에 전체적으로 배치된다.
본 발명의 실시 예에 따르면, 상기 베이스층의 평면상에서, 상기 제1 보조 절연층의 너비는 상기 제2 보조 절연층의 너비보다 작고, 상기 제2 보조 절연층의 너비는 상기 발광 소자의 너비보다 작은 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 실시 예에 따르면, 표시장치의 제조 방법은 베이스층 상에 화소 회로를 형성하는 단계, 상기 화소 회로를 커버하는 절연층을 상기 베이스층 상에 형성하는 단계, 상기 절연층 상에 제1 전극, 상기 제1 전극과 이격된 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자를 형성하는 단계, 상기 발광 소자를 커버하는 제1 보조층을 상기 절연층 상에 형성하는 단계, 제2 보조층을 상기 제1 보조층 상에 형성하는 단계, 상기 발광 소자에 중첩한 포토레지스트 패턴을 상기 제2 보조층 상에 형성하는 단계, 가스를 통해 상기 제2 보조층 중 상기 포토레지스트 패턴으로부터 노출된 부분을 제거함으로써 제2 보조 절연층을 형성하는 단계, 상기 가스를 통해 상기 제1 보조층 중 상기 제2 보조 절연층으로부터 노출된 부분을 제거함으로써 제1 보조 절연층을 형성하는 단계, 상기 제1 전극 및 상기 발광 소자를 연결하는 제1 연결 전극, 상기 제2 전극 및 상기 발광 소자를 연결하는 제2 연결 전극, 및 상기 제2 보조 절연층 상에 배치된 더미 연결 전극을 동시에 형성하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 상기 제1 보조 절연층의 식각 선택비는 상기 제2 보조 절연층의 식각 선택비보다 큰 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 제1 보조 절연층에 의해 상기 더미 연결 전극과 이격된다.
본 발명의 실시 예에 따르면, 상기 발광 소자를 사이에 두고 이격된 제1 격벽 및 제2 격벽을 형성하는 단계를 더 포함한다.
본 발명의 실시 예에 따르면, 한 번의 증착 공정으로 제1 전극 및 발광 소자를 연결하는 제1 연결 전극과 제2 전극 및 발광 소자를 연결하는 제2 연결 전극이 동시에 형성될 수 있다.
그 결과, 표시장치의 전반적인 공정 시간 및 공정 비용이 줄어들 수 있다.
도 1은 본 발명의 실시 예에 따른 표시장치의 사시도이다.
도 2a는 본 발명의 실시 예에 따른 표시장치의 블록도이다.
도 2b는 본 발명의 실시 예에 따른 화소의 등가 회로도이다.
도 3은 본 발명의 실시 예에 다른 표시장치의 단면도이다.
도 4a는 본 발명의 실시 예에 따른 표시패널의 평면도이다.
도 4b는 본 발명의 다른 실시 예에 따른 표시패널의 평면도이다.
도 5는 본 발명의 실시 예에 따른 표시패널의 일 부분을 도시한 단면도이다.
도 6은 도 5에 도시된 AA 영역을 확대하여 도시한 단면도이다.
도 7a는 본 발명의 실시 예에 따른 발광 소자의 단면도이다.
도 7b는 본 발명의 실시 예에 따른 발광 소자의 단면도이다.
도 7c는 본 발명의 실시 예에 따른 발광 소자의 단면도이다.
도 7d는 본 발명의 실시 예에 따른 발광 소자의 단면도이다.
도 8a 내지 도 8h은 본 발명의 실시 예에 따른 표시장치의 제조 공정 중 일부를 도시한 도면들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "상에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 표시장치의 사시도이다. 도 2a는 본 발명의 실시 예에 따른 표시장치의 블록도이다. 도 2b는 본 발명의 실시 예에 따른 화소의 등가 회로도이다.
도 1을 참조하면, 표시장치(DD)는 표시 영역(DA)을 통해 이미지를 표시 할 수 있다. 도 1에서는 표시 영역(DA)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면에 제공된 것을 예시적으로 도시하였다. 하지만, 본 발명의 다른 실시 예에서 표시장치의 표시 영역은 휘어진 면에 제공될 수 있다. 또한, 도 1을 통해 도시되지 않았지만, 다른 예에 따르면, 표시장치(DD)는 표시 영역(DA)에 인접한 비표시 영역을 더 포함하고, 비표시 영역은 영상이 시인되지 않은 영역일 수 있다. 비표시 영역은 표시 영역(DA)의 일 영역에 인접하게 배치되거나, 표시 영역(DA)을 에워쌀 수 있다.
표시장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서 내에서 "평면 상에서 보았을 때 또는 평면상에서"의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 또한, "두께 방향"은 제3 방향(DR3)일 수 있다.
도 1에서는 표시장치(DD)가 텔레비전인 것을 예시적으로 도시하였다. 하지만, 표시장치(DD)는 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시 예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
도 2a를 참조하면, 표시장치(DD)는 표시패널(DP), 신호 제어회로(TC), 데이터 구동회로(DDV), 및 스캔 구동회로(GDV)를 포함할 수 있다. 신호 제어회로(TC), 데이터 구동회로(DDV) 및 스캔 구동회로(GDV) 각각은 복수 개의 회로들을 포함할 수 있다.
본 발명의 실시 예에 따르면, 표시패널(DP)은 초소형 발광 소자를 포함하는 초소형 발광 소자 표시패널(DP)일 수 있다. 예를 들어, 표시패널(DP)은 마이크로 엘이디 표시패널(DP)일 수 있다. 초소형 발광 소자를 포함한 표시패널(DP)의 구조는 도 4a 내지 도 5를 통해 보다 자세히 설명된다.
표시패널(DP)은 복수의 데이터 라인들(DL1-DLm), 복수의 스캔 라인들(SL1-SLn) 및 복수의 화소들(PX)을 포함할 수 있다.
복수의 데이터 라인들(DL1-DLm)은 제2 방향(DR2)으로 연장되며, 제2 방향(DR2)과 교차하는 제1 방향(DR1)을 따라 배열될 수 있다. 복수의 스캔 라인들(SL1-SLn)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)을 따라 배열될 수 있다.
화소들(PX) 각각은 초소형 발광 소자(이하, 발광 소자로 설명) 및 발광 소자와 전기적으로 연결된 화소 회로를 포함할 수 있다. 화소 회로는 복수의 트랜지스터들을 포함할 수 있다. 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)은 화소들(PX) 각각으로 제공될 수 있다.
화소들(PX)은 표시패널(DP)의 평면상에서 일정한 규칙으로 배치될 수 있다. 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 및 블루를 포함할 수 있고, 상기 혼합색은 옐로우, 시안, 마젠타 및 화이트 등 다양한 색상을 포함할 수 있다. 다만, 화소들(PX)이 표시하는 색상이 이에 제한되는 것은 아니다.
자세하게, 도 2b를 참조하면, 복수의 화소들(PX) 중 일 화소(PX, 이하 화소)의 등가 회로도를 도시하였다. 화소(PX)는 복수의 신호 라인들과 연결될 수 있다. 도 2b에 도시된 바에 따르면, 신호 라인들 중 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2)을 예시적으로 도시하였다. 다만, 이에 한정되지 않으며, 화소(PX)는 다양한 신호 라인들에 추가적으로 연결될 수 있다.
화소(PX)는 발광 소자(ED), 제1 전극(E1), 제2 전극(E2), 및 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 제2 박막 트랜지스터(TR2)를 포함할 수 있다. 이는 예시적으로 도시한 것일 뿐, 화소 회로(PXC)가 포함하는 박막 트랜지스터 및 커패시터의 수가 도 2b에 도시된 것으로 한정되는 것은 아니다. 예를 들어, 본 발명의 다른 실시 예에 따르면, 화소 회로(PXC)는 복수 개의 박막 트랜지스터들 및 복수 개의 커패시터들을 포함할 수도 있다.
제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TR1)는 스캔 라인(SL)을 통해 전달된 스캔 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.
커패시터(CAP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL1)에 연결된다. 커패시터(CAP)는 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL1)에 인가된 제1 전원전압(ELVDD) 사이의 전압 차이에 대응하는 전하량을 충전한다.
제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 발광 소자(ED)에 연결된다. 제2 박막 트랜지스터(TR2)는 커패시터(CAP)에 저장된 전하량에 대응하여 발광 소자(ED)에 흐르는 구동 전류를 제어한다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다.
본 발명에 따르면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 P 타입의 트랜지스터로 제공되나, 이에 한정되지 않는다. 다른 실시 예에 따르면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 N 타입의 박막 트랜지스터 또는 P타입의 박막 트랜지스터로 제공될 수 있다. 다른 실시 예에 따르면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 적어도 하나는 N 타입의 박막 트랜지스터로, 다른 하나는 P 타입의 박막 트랜지스터로 제공될 수 있다.
발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2)에 연결된다. 예를 들어, 발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 전기적으로 연결된 제1 전극(E1) 및 제2 전원 라인(PL2)에 연결된 제2 전극(E2)에 연결될 수 있다. 제1 전극(E1)은 화소 회로(PXC)와 전기적으로 연결되고, 제2 전극(E2)은 제2 전원전압(ELVSS)을 제2 전원 라인(PL2)을 통해 수신할 수 있다.
발광 소자(ED)는 제2 박막 트랜지스터(TR2)를 통해 전달된 전원 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 전원전압(ELVSS) 사이의 차이에 대응하는 전압으로 발광한다.
본 발명의 실시 예에 따르면, 발광 소자(ED)는 초소형 엘이디 소자일 수 있다. 초소형 엘이디 소자는 수 나노 미터 내지 수백 마이크로 미터 사이의 길이를 갖는 엘이디 소자일 수 있다. 다만, 초소형 엘이디 소자의 길이는 일 예로 기재한 것일 뿐, 초소형 엘이디 소자의 길이가 상기 수치 범상에 한정되는 것은 아니다.
한편, 도 2b에 도시된 바에 따르면, 제2 박막 트랜지스터(TR2) 및 제2 전원 라인(PL2) 사이에 하나의 발광 소자(ED)가 연결된 구조가 예시적으로 도시되었으나, 발광 소자(ED)는 복수 개로 제공될 수 있다. 복수 개로 제공된 발광 소자들(ED)은 서로 병렬로 연결될 수 있다.
다시 도 2a를 참조하면, 신호 제어회로(TC)는 외부로부터 제공되는 영상 데이터(RGB)를 수신한다. 신호 제어회로(TC)는 영상 데이터(RGB)를 표시패널(DP)의 동작에 부합하도록 변환하여 변환 영상 데이터(R'G'B')를 생성하고, 변환 영상 데이터(R'G'B')를 데이터 구동회로(DDV)로 출력한다.
또한, 신호 제어회로(TC)는 외부로부터 제공되는 제어 신호(CS)를 수신할 수 있다. 제어 신호(CS)는 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호 등을 포함할 수 있다. 신호 제어회로(TC)는 제1 제어 신호(CONT1)를 데이터 구동회로(DDV)로 제공하고, 제2 제어 신호(CONT2)를 스캔 구동회로(GDV)로 제공한다. 제1 제어 신호(CONT1)는 데이터 구동회로(DDV)를 제어하기 위한 신호이고, 제2 제어 신호(CONT2)를 스캔 구동회로(GDV)를 제어하기 위한 신호이다.
데이터 구동회로(DDV)는 신호 제어회로(TC)로부터 수신한 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1-DLm)을 구동할 수 있다. 데이터 구동회로(DDV)는 독립된 집적 회로로 구현되어서 표시패널(DP)의 일 측에 전기적으로 연결되거나, 표시패널(DP) 상에 직접 실장될 수 있다. 또한, 데이터 구동회로(DDV)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.
스캔 구동회로(GDV)는 표시패널(DP)의 소정 영역에 집적될 수 있다. 예를 들어, 스캔 구동회로(GDV)는 화소들(PX)의 화소 회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 또한, 스캔 구동회로(GDV)는 독립된 집적 회로 칩으로 구현되어 표시패널(DP)의 일측에 전기적으로 연결될 수 있다.
스캔 구동회로(GDV)는 신호 제어회로(TC)로부터의 제2 제어 신호(CONT2)에 응답해서 스캔 라인들(SL1-SLn)을 구동한다. 예를 들어, 복수의 스캔 라인들(SL1-SLn) 중 하나의 스캔 라인에 게이트 전압이 인가된 동안, 이에 연결된 한 행의 화소들 각각의 스위칭 트랜지스터가 턴 온 된다. 이때 데이터 구동회로(DDV)는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴-온 된 스위칭 트랜지스터를 통해 해당 화소에 인가된다. 데이터 구동 신호들은 영상 데이터들의 계조 값에 대응하는 아날로그 전압들일 수 있다.
도 3은 본 발명의 실시 예에 다른 표시장치의 단면도이다. 도 3에 도시된 표시장치(DD)는 표시패널(DP) 및 표시패널(DP) 상에 배치된 입력 감지 유닛(ISU, 또는 터치감지유닛)을 포함한다. 표시패널(DP) 및 입력 감지 유닛(ISU)은 표시모듈(DM)에 포함된 구성으로 설명된다. 실시 예에 따라, 입력 감지 유닛(ISU)은 표시모듈(DM)에 포함되거나 생략될 수 있다.
자세하게, 도 3을 참조하면, 표시패널(DP)은 제1 베이스층(BL1), 회로층(COL), 표시 소자층(EDL), 및 제2 베이스층(BL2)을 포함한다. 표시패널(DP)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함한다. 표시패널(DP)의 표시 영역(DP-DA)은 도 1을 통해 설명된 표시장치(DD)의 표시 영역(DA)에 대응할 수 있다. 또한, 비표시 영역(DP-NDA)은 표시 영역(DP-DA)의 일 측에 인접하거나 표시 영역(DP-DA)을 에워쌀 수 있다. 다른 예로, 비표시 영역(DP-NDA)은 생략될 수도 있다.
제1 베이스층(BL1)은 표시패널(DP)의 구성들 및 입력 감지 유닛(ISU)을 전반적으로 지지하며, 플렉서블한 물질을 포함할 수 있다. 예를 들어, 제1 베이스층(BL1)은 플라스틱 기판, 유리 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 또는, 제1 베이스층(BL1)은 복수의 절연층들을 포함하는 적층 구조체일 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
회로층(COL)은 복수의 절연층들, 복수의 도전층들 및 반도체층을 포함할 수 있다. 회로층(COL)의 복수의 도전층들은 신호 배선들 또는 화소의 화소 회로를 구성할 수 있다.
표시 소자층(EDL)은 표시 영역(DP-DA)에 중첩하며, 회로층(COL) 상에 배치된다. 표시 소자층(EDL)은 발광 소자, 예컨대 초소형 발광 소자들을 포함한다. 다만, 이에 제한되는 것은 아니고, 표시패널(DP)의 종류에 따라, 표시 소자층(EDL)은 유기발광 다이오드, 무기발광 다이오드들 또는 유기-무기 하이브리드 발광 다이오드들을 포함할 수 있다.
제2 베이스층(BL2)은 표시 소자층(EDL)을 밀봉한다. 일 예로, 제2 베이스층(BL2)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 각각 중첩하거나, 비표시 영역(DP-NDA)에 비중첩할 수 있다.
실시 예에 따르면, 제2 베이스층(BL2)은 봉지 기판일 수 있다. 제2 베이스층(BL2)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(EDL)을 보호한다. 제2 베이스층(BL2)은 실링부재(SLP)를 통해 제1 베이스층(BL1)과 결합될 수 있다. 실링부재(SLP)는 프릿(frit)을 포함할 수 있다. 다만, 이는 예시적인 것으로 실링부재(SLP)를 구성하는 물질이 이에 제한되는 것은 아니다.
입력 감지 유닛(ISU)은 표시 영역(DP-DA)에 중첩하며 제2 베이스층(BL2) 상에 배치될 수 있다. 입력 감지 유닛(ISU)은 제2 베이스층(BL2) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다.
입력 감지 유닛(ISU)은 예컨대, 정전용량 방식으로 외부에서 인가되는 입력을 감지할 수 있다. 외부에서 인가되는 입력은 다양한 형태로 제공될 수 있다. 예를 들어, 외부 입력은 사용자 신체의 일부, 스타일러스 펜, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 사용자의 손 등 신체의 일부가 접촉하는 입력은 물론, 근접하거나 인접하는 공간 터치(예를 들어, 호버링)도 입력의 일 형태일 수 있다.
본 발명에 따른 입력 감지 유닛(ISU)의 동작방식은 특별히 제한되지 않고, 입력 감지 유닛(ISU)은 전자기 유도방식 또는 압력 감지방식으로 외부입력을 감지할 수도 있다. 한편, 본 발명의 다른 실시 예에 따르면, 입력 감지 유닛(ISU)은 별도로 제조되어 접착층에 의해 표시패널(DP)에 부착되거나, 입력 감지 유닛(ISU)은 생략될 수 있다.
한편, 도 3에서는 제2 베이스층(BL2) 상에 입력 감지 유닛(ISU)이 연속 공정에 의해 직접 형성된 것을 예로 들었으나, 이에 한정되는 것은 아니다. 예를 들어, 입력 감지 유닛(ISU)과 제2 베이스층(BL2) 사이에 접착 부재(미도시)가 제공될 수 있고, 접착 부재에 의해 입력 감지 유닛(ISU)과 제2 베이스층(BL2)이 서로 접착될 수 있다.
도 4a는 본 발명의 실시 예에 따른 표시패널의 평면도이다. 도 4b는 본 발명의 다른 실시 예에 따른 표시패널의 평면도이다. 도 4a 및 도 4b에서는 도 2b를 통해 도시된 화소(PX) 중 발광 소자(ED), 제1 전극(E1), 및 제2 전극(E2)의 구성이 도시되었으며, 설명의 편의를 위해 나머지 구성들은 생략되었다.
도 4a를 참조하면, 하나의 화소(PX)에 포함된 발광 소자(ED), 제1 전극(E1), 및 제2 전극(E2)이 도시되었다. 도 4a에 도시된 바와 같이, 발광 소자(ED)는 복수 개로 제공되며, 복수 개로 제공될 발광 소자들(ED)은 병렬로 연결될 수 있다. 예시적으로, 도 4a를 통해서는 3열에 각각 배치된 복수 개의 발광 소자들(ED)이 도시되었다.
제1 전극(E1)은 제1 방향(DR1)을 따라 연장된 제1 서브 전극(E1a) 및 제1 서브 전극(E1a)으로부터 제2 방향(DR2)으로 분기된 복수 개의 제1 분기 전극들(E1b)을 포함한다. 제1 분기 전극들(E1b)은 제1 방향(DR1)에서 서로 이격될 수 있다.
제2 전극(E2)은 제1 방향(DR1)을 따라 연장된 제2 서브 전극(E2a) 및 제2 서브 전극(E2a)으로부터 제2 방향(DR2)으로 분기된 복수 개의 제2 분기 전극들(E2b)을 포함한다. 제2 분기 전극들(E2b)은 제1 방향(DR1)에서 서로 이격될 수 있다.
제1 서브 전극(E1a) 및 제2 서브 전극(E2a)은 제2 방향(DR2)에서 이격되고, 서로 마주할 수 있다. 또한, 제1 분기 전극들(E1b) 및 제2 분기 전극들(E2b)은 제1 서브 전극(E1a) 및 제2 서브 전극(E2a) 사이에서 제1 방향(DR1)을 따라 교번적으로 배치되며, 서로 이격될 수 있다.
평면상에서, 발광 소자들(ED)은 제1 방향(DR1)에서 서로 마주하는 제1 분기 전극(E1b) 및 제2 분기 전극(E2b) 사이에 배치될 수 있다. 발광 소자들(ED)은 제1 방향(DR1)으로 연장되며 제2 방향(DR2)으로 나열될 수 있다. 또한, 발광 소자들(ED)은 제2 방향(DR2)에서 서로 이격될 수 있다.
평면상에서, 발광 소자들(ED)은 제1 전극(E1) 및 제2 전극(E2)과 비중첩할 수 있다. 즉, 발광 소자들(ED)은 제1 전극(E1) 및 제2 전극(E2)과 직접적으로 연결되지 않는다.
본 발명의 실시 예에 따르면, 발광 소자들(ED)은 연결 전극(CNE)을 통해 제1 전극(E1) 및 제2 전극(E2)과 전기적으로 연결될 수 있다. 평면상에서, 연결 전극(CNE)은 제1 분기 전극들(E1b), 제2 분기 전극들(E2b), 및 발광 소자들(ED)과 중첩할 수 있다. 특히, 각 열에 제공된 복수 개의 발광 소자들(ED)은 연결 전극(CNE)에 전체적으로 중첩할 수 있다.
자세하게, 연결 전극(CNE)은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 연결 전극(CNEd)을 포함한다. 더미 연결 전극(CNEd)은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 사이에 배치될 수 있다.
도 4a에 도시된 실시 예에 따르면, 제1 연결 전극(CNE1)은 두 개의 열들에 각각 제공된 복수 개의 발광 소자들에 전기적으로 연결된다. 또한, 제2 연결 전극(CNE2)은 다른 두 개의 열들에 각각 배치된 복수 개의 발광 소자들에 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 제1 열에 제공된 발광 소자들의 일단들 및 제2 열에 제공된 발광 소자들의 일단들에 전기적으로 연결된다. 제2 연결 전극(CNE2)은 제2 열에 제공된 발광 소자들의 타단들 및 제3 열에 제공된 발광 소자들의 일단들에 전기적으로 연결된다.
발광 소자들(ED) 각각은 제1 연결 전극(CNE1)을 통해 제1 전극(E1)과 연결되며, 제2 연결 전극(CNE2)을 통해 제2 전극(E2)과 연결된다. 한편, 더미 연결 전극(CNEd)은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 전기적으로 분리된다. 즉, 더미 연결 전극(CNEd)은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 각각 이격될 수 있다. 그 결과, 더미 연결 전극(CNEd)은 제1 전극(E1) 및 제2 전극(E2)과 전기적으로 분리될 수 있다.
상술된 바에 따르면, 도 4a에 도시된 연결 전극(CNE)은 한 번의 증착 공정을 통해 진행될 수 있다. 예를 들어, 한 번의 증착 공정을 통해 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 연결 전극(CNEd)을 포함한 연결 전극(CNE)이 형성될 수 있다. 본 발명에 따른 연결 전극(CNE)은 한 번의 증착 공정을 통해 형성됨에 따라, 표시장치(DD)의 전반적인 공정 시간이 축소되며 공정 비용이 절감될 수 있다. 연결 전극(CNE)의 공정 과정에 대해서는 추후 제조 방법을 통해 자세히 설명된다.
도 4b에 도시된 화소 구조는 도 4a에 도시된 화소 구조와 비교하여 연결 전극(CNEa)의 구조가 변형되었을 뿐, 나머지 구성들의 구조는 실질적으로 동일 할 수 있다. 이하, 도 4b를 통해 연결 전극(CNEa)의 구조를 중점으로 설명되며, 나머지 구성들의 설명은 생략된다.
도 4b를 참조하면, 제1 서브 전극(E1a) 및 제2 서브 전극(E2a) 사이에 배치된 연결 전극(CNEa)은 복수 개로 제공될 수 있으며, 도 4b를 통해서는 3 개의 연결 전극들(CNEa)이 예시적으로 도시된다. 복수 개의 연결 전극들(CNEa)은 제1 방향(DR1)에서 서로 이격될 수 있다. 복수 개의 연결 전극들(CNEa) 각각은 제1 연결 전극(CNE1a), 제2 연결 전극(CNE2a), 및 더미 연결 전극(CNEda)을 포함한다. 평면상에서, 더미 연결 전극(CNEda)은 제1 연결 전극(CNE1a) 및 제2 연결 전극(CNE2a) 사이에 배치될 수 있다.
도 4b에 도시된 실시 예에 따르면, 복수 개의 제1 연결 전극들(CEN1a) 중 제1 영역에 제공된 제1 연결 전극은 제1 열에 제공된 발광 소자들(ED)의 일단들에 전기적으로 연결되고, 복수 개의 제2 연결 전극들(CNE2a) 중 상기 제1 영역에 제공된 제2 연결 전극은 제1 열에 제공된 발광 소자들(ED)의 타단들에 전기적으로 연결된다. 여기서, 제1 영역은 제1 열에 제공된 발광 소자들(ED)에 연결된 어느 하나의 제1 연결 전극 및 어느 하나의 제2 연결 전극을 포함하는 영역일 수 있다.
제1 열에 제공된 발광 소자들(ED) 각각은 제1 연결 전극(CNE1a)을 통해 제2 전극(E2)과 연결되며, 제2 연결 전극(CNE2a)을 통해 제1 전극(E1)과 연결된다. 제1 연결 전극의 더미 연결 전극(CNEda)은 제1 전극(E1) 및 제2 전극(E2)과 전기적으로 분리된다. 또한, 제1 연결 전극의 더미 연결 전극(CNEda)은 제1 연결 전극(CNE1a) 및 제2 연결 전극(CNE2a)과 전기적으로 분리된다.
또한, 복수 개의 제1 연결 전극들(CEN1a) 중 제2 영역에 제공된 제1 연결 전극은 제1 열에 인접한 제2 열에 제공된 발광 소자들(ED)의 일단들에 전기적으로 연결되고, 복수 개의 제2 연결 전극들(CNE2a) 중 상기 제2 영역에 제공된 제2 연결 전극은 제2 열에 제공된 발광 소자들(ED)의 타단들에 전기적으로 연결된다. 여기서, 제2 영역은 제2 열에 제공된 발광 소자들(ED)에 연결된 다른 하나의 제1 연결 전극 및 다른 하나의 제2 연결 전극을 포함하는 영역일 수 있다.
이 경우, 제2 열에 제공된 발광 소자들(ED) 각각은 제1 연결 전극(CNE1a)을 통해 제1 전극(E1)과 연결되며, 제2 연결 전극(CNE2a)을 통해 제2 전극(E2)과 연결될 수 있다.
또한, 복수 개의 제1 연결 전극들(CEN1a) 중 제3 영역에 제공된 제1 연결 전극은 제1 열에 인접한 제3 열에 제공된 발광 소자들(ED)의 일단들에 전기적으로 연결되고, 복수 개의 제2 연결 전극들(CNE2a) 중 상기 제3 영역에 제공된 제2 연결 전극은 제3 열에 제공된 발광 소자들(ED)의 타단들에 전기적으로 연결된다. 여기서, 제3 영역은 제3 열에 제공된 발광 소자들(ED)에 연결된 다른 하나의 제1 연결 전극 및 다른 하나의 제2 연결 전극을 포함하는 영역일 수 있다.
이 경우, 제3 열에 제공된 발광 소자들(ED) 각각은 제1 연결 전극(CNE1a)을 통해 제1 전극(E1)과 연결되며, 제2 연결 전극(CNE2a)을 통해 제2 전극(E2)과 연결될 수 있다.
한편, 도 4a 및 도 4b를 통해 하나의 화소에 포함된 제1 전극(E1), 제2 전극(E2), 발광 소자(ED), 및 연결 전극(CNE, CNEa)의 구조가 각각 도시되었으나, 본 발명의 실시 예는 이에 한정되지 않는다. 즉, 제1 전극(E1), 제2 전극(E2), 및 발광 소자(ED)의 구조는 다양하게 변형될 수 있다. 예를 들어, 도 4a 및 도 4b를 통해 제1 분기 전극들(E1b) 및 제2 분기 전극들(E2b)이 각각 2개인 것으로 도시되었으나, 두 개의 제1 분기 전극들(E1b) 사이에 배치된 하나의 제2 분기 전극(E2b)이 제공될 수 있다. 반대로, 두 개의 제2 분기 전극들(E2b) 사이에 배치된 하나의 제1 분기 전극(E1b)이 제공될 수 있다.
도 5는 본 발명의 실시 예에 따른 표시패널의 일 부분을 도시한 단면도이다. 도 6은 도 5에 도시된 AA 영역을 확대하여 도시한 단면도이다.
도 5에 도시된 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 및 컨택 전극(CN)은 도 3에 도시된 회로층(COL)에 포함되고, 제1 전극(E1), 제2 전극(E2), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 더미 연결 전극(CNEd), 및 발광 소자(ED)는 표시 소자층(EDL)에 포함된다.
도 5를 참조하면, 제1 베이스층(BL1) 및 제2 베이스층(BL2)은 서로 마주할 수 있다. 예를 들어, 제1 베이스층(BL1) 및 제2 베이스층(BL2) 각각은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
제1 베이스층(BL1) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL) 상에는 도 2b를 통해 도시된 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 배치될 수 있다.
자세하게, 제1 박막 트랜지스터(TR1)는 제1 제어 전극(CE1), 제1 입력 전극(IE1), 제1 출력 전극(OE1), 및 제1 반도체 패턴(SP1)을 포함할 수 있다. 제2 박막 트랜지스터(TR2)는 제2 제어 전극(CE2), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 및 제2 반도체 패턴(SP2)을 포함할 수 있다.
제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 버퍼층(BFL) 상에 배치될 수 있다. 버퍼층(BFL)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)에 개질된 표면을 제공할 수 있다. 이 경우, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 제1 베이스층(BL1) 상에 직접 형성될 때보다 버퍼층(BFL)에 대해 높은 접착력을 가질 수 있다. 또는, 버퍼층(BFL)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 각각의 하면을 보호하는 배리어층일 수 있다. 이 경우, 버퍼층(BFL)은 제1 베이스층(BL1) 자체 또는 제1 베이스층(BL1)을 통해 유입되는 오염이나 습기 등이 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)으로 침투되는 것을 차단할 수 있다.
제1 절연층(L1)은 버퍼층(BFL) 상에 배치되며 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 커버할 수 있다. 본 발명에 따르면, "커버"라고 언급되는 경우, 제1 구성이 제2 구성을 전체적으로 감싸는 것을 의미한다. 제1 절연층(L1)은 무기 물질을 포함할 수 있다. 예를 들어, 무기 물질은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 또는 알루미늄옥사이드 일 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(L1) 상에는 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)이 배치될 수 있다. 제2 절연층(L2)은 제1 절연층(L1) 상에 배치되며, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)을 커버할 수 있다. 제2 절연층(L2)은 무기 물질을 포함할 수 있다.
커패시터(CAP, 도 2b 참조)는 제1 캡 전극(미도시) 및 제2 캡 전극(CPa)을 포함할 수 있다. 예를 들어, 상기 제1 캡 전극은 제2 제어 전극(CE2)으로부터 분기될 수 있고, 제2 캡 전극(CPa)은 제2 절연층(L2) 상에 배치될 수 있다.
제3 절연층(L3)은 제2 절연층(L2) 상에 배치되며, 제2 캡 전극(CPa)을 커버한다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제3 절연층(L3) 상에 배치될 수 있다. 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 제1 내지 제3 절연층들(L1, L2, L3)을 관통하는 관통홀들을 통해 제1 반도체 패턴(SP1)과 연결될 수 있다. 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제1 내지 제3 절연층들(L1, L2, L3)을 관통하는 관통홀들을 통해 제2 반도체 패턴(SP2)과 연결될 수 있다. 제3 절연층(L3) 상에는 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)뿐만 아니라, 신호 배선들, 예를 들어, 스캔 라인들 또는 데이터 라인들, 중 각각의 적어도 일부가 배치될 수 있다.
제4 절연층(L4)은 제3 절연층(L3) 상에 배치되며, 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)을 커버할 수 있다. 제4 절연층(L4)은 단일의 층 또는 복수의 층일 수 있고, 제4 절연층(L4)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.
제4 절연층(L4) 상에는 컨택 전극(CN)이 배치될 수 있다. 제4 절연층(L4) 상에는 컨택 전극(CN)뿐만 아니라, 신호 배선들, 예를 들어, 스캔 라인들 또는 데이터 라인들 각각의 적어도 다른 일부가 배치될 수 있다. 컨택 전극(CN)은 제4 절연층(L4)을 관통하는 관통홀을 통해 제2 출력 전극(OE2)과 연결될 수 있다.
제5 절연층(L5)은 제4 절연층(L4) 상에 배치되며, 컨택 전극(CN)을 커버할 수 있다. 제5 절연층(L5)은 유기물을 포함할 수 있다. 제5 절연층(L5) 상에는 발광 소자(ED), 제1 격벽(BR1), 및 제2 격벽(BR2)이 배치된다. 제1 격벽(BR1) 및 제2 격벽(BR2)은 유기물을 포함하며, 제1 방향(DR1)에서 서로 이격될 수 있다.
제1 전극(E1)은 제1 격벽(BR1)을 커버하고, 제2 전극(E2)은 제2 격벽(BR2)을 커버할 수 있다. 즉, 제1 전극(E1)과 제5 절연층(L5) 사이에 제1 격벽(BR1)이 배치되고, 제2 전극(E2)과 제5 절연층(L5) 사이에 제2 격벽(BR2)이 배치될 수 있다.
제5 절연층(L5)에는 관통홀이 제공되고, 상기 관통홀에 의해 컨택 전극(CN)이 노출될 수 있다. 제1 전극(E1)은 노출된 컨택 전극(CN)에 전기적으로 연결될 수 있다. 제2 전극(E2)은 도시되지 않았으나, 제2 전원 라인(PL2, 도2b 참조)에 전기적으로 연결될 수 있다. 즉, 제2 전극(E2)에는 제2 전원전압(ELVSS, 도2b 참조)이 제공될 수 있다.
제1 전극(E1)은 제1 반사 전극(RFE1) 및 제1 캡핑 전극(CPE1)을 포함한다. 제2 전극(E2)은 제2 반사 전극(RFE2) 및 제2 캡핑 전극(CPE2)을 포함한다. 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 반사성 물질을 포함할 수 있다. 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 단층 구조를 가질 수도 있고, 복수의 적층 구조를 가질 수도 있다. 예를 들어, 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 인듐주석 산화물(ITO), 은(Ag), 및 인듐주석 산화물(ITO)이 순차적으로 적층된 구조를 가질 수 있다.
제1 캡핑 전극(CPE1)은 제1 반사 전극(RFE1)을 캡핑하고, 제2 캡핑 전극(CPE2)은 제2 반사 전극(RFE2)을 캡핑할 수 있다. 예를 들어, 제1 캡핑 전극(CPE1) 및 제2 캡핑 전극(CPE2) 각각은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다.
발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2) 사이에 배치될 수 있다. 제1 방향(DR1)에서, 발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과 각각 이격될 수 있다. 발광 소자(ED)는 제1 연결 전극(CNE1)을 통해 제1 전극(E1)과 전기적으로 연결된다. 제1 연결 전극(CNE1)은 제1 전극(E1) 및 발광 소자(ED)의 일 부분에 직접적으로 연결될 수 있다. 발광 소자(ED)의 일단은 제2 박막 트랜지스터(TR2)로부터 전달된 전원 신호를 제1 연결 전극(CNE1)을 통해 수신할 수 있다.
또한, 발광 소자(ED)는 제2 연결 전극(CNE2)을 통해 제2 전극(E2)과 전기적으로 연결된다. 제2 연결 전극(CNE2)은 제2 전극(E2) 및 발광 소자(ED)의 일 부분에 직접적으로 연결될 수 있다. 발광 소자(ED)의 타단은 제2 전원 라인(PL2, 도2b 참조)으로부터 전달된 제2 전원 전압(ELVSS)을 제2 연결 전극(CNE2)을 통해 수신할 수 있다.
한편, 제1 연결 전극(CNE1)이 제1 전극(E1)에 직접적으로 연결되고, 제2 연결 전극(CNE2)이 제2 전극(E2)에 직접적으로 연결된 것으로 설명되나, 이에 한정되지 않는다. 예를 들어, 도 4b에 도시된 바와 같이, 복수 개의 제1 연결 전극(CNE1) 중 제1 발광 소자의 일단에 연결된 제1 연결 전극은 제1 전극(E1)에 연결된다. 이 경우, 제1 발광 소자의 타단에 연결된 제2 연결 전극은 제2 전극(E2)에 연결된다. 다른 예로, 복수 개의 제1 연결 전극(CNE1) 중 제1 발광 소자에 인접한 제2 발광 소자의 일단에 연결된 제1 연결 전극은 제2 전극(E2)에 연결될 수 있다. 이 경우, 제2 발광 소자의 타단에 연결된 제2 연결 전극은 제1 전극(E1)에 연결될 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 상기 도전 물질은 금속 물질일 수 있고, 상기 금속 물질은 예컨대, 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
본 발명의 실시 예에 따르면, 발광 소자(ED) 상에 제1 보조 절연층(LX1)이 배치되고, 제1 보조 절연층(LX1) 상에 제2 보조 절연층(LX2)이 배치된다. 제2 보조 절연층(LX2) 상에는 더미 연결 전극(CNEd)이 배치될 수 있다. 도 5에 도시된 바와 같이, 더미 연결 전극(CNEd)이 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 전기적으로 분리됨으로써, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)이 전기적으로 접속되지 않는다.
자세하게, 도 6을 참조하면, 제1 베이스층(BL1)의 평면상에서, 발광 소자(ED)는 제1 너비를 가지며, 제1 보조 절연층(LX1)은 제2 너비를 가지며, 제2 보조 절연층(LX2)은 제3 너비를 가질 수 있다. 본 발명에 따르면, 평면상에서 제1 보조 절연층(LX1)의 제2 너비는 제2 보조 절연층(LX2)의 제3 너비 보다 작을 수 있다. 또한, 평면상에서 제2 보조 절연층(LX2)의 제3 너비는 발광 소자(ED)의 제1 너비 보다 작을 있다.
또한, 도 6에 도시된 바와 같이, 제1 방향(DR1)에서, 발광 소자(ED)는 제1 길이(D1)로 제공되고, 제1 보조 절연층(LX1)은 제2 길이(D2)로 제공되고, 제2 보조 절연층(LX2)은 제3 길이(D3)로 제공된다. 제2 길이(D2)는 제3 길이(D3) 보다 짧으며, 제3 길이(D3)는 제1 길이(D1) 보다 짧을 수 있다.
상술된 바에 따르면, 평면상에서, 제2 보조 절연층(LX2)은 발광 소자(ED)에 전체적으로 중첩하며, 제1 보조 절연층(LX1)을 전체적으로 커버할 수 있다.
본 발명에 따르면, 제1 보조 절연층(LX1) 및 제2 보조 절연층(LX2)이 형성된 후에, 제2 보조 절연층(LX2)의 상부로부터 연결 전극(CNE)을 형성하기 위한 도전성 증착 물질이 도포될 수 있다. 이 경우, 제1 보조 절연층(LX1)이 제2 보조 절연층(LX2)에 의해 커버됨에 따라, 증착 물질이 제1 전극(E1), 제2 전극(E2), 제2 보조 절연층(LX2), 및 발광 소자(ED)의 일 부분에 증착될 뿐, 제1 보조 절연층(LX1)에는 증착되지 않는다.
그 결과, 제1 보조 절연층(LX1) 및 제2 보조 절연층(LX2)은 언더 컷 형상으로 제공될 수 있다. 언더 컷 형상은 제1 보조 절연층(LX1) 및 제2 보조 절연층(LX2) 간에 내측 공간이 형성된 것을 의미할 수 있다.
자세하게, 제2 보조 절연층(LX2)은 제1 보조 절연층(LX1)에 전체적으로 중첩하는 제1 절연 부분(LX2a) 및 평면상에서 제1 절연 부분(LX2a)을 에워싸며 제1 절연 부분(LX2a)으로부터 연장된 제2 절연 부분(LX2b)을 포함한다. 제2 절연 부분(LX2b)은 제1 보조 절연층(LX1)과 비중첩할 수 있다. 더미 연결 전극(CNEd)은 제1 절연 부분(LX2a) 및 제2 절연 부분(LX2b)을 전체적으로 커버할 수 있다.
또한, 제3 방향(DR3)에서, 발광 소자(ED) 상에 배치된 제1 연결 전극(CNE1)과 제2 보조 절연층(LX2) 간의 이격 거리(SR)는 발광 소자(ED) 상에 배치된 제2 연결 전극(CNE2)과 제2 보조 절연층(LX2) 간의 이격 거리(SR)와 동일할 수 있다.
더미 연결 전극(CNEd)은 제2 보조 절연층(LX2) 상에만 배치될 수 있다.
본 발명에 따른 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 연결 전극(CNEd)은 한 번의 증착 공정을 통해 제공될 수 있다. 즉, 한 번의 증착 공정을 통해, 제2 보조 절연층(LX2) 상에 배치된 더미 연결 전극(CNEd)과 제1 보조 절연층(LX1)에 의해 분리된 제1 전극(E1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(E2) 상에 배치된 제2 연결 전극(CNE2)이 제공될 수 있다.
다시 도 5를 참조하면, 발광 소자(ED) 상에는 제6 절연층(L6, 또는 절연 패턴)이 배치될 수 있다. 제6 절연층(L6)은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 연결 전극(CNEd)을 커버할 수 있다. 본 발명의 다른 실시 예에 따르면, 제6 절연층(L6)은 생략될 수도 있다.
제1 베이스층(BL1)과 마주하는 제2 베이스층(BL2)의 일 면에는 차광층(BM)이 배치될 수 있다. 차광층(BM)에는 개구부가 제공되고, 파장 변환부(CL)는 개구부를 커버할 수 있다. 개구부에 의해 노출된 영역은 화소 발광 영역(PXA)에 대응될 수 있다.
파장 변환부(CL)는 발광체를 포함할 수 있다. 예를 들어, 발광체는 발광 소자(ED)에서 제공되는 제1 광을 흡수하여, 제1 광의 파장을 변환하여 제1 광과 상이한 색의 제2 색 광을 방출할 수 있다. 상기 발광체는 예를 들어, 양자점일 수 있다. 상기 제1 광은 청색 광일 수 있고, 상기 제2 색 광은 녹색 광 또는 적색 광일 수 있다. 다만, 이는 예시적인 것으로 본 발명이 이에 제한되는 것은 아니다. 또한, 본 발명의 다른 일 실시예에서, 파장 변환부(CL)는 컬러 필터로 치환될 수 있다. 상기 컬러 필터는 특정 파장의 광을 흡수하여 색을 구현할 수 있다. 본 발명의 또 다른 일 실시예에서, 파장 변환부(CL)는 생략될 수도 있다. 이 경우, 발광 소자(ED)는 청색 광, 녹색 광 또는 적색 광을 방출할 수 있다.
파장 변환부(CL)와 제6 절연층(L6) 사이에 제7 절연층(L7)이 배치될 수 있다. 예를 들어, 제7 절연층(L7)에 의해 화소 회로(PXC, 도2b 참조) 및 발광 소자(ED)가 배치된 제1 베이스층(BL1)과 파장 변환부(CL) 및 차광층(BM)가 배치된 제2 베이스층(BL2)이 결합될 수 있다. 예를 들어, 제7 절연층(L7)은 광학투명접착필름(Optically Clear Adhesive film), 광학투명접착수지(Optically Clear Resin) 또는 감압접착필름(Pressure Sensitive Adhesive film)일 수 있다.
도 7a는 본 발명의 실시 예에 따른 발광 소자의 단면도이다. 도 7b는 본 발명의 실시 예에 따른 발광 소자의 단면도이다. 도 7c는 본 발명의 실시 예에 따른 발광 소자의 단면도이다. 도 7d는 본 발명의 실시 예에 따른 발광 소자의 단면도이다.
도 7a를 참조하면, 발광 소자(ED)는 원기둥 형상 또는 다각 기둥 형상 등 다양한 형상을 가질 수 있다.
발광 소자(ED)는 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 포함할 수 있다. 활성층(AL)은 n형 반도체층(SCN)과 p형 반도체층(SCP) 사이에 배치될 수 있다.
n형 반도체층(SCN)은 반도체층에 n형의 도펀트가 도핑되어 제공될 수 있고, p형 반도체층(SCP)은 반도체층에 p형의 도펀트가 도핑되어 제공될 수 있다. 상기 반도체층은 반도체 물질을 포함할 수 있고, 반도체 물질은 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, 또는 AlInN일 수 있으며, 이에 제한되는 것은 아니다. 상기 n형 도펀트는 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se), 텔루륨(Te) 또는 이들의 조합일 수 있으며, 이에 제한되는 것은 아니다. 상기 p형 도펀트는 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba), 또는 이들의 조합일 수 있으며, 이에 제한되는 것은 아니다.
활성층(AL)은 단일 양자 우물 구조, 다중 양주 우물 구조, 양자선 구조, 또는 양자점 구조 중 적어도 어느 하나로 형성될 수 있다. 활성층(AL)은 n형 반도체층(SCN)을 통해서 주입되는 전자와 p형 반도체층(SCP)을 통해서 주입되는 정공이 재결합되는 영역일 수 있다. 활성층(AL)은 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 광을 방출하는 층이다. 활성층(AL)의 위치는 다이오드의 종류에 따라 다양하게 변경될 수 있다.
n형 반도체층(SCN)은 도 5에 도시된 제1 전극(E1) 및 제2 전극(E2) 중 어느 하나와 접속되고, p형 반도체층(SCP)은 제1 전극(E1) 및 제2 전극(E2) 중 다른 하나와 접속될 수 있다.
발광 소자(ED)의 길이(LT)는 수 나노 미터 내지 수백 마이크로 미터 사이일 수 있다. 예를 들어, 발광 소자(ED)의 길이(LT)는 1 마이크로 미터 내지 100 마이크로 미터일 수 있다.
도 7b를 참조하면, 발광 소자(EDa)는 도 7a의 발광 소자(ED)와 비교하였을 때, 제1 전극층(ECL1) 및 제2 전극층(ECL2)을 더 포함할 수 있다.
제1 전극층(ECL1)은 n형 반도체층(SCN)에 인접하고, 제2 전극층(ECL2)은 p형 반도체층(SCP)에 인접할 수 있다. 예를 들어, 제1 전극층(ECL1), n형 반도체층(SCN), 활성층(AL), p형 반도체층(SCP), 및, 제2 전극층(ECL2)이 순차적으로 적층될 수 있다.
제1 전극층(ECL1) 및 제2 전극층(ECL2) 각각은 금속 또는 금속들의 합금으로 이루어질 수 있다. 예를 들어, 제1 전극층(ECL1) 및 제2 전극층(ECL2) 각각은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납 (Pd), 구리(Cu), 로듐(Rh) 및 이리듐(Ir) 중에서 선택된 어느 하나의 금속 또는 상기 금속들의 합금으로 이루어질 수 있다. 제1 전극층(ECL1) 및 제2 전극층(ECL2)은 서로 동일한 물질을 포함할 수도 있고, 서로 상이한 물질을 포함할 수도 있다.
도 7c를 참조하면, 발광 소자(EDb)는 도 7a의 발광 소자(ED)와 비교하였을 때, 절연막(IL)을 더 포함할 수 있다. 예를 들어, 발광 소자(EDb)는 코어-쉘 구조일 수 있다.
절연막(IL)은 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 커버하며, n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)의 외부면을 보호할 수 있다. 본 발명의 다른 일 실시예에서, 절연막(IL)은 활성층(AL)만을 커버할 수도 있다.
도 7d를 참조하면, 발광 소자(EDc)는 도 7b의 발광 소자(EDa)와 비교하였을 때, 절연막(ILa)을 더 포함할 수 있다.
절연막(ILa)은 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 커버하고, 제1 전극(EL1) 및 제2 전극(EL2)을 커버하지 않을 수 있다. 하지만, 본 발명의 다른 일 실시예에서, 절연막(ILa)은 제1 전극(EL1) 및 제2 전극(EL2) 중 적어도 일부를 커버하거나, 제1 전극(EL1) 및 제2 전극(EL2)을 모두 커버할 수도 있다.
도 8a 내지 도 8h은 본 발명의 실시 예에 따른 표시장치의 제조 공정 중 일부를 도시한 도면들이다. 도 8a 내지 도 8h는 도 5에 도시된 표시패널(DP)을 제조하는 과정 중 일부를 도시한 것이다. 도 5를 참조하여 설명한 구성과 동일한 구성에 대한 중복된 설명은 생략한다. 특히, 도 8a 내지 도 8h를 통해서는 한 번의 증착 공정을 통해 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 연결 전극(CNEd)이 형성되는 방법에 대해 중점적으로 설명된다.
먼저, 도 8a에 도시된 공정 사항은 제1 베이스층(BL1) 상에 화소 회로(PXC, 도2b 참조)가 형성되고, 이후 화소 회로(PXC)를 커버하는 제5 절연층(L5)이 형성된다. 생략되었지만, 제1 내지 제4 절연층들(L1, L2, L3, L4)은 화소 회로(PXC)의 형성 과정에서 형성될 수 있다.
도 8a를 참조하면, 제5 절연층(L5) 상에 제1 전극(E1) 및 제2 전극(E2)이 배치된다. 특히, 제1 격벽(BR1)은 제1 전극(E1) 및 제5 절연층(L5) 사이에 배치되며, 제1 전극(E1)에 의해 커버될 수 있다. 제2 격벽(BR2)은 제2 전극(E2) 및 제5 절연층(L5) 사이에 배치되며, 제2 전극(E2)에 의해 커버될 수 있다.
도 8b를 참조하면, 제1 전극(E1) 및 제2 전극(E2)을 커버하는 보조 절연층(Lcy)이 제5 절연층(L5) 상에 형성될 수 있다. 도 8b에 도시된 바에 따르면, 보조 절연층(Lcy)이 제5 절연층(L5) 상에 형성된 후, 제1 격벽(BR1) 및 제2 격벽(BR2) 사이에 배치된 제5 절연층(L5)의 영역 중 일 영역이 제거될 수 있다. 예를 들어, 상기 일 영역은 제3 방향(DR3)으로 함몰될 수 있다. 그 결과, 보조 절연층(Lcy)에 상기 일 영역에 대응하는 함몰 영역(HO)이 정의될 수 있다.
본 발명에 따른 보조 절연층(Lcy)은 발광 소자(ED)가 형성될 경우, 제1 전극(ED1) 및 제2 전극(ED2)으로부터 발광 소자(ED)를 전기적으로 절연할 수 있다. 다만, 본 발명의 실시 예는 이에 한정되지 않으며, 보조 절연층(Lcy)은 실시 예에 따라 생략될 수도 있다. 이 경우, 발광 소자(ED)는 제5 절연층(L5) 상에 직접적으로 형성될 수 있다.
도 8c를 참조하면, 발광 소자(ED)가 포함된 잉크 또는 페이스트 등의 용매를 함몰 영역(HO)에 상에 제공한다. 상기 용매는 상온 또는 열에 의해 기화될 수 있는 물질일 수 있다. 제1 전극(E1) 및 제2 전극(E2)에 전원을 인가하여, 제1 전극(E1)과 제2 전극(E2) 사이에 전기장을 형성한다. 상기 전기장에 의해 발광 소자(ED)에 쌍 극성이 유도되고, 발광 소자(ED)는 유전 영동 힘에 의해 제1 전극(E1) 및 제2 전극(E2) 사이에 정렬될 수 있다.
한편, 도 8c에 도시된 보조 절연층(Lcy)은 제1 전극(ED1) 및 제2 전극(ED2) 사이와 중첩한 영역을 제외하고 전부 제거되도록 패터닝될 수 있다.
도 8d를 참조하면, 보조 절연층(Lc)을 통해 제1 전극(E1) 및 제2 전극(E2)이 노출될 수 있다. 이후, 제1 보조층(LX1y)은 제1 전극(E1), 제2 전극(E2), 및 발광 소자(ED)를 커버하며 보조 절연층(Lc) 상에 형성될 수 있다. 제2 보조층(LX2y)은 제1 보조층(LX1y) 상에 형성될 수 있다.
도 8e를 참조하면, 발광 소자(ED)와 중첩하게 제2 보조층(LX2y) 상에 포토레지스트 패턴(OLP)을 형성한다. 포토레지스트 패턴(OLP)은 포지티브 포토레지스트층 또는 네가티브 포토레지스트층을 형성 후, 이를 패터닝하여 제공될 수 있다. 그 결과, 제2 보조층(LX2y)의 일부는 포토레지스트 패턴(OLP)에 의해 커버되며, 나머지 부분은 외부에 노출될 수 있다.
본 발명의 실시 예에 따르면, 포토레지스트 패턴(OLP)이 형성된 후, 제1 식각 가스(ET1)를 통해 외부에 노출된 제2 보조층(LX2y)의 나머지 부분을 제거할 수 있다.
도 8f를 참조하면, 제1 식각 가스(ET1)를 통해 제2 보조층(LX2y)의 상기 나머지 부분이 제거됨에 따라, 도 6에 도시된 제2 보조 절연층(LX2)이 형성될 수 있다. 한편, 제2 보조층(LX2y)의 일부가 제거된 제2 보조 절연층(LX2)이 형성됨에 따라, 제1 보조층(LX1y)이 외부에 노출될 수 있다. 즉, 제1 보조층(LX1y)의 일부는 제2 보조 절연층(LX2)에 의해 커버되며, 나머지 부분은 외부에 노출될 수 있다.
본 발명의 실시 예에 따르면, 제2 식각 가스(ET2)를 통해 외부에 노출된 제2 보조층(LX2y)의 나머지 부분을 제거할 수 있다. 제2 식각 가스(ET2)는 제1 식각 가스(ET1)와 실질적으로 동일한 재료로 제공될 수 있다.
도 8g를 참조하면, 제2 식각 가스(ET2)를 통해 제1 보조층(LX1y)의 상기 나머지 부분이 제거됨에 따라, 도 6에 도시된 제1 보조 절연층(LX1)이 형성될 수 있다. 이후, 포토레지스트 패턴(OLP)은 제거될 수 있다.
본 발명의 실시 예에 따르면, 제1 보조 절연층(LX1)의 식각 선택비는 제2 보조 절연층(LX2)의 식각 선택비보다 클 수 있다. 제2 보조 절연층(LX2)에 비해 제1 보조 절연층(LX1)의 식각 진행이 더 빠를 수 있다. 특히, 본 발명에 따른 제1 보조 절연층(LX1) 및 제2 보조 절연층(LX2)은 서로 다른 재료로 제공될 수 있다.
본 발명의 실시 예에 따르면, 제1 보조 절연층(LX1)은 SiOx를 포함하고, 제2 보조 절연층(LX2)은 SiNx를 포함한다. 동일한 식각 가스를 사용하여 제1 보조층(LX1y) 및 제2 보조층(LX2y)을 식각할 경우, 제2 보조층(LX2y)에 비해 제1 보조층(LX1y)의 식각 선택비가 더 클 수 있다.
한편, 제1 보조 절연층(LX1) 및 제2 보조 절연층(LX2)의 재료는 이에 한정되지 않는다. 즉, 제1 보조 절연층(LX1)의 식각 선택비가 제2 보조 절연층(LX2의 식각 선택비 보다 큰 조건을 만족하는 다양한 재료로 제1 보조 절연층(LX1) 및 제2 보조 절연층(LX2)의 재료가 제공될 수 있다.
따라서, 도 8g에 도시된 바와 같이, 제1 보조 절연층(LX1) 및 제2 보조 절연층(LX2) 간에 언더 컷 형상이 형성될 수 있다. 예를 들어, 제1 보조 절연층(LX1)은 제2 보조 절연층(LX2)에 의해 전체적으로 커버되며, 제1 보조 절연층(LX1)의 너비가 제2 보조 절연층(LX2)의 너비보다 작게 형성될 수 있다.
도 8h를 참조하면, 제1 전극(E1) 및 발광 소자(ED)를 연결하는 제1 연결 전극(CNE1), 제2 전극(E2) 및 발광 소자(ED)를 연결하는 제2 연결 전극(CNE2), 및 제2 보조 절연층(LX2) 상에 배치된 더미 연결 전극(CNEd)이 동시에 형성될 수 있다.
자세하게, 제1 전극(E1), 제2 전극(E2), 발광 소자(ED), 및 제2 보조 절연층(LX2) 상에 도전층이 형성될 수 있다. 예를 들어, 도전층은 인듐주석 산화물(ITO), 은(Ag), 또는 인듐주석 산화물(ITO) 등의 도전 물질을 포함할 수 있다.
본 발명의 실시 예에 따르면, 제1 보조 절연층(LX1)은 제2 보조 절연층(LX2)에 의해 전체적으로 커버될 수 있다. 제2 보조 절연층(LX2)에 의해 제1 보조 절연층(LX1)에는 도전 물질이 증착되지 않을 수 있다. 따라서, 도전층은 제2 보조 절연층(LX2) 상에 배치된 더미 연결 전극(CNEd), 제1 전극(E1) 및 발광 소자(ED)의 일 부분에 증착된 제1 연결 전극(CNE1), 및 제2 전극(E2) 및 발광 소자(ED)의 다른 부분에 증착된 제2 연결 전극(CNE2)으로 제공될 수 있다.
특히, 제1 보조 절연층(LX1)에 의해 더미 연결 전극(CNEd)은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)가 전기적으로 분리 될 수 있다. 그 결과, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 역시 전기적으로 분리될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범상에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
DD: 표시장치
DP: 표시패널
GDV: 스캔 구동회로
DDV: 데이터 구동회로
TC: 신호 제어회로
ED: 발광 소자
CNE1: 제1 연결 전극
CNE2: 제2 연결 전극
CNEd: 더미 연결 전극
E1: 제1 전극
E2: 제2 전극

Claims (20)

  1. 베이스층;
    상기 베이스층 상에 배치된 화소 회로;
    상기 화소 회로를 커버하며 상기 베이스층 상에 배치된 절연층;
    상기 화소 회로와 전기적으로 연결되며 상기 절연층 상에 배치된 제1 전극;
    상기 화소 회로와 전기적으로 연결되고, 제1 방향에서 상기 제1 전극과 이격되어 상기 절연층 상에 배치된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되며, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자;
    상기 제1 전극 및 상기 발광 소자를 연결하고, 상기 제2 전극 및 상기 발광 소자를 연결하는 연결 전극;
    상기 발광 소자 상에 배치된 제1 보조 절연층; 및
    상기 제1 보조 절연층 상에 배치되고, 상기 제1 보조 절연층에 중첩한 제1 절연 부분 및 상기 제1 절연 부분을 에워싸며 상기 제1 보조 절연층과 비중첩하는 제2 절연 부분을 포함하는 제2 보조 절연층; 을 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 베이스층의 평면상에서, 상기 제1 보조 절연층의 너비는 상기 제2 보조 절연층의 너비보다 작은 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 평면상에서, 상기 제2 보조 절연층의 너비는 상기 발광 소자의 너비보다 작고,
    상기 제1 보조 절연층은 상기 제2 보조 절연층에 중첩하고, 상기 제2 보조 절연층은 상기 발광 소자에 중첩하는 표시장치.
  4. 제 1 항에 있어서,
    상기 제1 보조 절연층은 SiOx를 포함하고, 상기 제2 보조 절연층은 SiNx를 포함하는 표시장치.
  5. 제 1 항에 있어서,
    상기 베이스층의 두께 방향에서, 상기 제1 절연 부분 및 상기 발광 소자 간의 이격 거리는 상기 제2 절연 부분 및 상기 발광 소자 간의 이격 거리와 동일한 표시장치.
  6. 제 1 항에 있어서,
    상기 연결 전극은,
    상기 제2 보조 절연층 상에 배치된 더미 연결 전극;
    상기 제1 전극 및 상기 발광 소자를 연결하는 제1 연결 전극; 및
    상기 제1 연결 전극과 이격되며 상기 제2 전극 및 상기 발광 소자를 연결하는 제2 연결 전극을 포함하고,
    상기 더미 연결 전극은 상기 제1 연결 전극 및 상기 제2 연결 전극과 이격된 표시장치.
  7. 제 6 항에 있어서,
    상기 베이스층의 평면상에서, 상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 제1 보조 절연층을 사이에 두고 서로 이격된 표시장치.
  8. 제 6 항에 있어서,
    상기 베이스층의 두께 방향에서, 상기 발광 소자 상에 배치된 상기 제1 연결 전극과 상기 제2 보조 절연층 간의 이격 거리는 상기 발광 소자 상에 배치된 상기 제2 연결 전극과 상기 제2 보조 절연층 간의 이격 거리와 동일한 것을 특징으로 하는 표시장치.
  9. 제 6 항에 있어서,
    상기 더미 연결 전극은 상기 제1 절연 부분 및 상기 제2 절연 부분에 배치되는 표시장치.
  10. 제 1 항에 있어서,
    상기 베이스층의 평면상에서, 상기 연결 전극은 상기 발광 소자에 중첩하는 표시장치.
  11. 제 1 항에 있어서,
    상기 제1 전극과 상기 절연층 사이에 배치된 제1 격벽; 및
    상기 제2 전극과 상기 절연층 사이에 배치된 제2 격벽을 더 포함하고,
    상기 발광 소자는 상기 제1 격벽 및 상기 제2 격벽 사이에 배치되는 표시장치.
  12. 제 1 항에 있어서,
    상기 제1 전극은 상기 화소 회로와 전기적으로 연결되며 반사성 물질을 포함하는 제1 반사 전극, 및 상기 제1 반사 전극을 커버하는 제1 캡핑 전극을 포함하고,
    상기 제2 전극은 전원 전압을 수신하며 반사성 물질을 포함하는 제2 반사 전극, 및 상기 제2 반사 전극을 커버하는 제2 캡핑 전극을 포함하는 표시장치.
  13. 제 1 항에 있어서,
    상기 발광 소자 및 상기 절연층 상에 배치되고, 상기 제1 전극, 상기 제2 전극, 상기 연결 전극, 상기 제1 보조 절연층, 및 상기 제2 보조 절연층을 커버하는 절연 패턴을 더 포함하는 표시장치.
  14. 베이스층;
    상기 베이스층 상에 배치된 화소 회로;
    상기 화소 회로를 커버하며 상기 베이스층 상에 배치된 절연층;
    상기 화소 회로와 전기적으로 연결되며 상기 절연층 상에 배치된 제1 전극;
    상기 화소 회로와 전기적으로 연결되고, 제1 방향에서 상기 제1 전극과 이격되어 상기 절연층 상에 배치된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되며, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자;
    상기 발광 소자 상에 배치된 제1 보조 절연층;
    상기 제1 보조 절연층 상에 배치된 제2 보조 절연층; 및
    상기 제2 보조 절연층 상에 배치된 더미 연결 전극, 상기 제1 전극 및 상기 발광 소자를 연결하는 제1 연결 전극, 및 상기 제1 연결 전극과 이격되며 상기 제2 전극 및 상기 발광 소자를 연결하는 제2 연결 전극을 포함하는 연결 전극을 포함하는 표시장치.
  15. 제 14 항에 있어서,
    상기 더미 연결 전극은 상기 제1 연결 전극 및 상기 제2 연결 전극과 이격되며 상기 제2 보조 절연층 상에 배치된 표시장치.
  16. 제 14 항에 있어서,
    상기 베이스층의 평면상에서, 상기 제1 보조 절연층의 너비는 상기 제2 보조 절연층의 너비보다 작고, 상기 제2 보조 절연층의 너비는 상기 발광 소자의 너비보다 작은 것을 특징으로 하는 표시장치.
  17. 베이스층 상에 화소 회로를 형성하는 단계;
    상기 화소 회로를 커버하는 절연층을 상기 베이스층 상에 형성하는 단계;
    상기 절연층 상에 제1 전극, 상기 제1 전극과 이격된 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자를 형성하는 단계;
    상기 발광 소자를 커버하는 제1 보조층을 상기 절연층 상에 형성하는 단계;
    제2 보조층을 상기 제1 보조층 상에 형성하는 단계;
    상기 발광 소자에 중첩한 포토레지스트 패턴을 상기 제2 보조층 상에 형성하는 단계;
    가스를 통해 상기 제2 보조층 중 상기 포토레지스트 패턴으로부터 노출된 부분을 제거함으로써 제2 보조 절연층을 형성하는 단계;
    상기 가스를 통해 상기 제1 보조층 중 상기 제2 보조 절연층으로부터 노출된 부분을 제거함으로써 제1 보조 절연층을 형성하는 단계; 및
    상기 제1 전극 및 상기 발광 소자를 연결하는 제1 연결 전극, 상기 제2 전극 및 상기 발광 소자를 연결하는 제2 연결 전극, 및 상기 제2 보조 절연층 상에 배치된 더미 연결 전극을 동시에 형성하는 단계를 포함하는 표시장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제1 보조 절연층의 식각 선택비는 상기 제2 보조 절연층의 식각 선택비보다 큰 것을 특징으로 하는 표시장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 제1 보조 절연층에 의해 상기 더미 연결 전극과 이격되는 표시장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 베이스층 상에, 서로 이격된 제1 격벽 및 제2 격벽을 형성하는 단계를 더 포함하는 표시장치의 제조 방법.
KR1020180154438A 2018-12-04 2018-12-04 표시장치 및 이의 제조 방법 KR102624516B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180154438A KR102624516B1 (ko) 2018-12-04 2018-12-04 표시장치 및 이의 제조 방법
US16/698,834 US11211534B2 (en) 2018-12-04 2019-11-27 Display device and method of fabricating the same
CN201911211756.XA CN111276090A (zh) 2018-12-04 2019-12-02 显示装置及制造该显示装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180154438A KR102624516B1 (ko) 2018-12-04 2018-12-04 표시장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20200068150A KR20200068150A (ko) 2020-06-15
KR102624516B1 true KR102624516B1 (ko) 2024-01-16

Family

ID=70849394

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180154438A KR102624516B1 (ko) 2018-12-04 2018-12-04 표시장치 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US11211534B2 (ko)
KR (1) KR102624516B1 (ko)
CN (1) CN111276090A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102721238B1 (ko) * 2018-10-08 2024-10-25 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
JP7525878B2 (ja) * 2020-06-17 2024-07-31 東北マイクロテック株式会社 積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体
KR20220023922A (ko) * 2020-08-21 2022-03-03 삼성디스플레이 주식회사 표시 장치
CN114093241B (zh) * 2020-08-25 2023-08-15 合肥鑫晟光电科技有限公司 驱动背板及其制作方法、显示装置
KR20220039986A (ko) * 2020-09-22 2022-03-30 삼성디스플레이 주식회사 잉크, 이를 이용한 표시 장치의 제조 방법, 및 표시 장치
KR20220048505A (ko) 2020-10-12 2022-04-20 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20220054480A (ko) * 2020-10-23 2022-05-03 삼성디스플레이 주식회사 발광 소자 및 이를 포함하는 표시 장치
KR20220072067A (ko) 2020-11-24 2022-06-02 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20220088565A (ko) 2020-12-18 2022-06-28 삼성디스플레이 주식회사 표시 장치
KR20220100746A (ko) * 2021-01-08 2022-07-18 삼성디스플레이 주식회사 표시 장치
CN114823761A (zh) * 2021-01-27 2022-07-29 群创光电股份有限公司 显示装置
KR20220140064A (ko) * 2021-04-08 2022-10-18 삼성디스플레이 주식회사 표시 장치
KR20230000037A (ko) * 2021-06-23 2023-01-02 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20230136819A (ko) * 2022-03-18 2023-09-27 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101085443B1 (ko) 2004-10-08 2011-11-21 삼성전자주식회사 박막 보호막 및 박막 보호막을 갖는 표시기판
KR102004305B1 (ko) 2011-02-11 2019-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 그 제작 방법, 그리고 조명 장치 및 표시 장치
KR101877448B1 (ko) * 2011-06-30 2018-07-12 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR102540372B1 (ko) * 2015-05-28 2023-06-05 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102699567B1 (ko) * 2016-07-11 2024-08-29 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102574603B1 (ko) * 2016-07-15 2023-09-07 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102543639B1 (ko) * 2016-07-18 2023-06-15 삼성디스플레이 주식회사 표시 패널, 이의 제조 방법 및 이를 구비하는 표시 장치
KR102568252B1 (ko) 2016-07-21 2023-08-22 삼성디스플레이 주식회사 발광 장치 및 그의 제조방법
KR102633079B1 (ko) * 2016-10-28 2024-02-01 엘지디스플레이 주식회사 발광 다이오드 디스플레이 장치
KR102717808B1 (ko) * 2016-11-30 2024-10-15 엘지디스플레이 주식회사 두 개의 전극들 사이에 위치하는 다수의 절연막들을 포함하는 디스플레이 장치
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102422091B1 (ko) * 2017-12-07 2022-07-18 엘지디스플레이 주식회사 발광 소자 및 이를 이용한 표시 장치

Also Published As

Publication number Publication date
KR20200068150A (ko) 2020-06-15
US20200176656A1 (en) 2020-06-04
US11211534B2 (en) 2021-12-28
CN111276090A (zh) 2020-06-12

Similar Documents

Publication Publication Date Title
KR102624516B1 (ko) 표시장치 및 이의 제조 방법
KR102572340B1 (ko) 표시 장치 및 표시 장치 제조 방법
CN111162093A (zh) 显示装置和制造该显示装置的方法
KR102645630B1 (ko) 표시 장치 및 그것의 제조 방법
KR102579915B1 (ko) 표시 장치 및 그것의 제조 방법
US10838565B2 (en) Display device, with touch sensor, to suppress disconnection of lead-out wiring
KR102702808B1 (ko) 표시 장치 및 표시 장치 제조 방법
US20210066642A1 (en) Display device
KR102526778B1 (ko) 표시 장치 및 표시 장치 제조 방법
KR20200038342A (ko) 표시 장치
KR20160093184A (ko) 유기 발광 표시 장치 및 그의 제조 방법
KR102711158B1 (ko) 표시 장치 및 표시 장치 제조 방법
KR20210124564A (ko) 표시 장치
KR20210070454A (ko) 전자 장치
KR20220021947A (ko) 표시 장치
KR20210105451A (ko) 표시 장치
US11088198B2 (en) Display device and manufacturing method of display device
KR20210057941A (ko) 센서를 포함하는 led 표시장치
KR102645641B1 (ko) 화소, 그것을 포함하는 표시 장치, 및 그것의 제조 방법
KR20220091134A (ko) 표시 패널
KR20220000025A (ko) 전자 장치
CN110828422B (zh) 显示装置及制造其的方法
KR20230069283A (ko) 표시 장치
KR20230132031A (ko) 표시 장치 및 이의 제조 방법
KR20230136819A (ko) 표시 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant