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KR102606784B1 - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

에어갭을 구비한 반도체장치 및 그 제조 방법 Download PDF

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KR102606784B1
KR102606784B1 KR1020180081930A KR20180081930A KR102606784B1 KR 102606784 B1 KR102606784 B1 KR 102606784B1 KR 1020180081930 A KR1020180081930 A KR 1020180081930A KR 20180081930 A KR20180081930 A KR 20180081930A KR 102606784 B1 KR102606784 B1 KR 102606784B1
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bit line
plug
forming
air gap
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김찬배
박상수
이태혁
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에스케이하이닉스 주식회사
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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 제1도전구조물을 형성하는 단계; 상기 제1도전구조물의 양측벽에 비-컨포멀 희생스페이서층을 포함하는 다층 스페이서를 형성하는 단계; 상기 다층 스페이서를 사이에 두고 상기 제1도전구조물과 이웃하는 제2도전구조물을 형성하는 단계; 상기 비-컨포멀 희생스페이서층을 제거하여 에어갭을 형성하는 단계; 상기 제2도전구조물 및 에어갭을 커버링하는 캡핑층을 형성하는 단계; 상기 캡핑층을 식각하여 상기 제2도전구조물의 상부 표면을 노출시키는 오프닝을 형성하는 단계; 및 상기 오프닝 내에 상기 제2도전구조물에 접속되는 도전성 패드를 형성하는 단계를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 이웃하는 도전구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.
기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체장치 제조 방법은 기판 상에 제1도전구조물을 형성하는 단계; 상기 제1도전구조물의 양측벽에 비-컨포멀 희생스페이서층을 포함하는 다층 스페이서를 형성하는 단계; 상기 다층 스페이서를 사이에 두고 상기 제1도전구조물과 이웃하는 제2도전구조물을 형성하는 단계; 상기 비-컨포멀 희생스페이서층을 제거하여 에어갭을 형성하는 단계; 상기 제2도전구조물 및 에어갭을 커버링하는 캡핑층을 형성하는 단계; 상기 캡핑층을 식각하여 상기 제2도전구조물의 상부 표면을 노출시키는 오프닝을 형성하는 단계; 및 상기 오프닝 내에 상기 제2도전구조물에 접속되는 도전성 패드를 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치는 반도체기판 상부에 서로 이격되어 형성된 복수의 비트라인구조물; 상기 비트라인구조물 각각의 양측벽에 형성된 비트라인스페이서; 상기 복수의 비트라인구조물 사이에 형성되며 상기 반도체기판에 접촉된 복수의 스토리지노드콘택플러그; 상기 비트라인구조물과 스토리지노드콘택플러그 사이에 형성되며, 상기 비트라인구조물의 양측벽에 평행하는 한 쌍의 라인형 에어갭; 상기 라인형 에어갭을 캡핑하고, 상기 스토리지노드콘택플러그의 상부 표면을 오픈시키는 오프닝을 포함하는 캡핑층; 및 상기 캡핑층의 오프닝 내에 형성되며, 상기 스토리노드콘택플러그에 접속된 도전성 패드를 포함하고, 상기 한 쌍의 라인형 에어갭은 각각 상기 비트라인구조물의 하부 측벽에 이웃하는 하부 에어갭과 상기 비트라인구조물의 상부 측벽에 이웃하는 상부 에어갭을 포함하되, 상기 상부 에어갭은 상기 하부 에어갭보다 작은 폭을 가질 수 있다.
본 기술은, 비트라인과 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써, 기생캐패시턴스를 감소시킬 수 있다.
본 기술은 스토리지노드콘택플러그 공정 이후에 에어갭을 형성하므로, 에어갭 형성을 위한 세정 시간을 단축시킬 수 있다.
본 기술은 캡핑층의 오프닝 내에 CMP(Chemical Mechanical Polishing)를 이용하여 도전성패드를 형성하므로, 도전성 패드 사이의 브릿지를 억제할 수 있다.
본 기술은 상부 플러그의 측면 두께가 증가되므로, 스토리지노드콘택플러그의 구조적 안정성을 증가시킬 수 있다.
도 1은 본 실시예에 따른 반도체장치(100)를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 A1-A1'선에 따른 단면도이다.
도 2c는 도 1의 A2-A2'선에 따른 단면도이다.
도 3은 다른 실시예에 따른 반도체장치(100')를 도시한 도면이다.
도 4a는 도 3의 B1-B1'선에 따른 단면도이다.
도 4b는 도 3의 B2-B2'선에 따른 단면도이다.
도 4c는 도 3의 B3-B2'선에 따른 단면도이다.
도 5는 일 실시예에 따른 메모리셀(200)을 도시한 평면도이다.
도 6a는 도 5의 A-A'선에 따른 단면도이다.
도 6b는 도 5의 B-B'선에 따른 단면도이다.
도 6c는 도 6a의 C-C'선에 따른 평면도이다.
도 6d는 도 6a의 D-D'선에 따른 평면도이다.
도 6e는 라인형 에어갭(AGL)의 상세도이다.
도 7a 내지 도 10e는 메모리셀(200)을 제조하는 방법의 일 실시예를 도시한 도면이다.
도 11a 내지 도 11c는 메모리셀(200)을 제조하는 방법의 다른 실시예를 도시한 도면이다.
도 12는 다른 실시예에 따른 메모리셀(300)를 도시한 도면이다.
도 13a 내지 도 13j는 메모리셀(300)를 제조하는 방법의 일 실시예를 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 일 실시예에 따른 반도체장치를 설명하기 위한 도면이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 A1-A1'선에 따른 단면도이다. 도 2c는 도 1의 A2-A2'선에 따른 단면도이다.
도 1 내지 도 2c를 참조하면, 반도체장치(100)는 기판(101) 상에 형성된 제1패턴구조물(110P1)과 제2패턴구조물(110P2)을 포함할 수 있다. 반도체장치(100)는 제1패턴구조물(110P1)과 제2패턴구조물(110P2) 사이의 제3패턴구조물(110P3)을 더 포함할 수 있다. 반도체장치(100)는 제2패턴구조물(110P2) 상에 형성된 제4패턴구조물(110P4)을 더 포함할 수 있다. 반도체장치(100)는 이웃하는 제4패턴구조물(110P4) 사이의 캡핑층(106)을 더 포함할 수 있다.
제1패턴구조물(110P1)은 기판(101) 상에 형성된 제1도전패턴(102)을 포함할 수 있다. 제1패턴구조물(110P1)은 제1도전패턴(102) 상의 하드마스크패턴(103)을 더 포함할 수 있다. 제1도전패턴(102)은 기판(101)에 직접 접촉될 수 있다. 도시하지 않았지만, 제1도전패턴(102)과 기판(101)은 분리물질 또는 절연물질층에 의해 전기적으로 분리될 수도 있다. 제1도전패턴(102)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 하드마스크패턴(103)은 절연물질을 포함할 수 있다. 제1패턴구조물(110P1)은 어느 한 방향으로 길게 연장된 라인 형상일 수 있다.
제2패턴구조물(110P2)은 제1패턴구조물(110P1)에 수평방향으로 이웃할 수 있다. 제2패턴구조물(110P2)은 하부영역(104L)과 상부영역(104U)을 포함할 수 있다. 하부영역(104L)과 상부영역(104U)은 동일 물질일 수 있다. 하부영역(104L)과 상부영역(104U)은 동일 폭(W1=W2)을 가질 수 있다. 제2패턴구조물(110P2)은 제1패턴구조물(110P1)의 양측에 섬 형상(Island-shape)으로 위치할 수 있다. 제2패턴구조물(110P2)은 패턴분리층(107) 내에 위치할 수 있다. 패턴분리층(107)은 제3패턴구조물(110P3)에 접촉할 수 있다. 패턴분리층(107)은 절연물질을 포함할 수 있다.
제3패턴구조물(110P3)은 다층의 절연물질을 포함할 수 있다. 제3패턴구조물(110P3)은 제1도전패턴(102)의 양측벽에 위치하는 제1절연물질(105')을 포함할 수 있다. 제3패턴구조물(110P3)은 제1절연물질(105')에 평행하는 제2절연물질(105")을 더 포함할 수 있다. 제2절연물질(105")은 제2패턴구조물(110P2)의 측벽에 접촉할 수 있다.
제3패턴구조물(110P3)은 제1절연물질(105')과 제2절연물질(105") 사이의 에어갭(105)을 더 포함할 수 있다. 에어갭(105)은 제1 및 제2절연물질(105', 105")에 평행할 수 있다. 에어갭(105)의 상부면은 제1 및 제2절연물질(105', 105")의 상부면보다 낮은 레벨일 수 있다. 제1절연물질(105')과 제2절연물질(105")은 동일 물질일 수 있다. 제1절연물질(105')과 제2절연물질(105")은 동일 두께일 수 있다. 에어갭(105)은 제1 및 제2절연물질(105', 105")과 동일 두께일 수 있다. 에어갭(105)은 제1도전패턴(102)에 이웃하는 하부 에어갭(105L)과 하드마스크패턴(103)에 이웃하는 상부 에어갭(105U)을 포함할 수 있다. 하부 에어갭(105L)과 상부 에어갭(105U)은 동일 폭(W3=W4)을 가질 수 있다. 에어갭(105)은 제1패턴구조물(110P1)의 양측벽에 평행하는 라인 형상(Line-shape)일 수 있다. 하부 에어갭(105L)과 상부 에어갭(105U)의 폭은 10Å 이하일 수 있다
제3패턴구조물(110P3)은 스페이서구조물이라고 지칭될 수 있다. 따라서, 제3패턴구조물(110P3)은 다층의 스페이서를 포함할 수 있다. 예컨대, 제1절연물질(105')은 제1스페이서라고 지칭할 수 있고, 제2절연물질(105")은 제2스페이서라고 지칭할 수 있다. 에어갭(105)은 제1스페이서와 제2스페이서 사이의 에어갭 스페이서라고 지칭할 수 있다.
제4패턴구조물(110P4)은 도전 물질일 수 있다. 제4패턴구조물(110P4)은 제2패턴구조물(110P2)의 상부면에 접촉할 수 있다. 제2패턴구조물(110P2)과 제4패턴구조물(110P4)은 전기적으로 연결될 수 있다. 제4패턴구조물(110P4)과 제2패턴구조물(110P2)은 부분적으로 오버랩될 수 있다. 제4패턴구조물(110P4)의 일부는 하드마스크패턴(103)과 부분적으로 오버랩될 수 있다.
이웃하는 제4패턴구조물(110P4) 사이에 캡핑층(106)이 형성될 수 있다. 캡핑층(106)은 제2패턴구조물(110P2), 제1패턴구조물(110P1) 및 패턴분리층(107)의 상부면을 커버링할 수 있다. 캡핑층(106)은 절연물질을 포함할 수 있다. 캡핑층(106)은 상부 에어갭(105U)의 내부로 확장된 캡핑확장부(106')를 포함할 수 있다. 캡핑확장부(106')는 상부 에어갭(105U)의 상부를 채울 수 있다. 상부 에어갭(105U)은 캡핑확장부(106')에 의해 제4패턴구조물(110P4)과 비-접촉할 수 있다. 후술하겠지만, 캡핑층(106)에 오프닝(106M)을 형성한 후 오프닝(106M) 내에 제4패턴구조물(110P4)을 채울 수 있다. 오프닝(106M)의 저면은 제2패턴구조물(110P2)의 상부면(P3L)과 동일 레벨일 수 있다. 캡핑확장부(106')의 저면은 제2패턴구조물(110P2)의 상부면보다 낮은 레벨일 수 있다. 제2패턴구조물(110P2)의 상부면(P3L)과 제1패턴구조물(110P1)의 상부면은 동일 레벨일 수 있다.
상술한 바에 따르면, 제1패턴구조물(110P1)과 제2패턴구조물(110P2) 사이에 에어갭(105)이 형성될 수 있다. 에어갭(105)은 제1패턴구조물(110P1)의 양측벽에 평행할 수 있다. 에어갭(105)은 라인 형상일 수 있다.
에어갭(105)에 의해 제1패턴구조물(110P1)과 제2패턴구조물(110P2) 사이의 기생캐패시턴스를 감소시킬 수 있다.
제3패턴구조물(110P3)에서 제1절연물질(105')과 제2절연물질(105")은 저유전 물질(low k material)을 포함할 수 있다. 제1절연물질(105') 및 제2절연물질(105")은 7.5 이하의 유전율을 가질 수 있다. 제1절연물질(105')은 실리콘질화물을 포함할 수 있다. 제1절연물질(105')은 불순물을 더 포함할 수 있다. 불순물에 의해 보다 낮은 유전율을 가질 수 있다. 예컨대, 제1절연물질(105')은 카본(Carbon), 보론(Boron) 또는 이들의 조합을 포함할 수 있다. 제1절연물질(105')은 실리콘질화물 또는 도프드 실리콘질화물을 포함할 수 있다. 제1절연물질(105')은 Si3N4, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 제2절연물질(105")은 제1절연물질(105')과 동일할 수 있다.
제3패턴구조물(110P3)은 NAN(Nitride-Air-Nitride) 구조를 포함할 수 있다. NAN 구조는 제1절연물질(105')/에어갭(105)/제2절연물질(105")의 스택에 의해 형성될 수 있다. NAN 구조의 일 예는 실리콘질화물/에어갭/실리콘질화물의 스택을 포함할 수 있다.
도 3은 다른 실시예에 따른 반도체장치(100')를 도시한 도면이다. 반도체장치(100')는 도 1의 반도체장치(100)와 유사할 수 있다. 도 4a는 도 3의 B1-B1'선에 따른 단면도이다. 도 4b는 도 3의 B2-B2'선에 따른 단면도이다. 도 4c는 도 3의 B3-B2'선에 따른 단면도이다.
도 3 내지 도 4c를 참조하면, 반도체장치(100')는 기판(101) 상에 형성된 제1패턴구조물(110P1)과 제2패턴구조물(110P2')을 포함할 수 있다. 반도체장치(100')는 제1패턴구조물(110P1)과 제2패턴구조물(110P2') 사이의 제3패턴구조물(110P3')을 더 포함할 수 있다. 반도체장치(100')는 제2패턴구조물(110P2') 상에 형성된 제4패턴구조물(110P4)을 더 포함할 수 있다. 반도체장치(100')는 이웃하는 제4패턴구조물(110P4) 사이의 캡핑층(106)을 더 포함할 수 있다.
제1패턴구조물(110P1)은 기판(101) 상에 형성된 제1도전패턴(102)을 포함할 수 있다. 제1패턴구조물(110P1)은 제1도전패턴(102) 상의 하드마스크패턴(103)을 더 포함할 수 있다. 제1도전패턴(102)은 기판(101)에 직접 접촉될 수 있다. 도시하지 않았지만, 제1도전패턴(102)과 기판(101)은 분리물질 또는 절연물질층에 의해 전기적으로 분리될 수도 있다. 제1도전패턴(102)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 하드마스크패턴(103)은 절연물질을 포함할 수 있다. 제1패턴구조물(110P1)은 어느 한 방향으로 길게 연장된 라인 형상일 수 있다.
제2패턴구조물(110P2')은 제1패턴구조물(110P1)에 수평방향으로 이웃할 수 있다. 제2패턴구조물(110P2')은 하부영역(104L')과 상부영역(104U')을 포함할 수 있다. 하부영역(104L')과 상부영역(104U')은 동일 물질일 수 있다. 상부영역(104U')은 하부영역(104L')보다 더 큰 폭(W1'<W2')을 가질 수 있다. 제2패턴구조물(110P2')은 제1패턴구조물(110P1)의 양측에 섬 형상으로 위치할 수 있다. 제2패턴구조물(110P2')은 패턴분리층(107) 내에 위치할 수 있다. 패턴분리층(107)은 제3패턴구조물(110P3')에 접촉할 수 있다. 패턴분리층(107)은 절연물질을 포함할 수 있다.
제3패턴구조물(110P3')은 다층의 절연물질을 포함할 수 있다. 제3패턴구조물(110P3')은 제1도전패턴(102)의 양측벽에 위치하는 제1절연물질(105')을 포함할 수 있다. 제3패턴구조물(110P3')은 제1절연물질(105')에 평행하는 제2절연물질(105")을 더 포함할 수 있다. 제2절연물질(105")은 제2패턴구조물(110P2')의 측벽에 접촉할 수 있다.
제3패턴구조물(110P3')은 제1절연물질(105')과 제2절연물질(105") 사이의 에어갭(105A)을 더 포함할 수 있다. 에어갭(105A)은 제1 및 제2절연물질(105', 105")에 평행할 수 있다. 에어갭(105A)의 상부면은 제1 및 제2절연물질(105', 105")의 상부면보다 낮은 레벨일 수 있다. 제1절연물질(105')과 제2절연물질(105")은 동일 물질일 수 있다. 제1절연물질(105')과 제2절연물질(105")은 동일 두께일 수 있다. 에어갭(105A)은 상부 에어갭(105N)과 하부 에어갭(105W)을 포함할 수 있다. 상부 에어갭(105N)은 하부 에어갭(105W)보다 작은 폭을 가질 수 있다(W3'>W4'). 상부 에어갭(105N)은 '내로우 에어갭(Narrow air gap)'이라고 지칭할 수 있고, 하부 에어갭(105W)은 '와이드 에어갭(Wide air gap)'이라고 지칭할 수 있다. 상부 에어갭(105N)의 폭은 10Å 이하일 수 있다. 하부 에어갭(105W)은 제1 및 제2절연물질(105', 105")과 동일 두께일 수 있다. 에어갭(105A)은 제1패턴구조물(110P1)의 양측벽에 평행하는 라인 형상일 수 있다.
제3패턴구조물(110P3')은 스페이서구조물이라고 지칭될 수 있다. 따라서, 제3패턴구조물(110P3')은 다층의 스페이서를 포함할 수 있다. 예컨대, 제1절연물질(105')은 제1스페이서라고 지칭할 수 있고, 제2절연물질(105")은 제2스페이서라고 지칭할 수 있다. 에어갭(105A)은 제1스페이서와 제2스페이서 사이의 에어갭 스페이서라고 지칭할 수 있다.
제4패턴구조물(110P4)은 도전 물질일 수 있다. 제4패턴구조물(110P4)은 제2패턴구조물(110P2')의 상부면에 접촉할 수 있다. 제2패턴구조물(110P2')과 제4패턴구조물(110P4)은 전기적으로 연결될 수 있다. 제4패턴구조물(110P4)과 제2패턴구조물(110P2')은 부분적으로 오버랩될 수 있다. 제4패턴구조물(110P4)의 일부는 하드마스크패턴(103)과 부분적으로 오버랩될 수 있다.
이웃하는 제4패턴구조물(110P4) 사이에 캡핑층(106)이 형성될 수 있다. 캡핑층(106)은 제2패턴구조물(110P2'), 제1패턴구조물(110P1) 및 패턴분리층(107)의 상부면을 커버링할 수 있다. 캡핑층(106)은 절연물질을 포함할 수 있다. 캡핑층(106)은 상부 에어갭(105N)의 내부로 확장된 캡핑확장부(106")를 포함할 수 있다. 캡핑확장부(106")는 상부 에어갭(105N)의 상부를 채울 수 있다. 상부 에어갭(105N)은 캡핑확장부(106")에 의해 제4패턴구조물(110P4)과 비-접촉할 수 있다. 후술하겠지만, 캡핑층(106)에 오프닝(106M)을 형성한 후 오프닝(106M) 내에 제4패턴구조물(110P4)을 채울 수 있다. 오프닝(106M)의 저면은 제2패턴구조물(110P2')의 상부면과 동일 레벨일 수 있다. 캡핑확장부(106")의 저면은 제2패턴구조물(110P2')의 상부면보다 낮은 레벨일 수 있다. 제2패턴구조물(110P2')의 상부면과 제1패턴구조물(110P1)의 상부면은 동일 레벨일 수 있다. 탑뷰로 볼 때, 캡핑확장부(106")는 제1스페이서(105")의 상부 측벽을 따라 평행하게 연장되는 라인 형상일 수 있다.
상술한 바에 따르면, 제1패턴구조물(110P1)과 제2패턴구조물(110P2') 사이에 에어갭(105A)이 형성될 수 있다. 에어갭(105A)은 제1패턴구조물(110P1)의 양측벽에 평행할 수 있다. 에어갭(105A)은 라인 형상일 수 있다.
에어갭(105A)에 의해 제1패턴구조물(110P1)과 제2패턴구조물(110P2') 사이의 기생캐패시턴스를 감소시킬 수 있다.
제3패턴구조물(110P3')에서 제1절연물질(105')과 제2절연물질(105")은 저유전 물질(low k material)을 포함할 수 있다. 제1절연물질(105') 및 제2절연물질(105")은 7.5 이하의 유전율을 가질 수 있다. 제1 및 제2절연물질(105', 105")은 실리콘질화물을 포함할 수 있다. 제1 및 제2절연물질(105', 105")은 Si3N4, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
도 1 내지 도 4c에서, 반도체장치(100, 100')는 메모리셀의 일부일 수 있다.
제1패턴구조물(110P1)의 제1도전패턴(102)은 제1콘택플러그일 수 있다. 제2도전패턴(110P2, 110P2')은 제2콘택플러그일 수 있다. 따라서, 제3패턴구조물(110P3, 110P3')은 제1콘택플러그와 제2콘택플러그 사이의 기생캐패시턴스를 감소시킬 수 있다.
제1패턴구조물(110P1)의 제1도전패턴(102)은 비트라인 또는 비트라인콘택플러그/비트라인 스택일 수 있다. 제2패턴구조물(110P2, 110P2')은 스토리지노드콘택플러그일 수 있다. 제3패턴구조물(110P3, 110P3')은 비트라인스페이서일 수 있다. 따라서, 제3패턴구조물(110P3, 110P3')은 비트라인과 스토리지노드콘택플러그 사이의 기생캐패시턴스를 감소시킬 수 있다. 아울러, 비트라인콘택플러그와 스토리지노드콘택플러그 사이의 기생캐패시턴스를 감소시킬 수 있다.
다른 실시예에서, 제1도전패턴(102)은 트랜지스터의 게이트전극일 수 있다. 제2패턴구조물(110P2, 110P2')은 트랜지스터의 소스/드레인영역에 접속된 콘택플러그일 수 있다. 제3패턴구조물(110P3, 110P3')은 게이트스페이서 또는 콘택스페이서일 수 있다. 따라서, 제3패턴구조물(110P3, 110P3')은 게이트전극과 콘택플러그간의 기생캐패시턴스를 감소시킬 수 있다.
다른 실시예에서, 제1패턴구조물(110P1)과 제2패턴구조물(110P2, 110P2')은 이웃하는 금속배선들일 수 있다. 따라서, 제3패턴구조물(110P3, 110P3')은 이웃하는 금속배선 사이의 기생캐패시턴스를 감소시킬 수 있다.
도 5는 일 실시예에 따른 메모리셀(200)을 도시한 평면도이다. 도 6a는 도 5의 A-A'선에 따른 단면도이다. 도 6b는 도 5의 B-B'선에 따른 단면도이다. 도 6c는 도 6a의 C-C'선에 따른 평면도이다. 도 6d는 도 6a의 D-D'선에 따른 평면도이다. 도 6e는 에어갭(AGL)의 상세 확대도이다.
도 5, 도 6a, 도 6b, 도 6c 및 도 6d를 참조하면, 메모리셀(200)은 매립워드라인(206)을 포함하는 셀트랜지스터, 비트라인(213)을 포함하는 비트라인구조물(BL) 및 캐패시터(230)를 포함할 수 있다. 매립워드라인(206)은 제1방향(X)으로 연장될 수 있고, 비트라인구조물(BL)은 제2방향(Y)으로 연장될 수 있다. 제1방향(X)과 제2방향(Y)은 서로 교차할 수 있다.
메모리셀(200)을 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202) 및 활성영역(203)이 형성될 수 있다. 소자분리층(202)에 의해 복수의 활성영역(203)이 정의될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(204)가 형성될 수 있다. 게이트트렌치(204)의 표면 상에 게이트절연층(205)이 형성된다. 게이트절연층(205) 상에 게이트트렌치(204)를 부분적으로 채우는 매립워드라인(206)이 형성될 수 있다. 매립워드라인(206) 상에 게이트캡핑층(207)이 형성될 수 있다. 매립워드라인(206)의 상단표면은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(206)은 저저항 금속물질일 수 있다. 매립워드라인(206)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(206)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다. 매립워드라인(206)은 매립게이트전극이라고 지칭될 수 있다.
기판(201)에 제1 및 제2불순물영역(208, 209)이 형성될 수 있다. 제1 및 제2불순물영역(208, 209)은 게이트트렌치(204)에 의해 서로 이격될 수 있다. 제1 및 제2불순물영역(208, 209)은 소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(208, 209)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 이로써, 매립워드라인(206), 제1 및 제2불순물영역(208, 209)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립워드라인(206)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(210)가 형성될 수 있다. 비트라인콘택플러그(210)는 제1불순물영역(208)에 접속될 수 있다. 비트라인콘택플러그(210)는 비트라인콘택홀(211) 내에 위치할 수 있다. 비트라인콘택홀(211)은 하드마스크층(212)에 형성될 수 있다. 하드마스크층(212)은 기판(201) 상에 형성될 수 있다. 하드마스크층(212)은 절연물질을 포함할 수 있다. 비트라인콘택홀(211)은 제1불순물영역(208)을 노출시킬 수 있다. 비트라인콘택플러그(210)의 하부면은 기판(201)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(210)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(210)의 일부는 비트라인콘택홀(211)의 직경보다 더 작은 선폭을 가질 수 있다. 비트라인콘택플러그(210) 상에 비트라인(213)이 형성될 수 있다. 비트라인(213) 상에 비트라인하드마스크(214)가 형성될 수 있다. 비트라인(213) 및 비트라인하드마스크(214)의 적층구조물은 비트라인구조물(BL)이라고 지칭할 수 있다. 비트라인(213)은 매립워드라인(206)과 교차하는 방향으로 연장된 라인 형상을 가질 수 있다. 비트라인(213)의 일부는 비트라인콘택플러그(210)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(213)과 비트라인콘택플러그(210)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(213)은 비트라인콘택플러그(210)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(213)은 금속물질을 포함할 수 있다. 비트라인하드마스크(214)는 절연물질을 포함할 수 있다.
비트라인구조물(BL)의 양측벽에 한 쌍의 에어갭(AGL)이 형성될 수 있다. 한 쌍의 에어갭(AGL)은 대칭형일 수 있다. 에어갭(AGL)은 비트라인구조물(BL)의 양측벽에 평행하게 연장되는 라인 형상(Line-shape)일 수 있다. 에어갭(AGL)은 다층 스페이서(216) 내에 형성될 수 있다. 다층 스페이서(216)는 제1스페이서(216A)와 제2스페이서(216B)를 포함하고, 에어갭(AGL)은 제1스페이서(216A)와 제2스페이서(216B) 사이에 형성될 수 있다. 제1스페이서(216A)와 제2스페이서(216B)는 실리콘질화물을 포함할 수 있다. 에어갭(AGL)의 저면은 비트라인콘택플러그(210)의 상부면과 동일 레벨일 수 있다. 예컨대, 에어갭(AGL)은 비트라인콘택플러그(210)의 양측벽에 위치하지 않을 수 있다.
비트라인콘택홀(211)은 비트라인콘택플러그(210) 및 절연플러그(215P)로 채워질 수 있다. 비트라인콘택홀(211)은 비트라인콘택플러그(210) 양측에 정의된 갭(G)을 포함할 수 있다. 갭(G)의 내부에 라이너(215L) 및 절연플러그(215P)가 채워질 수 있다. 라이너(215L)는 제1스페이서(216A)와 접속될 수 있다. 라이너(215L)은 제1스페이서(216A)로부터 연장될 수 있다. 라이너(215L)는 제1스페이서(216A)의 하부라고 지칭될 수 있다. 라이너(215L) 및 절연플러그(215P)는 실리콘질화물을 포함할 수 있다.
이웃하는 비트라인구조물(BL) 사이에 스토리지노드콘택플러그(SNC)가 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 스토리지노드콘택홀(217)에 형성될 수 있다. 스토리지노드콘택홀(217)은 고종횡비를 가질 수 있다. 스토리지노드콘택플러그(SNC)는 제2불순물영역(209)에 접속될 수 있다. 스토리지노드콘택플러그(SNC)는 하부 플러그(218)와 상부 플러그(220)를 포함할 수 있다. 스토리지노드콘택플러그(SNC)는 하부 플러그(218)와 상부 플러그(220) 사이의 오믹콘택층(219)을 더 포함할 수 있다. 오믹콘택층(219)은 금속실리사이드를 포함할 수 있다. 하부 플러그(218)는 폴리실리콘을 포함할 수 있고, 상부 플러그(220)는 금속물질을 포함할 수 있다. 하부 플러그(218)와 비트라인콘택플러그(210)은 수평방향으로 부분적으로 오버랩될 수 있다. 비트라인구조물(BL)과 스토리지노드콘택플러그(SNC) 사이에 에어갭(AGL)이 위치할 수 있다. 에어갭(AGL)의 저부 끝단은 스토리지노드콘택플러그(SNC)와 접촉할 수 있다. 상부 플러그(220)의 상부영역은 하부 플러그(218)보다 폭이 더 클 수 있다(W10<W20).
비트라인구조물(BL)과 평행하는 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그(SNC) 사이에 플러그분리층(221)이 형성될 수 있다. 플러그분리층(221)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 하드마스크층(212)과 함께 스토리지노드콘택홀(217)을 제공할 수 있다. 플러그분리층(221)에 의해 이웃하는 스토리지노드콘택플러그(SNC)들이 분리될 수 있다. 이웃하는 비트라인구조물(BL) 사이에서, 복수의 플러그분리층(221)과 복수의 스토리지노드콘택플러그(SNC)가 번갈아 교대로 위치할 수 있다.
캡핑층(222)은 오프닝(223)을 포함할 수 있다. 오프닝(223)은 스토리지노드콘택플러그(SNC)의 상부면을 일부 노출시킬 수 있다. 예컨대, 오프닝(223)에 의해 상부 플러그(220)가 부분적으로 노출될 수 있다. 오프닝(223)은 에어갭(AGL)을 노출시키지 않을 수 있다. 이는 캡핑층(222)의 확장부(222')가 상부 에어갭(AGL)을 보호하기 때문이다.
스토리지노드콘택플러그(SNC)와 캐패시터(230) 사이에 도전성 패드(224)가 형성될 수 있다. 도전성 패드(224)는 오프닝(223)을 채울 수 있다. 도전성패드(224)는 상부 플러그(220)에 전기적으로 접속될 수 있다. 도전성 패드(224)는 금속을 포함할 수 있다. 도전성 패드(224)는 텅스텐을 포함할 수 있다.
도전성 패드(224) 상에 캐패시터(230)가 형성될 수 있다. 캐패시터(230)는 스토리지노드를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다.
도 6c 내지 도 6e를 참조하여 에어갭(AGL)을 상세히 살펴보면 다음과 같다. 도 6e는 도 6b의 도면부호 '240'의 상세 확대도이다.
에어갭(AGL)은 비트라인(213)과 스토리지노드콘택플러그(SNC) 사이에 위치할 수 있다. 에어갭(AGL)은 비트라인하드마스크(214)와 스토리지노드콘택플러그(SNC) 사이에 위치하도록 수직하게 연장될 수 있다. 한 쌍의 제1스페이서(216A)가 비트라인구조물(BL)의 양측벽에 위치할 수 있다. 한 쌍의 제2스페이서(216B)가 비트라인구조물(BL)의 양측벽에 위치할 수 있다. 제1스페이서(216A)와 제2스페이서(216B) 사이에 에어갭(AGL)이 위치할 수 있다. 제2스페이서(216B)는 스토리지노드콘택플러그(SNC)에 접촉될 수 있다. 제1스페이서(216A) 및 제2스페이서(216B)는 저유전율물질일 수 있다. 제1스페이서(216A) 및 제2스페이서(216B)는 실리콘질화물을 포함할 수 있다.
에어갭(AGL)은 상부 에어갭(AGL-T)과 하부 에어갭(AGL-L)을 포함할 수 있다. 상부 에어갭(AGL-T)과 하부 에어갭(AGL-L)은 비트라인구조물(BL)의 양측벽에 평행할 수 있다. 상부 에어갭(AGL-T)은 비트라인하드마스크(214)의 측벽에 이웃할 수 있다. 하부 에어갭(AGL-L)은 비트라인(213)의 측벽에 이웃할 수 있다. 상부 에어갭(AGL-T)과 하부 에어갭(AGL-L)은 수직방향으로 연속될 수 있다. 상부 에어갭(AGL-T)은 내로우 에어갭일 수 있고, 하부 에어갭(AGL-L)은 와이드 에어갭일 수 있다. 즉, 상부 에어갭(AGL-T)은 하부 에어갭(AGL-L)보다 폭이 작을 수 있다(W40<W30). 상부 에어갭(AGL-T)의 폭은 10Å 이하일 수 있다. 상부 에어갭(AGL-T)은 하부 에어갭(AGL-L)보다 높이가 낮을 수 있다. 상부 에어갭(AGL-T)은 비트라인하드마스크(214)와 상부 플러그(220) 사이에 위치할 수 있다. 하부 에어갭(AGL-L)은 비트라인(213)과 하부 플러그(218) 사이에 위치할 수 있다. 하부 에어갭(AGL-L)의 일부는 비트라인하드마스크(214)과 상부 플러그(220) 사이에 위치하도록 연장될 수 있다.
에어갭(AGL)은 캡핑층(222)에 의해 커버링될 수 있다. 캡핑층(222)은 스토리지노드콘택플러그(SNC)의 상부면과 에어갭(AGL)의 상부를 커버링할 수 있다. 캡핑층(222)의 일부는 상부 에어갭(AGL-T)의 상부를 캡핑할 수 있다. 예컨대, 캡핑층(222)의 확장부(222')에 의해 상부 에어갭(AGL-T)의 입구가 캡핑될 수 있다. 캡핑층(222)은 절연물질을 포함할 수 있다. 캡핑층(222)은 실리콘질화물을 포함할 수 있다. 캡핑층(222)의 확장부(222')는 상부 에어갭(AGL-T)과 동일하게 라인 형상일 수 있다.
캡핑층(222)의 확장부(222')에 의해 도전성 패드(224)와 상부 에어갭(AGL-T)은 접촉하지 않을 수 있다. 따라서, 도전성 패드(224)는 상부 에어갭(AGL-T)을 캡핑하지 않을 수 있다.
에어갭(AGL)에 의해 비트라인(213)과 스토리지노드콘택플러그(SNC) 사이의 기생캐패시턴스를 감소시킬 수 있다.
캡핑층(222)의 오프닝(223) 내에 도전성패드(224)를 형성하므로, 이웃하는 도전성 패드(224) 사이의 브릿지(Bridge)를 억제할 수 있다.
상부 플러그(220)의 상부영역의 측면 두께가 증가되므로, 스토리지노드콘택플러그(SNC)의 구조적 안정성을 확보할 수 있다.
도 7a 내지 도 10e는 메모리셀(200)을 제조하는 방법의 일 실시예를 도시한 도면이다. 도 7a 내지 도 7e는 매립워드라인구조물 및 비트라인구조물의 형성 방법을 도시하고 있다. 도 8a 내지 도 8g는 다층 스페이서의 형성 방법을 도시하고 있다. 도 9a 내지 9i는 스토리지노드콘택플러그 형성 방법을 도시하고 있다. 도 10a 내지 도 10e는 에어갭, 캡핑층 및 도전성 패드를 형성하는 방법을 도시하고 있다.
도 7a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 활성영역(13)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다. 활성영역(13)은 장축과 단축을 갖는 섬 형상(Island shape)일 수 있다(도 5의 203 참조).
다음으로, 기판(11) 내에 매립워드라인구조물이 형성될 수 있다. 매립워드라인구조물은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 매립워드라인(17), 매립워드라인(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립워드라인구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형상일 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS를 포함할 수 있다. 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다. 게이트트렌치(15)의 깊이는 후속 매립워드라인의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 매립워드라인의 저항을 감소시킬 수 있다.
도시하지 않았으나, 소자분리층(12)의 일부를 리세스시켜 게이트트렌치(15) 아래의 활성영역(13)의 상부를 돌출시킬 수 있다. 예를 들어, 게이트트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(15) 아래에 핀영역(fin region, 도면부호 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 매립워드라인(17)이 형성될 수 있다. 매립워드라인(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립워드라인(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 매립워드라인(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 매립워드라인(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립워드라인(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 매립워드라인(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 매립워드라인(17)이라고 지칭할 수 있다.
다음으로, 매립워드라인(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함한다. 매립워드라인(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 CMP 공정이 수행될 수 있다.
게이트캡핑층(18) 형성 이후에, 제1불순물영역(19)과 제2불순물영역(20)이 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 동일 도전형의 불순물로 도핑될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1불순물영역(19)은 제2불순물영역(20)보다 더 깊을 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 각각 제1소스/드레인영역 및 제2소스/드레인영역이라고 지칭될 수 있다. 제1불순물영역(19)은 비트라인콘택플러그가 접속될 영역일 수 있다. 제2불순물영역(20)은 스토리지노드콘택플러그가 접속될 영역일 수 있다.
매립워드라인(17), 제1불순물영역(19) 및 제2불순물영역(20)에 의해 메모리셀의 셀트랜지스터가 형성될 수 있다.
도 7b에 도시된 바와 같이, 제1콘택홀(21)이 형성될 수 있다. 제1콘택홀(21)을 형성하기 위해 콘택마스크(도시 생략)를 이용하여 하드마스크층(14)을 식각할 수 있다. 제1콘택홀(21)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 제1콘택홀(21)에 의해 기판(11)의 일부분이 노출될 수 있다. 제1콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 제1콘택홀(21)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 제1콘택홀(21)에 의해 제1불순물영역(19)이 노출될 수 있다. 제1콘택홀(21)은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1콘택홀(21)을 형성하기 위한 식각 공정에서 제1불순물영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 제1콘택홀(21) 아래의 게이트캡핑층(18), 제1불순물영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 제1콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다. 제1콘택홀(21)이 확장됨에 따라, 제1불순물영역(19)의 표면이 리세스될 수 있고, 제1불순물영역(19)의 표면은 활성영역(13)의 상부 표면보다 낮은 레벨이 될 수 있다. 제1콘택홀(21)은 '비트라인콘택홀'이라고 지칭될 수 있다. 제1콘택홀(21)은 도 6a의 비트라인콘택홀(211)에 대응될 수 있다.
도 7c에 도시된 바와 같이, 예비 플러그(22A)가 형성된다. 예비 플러그(22A)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그(22A)는 SEG SiP(Silicon Phosphorus)을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(22A)를 형성할 수 있다. 다른 실시예에서, 예비 플러그(22A)는 폴리실리콘층 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그(22A)는 제1콘택홀(21)을 채울 수 있다. 예비 플러그(22A)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
도 7d에 도시된 바와 같이, 비트라인도전층(23A)과 비트라인하드마스크층(24A)이 적층될 수 있다. 예비 플러그(22A) 및 하드마스크층(14) 상에 비트라인도전층(23A)과 비트라인하드마스크층(24A)을 순차적으로 적층할 수 있다. 비트라인도전층(23A)은 금속함유물질을 포함한다. 비트라인도전층(23A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인도전층(23A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 비트라인도전층(23A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 비트라인하드마스크층(24A)은 비트라인도전층(23A) 및 예비 플러그(22A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 비트라인하드마스크층(24A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 비트라인하드마스크층(24A)은 실리콘질화물로 형성될 수 있다.
비트라인하드마스크층(24A) 상에 비트라인마스크층(25)이 형성될 수 있다. 비트라인마스크층(25)은 감광막패턴을 포함할 수 있다. 비트라인마스크층(25)은 SPT(Spacer Patterning Technology), DPT(Double patterning Technology)와 같은 패터닝방법에 의해 형성될 수 있다. 탑뷰로 볼 때, 비트라인마스크층(25)은 어느 한 방향으로 연장되는 라인 형상일 수 있다.
도 7e에 도시된 바와 같이, 비트라인(23)과 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인(23)과 비트라인콘택플러그(22)는 동시에 형성될 수 있다. 비트라인(23)과 비트라인콘택플러그(22)는 비트라인마스크층(25)을 이용한 식각공정에 의해 형성될 수 있다.
비트라인마스크층(25)을 식각장벽으로 하여 비트라인하드마스크층(24A) 및 비트라인도전층(23A)을 식각한다. 이에 따라, 비트라인(23) 및 비트라인하드마스크(24)가 형성될 수 있다. 비트라인(23)은 비트라인도전층(23A)의 식각에 의해 형성될 수 있다. 비트라인하드마스크(24)는 비트라인하드마스크층(24A)의 식각에 의해 형성될 수 있다.
연속해서, 비트라인(23)과 동일한 선폭으로, 예비 플러그(22A)를 식각할 수 있다. 이에 따라 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19) 상에 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19)과 비트라인(23)을 상호 접속시킬 수 있다. 비트라인콘택플러그(22)는 제1콘택홀(21) 내에 형성될 수 있다. 비트라인콘택플러그(22)의 선폭은 제1콘택홀(21)의 직경보다 작다. 따라서, 비트라인콘택플러그(22) 주변에 갭(G)이 정의될 수 있다.
상술한 바와 같이, 비트라인콘택플러그(22)가 형성되므로써 제1콘택홀(21) 내에 갭(G)이 형성된다. 이는 비트라인콘택플러그(22)가 제1콘택홀(21)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(G)은 비트라인콘택플러그(22)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(22)의 양측벽에 독립적으로 형성된다. 결국, 제1콘택홀(21) 내에는 하나의 비트라인콘택플러그(22)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(22)에 의해 분리될 수 있다. 갭(G)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 즉, 갭(G)의 저면은 제1불순물영역(19)의 리세스된 상부표면보다 낮은 레벨일 수 있다. 갭(G)의 저면은 비트라인콘택플러그(22)의 저면보다 낮은 레벨일 수 있다.
비트라인(23) 및 비트라인하드마스크(24)의 순서로 적층된 구조물은, '비트라인구조물'이라고 지칭될 수 있다. 탑뷰로 볼 때, 비트라인구조물은 어느 한 방향으로 길게 연장된 라인 형상의 패턴구조물일 수 있다(도 5의 BL 참조).
비트라인마스크층(25)이 제거될 수 있다.
도 8a에 도시된 바와 같이, 제1스페이서층(26A)이 형성될 수 있다. 제1스페이서층(26A)은 비트라인구조물 및 하드마스크층(14)을 커버링할 수 있다. 제1스페이서층(26A)은 비트라인콘택플러그(22)의 양측벽 및 비트라인(23)의 양측벽을 커버링할 수 있다. 제1스페이서층(26A)은 비트라인하드마스크(24)의 상부면을 커버링할 수도 있다. 제1스페이서층(26A)은 갭(G)의 표면을 커버링할 수 있다. 제1스페이서층(26A)은 컨포멀하게(Conformally) 형성될 수 있다. 예컨대, 하부 구조물의 형상, 종횡비 및 높이에 무관하게 균일한 두께를 갖고 형성될 수 있다. 제1스페이서층(26A)은 '제1컨포멀스페이서층'이라고 지칭될 수 있다.
제1스페이서층(26A)은 후속 공정에서 비트라인(23)의 산화를 억제할 수 있는 보호물질(passivation material)을 포함할 수 있다. 제1스페이서층(26A)은 비트라인(23)의 산화를 억제할 수 있는 얇은 두께로 형성될 수 있다. 제1스페이서층(26A)이 두꺼운 경우, 기생캐패시턴스 감소가 어렵다. 제1스페이서층(26A)은 약 1nm의 두께일 수 있다. 제1스페이서층(26A)은 절연물질을 포함할 수 있다. 제1스페이서층(26A)은 비-산화물베이스물질(Non-oxide base materail)일 수 있다. 제1스페이서층(26A)은 질화물베이스물질(nitride base material)일 수 있다. 제1스페이서층(26A)은 실리콘질화물을 포함할 수 있다. 제1스페이서층(26A)은 약 7.5의 저유전율을 가질 수 있다. 제1스페이서층(26A)은 '보호층'이라고 지칭될 수 있다. 제1스페이서층(26A)은 갭(G)을 채우지 않고 컨포멀하게 형성된다. 제1스페이서층(26A)은 후속 공정으로부터 비트라인(23) 및 비트라인콘택플러그(22)를 보호할 수 있다.
제1스페이서층(26A) 상에 플러그스페이서층(27A)이 형성될 수 있다. 플러그스페이서층(27A)은 절연물질을 포함할 수 있다. 플러그스페이서층(27A)은 비-산화물베이스물질일 수 있다. 플러그스페이서층(27A)은 질화물베이스물질일 수 있다. 플러그스페이서층(27A)은 실리콘질화물을 포함할 수 있다. 플러그스페이서층(27A)과 제1스페이서층(26A)은 동일 물질로 형성될 수 있다.
플러그스페이서층(27A)은 비-컨포멀하게 형성될 수 있다. 즉, 비트라인구조물의 측벽에서의 두께와 갭(G)을 채우는 두께가 서로 다를 수 있다. 플러그스페이서층(27A)은 제1스페이서층(26A) 상에서 갭(G)을 완전히 채울 수 있다. 플러그스페이서층(27A)은 제1스페이서층(26A)의 표면을 커버링할 수 있다.
도 8b에 도시된 바와 같이, 절연플러그(Dielectric plug, 27)가 형성될 수 있다. 절연플러그(27)를 형성하기 위해 플러그스페이서층(27A)을 리세스시킬 수 있다. 플러그스페이서층(27A)을 리세스시키기 위해 에치백 공정이 진행될 수 있다. 비트라인콘택플러그(22)의 양측벽에 한 쌍의 절연플러그(27)가 형성될 수 있다. 절연플러그(27)와 비트라인콘택플러그(22) 사이에는 제1스페이서층(26A)이 위치할 수 있다. 절연플러그(27)의 상부 표면은 비트라인구조물의 상부 표면보다 낮게 제어될 수 있다. 예컨대, 절연플러그(27)는 비트라인(23)의 양측벽에는 이웃하지 않을 수 있다. 절연플러그(27)와 비트라인(23)은 수평방향으로 오버랩되지 않을 수 있다. 하드마스크층(14)의 상부 표면에서 플러그스페이서층(27A)이 제거될 수 있다. 절연플러그(27)의 저면은 활성영역(13) 및 하드마스크층(14)의 상부 표면보다 낮은 레벨일 수 있다.
절연플러그(27)는 갭(G)을 채우는 필라 형상(pillar Shape)일 수 있다. 한 쌍의 절연플러그(27)가 제1콘택홀(21) 내에 위치할 수 있다. 절연플러그(27)에 의해 후속공정에서 임의의 물질이 갭(G)에 채워지는 것이 방지된다. 아울러, 비트라인(23)의 측벽에서 플러그스페이서층(27A)을 제거하므로써 비트라인구조물 사이의 오픈면적을 넓힐 수 있다.
상술한 바와 같이, 비트라인콘택플러그(22), 제1스페이서층(26A) 및 한 쌍의 절연플러그(27)는 제1콘택홀(21)을 채울 수 있다. 대부분의 절연플러그(27)는 비트라인콘택플러그(22)의 양측벽에 이웃할 수 있다. 즉, 절연플러그(27)와 비트라인콘택플러그(22)는 수평방향으로 오버랩(overlap)될 수 있다. 여기서, 수평방향은 기판(11)의 상부 표면에 대해 평행하는 방향일 수 있다. 비트라인콘택플러그(22) 및 절연플러그(27)는 기판(11)의 상부 표면에 대해 수직하게 형성될 수 있다. 제1스페이서층(26A) 및 절연플러그(27)가 실리콘질화물을 포함하는 경우, 비트라인콘택플러그(22)의 양측벽에는 NN(Nitride/Nitirde) 스택의 절연구조물이 형성될 수 있다. 제1스페이서층(26A)은 비트라인(23)의 양측벽에 형성되면서 비트라인콘택플러그(22)의 양측벽에 위치하도록 연장될 수 있다. 제1스페이서층(26A)의 일부는 절연플러그(27)와 하드마스크층(14) 사이에 위치할 수 있다. 결국, 제1스페이서층(26A)은 갭(G)의 표면을 라이닝하고, 라이닝된 제1스페이서층(26A) 상에 절연플러그(27)가 채워져 있다. 갭(G)의 표면을 라이닝하는 제1스페이서층(26A)의 일부분을 '라이너층' 또는 '라이닝 스페이서층'라고 지칭할 수 있다.
도 8c에 도시된 바와 같이, 절연플러그(27) 및 제1스페이서층(26A) 상에 희생스페이서층(28A)이 형성될 수 있다. 희생스페이서층(28A)은 희생물질을 포함할 수 있다. 희생스페이서층(28A)은 제1스페이서층(26A) 및 절연플러그(27)와 다른 물질로 형성될 수 있다. 제1스페이서층(26A) 및 절연플러그(27)는 희생스페이서층(28A)을 제거할 때, 식각정지층이 될 수 있다. 희생스페이서층(28A)은 산화물베이스물질을 포함할 수 있다. 희생스페이서층(28A)은 저유전율 물질을 포함할 수 있다. 희생스페이서층(28A)은 절연플러그(27) 및 제1스페이서층(26A)보다 낮은 유전율을 가질 수 있다. 희생스페이서층(28A)은 실리콘산화물을 포함할 수 있다. 희생스페이서층(28A)은 제1스페이서층(26A)보다 두꺼울 수 있다. 희생스페이서층(28A)과 제1스페이서층(26A)은 동일 두께일 수 있다. 희생스페이서층(28A)은 컨포멀하게 형성될 수 있다. 희생스페이서층(28A)은 화학기상증착법(CVD), 원자층증착법(ALD) 등에 의해 증착될 수 있다. 희생스페이서층(28A)은 하부 구조물의 형상, 종횡비 및 높이에 무관하게 균일한 두께를 갖고 형성될 수 있다.
도 8d에 도시된 바와 같이, 식각배리어층(29)이 형성될 수 있다. 식각배리어층(29)은 희생스페이서층(28A)의 슬리밍 공정시 식각배리어가 되는 물질을 포함할 수 있다. 식각배리어층(29)은 카본함유물질을 포함할 수 있다. 식각배리어층(29)은 스핀온코팅법(Spin On Coating)에 의해 형성된 카본층을 포함할 수 있다. 식각배리어층(29)은 보이드없이(void-free) 형성될 수 있다.
후속하여 식각배리어층(29)이 리세스될 수 있다. 식각배리어층(29)을 리세스시키기 위해 에치백공정이 진행될 수 있다. 식각배리어층(29)의 상부 표면은 비트라인하드마스크(24)의 상부 표면보다 낮은 레벨일 수 있다. 식각배리어층(29)의 상부 표면과 비트라인(23)의 상부표면은 적어도 동일 레벨일 수 있다. 예컨대, 식각배리어층(29)의 상부 표면은 비트라인(23)의 상부 표면과 동일하거나, 더 높은 레벨일 수 있다.
식각배리어층(29)에 의해 희생스페이서층(28A)의 일부가 노출될 수 있다. 예컨대, 식각배리어층(29)의 상부 표면보다 높은 레벨에 위치하는 희생스페이서층(28A)의 일부가 노출될 수 있다. 식각배리어층(29)에 의해 노출되는 희생스페이서층(28A)의 일부분을 노출부(Exposed portion, 28AE)라고 지칭하기로 한다. 식각배리어층(29)에 의해 비-노출되는 희생스페이서층(28A)의 다른 부분을 비-노출부(non-exposed portion, 28AN)라고 지칭한다.
위와 같이, 식각배리어층(29)을 형성하면, 희생스페이서층(28A)에 노출부(28AE) 및 비-노출부(28AN)가 정의(Define)될 수 있다.
도 8e에 도시된 바와 같이, 슬리밍 공정(Slimming process, 30)이 수행될 수 있다. 슬리밍 공정(30)은 희생스페이서층(28A)의 일부를 얇게 하는 공정일 수 있다. 예컨대, 식각배리어층(29)에 의해 노출된 희생스페이서층(28A)의 노출부(28AE)를 슬리밍할 수 있다.
슬리밍 공정(30) 이후에, 희생스페이서층(28A)은 후막부(Thick portion, 28S')와 박막부(Thin portion, 28T')를 포함할 수 있다. 박막부(28S')는 슬리밍 공정(30)에 의해 얇아진 부분일 수 있고, 후막부(28T')는 식각배리어층(29)에 의해 보호된 부분일 수 있다. 후막부(28T')는 희생스페이서층(28A)의 초기 두께를 가질 수 있다. 박막부(28S')는 후막부(28T')보다 얇은 두께일 수 있으며, 후막부(28T')의 1/2 두께 이하일 수 있다. 박막부(28S')의 두께는 10Å 이하일 수 있다
슬리밍 공정(30)이 수행된 희생스페이서층(28A)을 비-컨포멀 희생스페이서층(28')이라고 지칭한다. 비-컨포멀 희생스페이서층(28')은 박막부(28S')와 후막부(28T')를 포함할 수 있다. 박막부(28S')는 비트라인하드마스크(24)의 측벽에 위치할 수 있다. 후막부(28T')는 비트라인(23)의 측벽에 위치할 수 있다. 후막부(28T')의 상부는 비트라인하드마스크(24)의 측벽에 부분적으로 오버랩되도록 연장될 수 있다. 박막부(28S')는 비트라인(23)의 측벽에 위치하지 않을 수 있다. 다른 실시예에서, 식각배리어층(29)의 높이를 낮게 하여, 박막부(28S')가 비트라인(23)의 상부에 부분적으로 오버랩되도록 할 수 있다.
슬리밍 공정(30)은 건식식각 또는 습식식각을 포함할 수 있다.
도 8f에 도시된 바와 같이, 식각배리어층(29)이 제거될 수 있다. 식각배리어층(29)은 건식식각 또는 습식식각에 의해 제거될 수 있다. 식각배리어층(29)이 제거된 이후에 비-컨포멀 희생스페이서층(28')이 잔류할 수 있다.
도 8g에 도시된 바와 같이, 비-컨포멀 희생스페이서층(28') 상에 제2스페이서층(31A)이 형성될 수 있다.
제2스페이서층(31A)은 비-컨포멀 희생스페이서층(28')을 커버링할 수 있다. 제2스페이서층(31A)은 절연물질을 포함한다. 제2스페이서층(31A)은 저유전 물질을 포함할 수 있다. 제2스페이서층(31A)은 비-컨포멀 희생스페이서층(28')과 다른 물질일 수 있다. 제2스페이서층(31A)은 컨포멀하게 형성될 수 있다. 제2스페이서층(31A)은 '제2컨포멀스페이서'층이라고 지칭될 수 있다. 제2스페이서층(31A)은 질화물 베이스 물질을 포함할 수 있다. 제2스페이서층(31A)은 제1스페이서층(26A)과 동일 두께일 수 있다. 제2스페이서층(31A)은 비-컨포멀 희생스페이서층(28')의 후막부(28T')와 동일 두께일 수 있다. 제2스페이서층(31A)은 비-컨포멀 희생스페이서층(28')의 박막부(28S')보다 두꺼울 수 있다.
위와 같이, 제2스페이서층(31A)을 형성하므로써 다층 스페이서층이 형성된다. 다층 스페이서층은 제1스페이서층(26A), 비-컨포멀 희생스페이서층(28') 및 제2스페이서층(31A)을 포함할 수 있다. 다층 스페이서층은 비트라인구조물을 커버링할 수 있다.
도 9a에 도시된 바와 같이, 희생갭필층(32)이 형성된다. 희생갭필층(32)은 제2스페이서층(31A) 상에서 비트라인구조물 사이의 공간을 채운다. 희생갭필층(32)은 절연물질로 형성될 수 있다. 희생갭필층(32)은 실리콘산화물로 형성될 수 있다. 희생갭필층(32)은 스핀온절연물질(Spin On Dielectric; SOD)을 포함할 수 있다.
후속하여 희생갭필층(32)은 비트라인하드마스크(24)의 상부에서 제2스페이서층(31A)이 노출되도록 평탄화될 수 있다. 이에 따라, 비트라인구조물 사이에 라인 형상의 희생갭필층(32)이 형성될 수 있다. 희생갭필층(32)은 비트라인구조물과 평행하게 연장될 수 있다. 다른 실시예에서, 희생갭필층(32)의 평탄화 공정시에 비트라인하드마스크(24)의 상부 표면이 노출되도록 제1스페이서층(26A), 비-컨포멀 희생스페이서층(28') 및 제2스페이서층(31A)이 평탄화될 수도 있다.
도 9b에 도시된 바와 같이, 비트라인구조물 및 희생갭필층(32) 상에 라인형 마스크패턴(33)이 형성된다. 라인형 마스크패턴(33)은 비트라인구조물과 교차하는 방향으로 패터닝된다. 라인형 마스크패턴(33)은 라인 형상을 갖는다. 라인형 마스크패턴(33)은 감광막패턴을 포함할 수 있다. 라인형 마스크패턴(33)은 라인/스페이스 형상(Line/space shape)의 패턴일 수 있다. 평면상으로 볼 때, 라인형 마스크패턴(33)의 스페이스는 매립워드라인(17)과 오버랩될 수 있다. 라인형 마스크패턴(33)에 의해 희생갭필층(32)의 상부 표면이 일부 노출될 수 있다.
도 9c에 도시된 바와 같이, 희생갭필층(32)에 예비 분리부(Pre-isolation part, 34)가 형성될 수 있다. 라인형 마스크패턴(33)을 식각마스크로 이용하여 희생갭필층(32)을 식각한다. 이에 따라, 예비 분리부(34)가 형성되며, 이웃하는 예비 분리부(34) 사이에 희생갭필층패턴(32')이 잔류할 수 있다.
예비 분리부(34)는 매립워드라인(17)에 오버랩되는 형태가 될 수 있다. 다른 실시예에서, 예비 분리부(34)는 매립워드라인(17)보다 작은 선폭을 가질 수 있다.
도 9d에 도시된 바와 같이, 라인형 마스크패턴(33)이 제거된다. 예비 분리부(34)에 플러그분리층(Plug isolation layer, 35)이 형성된다. 플러그분리층(35)은 예비 분리부(34)를 갭필하도록 실리콘질화물을 형성한 후 평탄화하여 형성될 수 있다. 플러그분리층(35)은 비트라인구조물과 교차하는 방향에서 비트라인구조물 사이에 형성될 수 있다. 희생갭필층패턴(32')은 비트라인구조물과 교차하는 방향에서 비트라인구조물 사이에 형성될 수 있다. 비트라인구조물과 평행하는 방향에서 플러그분리층(35)과 희생갭필층패턴(32')이 교대로 번갈아 위치할 수 있다. 플러그분리층(35)은 예비 분리부(32)를 완전히 채울 수 있다.
플러그분리층(35)과 제2스페이서층(31A)은 동일 물질일 수 있다. 다른 실시예에서, 플러그분리층(35)과 제2스페이서층(31A)은 서로 다른 물질일 수 있다. 플러그분리층(35)과 제2스페이서층(31A)은 희생갭필층패턴(32')에 대해 식각선택비를 가질 수 있다.
도 9e에 도시된 바와 같이, 희생갭필층패턴(32')이 제거된다. 희생갭필층패턴(32')이 제거된 공간은 예비 제2콘택홀(36')이 된다. 비트라인구조물과 평행하는 방향에서, 예비 제2콘택홀(36')과 플러그분리층(35)이 교대로 번갈아 형성될 수 있다. 이웃하는 예비 제2콘택홀(36')은 비트라인구조물과 플러그분리층(35)에 의해 고립된 형상을 갖고 배열될 수 있다. 예비 제2콘택홀(36')은 평면상으로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다.
희생갭필층패턴(32')을 제거하기 위해 딥아웃(Dip-out) 공정이 적용될 수 있다. 딥아웃 공정에 의해 제1스페이서층(26A), 비-컨포멀 희생스페이서층(28') 및 제2스페이서층(31A)의 손실없이 선택적으로 희생갭필층패턴(32')을 제거할 수 있다.
도 9f에 도시된 바와 같이, 예비 제2콘택홀(36')에 자기-정렬되도록 하부물질들을 식각할 수 있다. 이에 따라, 제2콘택홀(36)이 형성될 수 있다. 제2콘택홀(36)은 예비 제2콘택홀(36')이 하향 확장된(Downwardly extending) 형상일 수 있다.
제2콘택홀(36)을 형성하기 위해, 예비 제2콘택홀(36') 아래의 제2스페이서층(31A), 비-컨포멀 희생스페이서층(28'), 제1스페이서층(26A) 및 하드마스크층(14)이 순차적으로 식각될 수 있다. 제2콘택홀(36)은 기판(11)의 표면을 노출시킬 수 있다. 제2콘택홀(36)을 형성하는 동안에, 비트라인하드마스크(24)의 상부면을 노출시키도록 제2스페이서층(31A), 비-컨포멀 희생스페이서층(28'), 제1스페이서층(26A)이 제거될 수 있다. 제2콘택홀(36)을 형성하는 동안에 플러그분리층(35)의 상부가 일부 식각될 수 있다. 플러그분리층(35)의 상부 표면과 비트라인하드마스크(24)의 상부 표면은 동일 레벨일 수 있다.
제2콘택홀(36)의 저부는 기판(11) 내부로 확장될 수 있다. 제2콘택홀(36)을 형성하는 동안에, 소자분리층(12), 게이트캡핑층(18) 및 제2불순물영역(20)이 일정 깊이 리세스될 수 있다. 제2콘택홀(36)의 바닥면은 비트라인콘택플러그(22)의 상부 표면보다 낮은 레벨일 수 있다. 제2콘택홀(36)의 바닥면은 비트라인콘택플러그(22)의 바닥면보다 높은 레벨일 수 있다. 제2콘택홀(36)은 도 6a의 스토리지노드콘택홀(217)에 대응될 수 있다.
제2콘택홀(36)을 형성하기 위한 식각에 의해 비트라인구조물의 측벽에 복수의 스페이서가 형성될 수 있다. 복수의 스페이서는 서로 다른 유전율을 갖는 물질들을 포함할 수 있다.
복수의 스페이서는 제1스페이서(26), 비-컨포멀 스페이서(28) 및 제2스페이서(31)를 포함할 수 있다. 제1스페이서(26)는 비트라인구조물의 측벽에 접촉할 수 있다. 비-컨포멀 스페이서(28)는 제1스페이서(26)를 커버링할 수 있다. 제2스페이서(31)는 비-컨포멀 스페이서(28)를 커버링할 수 있다. 비-컨포멀 스페이서(28)는 후막 스페이서(Thick spacer, 28T)와 박막 스페이서(Thin spacer, 28S)를 포함할 수 있다. 후막 스페이서(28T)는 비트라인(23)의 측벽에 위치할 수 있고, 박막 스페이서(28S)는 비트라인하드마스크(24)의 측벽에 위치할 수 있다. 후막 스페이서(28T)의 상부는 비트라인하드마스크(24)의 하부 측벽에 위치하도록 연장될 수 있다.
비트라인(23)의 측벽에는 제1스페이서(26), 후막 스페이서(28T) 및 제2스페이서(31)가 순차적으로 적층될 수 있다. 비트라인하드마스크(24)의 상부 측벽에는 제1스페이서(26), 박막 스페이서(28S) 및 제2스페이서(31)가 순차적으로 적층될 수 있다. 제1스페이서(26)는 비트라인(23)의 측벽에 형성되면서, 비트라인콘택플러그(22)의 측벽까지 연장될 수 있다. 제1스페이서(26)의 연장부를 '라이너(26L)'라고 지칭할 수 있다. 제1스페이서(26) 및 제2스페이서(31)는 컨포멀하게 형성될 수 있다. 제1스페이서(26) 및 제2스페이서(31)는 각각 '제1컨포멀스페이서 및 제2컨포멀스페이서'라고 지칭될 수 있다. 제1스페이서(26) 및 제2스페이서(31)는 박막 스페이서(28S)보다 두꺼울 수 있다. 제1스페이서(26), 후막 스페이서(28T) 및 제2스페이서(31)는 동일 두께일 수 있다. 박막 스페이서(28S)는 후막 스페이서(28T)보다 얇을 수 있다. 박막스페이서(28S)의 두께는 10Å 이하일 수 있다. 비트라인콘택플러그(22)의 측벽에는 라이너(26L) 및 절연플러그(27)가 순차적으로 적층될 수 있다.
도 9g 내지 도 9i에 도시된 바와 같이, 스토리지노드콘택플러그(37)가 형성될 수 있다. 스토리지노드콘택플러그(37)는 제2콘택홀(36)을 채울 수 있다. 스토리지노드콘택플러그(37)는 제2불순물영역(20)과 접촉할 수 있다. 스토리지노드콘택플러그(37)는 비트라인구조물과 이웃할 수 있다. 탑뷰로 볼 때, 복수의 비트라인구조물 사이에 복수의 스토리지노드콘택플러그(37)가 위치할 수 있다. 비트라인(23)에 평행하는 방향에서, 복수의 스토리지노드콘택플러그(37)와 복수의 플러그분리층(35)이 교대로 번갈아 위치할 수 있다.
스토리지노드콘택플러그(37)는 하부 플러그(37L), 오믹콘택층(37M) 및 상부 플러그(37U)가 순차적으로 적층될 수 있다.
먼저, 도 9g에 도시된 바와 같이, 하부 플러그(37L)가 형성될 수 있다. 하부 플러그(37L)는 실리콘함유물질을 포함할 수 있다. 하부 플러그(37L)는 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다. 하부 플러그(37L)는 제2불순물영역(20)과 접속될 수 있다. 하부 플러그(37L)의 상부 표면은 비트라인(23)의 상부 표면보다 높을 수 있다. 하부 플러그(37L)를 형성하기 위해 제2콘택홀(36)을 채우도록 폴리실리콘을 증착한 후 평탄화 및 에치백 공정이 순차적으로 수행될 수 있다.
다음으로, 하부 플러그(37L) 상에 오믹콘택층(37M)이 형성될 수 있다. 오믹콘택층(37M)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(37M)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행된다. 이에 따라, 실리사이드화금속층과 하부 플러그(37L)가 접하는 계면에서 실리사이드화반응(Silicidation)이 발생하여, 금속실리사이드층(Metal silicide layer)이 형성된다. 오믹콘택층(37M)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 오믹콘택층(35M)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다. 오믹콘택층(37M)으로서 CoSi2 상(phase)의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
도 9h에 도시된 바와 같이, 오믹콘택층(37M) 상에 금속함유층(37U')이 형성될 수 있다. 금속함유층(37U')은 티타늄, 티타늄질화물 또는 텅스텐을 포함하는 싱글층 또는 다층일 수 있다. 금속함유층(37U')은 오믹콘택층(37M) 상에 제2콘택홀(36)의 상부영역을 채울 수 있다. 제2콘택홀(36)의 하부영역은 오믹콘택층(37M) 및 하부 플러그(37L)에 의해 채워지고 있다. 금속함유층(37U')은 제2콘택홀(36)을 채우면서 비트라인구조물을 포함하는 전체 구조물을 모두 커버링할 수 있다.
도 9i에 도시된 바와 같이, 상부 플러그(37U)가 형성된다. 상부 플러그(37U)를 형성하기 위해 금속함유층(37U')의 평탄화가 수행될 수 있다. 상부 플러그(375U)는 오믹콘택층(37M) 상에서 제2콘택홀(36)을 채우면서 형성될 수 있다. 상부 플러그(37U)는 금속함유층을 포함할 수 있다. 상부 플러그(37U)는 텅스텐을 함유하는 물질을 포함할 수 있다. 상부 플러그(37U)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 도시하지 않았으나, 상부 플러그(37U)와 오믹콘택층(37M) 사이에 배리어층이 위치할 수 있다. 배리어층은 티타늄 또는 티타늄/티타늄질화물 스택을 포함할 수 있다. 상부 플러그(37U)를 형성하기 위한 평탄화는 CMP 공정을 포함할 수 있다.
하부 플러그(37L)가 폴리실리콘을 포함하고, 오믹콘택층(37M) 및 상부 플러그(37U)가 금속물질을 포함하므로, 스토리지노드콘택플러그(37)는 하이브리드플러그(Hybrid plug) 또는 세미메탈플러그(Semi-metal plug)라고 지칭될 수 있다.
비트라인구조물과 스토리지노드콘택플러그 사이에 제1스페이서(26), 비-컨포멀스페이서(28) 및 제2스페이서(31)가 위치할 수 있다. 비트라인(23)과 하부 플러그(37L) 사이에 제1스페이서(26), 비-컨포멀스페이서(28) 및 제2스페이서(31)가 위치할 수 있다. 비트라인콘택플러그(22)와 하부 플러그(37L) 사이에 절연플러그(27)와 라이너(26L)가 위치할 수 있다. 제1스페이서(26)와 제2스페이서(31)가 실리콘질화물을 포함하고, 비-컨포멀 스페이서(28)가 실리콘산화물을 포함하므로, 비트라인(23)과 하부 플러그(37L) 사이에 NON(Nitride-Oxide-Nitride) 스페이서가 위치할 수 있다. 제1스페이서(26)와 제3스페이서(31)가 실리콘질화물을 포함하고, 비-컨포멀 스페이서(28)가 실리콘산화물을 포함하므로, 비트라인하드마스크(24)와 상부 플러그(37U) 사이에 NON(Nitride-Oxide-Nitride) 스페이서가 위치할 수 있다. 라이너(26L)가 실리콘질화물을 포함하고, 절연플러그(27)가 실리콘질화물을 포함하므로, 비트라인콘택플러그(22)와 하부 플러그(37L) 사이에 NN(Nitride-Nitride) 구조가 위치할 수 있다. 비-컨포멀스페이서(28)는 비트라인구조물의 양측벽에 평행하는 라인 형상일 수 있다.
스토리지노드콘택플러그(37)를 형성한 이후에, 후속하여 에어갭(38)이 형성될 수 있다.
도 10a에 도시된 바와 같이, 상부 에어갭(38U)이 형성될 수 있다. 상부 에어갭(38U)을 형성하기 위해 박막 스페이서(28S)가 제거될 수 있다. 박막 스페이서(28S)를 제거하기 위해 습식케미컬을 이용한 세정 공정(또는 딥아웃)을 수행할 수 있다. 박막 스페이서(28S)가 실리콘산화물을 포함하므로, 불산(HF)을 이용할 수 있다.
다음으로, 하부 에어갭(38L)이 형성될 수 있다. 하부 에어갭(38L)을 형성하기 위해 후막 스페이서(28T)가 제거될 수 있다. 후막 스페이서(28T)를 제거하기 위해 습식케미컬을 이용한 세정 공정(또는 딥아웃)을 수행할 수 있다. 후막 스페이서(28T)가 실리콘산화물을 포함하므로, 불산(HF)을 이용할 수 있다.
상부 에어갭(38U)과 하부 에어갭(38L)은 연속적으로 형성될 수 있다. 예컨대, 불산을 이용하여 박막 스페이서(28S)를 제거한 후에, 연속하여 후막 스페이서(28T)를 제거할 수 있다. 하부 에어갭(38L)과 상부 에어갭(38U)은 수직방향으로 연속될 수 있다. 상부 에어갭(38U)은 하부 에어갭(38L)보다 폭이 작을 수 있다. 상부 에어갭(38U)은 내로우 에어갭일 수 있고, 하부 에어갭(38L)은 와이드 에어갭일 수 있다. 상부 에어갭(38U)은 하부 에어갭(38L)보다 높이가 낮을 수 있다. 상부 에어갭(38U)은 비트라인하드마스크(24)의 양측벽에 이웃할 수 있다. 하부 에어갭(38L)은 비트라인(23)의 양측벽에 이웃할 수 있다. 하부 에어갭(38L)의 상부는 비트라인하드마스크(24)의 하부측벽에 이웃하도록 연장될 수 있다. 다른 실시예에서, 상부 에어갭(38U)의 저부는 비트라인(23)의 상부 측벽에 이웃하도록 연장될 수도 있다.
상부 에어갭(38U)과 하부 에어갭(38L)은 하나의 에어갭(38)을 이룰 수 있고, 에어갭(38)은 비트라인구조물의 양측벽에 위치하여 한 쌍을 이룰 수 있다. 한 쌍의 에어갭(38)은 높이가 동일한 대칭형일 수 있고, 비트라인(23)의 양측벽에 평행할 수 있다.
전술한 바와 같이, 스토리지노드콘택플러그(37)를 형성한 이후에, 에어갭(38)을 형성하므로 세정 시간(또는 딥아웃 시간)을 감소시킬 수 있고, 잔류물 제거 경로를 용이하게 확보할 수 있다. 예컨대, 불산과 같은 습식케미컬이 흘러들어갈 때, 어떠한 방해 구조물이 존재하지 않으므로, 비-컨포멀 희생스페이서(28)를 빠르게 제거할 수 있다. 또한, 비-컨포멀 희생스페이서(28)의 잔류물없이 빠른 시간에 에어갭(38)을 형성할 수 있다. 잔류물없이 에어갭(38)을 형성하므로, 에어갭(38)의 수평 대칭성을 안정적으로 유지할 수 있다.
도 10b에 도시된 바와 같이, 캡핑층(39)이 형성될 수 있다. 캡핑층(39)은 스토리지노드콘택플러그(37) 및 에어갭(38)을 커버링할 수 있다. 캡핑층(39)의 일부는 에어갭(38)의 상부를 캡핑할 수 있다. 예컨대, 캡핑층(39)의 확장부(39')에 의해 상부 에어갭(38U)의 입구가 캡핑될 수 있다. 캡핑층(39)은 절연물질을 포함할 수 있다. 캡핑층(39)은 실리콘질화물을 포함할 수 있다. 캡핑층(39)은 스텝커버리지가 좋지 않은 물질(Poor step-coverage material)을 포함할 수 있다. 예를 들어, 캡핑층(39)은 플라즈마화학기상증착법(PECVD)을 이용하여 형성될 수 있다. 캡핑층(39)에 의해 에어갭(38)의 구조적 안정성을 증대시킬 수 있다.
상부 에어갭(38U)이 좁은 폭을 가지므로, 캡핑층(39)에 의해 상부 에어갭(38U)의 입구만 채워질뿐 상부 에어갭(38U)의 나머지 부분 및 하부 에어갭(38L)이 채워지지 않을 수 있다. 이에 따라 에어갭(38)의 높이를 충분히 확보하므로, 기생캐패시턴스 감소효과를 증대시킬 수 있다. 아울러, 캡핑층(39)이 형성되기 이전의 하부 구조물이 평평하므로, 캡핑층(39)이 균일하게 형성될 수 있다. 이로써 상부 에어갭(38U)의 캡핑 균일도를 확보할 수 있으므로, 비트라인(23)의 양측벽에서 한 쌍의 에어갭(38)을 대칭적으로 형성할 수 있다.
비트라인(23)의 양측벽에는 에어갭(38)을 포함하는 다층 스페이서가 형성될 수 있다. 다층 스페이서는 제1스페이서(26), 에어갭(38) 및 제2스페이서(31)를 포함할 수 있다. 제1 및 제2스페이서(26, 31)가 실리콘질화물을 포함하므로, 'N-Air-N' 구조의 다층 스페이서가 형성될 수 있다.
도 10c에 도시된 바와 같이, 오프닝(40)이 형성될 수 있다. 오프닝(40)을 형성하기 위해 캡핑층(39)의 일부가 식각될 수 있다. 오프닝(40)은 스토리지노드콘택플러그(37)의 상부면을 일부 노출시킬 수 있다. 예컨대, 오프닝(40)에 의해 상부 플러그(37U)가 노출될 수 있다. 오프닝(40)을 형성할 때, 에어갭(38)은 노출되지 않을 수 있다. 이는 캡핑층(39)의 확장부(39')가 상부 에어갭(38U)을 보호하기 때문이다. 아울러, 오프닝(40)을 형성할 때, 상부 플러그(37U) 및 비트라인하드마스크(24)의 손실이 발생하지 않을 수 있다. 캡핑층(39)의 확장부(39')가 형성되더라도 한 쌍의 에어갭(38)의 대칭성을 유지할 수 있다.
도 10d에 도시된 바와 같이, 도전성 패드(41)가 형성될 수 있다. 도전성 패드(41)는 오프닝(40)을 채울 수 있다. 도전성 패드(41)를 형성하기 위해, 오프닝(40)을 채우도록 도전물질을 증착한 후 CMP(Chemical Mechanical Polishing) 공정이 수행될 수 있다. 도전성 패드(41)는 금속물질을 포함할 수 있다. 도전성 패드(41)는 텅스텐을 포함할 수 있다. 도전성 패드(41)는 스토리지노드콘택플러그(37)와 전기적으로 접속될 수 있다. 도전성 패드(41)는 스토리지노드콘택플러그(37)의 상부 플러그(37U)와 전기적으로 접속될 수 있다. 도전성 패드(41)와 상부 플러그(37U)는 부분적으로 오버랩될 수 있다. 도전성 패드(41)와 비트라인하드마스크(24)는 부분적으로 오버랩될 수 있다. 도전성 패드(41)를 형성하므로써, 후속 캐패시터(42)와의 오버레이 마진을 개선할 수 있다. CMP 공정을 이용하여 도전성패드(41)를 형성하므로, 이웃하는 도전성 패드(41) 사이의 브릿지를 억제할 수 있다.
에어갭(38)은 캡핑층(39)으로 캡핑될 수 있고, 도전성 패드(41)에 의해 캡핑되지 않을 수 있다.
도 10e에 도시된 바와 같이, 도전성 패드(41) 상에 캐패시터(42)가 형성될 수 있다. 캐패시터(42)는 스토리지노드, 유전층 및 플레이트노드를 포함할 수 있다.
상술한 실시예에 따르면, 에어갭(38)을 형성하므로써 비트라인(23)과 스토리지노드콘택플러그(37)의 전기적 절연특성을 향상시킨다. 예컨대, 비트라인(23)과 스토리지노드콘택플러그(37)간의 기생캐패시턴스를 감소시킨다. 기생캐패시턴스가 감소하므로 메모리셀의 센싱마진(Sensing margin)을 개선시킬 수 있다.
도 11a 내지 도 11c는 메모리셀(200)을 제조하는 방법의 다른 실시예를 도시한 도면이다. 이하, 도 11a 내지 도 11c에서는 도 5의 A-A' 방향에 따른 제조 방법을 설명하기로 한다. 도 11a 내지 도 11c는 비-컨포멀 희생스페이서층을 형성하는 방법의 다른 실시예이다. 비-컨포멀 희생스페이서층을 제외한 나머지 구성은 도 7a 내지 도 10e와 유사할 수 있다.
먼저, 도 7a 내지 도 7e에 도시된 일련의 방법에 의해, 비트라인콘택플러그(22) 및 비트라인(23)을 포함하는 비트라인구조물을 형성할 수 있다.
다음으로, 도 8a 및 도 8b에 도시된 일련의 방법에 의해, 비트라인구조물을 커버링하는 제1스페이서층(26A)을 형성할 수 있다. 제1스페이서층(26A) 상에 갭(G)을 채우는 절연플러그(27)를 형성할 수 있다.
다음으로, 도 11a에 도시된 바와 같이, 절연플러그(27) 및 제1스페이서층(26A) 상에 제1희생스페이서층(281)이 형성될 수 있다. 제1희생스페이서층(281)은 희생물질을 포함할 수 있다. 제1희생스페이서층(281)은 제1스페이서층(26A) 및 절연플러그(27)와 다른 물질로 형성될 수 있다. 제1희생스페이서층(281)은 산화물베이스물질을 포함할 수 있다. 제1희생스페이서층(281)은 실리콘산화물을 포함할 수 있다. 제1희생스페이서층(281)은 제1스페이서층(26A)보다 얇을 수 있다. 제1희생스페이서층(281)은 컨포멀하게 형성될 수 있다. 제1희생스페이서층(281)은 화학기상증착법(CVD), 원자층증착법(ALD) 등에 의해 증착될 수 있다. 제1희생스페이서(281)의 두께는 10Å 이하일 수 있다
다음으로, 제2희생스페이서층(282)이 형성될 수 있다. 제2희생스페이서층(282)은 제1희생스페이서층(281)과 동일 두께일 수 있다. 제2희생스페이서층(282)은 제1희생스페이서층(281)보다 두꺼울 수 있다. 제2희생스페이서층(282)은 제1희생스페이서층(281)에 대해 식각선택비를 가질 수 있다. 제2희생스페이서층(282)은 제1스페이서층(26A) 및 절연플러그(27)와 다른 물질로 형성될 수 있다. 제2희생스페이서층(282)은 산화물베이스물질을 포함할 수 있다. 제1희생스페이서층(281)과 제2희생스페이서층(282)은 서로 다른 산화물을 포함할 수 있다. 제2희생스페이서층(282)은 컨포멀하게 형성될 수 있다. 제2희생스페이서층(282)은 화학기상증착법(CVD), 원자층증착법(ALD) 등에 의해 증착될 수 있다.
제1희생스페이서층(281)과 제2희생스페이서층(282)은 실리콘산화물을 포함하되, 서로 다른 식각선택비를 가질 수 있다. 예컨대, 제2희생스페이서층(282)은 제1희생스페이서층(281)보다 빠른 식각률을 가질 수 있다. 여기서, 빠른 식각률은 동일한 건식식각(dry etch) 조건 하에서 얻어질 수 있다. 제1희생스페이서층(281)과 제2희생스페이서층(282) 중 어느 하나는 SRO(Silicon-rich SiO2)일 수 있고, 다른 하나는 SiO2일 수 있다. SRO(Silicon-rich SiO2)는 SiO2보다 식각률이 느릴 수 있다. 제1희생스페이서층(281)과 제2희생스페이서층(282) 중 어느 하나는 도프드(doped)-SiO2일 수 있고, 다른 하나는 언도프드(undoped)-SiO2일 수 있다. 여기서, 도펀트는 불소, 붕소, 인, 카본 등을 포함할 수 있다. 도프드 SiO2와 언도프드 SiO2는 식각률이 서로 다르다. 도프드 SiO2는 언도프드 SiO2보다 식각률이 빠를 수 있다. 다른 실시예에서, 제1희생스페이서층(281)과 제2희생스페이서층(282)은 동일한 실리콘산화물을 포함하되, 서로 다른 식각가스를 이용하여 식각될 수 있다. 이에 따라, 제1희생스페이서층(281)과 제2희생스페이서층(282)은 식각선택비를 가질 수 있다.
도 11b에 도시된 바와 같이, 제2희생스페이서(283)가 형성될 수 있다. 제2희생스페이서(283)를 형성하기 위해, 제2희생스페이서층(282)의 일부를 식각할 수 있다. 제2희생스페이서층(282)의 식각은, 건식식각 공정을 포함할 수 있다. 제2희생스페이서층(282)의 식각은, 에치백 공정을 포함할 수 있다. 제2희생스페이서(283)는 제1희생스페이서층(281)을 부분적으로 커버링할 수 있다. 제2희생스페이서(283)의 상부 표면은 비트라인하드마스크(24)의 상부 표면보다 낮은 레벨일 수 있다. 제2희생스페이서층(282)을 식각할 때, 제1희생스페이서층(281)은 식각되지 않을 수 있다. 다른 실시예에서, 제2희생스페이서층(282)을 식각할 때, 제1희생스페이서층(281)은 느리게 식각될 수 있다.
위와 같은, 제1희생스페이서층(281)과 제2희생스페이서층(282) 간의 식각률 차이는 제1희생스페이서층(281)과 제2희생스페이서층(282) 간의 식각선택비 차이에 의해 얻어질 수 있다.
제1희생스페이서층(281) 및 제2희생스페이서(283)는 비트라인(23) 및 비트라인하드마스크(24)의 양측벽에서 제1스페이서층(26A)을 차례로 커버링할 수 있다. 제2희생스페이서(283)가 형성된 후, 절연플러그(27)의 일부가 다시 노출될 수 있다.
상술한 바와 같이, 제1희생스페이서층(281) 및 제2희생스페이서(283)의 스택은 '비-컨포멀 희생스페이서'라고 지칭될 수 있고, 도 8f의 비-컨포멀 희생스페이서층(28')에 대응될 수 있다.
도 11c에 도시된 바와 같이, 제2스페이서층(31A)이 형성될 수 있다. 제2스페이서층(31A)은 도 8g의 제2스페이서층(31A)과 동일할 수 있다.
후속하여, 도 9a 내지 도 9i에 도시된 일련의 방법에 의해, 스토리지노드콘택플러그(37)를 형성할 수 있다.
후속하여, 도 10a 내지 도 10e에 도시된 일련의 방법에 의해, 캡핑층(39) 및 도전성 패드(41)를 형성할 수 있다.
상술한 바와 같이, 반도체장치의 제조 방법은 기판(11) 상에 비트라인(23) 및 비트라인하드마스크(24)를 포함하는 비트라인구조물을 형성하는 단계, 비트라인구조물의 양측벽에 제1희생스페이서층(281)을 형성하는 단계, 제1희생스페이서층(281) 상에 제1희생스페이서층(281)보다 두꺼운 제2희생스페이서층(282)을 형성하는 단계, 비트라인구조물의 상부 표면보다 낮게 리세스된 제2희생스페이서(283)를 형성하기 위해, 제2희생스페이서층(282)을 식각하는 단계, 제1희생스페이서층(281) 및 제2희생스페이서(283)를 사이에 두고 비트라인구조물과 이웃하는 스토리지노드콘택플러그(37)를 형성하는 단계, 제1희생스페이서층(281) 및 제2희생스페이서(283)를 제거하여 에어갭(38)을 형성하는 단계, 스토리지노드콘택플러그(37) 및 에어갭(38)을 커버링하는 캡핑층(39)을 형성하는 단계, 캡핑층(39)을 식각하여 스토리지노드콘택플러그(37)의 상부 표면을 노출시키는 오프닝(40)을 형성하는 단계, 및 오프닝(40) 내에 스토리지노드콘택플러그(37)에 접속되는 도전성 패드(41)를 형성하는 단계를 포함할 수 있다. 에어갭(38)은 비트라인하드마스크(24)의 측벽에 위치하는 상부 에어갭(38U)과 비트라인(23)의 측벽에 위치하는 하부 에어갭(38L)을 포함할 수 있다. 상부 에어갭(38U)은 하부 에어갭(38L)보다 폭이 작은 내로우 에어갭일 수 있고, 상부 에어갭(38U)은 하부 에어갭(38L)보다 폭이 큰 와이드 에어갭일 수 있다. 캡핑층(39)은 상부 에어갭(381U)의 입구를 막는 확장부(39')를 포함할 수 있다. 에어갭(38)은 비트라인구조물의 양측벽에 각각 형성되어 한 쌍을 이룰 수 있고, 한 쌍의 에어갭(38)은 대칭 형상을 가질 수 있다.
도 12는 다른 실시예에 따른 메모리셀(300)을 도시한 도면이다. 메모리셀(300)은 도 5 내지 도 6e에 도시된 메모리셀(200)과 유사할 수 있다.
도 12를 참조하면, 메모리셀(300)은 비트라인(213)과 스토리지노드콘택플러그(SNC) 사이에 형성된 에어갭(AGL)을 포함할 수 있다. 에어갭(AGL)은 도 5 내지 도 6e에 도시된 에어갭(AGL)에 대응될 수 있다. 따라서, 에어갭(AGL)은 상부 에어갭(AGL-T)과 하부 에어갭(AGL-L)을 포함할 수 있다(도 6c 내지 도 6e 참조). 상부 에어갭(AGL-T)은 내로우 에어갭일 수 있고, 하부 에어갭(AGL-L)은 상부 에어갭보다 폭이 넓은 와이드 에어갭일 수 있다.
메모리셀(300)은 얇은 라이너(Thin Liner, TL)을 더 포함할 수 있다. 얇은 라이너(TL)는 비트라인콘택플러그(210)의 측벽에 위치할 수 있다. 얇은 라이너(TL)는 두꺼운 라이너(215L')와 절연플러그(215P) 사이에 형성될 수 있다. 얇은 라이너(TL)는 두꺼운 라이너(215L')보다 얇을 수 있다. 얇은 라이너(TL)와 상부 에어갭(AGL-T)은 동일 선폭일 수 있다. 얇은 라이너(TL)는 실리콘산화물을 포함할 수 있다. 두꺼운 라이너(215L')와 절연플러그(215P)는 실리콘질화물을 포함할 수 있다. 두꺼운 라이너(215L')는 도 6a의 라이너(215L)에 대응될 수 있다.
도 13a 내지 도 13j는 메모리셀(300)을 제조하는 방법의 일 실시예를 도시한 도면이다. 비-컨포멀 희생스페이서층을 제외한 나머지 구성은 도 7a 내지 도 10e와 유사할 수 있다.
먼저, 도 7a 내지 도 7e에 도시된 일련의 방법에 의해, 비트라인콘택플러그(22) 및 비트라인(23)을 포함하는 비트라인구조물을 형성할 수 있다.
다음으로, 도 13a에 도시된 바와 같이, 제1스페이서층(26A)이 형성될 수 있다. 제1스페이서층(26A)은 비트라인구조물 및 하드마스크층(14)을 커버링할 수 있다. 제1스페이서층(26A)은 비트라인콘택플러그(22)의 양측벽 및 비트라인(23)의 양측벽을 커버링할 수 있다. 제1스페이서층(26A)은 비트라인하드마스크(24)의 상부면을 커버링할 수도 있다. 제1스페이서층(26A)은 갭(G)의 표면을 커버링할 수 있다. 제1스페이서층(26A)은 컨포멀하게(Conformally) 형성될 수 있다. 제1스페이서층(26A)은 실리콘질화물을 포함할 수 있다.
제1스페이서층(26A) 상에 제1희생스페이서층(281)이 형성될 수 있다. 제1희생스페이서층(281)은 희생물질을 포함할 수 있다. 제1희생스페이서층(281)은 제1스페이서층(26A) 및 절연플러그(27)와 다른 물질로 형성될 수 있다. 제1희생스페이서층(281)은 산화물베이스물질을 포함할 수 있다. 제1희생스페이서층(281)은 실리콘산화물을 포함할 수 있다. 제1희생스페이서층(281)은 제1스페이서층(26A)보다 얇을 수 있다. 제1희생스페이서층(281)은 컨포멀하게 형성될 수 있다. 제1희생스페이서층(281)은 화학기상증착법(CVD), 원자층증착법(ALD) 등에 의해 증착될 수 있다. 제1희생스페이서층(281)의 두께는 10Å 이하일 수 있다
제1희생스페이서층(281) 상에 플러그스페이서층(27A)이 형성될 수 있다. 플러그스페이서층(27A)은 절연물질을 포함할 수 있다. 플러그스페이서층(27A)은 비-산화물베이스물질일 수 있다. 플러그스페이서층(27A)은 질화물베이스물질일 수 있다. 플러그스페이서층(27A)은 실리콘질화물을 포함할 수 있다. 플러그스페이서층(27A)과 제1스페이서층(26A)은 동일 물질로 형성될 수 있다.
플러그스페이서층(27A)은 비-컨포멀하게 형성될 수 있다. 플러그스페이서층(27A)은 제1스페이서층(26A) 상에서 갭(G)을 완전히 채울 수 있다. 플러그스페이서층(27A)은 제1스페이서층(26A)의 표면을 커버링할 수 있다.
도 13b에 도시된 바와 같이, 절연플러그(27)가 형성될 수 있다. 절연플러그(27)를 형성하기 위해 플러그스페이서층(27A)을 리세스시킬 수 있다. 플러그스페이서층(27A)을 리세스시키기 위해 에치백 공정이 진행될 수 있다. 비트라인콘택플러그(22)의 양측벽에 한 쌍의 절연플러그(27)가 형성될 수 있다. 절연플러그(27)와 비트라인콘택플러그(22) 사이에는 제1스페이서층(26A) 및 제1희생스페이서층(281)이 위치할 수 있다. 절연플러그(27)의 상부 표면은 비트라인구조물의 상부 표면보다 낮게 제어될 수 있다. 예컨대, 절연플러그(27)는 비트라인(23)의 양측벽에는 이웃하지 않을 수 있다. 절연플러그(27)의 상부 표면은 비트라인(23)의 저면보다 낮은 레벨일 수 있다. 하드마스크층(14)의 상부 표면에서 플러그스페이서층(27A)이 제거될 수 있다. 절연플러그(27)의 저면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다.
절연플러그(27)는 갭(G)을 채우는 필라 형상일 수 있다. 한 쌍의 절연플러그(27)가 제1콘택홀(21) 내에 위치할 수 있다. 절연플러그(27)에 의해 후속공정에서 임의의 물질이 갭(G)에 채워지는 것이 방지된다. 아울러, 비트라인(23)의 측벽에서 플러그스페이서층(27A)을 제거하므로써 비트라인구조물 사이의 오픈면적을 넓힐 수 있다.
상술한 바와 같이, 비트라인콘택플러그(22), 제1스페이서층(26A) 및 한 쌍의 절연플러그(27)는 제1콘택홀(21)을 채울 수 있다. 대부분의 절연플러그(27)는 비트라인콘택플러그(22)의 양측벽에 이웃할 수 있다. 제1스페이서층(26A) 및 절연플러그(27)가 실리콘질화물을 포함하고, 제1희생스페이서층(281)이 실리콘산화물을 포함하는 경우, 비트라인콘택플러그(22)의 양측벽에는 NON(Nitride/Oxide/Nitirde) 스택의 절연구조물이 형성될 수 있다. 제1스페이서층(26A) 및 제1희생스페이서층(281)은 비트라인(23)의 양측벽에 형성되면서 비트라인콘택플러그(22)의 양측벽에 위치하도록 연장될 수 있다.
도 13c에 도시된 바와 같이, 절연플러그(27) 및 제1희생스페이서층(281) 상에 제2희생스페이서층(282)이 형성될 수 있다. 제2희생스페이서층(282)은 제1희생스페이서층(281)과 동일 두께일 수 있다. 제2희생스페이서층(282)은 제1희생스페이서층(281)보다 두꺼울 수 있다. 제2희생스페이서층(282)은 제1희생스페이서층(281)에 대해 식각선택비를 가질 수 있다. 제2희생스페이서층(282)은 제1스페이서층(26A) 및 절연플러그(27)와 다른 물질로 형성될 수 있다. 제2희생스페이서층(282)은 산화물베이스물질을 포함할 수 있다. 제1희생스페이서층(281)과 제2희생스페이서층(282)은 서로 다른 산화물을 포함할 수 있다. 제2희생스페이서층(282)은 컨포멀하게 형성될 수 있다. 제2희생스페이서층(282)은 화학기상증착법(CVD), 원자층증착법(ALD) 등에 의해 증착될 수 있다.
제1희생스페이서층(281)과 제2희생스페이서층(282)은 실리콘산화물을 포함하되, 서로 다른 식각선택비를 가질 수 있다. 예컨대, 제2희생스페이서층(282)은 제1희생스페이서층(281)보다 빠른 식각률을 가질 수 있다. 여기서, 빠른 식각률은 동일한 건식식각(dry etch) 조건 하에서 얻어질 수 있다. 제1희생스페이서층(281)과 제2희생스페이서층(282) 중 어느 하나는 SRO(Silicon-rich SiO2)일 수 있고, 다른 하나는 SiO2일 수 있다. SRO(Silicon-rich SiO2)는 SiO2보다 식각률이 느릴 수 있다. 제1희생스페이서층(281)과 제2희생스페이서층(282) 중 어느 하나는 도프드(doped)-SiO2일 수 있고, 다른 하나는 언도프드(undoped)-SiO2일 수 있다. 여기서, 도펀트는 불소, 붕소, 인, 카본 등을 포함할 수 있다. 도프드 SiO2와 언도프드 SiO2는 식각률이 서로 다르다. 도프드 SiO2는 언도프드 SiO2보다 식각률이 빠를 수 있다. 다른 실시예에서, 제1희생스페이서층(281)과 제2희생스페이서층(282)은 동일한 실리콘산화물을 포함하되, 서로 다른 식각가스를 이용하여 식각될 수 있다. 이에 따라, 제1희생스페이서층(281)과 제2희생스페이서층(282)은 식각선택비를 가질 수 있다.
도 13d에 도시된 바와 같이, 제2희생스페이서(283)가 형성될 수 있다. 제2희생스페이서(283)를 형성하기 위해, 제2희생스페이서층(282)의 일부를 식각할 수 있다. 제2희생스페이서층(282)의 식각은, 건식식각 공정을 포함할 수 있다. 제2희생스페이서층(282)의 식각은, 에치백 공정을 포함할 수 있다. 제2희생스페이서(283)는 제1희생스페이서층(281)을 부분적으로 커버링할 수 있다. 제2희생스페이서(283)의 상부 표면은 비트라인하드마스크(24)의 상부 표면보다 낮은 레벨일 수 있다. 제2희생스페이서층(282)을 식각할 때, 제1희생스페이서층(281)은 식각되지 않을 수 있다. 다른 실시예에서, 제2희생스페이서층(282)을 식각할 때, 제1희생스페이서층(281)은 느리게 식각될 수 있다.
위와 같은, 제1희생스페이서층(281)과 제2희생스페이서층(282) 간의 식각률 차이는 제1희생스페이서층(281)과 제2희생스페이서층(282) 간의 식각선택비 차이에 의해 얻어질 수 있다.
제1희생스페이서층(281) 및 제2희생스페이서(283)는 비트라인(23) 및 비트라인하드마스크(24)의 양측벽에서 제1스페이서층(26A)을 차례로 커버링할 수 있다. 제2희생스페이서(283)가 형성된 후, 절연플러그(27)의 일부가 다시 노출될 수 있다.
상술한 바와 같이, 제1희생스페이서층(281) 및 제2희생스페이서(283)의 스택은 '비-컨포멀 희생스페이서'라고 지칭될 수 있고, 도 8f의 비-컨포멀 희생스페이서층(28')에 대응될 수 있다.
도 13e에 도시된 바와 같이, 제2스페이서층(31A)이 형성될 수 있다. 제2스페이서층(31A)은 도 8g의 제2스페이서층(31A)과 동일할 수 있다.
후속하여, 도 9a 내지 도 9i에 도시된 일련의 방법에 의해, 스토리지노드콘택플러그(37)를 형성할 수 있다.
도 13f를 참조하면, 스토리지노드콘택플러그(37)는 하부 플러그(37L), 오믹콘택층(37M) 및 상부 플러그(37U)가 순차적으로 적층될 수 있다.
비트라인(23)과 하부 플러그(37L) 사이에 제1스페이서(26), 제1희생스페이서(284), 제2희생스페이서(283) 및 제2스페이서(31)가 위치할 수 있다. 제1희생스페이서(284)는 제1희생스페이서층(도 12e의 281)의 식각에 의해 형성될 수 있다. 제1희생스페이서(284)와 제2희생스페이서(283)의 스택은 비-컨포멀 희생스페이서(28C)라고 지칭할 수 있다. 비트라인(23)의 측벽에는 제1희생스페이서(284)/제2희생스페이서(283)의 이층 희생스페이서가 형성될 수 있다. 비트라인하드마스크(24)의 측벽에는 제1희생스페이서(284)의 싱글 희생스페이서가 형성될 수 있다. 싱글 희생스페이서는 얇은 희생스페이서(Thin sacrificial spacer)라고 지칭될 수 있고, 이층 희생스페이서는 두꺼운 희생스페이서(Thick sacrificial spacer)라고 지칭될 수 있다. 이층 희생스페이서의 상부는 비트라인하드마스크(24)의 하부 측벽에 위치하도록 연장될 수 있다.
제1희생스페이서(284)의 하부(284L)는 절연플러그(27)와 접촉하도록 제1콘택홀(21) 내에 잔류할 수 있다. 제1희생스페이서(284)의 하부(284L)는 얇은 라이너(Thin liner, 284L)라고 지칭할 수 있다. 얇은 라이너(284L)는 절연플러그(27)와 두꺼운 라이너(Thick liner, 261L) 사이에 위치할 수 있다. 두꺼운 라이너(261L)는 얇은 라이너(284L)보다 두꺼울 수 있다. 두꺼운 라이너(261L)는 제1스페이서(26)의 하부에 대응될 수 있다. 두꺼운 라이너(261L)는 도 9i의 라이너(26L)에 대응될 수 있다. 비트라인콘택플러그(22)의 양측벽에는 두꺼운 라이너(26L), 얇은 라이너(284L) 및 절연플러그(27)가 형성될 수 있다. 두꺼운 라이너(26L), 얇은 라이너(284L) 및 절연플러그(27)는 제1콘택홀(21) 내에 위치할 수 있다.
비-컨포멀스페이서(28C)는 비트라인구조물의 양측벽에 평행하는 라인 형상일 수 있다.
위와 같이, 스토리지노드콘택플러그(37) 분리 공정이 수행된 이후에, 에어갭이 형성될 수 있다.
도 13g에 도시된 바와 같이, 제1희생스페이서(284) 및 제2희생스페이서(283)을 제거하여 에어갭(381)을 형성할 수 있다. 제1희생스페이서(284) 및 제2희생스페이서(283)는 습식식각에 의해 제거될 수 있다. 습식식각은 불산(HF)을 이용할 수 있다. 제2희생스페이서(283)는 모두 제거될 수 있다. 제1희생스페이서(284)는 얇은 라이너(284L)를 잔류시키면서 제거될 수 있다. 따라서, 에어갭(381)은 비트라인(23) 및 비트라인하드마스크(24)의 양측벽에 형성될 수 있다. 에어갭(381)은 도 10a의 에어갭(38)에 대응될 수 있다. 에어갭(381)은 하부 에어갭(381L)과 상부 에어갭(381U)을 포함할 수 있다. 상부 에어갭(381U)은 내로우 에어갭일 수 있고, 하부 에어갭(381L)은 와이드 에어갭일 수 있다. 상부 에어갭(381U)은 비트라인하드마스크(24)의 양측벽에 이웃할 수 있다. 하부 에어갭(381L)은 비트라인(23)의 양측벽에 이웃할 수 있다. 다른 실시예에서, 상부 에어갭(381U)의 저부는 비트라인(23)의 상부 측벽에 이웃하도록 연장될 수도 있다.
한 쌍의 에어갭(381)은 높이가 동일한 대칭형일 수 있다. 에어갭(381)은 비트라인(23)의 양측벽에 평행하는 라인 형상일 수 있다. 에어갭(381)은 비트라인(23)과 스토리지노드콘택플러그(37) 사이에 형성될 수 있다.
도 13h에 도시된 바와 같이, 캡핑층(39)이 형성될 수 있다. 캡핑층(39)은 스토리지노드콘택플러그(37) 및 에어갭(381)을 커버링할 수 있다. 캡핑층(39)의 일부는 에어갭(381)의 상부를 캡핑할 수 있다. 예컨대, 캡핑층(39)의 확장부(39')에 의해 상부 에어갭(381U)의 입구가 캡핑될 수 있다. 캡핑층(39)은 절연물질을 포함할 수 있다. 캡핑층(39)은 실리콘질화물을 포함할 수 있다. 캡핑층(39)은 스텝커버리지가 좋지 않은 물질을 포함할 수 있다. 예를 들어, 캡핑층(39)은 플라즈마화학기상증착법(PECVD)을 이용하여 형성될 수 있다. 캡핑층(39)에 의해 에어갭(381)의 구조적 안정성을 증대시킬 수 있다.
상부 에어갭(381U)이 좁은 폭을 가지므로, 캡핑층(39)에 의해 상부 에어갭(381U)의 입구만 채워질뿐 상부 에어갭(381U)의 나머지 부분 및 하부 에어갭(381L)이 채워지지 않을 수 있다. 이에 따라 에어갭(381)의 높이를 충분히 확보하므로, 기생캐패시턴스 감소효과를 증대시킬 수 있다. 아울러, 캡핑층(39)이 형성되기 이전의 하부 구조물이 평탄하므로, 캡핑층(39)이 균일하게 형성될 수 있다. 이로써 상부 에어갭(381U)의 캡핑 균일도를 확보할 수 있으므로, 비트라인(23)의 양측벽에서 한 쌍의 에어갭(381)을 대칭적으로 형성할 수 있다.
비트라인(23)의 양측벽에는 에어갭(381)을 포함하는 다층 스페이서가 형성될 수 있다. 다층 스페이서는 제1스페이서(26), 에어갭(381) 및 제2스페이서(31)를 포함할 수 있다. 제1 및 제2스페이서(26, 31)가 실리콘질화물을 포함하므로, 'N-Air-N' 구조의 다층 스페이서가 형성될 수 있다.
도 13i에 도시된 바와 같이, 오프닝(40)이 형성될 수 있다. 오프닝(40)을 형성하기 위해 캡핑층(39)의 일부가 식각될 수 있다. 오프닝(40)은 스토리지노드콘택플러그(37)의 상부면을 일부 노출시킬 수 있다. 예컨대, 오프닝(40)에 의해 상부 플러그(37U)가 노출될 수 있다. 오프닝(40)을 형성할 때, 에어갭(381)은 노출되지 않을 수 있다. 이는 캡핑층(39)의 확장부(39')가 상부 에어갭(381U)을 보호하기 때문이다. 아울러, 오프닝(40)을 형성할 때, 상부 플러그(37U) 및 비트라인하드마스크(24)의 손실이 발생하지 않을 수 있다. 캡핑층(39)의 확장부(39')가 형성되더라도 한 쌍의 에어갭(381)의 대칭성을 유지할 수 있다.
도 13j에 도시된 바와 같이, 도전성 패드(41)가 형성될 수 있다. 도전성 패드(41)는 오프닝(40)을 채울 수 있다. 도전성 패드(41)를 형성하기 위해, 오프닝(40)을 채우도록 도전물질을 증착한 후 평탄화가 수행될 수 있다. 도전성 패드(41)는 금속물질을 포함할 수 있다. 도전성 패드(41)는 텅스텐을 포함할 수 있다. 도전성 패드(41)는 스토리지노드콘택플러그(37)와 전기적으로 접속될 수 있다. 도전성 패드(41)는 스토리지노드콘택플러그(37)의 상부 플러그(37U)와 전기적으로 접속될 수 있다. 도전성 패드(41)와 상부 플러그(37U)는 부분적으로 오버랩될 수 있다. 도전성 패드(41)와 비트라인하드마스크(24)는 부분적으로 오버랩될 수 있다. 도전성 패드(41)를 형성하므로써, 후속 캐패시터(42)와의 오버레이 마진을 개선할 수 있다.
에어갭(381)은 캡핑층(39)으로 캡핑될 수 있고, 도전성 패드(41)에 의해 캡핑되지 않을 수 있다.
후속하여 도 10e에 도시된 바와 같이, 도전성 패드(41) 상에 캐패시터(42)가 형성될 수 있다.
상술한 바와 같이, 다른 실시예에 따른 반도체장치의 제조 방법은 기판(11) 상에 비트라인콘택플러그(22)를 형성하는 단계, 비트라인콘택플러그(22) 상에 비트라인(23) 및 비트라인하드마스크(24)를 포함하는 비트라인구조물을 형성하는 단계, 비트라인콘택플러그(22) 및 비트라인구조물의 양측벽에 제1희생스페이서층(281)을 형성하는 단계, 제1희생스페이서층(281) 상에 상기 비트라인콘택플러그(22)의 측벽에 이웃하는 절연플러그(27)를 형성하는 단계, 절연플러그(27) 및 제1희생스페이서층(281) 상에 제1희생스페이서층(281)보다 두꺼운 제2희생스페이서층(282)을 형성하는 단계, 비트라인구조물의 상부 표면보다 낮게 리세스된 제2희생스페이서(283)를 형성하기 위해, 제2희생스페이서층(282)을 식각하는 단계, 제1희생스페이서층(281) 및 제2희생스페이서(283)를 사이에 두고 비트라인구조물과 이웃하는 스토리지노드콘택플러그(37)를 형성하는 단계, 제1희생스페이서층(281) 및 제2희생스페이서(283)를 제거하여 에어갭(381)을 형성하는 단계, 스토리지노드콘택플러그(37) 및 에어갭(381)을 커버링하는 캡핑층(39)을 형성하는 단계, 캡핑층(39)을 식각하여 스토리지노드콘택플러그(37)의 상부 표면을 노출시키는 오프닝(40)을 형성하는 단계, 및 오프닝(40) 내에 스토리지노드콘택플러그(37)에 접속되는 도전성 패드(41)를 형성하는 단계를 포함할 수 있다. 에어갭(381)은 비트라인하드마스크(24)의 측벽에 위치하는 상부 에어갭(381U)과 비트라인(23)의 측벽에 위치하는 하부 에어갭(381L)을 포함할 수 있다. 상부 에어갭(381U)은 하부 에어갭(381L)보다 폭이 작은 내로우 에어갭일 수 있고, 상부 에어갭(381U)은 하부 에어갭(381L)보다 폭이 큰 와이드 에어갭일 수 있다. 캡핑층(39)은 상부 에어갭(381U)의 입구를 막는 확장부(39')를 포함할 수 있다. 에어갭(381)은 비트라인구조물의 양측벽에 각각 형성되어 한 쌍을 이룰 수 있고, 한 쌍의 에어갭(381)은 대칭 형상을 가질 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 소자분리층
203 : 활성영역 204 : 게이트트렌치
205 : 게이트절연층 206 : 매립워드라인
207 : 게이트캡핑층 208, 209 : 제1,2불순물영역
210 : 비트라인콘택플러그 211 : 비트라인콘택홀
212 : 하드마스크층 213 : 비트라인
214 : 비트라인하드마스크 215P : 절연플러그
216A : 제1스페이서 216B : 제2스페이서
217 : 스토리지노드콘택홀 218 : 하부 플러그
219 : 오믹콘택층 220 : 상부플러그
221 : 플러그분리층 222 : 캡핑층
222' : 캡핑층의 확장부 224 : 도전성 패드
230 : 메모리요소
AGL : 에어갭 SNC : 스토리지노드콘택플러그

Claims (20)

  1. 기판 상에 제1도전구조물을 형성하는 단계;
    상기 제1도전구조물의 양측벽에 비-컨포멀 희생스페이서층을 포함하는 다층 스페이서를 형성하는 단계;
    상기 다층 스페이서를 사이에 두고 상기 제1도전구조물과 이웃하는 제2도전구조물을 형성하는 단계;
    상기 비-컨포멀 희생스페이서층을 제거하여 에어갭을 형성하는 단계;
    상기 제2도전구조물 및 에어갭을 커버링하는 캡핑층을 형성하는 단계;
    상기 캡핑층을 식각하여 상기 제2도전구조물의 상부 표면을 노출시키는 오프닝을 형성하는 단계; 및
    상기 오프닝 내에 상기 제2도전구조물에 접속되는 도전성 패드를 형성하는 단계를 포함하고,
    상기 제2도전구조물 및 에어갭을 커버링하는 캡핑층을 형성하는 단계에서,
    상기 캡핑층은 상기 에어갭의 상부를 채우도록 확장된 확장부를 포함하는 반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 다층 스페이서를 형성하는 단계는,
    상기 제1도전구조물의 양측벽에 접하는 제1컨포멀스페이서층을 형성하는 단계;
    상기 제1컨포멀스페이서층 상에 상기 비-컨포멀 희생스페이서층을 형성하는 단계; 및
    상기 비-컨포멀 희생스페이서층 상에 제2컨포멀스페이서층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 다층 스페이서를 형성하는 단계에서,
    상기 제1컨포멀스페이서층과 제2컨포멀스페이서층은 동일 물질로 형성하고, 상기 비-컨포멀 희생스페이서층은 상기 제1 및 제2컨포멀스페이서층과 다른 물질로 형성하는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1컨포멀스페이서층과 제2컨포멀스페이서층은 실리콘질화물로 형성하고, 상기 비-컨포멀 희생스페이서층은 실리콘산화물로 형성하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 다층 스페이서를 형성하는 단계에서,
    상기 비-컨포멀 희생스페이서층은,
    상기 제1도전구조물의 상부 측벽에 이웃하는 박막부 및 상기 제1도전구조물의 하부 측벽에 이웃하며 상기 박막부보다 두꺼운 후막부를 포함하도록 형성하는 반도체장치 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 다층 스페이서를 형성하는 단계는,
    상기 제1도전구조물 상에 제1스페이서층을 형성하는 단계;
    상기 제1스페이서층 상에 컨포멀 희생스페이서층을 형성하는 단계;
    상기 컨포멀 희생스페이서층의 일부를 슬리밍하여 상기 비-컨포멀 희생스페이서층을 형성하는 단계; 및
    상기 비-컨포멀 희생스페이서층 상에 제2스페이서층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 컨포멀 희생스페이서층의 일부를 슬리밍하여 상기 비-컨포멀 희생스페이서층을 형성하는 단계는,
    상기 컨포멀 희생스페이서층 상에 상기 제1도전구조물의 상부 표면보다 낮게 리세스된 식각배리어층을 형성하는 단계;
    상기 식각배리어층에 의해 노출된 상기 컨포멀 희생스페이서층의 일부분을 슬리밍하는 단계; 및
    상기 식각배리어층을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2도전구조물을 형성하는 단계는,
    상기 다층 스페이서에 자기정렬되도록 콘택홀을 형성하는 단계;
    상기 콘택홀에 하부 플러그를 형성하는 단계;
    상기 하부 플러그 상에 콘택홀을 채우는 도전물질을 형성하는 단계; 및
    상기 하부 플러그 상에 상부 플러그를 형성하기 위해 상기 도전물질을 평탄화하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 다층 스페이서 상에 이웃하는 상기 제1도전구조물 사이를 채우는 희생갭필층을 형성하는 단계;
    상기 희생갭필층을 식각하여 플러그분리부를 형성하는 단계;
    상기 플러그분리부를 채우는 플러그분리층을 형성하는 단계;
    상기 희생갭필층의 잔류부분을 제거하여 상기 콘택홀을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1도전구조물은 비트라인을 포함하고, 상기 제2도전구조물은 스토리지노드콘택플러그를 포함하는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1도전구조물을 형성하는 단계는,
    상기 기판 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층을 식각하여 비트라인콘택홀을 형성하는 단계;
    상기 비트라인콘택홀을 채우는 예비 플러그를 형성하는 단계;
    상기 예비 플러그 및 하드마스크층 상에 비트라인도전층과 비트라인하드마스크층을 순차적으로 형성하는 단계; 및
    비트라인콘택플러그, 비트라인 및 비트라인하드마스크의 순서로 적층되는 상기 제1도전구조물을 형성하기 위해, 상기 비트라인하드마스크층, 비트라인도전층 및 예비 플러그를 순차적으로 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 반도체기판 상부에 서로 이격되어 형성된 복수의 비트라인구조물;
    상기 비트라인구조물 각각의 양측벽에 형성된 비트라인스페이서;
    상기 복수의 비트라인구조물 사이에 형성되며 상기 반도체기판에 접촉된 복수의 스토리지노드콘택플러그;
    상기 비트라인구조물과 스토리지노드콘택플러그 사이에 형성되며, 상기 비트라인구조물의 양측벽에 평행하는 한 쌍의 라인형 에어갭;
    상기 라인형 에어갭을 캡핑하고, 상기 스토리지노드콘택플러그의 상부 표면을 오픈시키는 오프닝을 포함하는 캡핑층; 및
    상기 캡핑층의 오프닝 내에 형성되며, 상기 스토리지노드콘택플러그에 접속된 도전성 패드를 포함하고,
    상기 한 쌍의 라인형 에어갭은 각각 상기 비트라인구조물의 하부 측벽에 이웃하는 하부 에어갭과 상기 비트라인구조물의 상부 측벽에 이웃하는 상부 에어갭을 포함하되, 상기 상부 에어갭은 상기 하부 에어갭보다 작은 폭을 갖는
    반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 라인형 에어갭을 사이에 두고 상기 비트라인구조물의 측벽에 평행하는 제1스페이서 및 제2스페이서를 더 포함하는 반도체장치.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 비트라인구조물은,
    상기 반도체기판 상의 비트라인콘택플러그,
    상기 비트라인콘택플러그 상의 비트라인; 및
    상기 비트라인 상의 비트라인하드마스크를 포함하고,
    상기 하부 에어갭은 상기 비트라인의 양측벽에 위치하고, 상기 상부 에어갭은 상기 비트라인하드마스크의 양측벽에 위치하는
    반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 비트라인콘택플러그가 형성된 콘택홀; 및
    상기 콘택홀 내에서 상기 비트라인콘택플러그 양측벽에 채워진 절연플러그
    를 더 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 스토리지노드콘택플러그는,
    하부 플러그;
    상기 하부 플러그 상의 오믹콘택층; 및
    상기 오믹콘택층 상의 상부 플러그를 포함하고,
    상기 상부 플러그의 상부 표면은 상기 비트라인구조물의 상부 표면과 동일 레벨인 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 캡핑층은,
    상기 라인형 에어갭의 상부를 채우는 확장부를 더 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 캡핑층의 확장부는 상기 비트라인구조물의 측벽에 평행하는 형상을 갖는 반도체장치.
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