KR20240073476A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명의 실시예들은 이웃하는 도전 구조물들 사이의 기생 캐패시턴스를 감소시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 본 실시예의 일예에 따른 반도체 장치는 반도체 기판; 상기 반도체 기판 상부에 형성된 제1도전 구조물; 및 상기 제1도전 구조물의 측벽으로부터 확산배리어층, 제1저유전율스페이서 및 상기 제1저유전율스페이서보다 유전율이 높은 제2저유전율스페이서가 차례로 적층된 스페이서구조물을 포함할 수 있다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 상세하게는 비트라인을 포함하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 도전 구조물과 같은 배선들 사이의 간격이 매우 감소되고 있다. 이에 따라, 배선들 사이에 기생 커패시턴스가 발생할 수 있다. 그러므로, 기생 커패시턴스를 감소시킬 수 있는 배선 구조물 및 반도체 장치의 제조 방법이 요구되고 있다.
본 발명의 실시예들은 이웃하는 도전 구조물들 사이의 기생 캐패시턴스를 감소시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 실시예의 일예에 따른 반도체 장치는 반도체 기판; 상기 반도체 기판 상부에 형성된 제1도전 구조물; 및 상기 제1도전 구조물의 측벽으로부터 확산배리어층, 제1저유전율스페이서 및 상기 제1저유전율스페이서보다 유전율이 높은 제2저유전율스페이서가 차례로 적층된 스페이서구조물을 포함할 수 있다.
본 실시예의 일예에 따른 반도체 장치 제조 방법은 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 제1방향으로 이격 배치되는 복수의 제1도전 구조물들을 형성하는 단계; 상기 제1도전 구조물들을 포함하는 전체 표면을 따라 확산배리어층, 제1저유전율층 및 상기 제1저유전율층보다 유전율이 높은 제2저유전율층을 차례로 형성하는 단계; 및 상기 각 제1도전 구조물의 측벽으로부터 확산배리어층, 제1저유전율스페이서 및 제2저유전율스페이서가 차례로 적층된 스페이서구조물을 형성하기 위해, 상기 제2저유전율층 및 제1저유전율층을 식각하는 단계를 포함할 수 있다.
본 기술은 도전 구조물의 측벽에 저유전율스페이서를 적용하여 기생 캐패시턴스를 감소시킴으로써 반도체 장치의 신뢰성을 개선하는 효과가 있다.
도 1는 본 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2a 및 도 2b는 본 실시예에 따른 반도체 장치의 단면도이다.
도 3 내지 도 13은 반도체 장치를 제조하는 방법을 나타내는 공정단면도이다.
도 2a 및 도 2b는 본 실시예에 따른 반도체 장치의 단면도이다.
도 3 내지 도 13은 반도체 장치를 제조하는 방법을 나타내는 공정단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
도 1은 본 실시예에 따른 반도체 장치의 평면도이다. 도 2a 및 도 2b는 본 실시예에 따른 반도체 장치의 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 장치는 복수의 메모리 셀을 포함할 수 있다. 각각의 메모리 셀은 매립게이트구조물(BG), 제1도전 구조물(BL), 이웃하는 제1도전 구조물(BL) 사이에 배치된 제2도전구조물(SNC) 및 메모리 요소(135, 도 2a 참조)를 포함할 수 있다. 매립게이트구조물(BG)은 제1방향(D1)으로 연장되고, 제2방향(D2)으로 이격 배치될 수 있다. 제1도전 구조물(BL)은 '비트라인구조물(BL)'이라고 지칭할 수 있다. 제2도전 구조물(SNC)은 '스토리지노드콘택플러그(SNC)'라고 지칭할 수 있다. 이하, 제1도전 구조물(BL) 및 제2도전 구조물(SNC)은 각각 비트라인구조물(BL) 및 스토리지노드콘택플러그(SNC)라고 기재하기로 한다. 비트라인구조물(BL)은 제2방향(D2)으로 연장되고, 제1방향(D1)으로 이격 배치될 수 있다. 제1방향(D1)과 제2방향(D2)은 수직으로 교차될 수 있다. 하나의 활성영역(103)에는 2개의 매립게이트구조물(BG)과 하나의 비트라인구조물(BL)이 배치될 수 있다. 비트라인구조물(BL)은 매립게이트구조물(BG) 사이의 활성영역(103)에 전기적으로 연결될 수 있다.
기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs와 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
소자분리층(102)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(102)에 의해 활성영역(103)이 정의될 수 있다. 활성영역(103)은 장축 및 단축을 갖는 바 형상(bar shape)일 수 있다. 활성영역(103)은 제1방향(D1) 및 제1방향(D1)에 수직한 제2방향(D2)과 교차할 수 있다. 활성영역(103)의 장축은 제2방향(D2)에서 일정각도로 틸트될 수 있다.
매립게이트구조물(BG)은 기판(101) 내에 형성될 수 있다. 매립게이트구조물(BG)은 게이트트렌치(105)의 표면 상에 형성된 게이트절연층(106), 게이트절연층(106) 상에 게이트트렌치(105)를 채우도록 형성된 게이트전극(107) 및 게이트캡핑층(108)을 포함할 수 있다.
자세히 설명하면, 기판(101) 내에 제1방향(D1)으로 연장되는 라인 형상(line shaped)의 게이트트렌치(105)가 형성될 수 있다. 게이트트렌치(105)는 기판(101) 표면에 형성된 하드마스크층(104)에 의해 정의된 영역에 일정깊이로 형성될 수 있다. 게이트트렌치(105)의 바닥면은 소자분리층(102)의 바닥면보다 높은 레벨에 위치할 수 있다. 즉, 게이트트렌치(105)는 소자분리층(102)보다 얕은 깊이를 가질 수 있다. 다른 실시예에서, 게이트트렌치(105)의 저부는 곡률을 가질 수 있다. 다른 실시예에서, 게이트트렌치(105)가 연장되는 방향의 소자분리층(102)이 일정 깊이 식각되어 활성영역(103)에 핀영역(Fin)이 형성될 수 있다.
게이트트렌치(105)의 표면 상에 게이트절연층(106)이 형성될 수 있다. 게이트절연층(106) 상에 게이트트렌치(105)를 부분적으로 채우는 게이트전극(107)이 형성될 수 있다. 게이트전극(107) 상에는 게이트트렌치(105)의 나머지 부분을 채우는 게이트캡핑층(Sealing layer, 108)이 형성될 수 있다. 게이트캡핑층(108)의 상부면은 하드마스크층(104)의 상부면과 동일 레벨일 수 있다. 게이트전극(107)의 상부면은 기판(101)의 상부면보다 낮은 레벨일 수 있다. 게이트전극(107)은 저저항 금속물질일 수 있다. 게이트전극(107)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 게이트전극(107)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다.
기판(101)에 제1 및 제2불순물영역(109, 110)이 형성될 수 있다. 제1 및 제2불순물영역(109, 110)은 소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(109, 110)은 게이트트렌치(105)에 의해 서로 이격될 수 있다. 이로써, 게이트전극(107), 제1 및 제2불순물영역(109, 110)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 게이트전극(107)에 의해 숏채널효과를 개선할 수 있다.
기판(101) 상부에 비트라인구조물(BL)이 형성될 수 있다. 비트라인구조물(BL)은 비트라인콘택플러그(121)에 의해 기판(101)에 접속할 수 있다. 비트라인콘택플러그(121)는 제1불순물영역(109)에 접속될 수 있다. 비트라인콘택플러그(121)는 비트라인콘택홀 내에 위치할 수 있다. 비트라인콘택홀은 제1불순물영역(109)을 노출시킬 수 있다. 비트라인콘택플러그(121)의 하부면은 기판(101)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(121)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(121)의 일부는 비트라인콘택홀의 직경보다 더 작은 선폭을 가질 수 있다. 이에 따라, 비트라인콘택플러그(121) 양측에 각각 갭(G)이 형성될 수 있다. 갭(G)은 비트라인콘택플러그(121)의 양측에 독립적으로 형성된다. 결국 비트라인콘택홀 내에는 하나의 비트라인콘택플러그(121)와 한쌍의 갭(G)이 위치하며, 한쌍의 갭(G)은 비트라인콘택플러그(121)에 의해 분리될 수 있다. 비트라인콘택플러그(121)와 콘택플러그(SNC) 사이에 갭(G)이 위치할 수 있다.
비트라인콘택플러그(121) 상에 비트라인구조물(BL)이 형성될 수 있다. 비트라인구조물(BL)은 비트라인(122) 및 비트라인(122) 상의 비트라인하드마스크(123)를 포함한다. 비트라인구조물(BL)은 매립게이트구조물(BG)과 교차하는 방향 즉, 제2방향(D2)으로 연장될 수 있다. 비트라인(122)의 일부는 비트라인콘택플러그(121)와 접속될 수 있다. 도 2a를 참조하면, 비트라인(122)과 비트라인콘택플러그(112)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(122)은 비트라인콘택플러그(121)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(122)은 금속물질을 포함할 수 있다. 비트라인하드마스크(123)는 절연물질을 포함할 수 있다.
비트라인콘택플러그(121) 및 비트라인구조물(BL)의 측벽에 스페이서구조물(SP)이 형성될 수 있다. 스페이서구조물(SP)의 바텀부는 비트라인콘택플러그(121) 양측의 갭(G)에 채워질 수 있다. 스페이서구조물(SP)은 비트라인구조물(BL)의 양측벽에 평행하게 연장될 수 있다. 스페이서구조물(SP)은 비트라인콘택플러그(121)의 측벽과 비트라인구조물(BL)의 측벽에서 다른 적층구조로 형성될 수 있다. 비트라인콘택플러그(121)의 측벽에는 제1 내지 제3스페이서(124, 125, 126)의 적층구조가 형성될 수 있다. 비트라인구조물(BL)의 측벽에는 제1 내지 제4스페이서(124, 125, 126, 127)의 적층구조가 형성될 수 있다.
다른 실시예에서, 비트라인콘택플러그(121)의 측벽에 제1 내지 제4스페이서(124, 125, 126, 127)의 적층구조가 형성될 수도 있다. 또 다른 실시예에서, 비트라인콘택플러그(121)의 측벽에 제1 및 제2스페이서(124, 125)의 적층구조가 형성될 수도 있다.
이웃하는 비트라인구조물(BL) 사이에 스토리지노드콘택플러그(SNC)가 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 스페이서구조물(SP)에 의해 비트라인구조물(BL)로부터 이격될 수 있다. 즉, 스토리지노드콘택플러그(SNC)는 대향하는 비트라인구조물(BL)들의 측벽에 형성된 스페이서구조물(SP)에 양측벽이 각각 접할 수 있다. 스토리지노드콘택플러그(SNC)는 제2불순물영역(110)에 접속될 수 있다. 스토리지노드콘택플러그(SNC)는 하부플러그(128)와 상부플러그(132)의 적층구조를 포함할 수 있다. 다른 실시예에서, 스토리지노드콘택플러그(SNC)는 하부플러그(128)와 상부플러그(132) 사이에 오믹콘택층을 더 포함할 수도 있다. 예를 들어, 하부플러그(128)는 폴리실리콘을 포함할 수 있고, 상부(132)는 금속물질을 포함할 수 있다.
제2방향(D2)으로 이웃하는 스토리지노드콘택플러그(SNC) 사이에 플러그분리층(130, 131)이 형성될 수 있다. 플러그분리층(130, 131)은 이웃하는 비트라인구조물(BL) 사이에 형성될 수 있다. 제2방향(D2)으로 이웃하는 플러그분리층(130, 131)에 의해 스토리지노드콘택플러그(SNC)가 분리될 수 있다. 이웃하는 비트라인구조물(BL) 사이에서, 플러그분리층(130, 131)과 스토리지노드콘택플러그(SNC)가 번갈아 교대로 위치할 수 있다.
스토리지노드콘택플러그(SNC) 상에는 랜딩패드(134)가 형성될 수 있다. 인접한 랜딩패드(134)는 층간절연층(133)에 의해 분리될 수 있다. 랜딩패드(134)는 스토리지노드콘택플러그(SNC)와 메모리요소(135) 사이의 상호접속을 위한 구조물이다. 랜딩패드(134)는 도전물질을 포함할 수 있다.
랜딩패드(134) 상에 메모리요소(135)가 형성될 수 있다. 메모리요소(135)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다. 스토리지노드는 랜딩패드(136)를 통해 콘택구조물(SNC)에 접속될 수 있다.
다른 실시예에서, 스토리지노드콘택구조물(SNC) 상에 다양하게 구현된 메모리요소가 연결될 수 있다.
스페이서구조물(SP)에 대해 자세히 살펴보면 다음과 같다.
제1스페이서(124)는 제3 및 제4스페이서(126, 127) 내의 불순물 즉, 탄소가 기판(101)으로 외확산되는 것을 방지하는 확산배리어 역할을 할 수 있다. 제1스페이서(124)는 비트라인콘택플러그(121) 및 비트라인구조물(BL)을 포함하는 전체 표면을 따라 연속적으로 형성되고, 균일한 두께를 갖는 라이너층일 수 있다. 제1스페이서(124)는 불순물의 확산을 방지하고, 연속성을 갖는 최소한의 두께로 형성할 있다. 제1스페이서(124)는 적어도 20Å이상의 두께로 형성될 수 있다. 예를 들어, 제1스페이서(124)는 20Å∼25Å의 두께로 형성될 수 있다. 제1스페이서(124)는 절연물질을 포함할 수 있다. 예를 들어, 제1스페이서(124)는 실리콘질화물을 포함할 수 있다.
비교예로서, 제1스페이서(124) 대신, 실리콘질화물을 시드층(seed layer)으로서 10Å 이하의 두께로 형성하는 경우, 연속성을 유지하기가 어려울 뿐만 아니라, 연속성을 유지한다고 해도 균일한 두께를 유지하기 어려우므로 확산배리어 역할을 할 수 없다.
제2스페이서(125)는 절연물질을 포함할 수 있다. 예를 들어, 제2스페이서(125)는 실리콘산화물을 포함할 수 있다.
제3 및 제4스페이서(126, 127)는 절연물질을 포함할 수 있다. 제3 및 제4스페이서(126, 127)는 제1스페이서(124)로 적용된 실리콘질화물의 두께가 증가됨에 따라 전체 스페이서구조물(SP)의 평균 유전율이 증가하고, 결국 기생캐패시턴스가 증가하는 문제를 개선하기 위해 적용될 수 있다. 제3 및 제4스페이서(126, 127)의 총 두께는 스토리지노드콘택플러그의 갭필마진을 감소시키지 않는 최대한의 두께로 조절될 수 있다. 제3 및 제4스페이서(126, 127)의 총 두께는 적어도 제1스페이서(124)의 두께보다 두꺼울 수 있다.
제3 및 제4스페이서(126, 127)은 실리콘질화물의 유전율보다 낮은 유전율을 갖는 저유전율 물질로 형성할 수 있다.
제3스페이서(126)는 제1저유전율물질을 포함할 수 있다. 제4스페이서(127)는 제2저유전율물질을 포함할 수 있다. 제1저유전율물질은 제2저유전울물질보다 낮은 유전율을 가질 수 있다. 제2저유전율물질은 약 4.4 이하의 유전율을 가질 수 있다. 제1저유전율물질은 제2저유전율물질보다 낮은 유전율을 가질 수 있다. 제1저유전율물질은 약 4.1 이하의 유전율을 가질 수 있다.
제3스페이서(126)는 불순물함유 실리콘베이스물질을 포함할 수 있다. 제3스페이서(126)의 저유전율은 불순물에 의해 얻어질 수 있다. 불순물함유 실리콘베이스물질은 SiCO를 포함할 수 있다. 불순물함유 실리콘베이스물질은 카본도프드 실리콘베이스물질(carbon doped silicon base material)을 포함할 수 있다. 이를 저카본도프드 실리콘베이스물질(low carbon doped silicon base material)이라고 지칭할 수 있다. 저카본도프드 실리콘베이스물질은 카본농도가 낮은 SiCO(Low carbon-SiCO)을 포함할 수 있다. 제3스페이서(126)는 실리콘산화물(SiO2) 및 실리콘질화물(Si3N4)보다 유전율이 낮을 수 있다.
제4스페이서(127)는 불순물함유 실리콘베이스물질을 포함할 수 있다. 제4스페이서(127)의 저유전율은 불순물에 의해 얻어질 수 있다. 불순물함유 실리콘베이스물질은 SiCO를 포함할 수 있다. 불순물함유 실리콘베이스물질은 높은 카본 농도(Low carbon concentration)를 갖는 SiCO을 포함할 수 있다. 이를 "High carbon-SiCO"라고 지칭할 수 있다. 따라서, 제3스페이서(126)와 제4스페이서(127)는 각각 SiCO를 포함하되, 제3스페이서(126)는 제4스페이서(127)보다 낮은 카본 농도를 가질 수 있다.
제4스페이서(127)의 두께는 제3스페이서(126)의 두께보다 얇게 조절될 수 있다. 따라서, 제3스페이서(126)의 두께를 증가시켜 기생캐패시턴스 감소에 추가적으로 기여할 수 있다.
제3스페이서(126) 및 제4스페이서(127)는 일반적인 실리콘산화물보다 유전율이 낮을 수 있다. 제4스페이서(127)는 '저유전율스페이서(Low k spacer)'라고 지칭할 수 있고, 제3스페이서(126)은 '극저유전율스페이서(ultra low k spacer)'라고 지칭할 수 있다.
따라서, 스페이서구조물(SP)은 N/O/UK/K (Nitride/Oxide/Ultra Low-k/Low-k) 의 적층구조를 포함할 수 있다. 특히, 본 실시예에서 스페이서구조물(SP)은 비트라인구조물(BL) 및 비트라인콘택플러그(121)의 측벽은 적어도 20Å이상의 확산배리어를 적용하여 제3 및 제4스페이서(126, 127) 내의 불순물이 기판(101) 등으로 확산됨에 따른 열화를 방지할 수 있다. 또한, 제1스페이서(124)의 두께를 증가시킴에 따른 스페이서구조물(SP)의 평균 유전율 증가를 개선하기 위해 저유전율물질을 포함하는 제3 및 제4스페이서(126, 127)를 적용하므로써, 기생 캐패시턴스 증가를 개선할 수 있다.
도 3 내지 도 13은 반도체 장치를 제조하는 방법을 나타내는 공정단면도이다. 각 도의 a는 평면도이다. 각 도의 b는 a의 A-A' 단면도이고, 각 도의 c는 a의 B-B' 단면도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 활성영역(13)이 정의된다. 각 활성영역(13)은 길쭉한 바 형상(bar shape)일 수 있다.
소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD, Chemical Vapor Deposition) 또는 다른 증착공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정(Planarization process)이 부가적으로 사용될 수 있다.
이어서, 기판(11)에 매립게이트구조물이 형성될 수 있다. 매립게이트구조물은 매립워드라인구조물이라고 지칭될 수 있다. 매립게이트구조물은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 게이트전극(17) 및 게이트전극(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립게이트구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 TEOS를 포함할 수 있다. 게이트트렌치(15)는 분리트렌치보다 얕게 형성될 수 있다. 즉, 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다. 게이트트렌치(15)의 깊이는 게이트전극(17)의 평균 단면적으로 크게할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극(17)의 저항을 감소시킬 수 있다. 다른 실시예에서, 게이트트렌치(15)의 바닥 모서리들은 곡률을 가질 수 있다. 게이트트렌치(15)의 바닥 모서리들이 곡률을 갖도록 형성함으로써, 게이트트렌치(15)의 바닥부에서 요철을 최소화하고, 그에 따라 게이트전극(17)의 채움(filling)을 용이하게 수행할 수 있다.
도시하지 않았으나, 게이트트렌치(15) 형성 이후에, 핀영역(fin region)이 형성될 수 있다. 핀영역은 소자분리층(12)의 일부를 리세스시켜 형성할 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15)의 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있따. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 게이트전극(17)이 형성될 수 있다. 게이트전극(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백 공정으로 수행하거나 또는 CMP 공정 및 에치백공정을 순차적으로 수행할 수 있다. 게이트전극(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 게이트전극(17)의 상부 표면은 기판(11)의 상부 표면보다 낮은 레벨일 수 있다. 게이트전극(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 게이트전극(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 게이트전극(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 게이트전극(17)이라고 지칭할 수 있다.
다음으로, 게이트전극(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함한다. 게이트전극(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 하드마스크층(14)의 상부면을 식각타겟층(etch stop target)으로 하는 CMP(Chemical Mechanical Polishing) 공정이 수행될 수 있다.
상술한 바와 같은 매립게이트구조물 형성 이후에, 제1소스/드레인영역(19)과 제2소스/드레인영역(20)이 형성될 수 있다. 제1소스/드레인영역(19)과 제2소스/드레인영역(20)은 임플란트(Implant) 등의 도핑 공정에 의해 형성될 수 있다. 제1소스/드레인영역(19)과 제2소스/드레인영역(20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1소스/드레인영역(19)은 제2소스/드레인영역(20)보다 더 깊을 수 있다. 제1소스/드레인영역(19)은 비트라인콘택이 접속될 영역일 수 있다. 제2소스/드레인영역(20)은 스토리지콘택이 접속될 영역일 수 있다.
게이트전극(17), 제1소스/드레인영역(19) 및 제2소스/드레인영역(20)에 의해 메모리셀의 셀트랜지스터가 형성될 수 있다.
이어서, 제1소스/드레인영역(19)에 접속하는 제1도전 구조물을 형성할 수 있다. 본 실시예에서 제1도전 구조물은 '비트라인구조물'이라고 지칭할 수 있다. 이하, 제1도전 구조물을 비트라인구조물이라고 기재하기로 한다. 비트라인구조물은 비트라인(22) 및 비트라인하드마스크(23)의 적층구조를 포함할 수 있다.
비트라인구조물을 형성하는 방법은 다음과 같다.
먼저, 하드마스크층(14)을 식각하여 비트라인콘택홀(미도시)을 형성할 수 있다. 비트라인콘택홀(미도시)은 평면상으로 볼 때 써클 형상 도는 타원 형상을 가질 수 있다. 비트라인콘택홀에 의해 기판(11)의 일부분이 노출될 수 있다. 비트라인콘택홀은 일정 선폭으로 제어된 직경을 가질 수 있다. 비트라인콘택홀은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 비트라인콘택홀에 의해 제1소스/드레인영역(19)이 노출된다. 비트라인콘택홀은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 비트라인콘택홀을 형성하기 위한 식각 공정에서 제1소스/드레인영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 비트라인콘택홀 아래의 게이트캡핑층(18), 제1소스/드레인영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 비트라인콘택홀의 저부를 기판(11) 내부로 확장시킬 수 있다. 비트라인콘택홀이 확장됨에 따라, 제1소스/드레인영역(19)이 리세스될 수 있고, 제1소스/드레인영역(19)의 상부면은 제2소스/드레인영역(20)의 상부면보다 낮은 레벨이 될 수 있다.
다음으로, 비트라인콘택홀(미도시)을 갭필하는 예비 플러그(미도시)를 형성할 수 있다. 예비 플러그는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그는 SEG SiP를 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그를 형성할 수 있다. 다른 실시예에서, 예비 플러그는 폴리실리콘 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그는 비트라인콘택홀을 채울 수 있다. 예비 플러그의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
다음으로, 예비 플러그를 포함하는 하드마스크층(14) 상에 도전층(미도시) 및 하드마스크물질층(미도시)이 적층될 수 있다. 예비 플러그 및 하드마스크층(14) 상에 도전층과 하드마스크물질층을 순차적으로 적층할 수 있다. 도전층은 금속함유물질을 포함한다. 도전층은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 도전층은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 도전층은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 하드마스크물질층은 도전층 및 예비 플러그에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 하드마스크물질층은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
다음으로, 하드마스크물질층 상에 비트라인마스크층(미도시)이 형성될 수 있다. 비트라인마스크층은 도전층 및 하드마스크물질층에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 비트라인마스크층은 감광막패턴을 포함할 수 있다. 비트라인마스크층은 SPT, DPT와 같은 패터닝방법에 의해 형성될 수 있다. 평면상으로 볼 때, 비트라인마스크층은 D2 방향으로 연장되는 라인 형상일 수 있다.
다음으로, 하드마스크물질층, 도전층 및 예비 플러그를 차례로 식각할 수 있다. 따라서, 비트라인콘택(21), 비트라인(22) 및 비트라인하드마스크(23)가 형성된다.
비트라인구조물의 선폭은 비트라인콘택홀(미도시)의 직경보다 작다. 따라서, 비트라인콘택(21) 주변에 갭(G)이 형성될 수 있다. 갭(G)은 비트라인콘택(21)을 에워싸는 서라운딩 형상이 아니라, 비트라인콘택(21)의 양측벽에 독립적으로 형성된다. 결국, 비트라인콘택홀 내에는 하나의 비트라인콘택(21)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택(21)에 의해 분리된다. 갭(G)의 저면은 제1소스/드레인영역(19)의 리세스된 상부 표면과 동일 레벨일 수 있다. 다른 실시예로, 갭(G)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 즉, 갭(G)의 저면은 제1소스/드레인영역(19)의 리세스된 상부 표면보다 낮은 레벨일 수도 있다.
도 4a 내지 도 4c에 도시된 바와 같이, 제1스페이서층(24A)이 형성될 수 있다. 제1스페이서층(24A)은 비트라인구조물을 포함하는 전체 표면을 따라 컨포멀하게 형성될 수 있다. 제1스페이서층(24A)은 절연물질을 포함할 수 있다. 제1스페이서층(24A)은 후속 공정을 통해 형성되는 스페이서들 내의 불순물이 기판(11) 등으로 확산되는 것을 방지하는 확산배리어 역할을 할 수 있다. 제1스페이서층(24A)은 실리콘질화물을 포함할 수 있다. 제1스페이서층(24A)은 플라즈마 질화공정(Plasma Nitridation process)을 통해 형성될 수 있다. 제1스페이서층(24A)은 불순물의 확산을 방지하고, 연속성을 갖는 최소한의 두께로 형성할 있다. 제1스페이서층(24A)은 비트라인구조물을 포함하는 전체 표면을 따라 연속적으로, 균일한 두께를 갖는 라이너층일 수 있다. 제1스페이서층(24A)은 적어도 20Å 이상의 두께로 형성할 수 있다. 예를 들어, 제1스페이서층(24A)은 20Å∼25Å의 두께로 형성될 수 있다.
제1스페이서층(24A)을 실리콘질화물로 적용함에 따라 통상의 비트라인스페이서를 형성하기 전에 수행되는 시드층(seed layer) 형성 공정의 생략이 가능하다. 또한, 시드층(seed layer)은 10Å이하의 두께로 형성되기 때문에 불연속적인 부분이 발생할 뿐 아니라, 얇은 두께에 의해 확산방지 역할을 하는데 무리가 있다. 이에 반해, 본 실시예에서는 20Å 이상의 두께로 연속적이고 균일한 두께를 갖는 제1스페이서층(24A)을 적용하므로써, 후속 공정을 통해 형성되는 스페이서들 내의 불순물이 기판(11) 등으로 확산되는 것을 효과적으로 방지할 수 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 제1스페이서층(24A) 상에 제2스페이서층(25A)을 형성할 수 있다. 제2스페이서층(25A)은 제1스페이서층(24A)을 포함하는 전체 표면을 따라 컨포멀하게 형성될 수 있다. 제2스페이서층(25A)은 절연물질을 포함할 수 있다. 예를 들어, 제2스페이서층(25A)은 실리콘산화물을 포함할 수 있다. 제2스페이서층(25A)의 두께는 제1스페이서층(24A)과 동일하거나, 제1스페이서층(24A)의 두께보다 두꺼울 수 있다. 다른 실시예에서, 제2스페이서층(25A)을 형성하기 전에 갭(G)을 채우는 갭필스페이서가 형성될 수 있으며, 이때, 제2스페이서층(25A)은 제1스페이서층(24A) 및 갭필스페이서 상에 형성될 수 있다.
도 6a 내지 도 6c에 도시된 바와 같이, 제3스페이서층(26A) 및 제4스페이서층(27A)을 차례로 형성할 수 있다.
제3스페이서층(26A) 및 제4스페이서층(27A)은 제1 및 제2스페이서층(24A, 25A) 각각과 식각률이 다른 물질을 포함할 수 있다. 제4스페이서층(27A)은 적어도 제3스페이서층(26A)보다 식각률이 작은 물질을 포함할 수 있다. 제3스페이서층(26A) 및 제4스페이서층(27A)은 절연물질을 포함할 수 있다.
제3스페이서층(26A) 및 제4스페이서층(27A)은 제1스페이서층(24A)의 두께증가에 따른 비트라인스페이서의 전체유전율 증가를 개선하기 위해 적용될 수 있다. 즉, 제3스페이서층(26A) 및 제4스페이서층(27A)은 실리콘질화물의 유전율보다 낮은 유전율을 갖는 저유전율 물질을 적용하므로써, 비트라인스페이서의 전체 유전율을감소시킬 수 있다. 제3스페이서층(26A) 및 제4스페이서층(27A)은 실리콘질화물의 유전율보다 낮은 유전율을 갖는 저유전율 물질로 형성할 수 있다.
제3스페이서층(26A)은 제1저유전율물질을 포함할 수 있다. 제4스페이서층(27A)은 제2저유전율물질을 포함할 수 있다. 제1저유전율물질은 제2저유전울물질보다 낮은 유전율을 가질 수 있다. 제2저유전율물질은 약 4.4 이하의 유전율을 가질 수 있다. 제1저유전율물질은 제2저유전율물질보다 낮은 유전율을 가질 수 있다. 제1저유전율물질은 약 4.1 이하의 유전율을 가질 수 있다.
제3스페이서층(26A)은 불순물함유 실리콘베이스물질을 포함할 수 있다. 제3스페이서층(26A)의 저유전율은 불순물에 의해 얻어질 수 있다. 불순물함유 실리콘베이스물질은 SiCO를 포함할 수 있다. 불순물함유 실리콘베이스물질은 카본도프드 실리콘베이스물질(carbon doped silicon base material)을 포함할 수 있다. 이를 저카본도프드 실리콘베이스물질(low carbon doped silicon base material)이라고 지칭할 수 있다. 저카본도프드 실리콘베이스물질은 카본농도가 낮은 SiCO(Low carbon-SiCO)을 포함할 수 있다. 제3스페이서층(26A)은 실리콘산화물(SiO2) 및 실리콘질화물(Si3N4)보다 유전율이 낮을 수 있다.
제4스페이서층(27A)은 불순물함유 실리콘베이스물질을 포함할 수 있다. 제4스페이서층(27A)의 저유전율은 불순물에 의해 얻어질 수 있다. 불순물함유 실리콘베이스물질은 SiCO를 포함할 수 있다. 불순물함유 실리콘베이스물질은 높은 카본 농도(Low carbon concentration)를 갖는 SiCO을 포함할 수 있다. 이를 "High carbon-SiCO"라고 지칭할 수 있다.
따라서, 제3스페이서층(26A)과 제4스페이서층(27A)은 각각 SiCO를 포함하되, 제3스페이서층(26A)은 제4스페이서층(27A)보다 낮은 유전율을 갖고, 낮은 카본 농도를 가질 수 있다. 위오 같이, 제3스페이서층(26A)이 제4스페이서층(27A)보다 낮은 유전율을 갖도록 하기 위해, 예를 들어, 제3스페이서층(26A)의 공정 온도가 제4스페이서층(27A)의 공정 온도보다 높도록 조절할 수 있다. 다른 실시예로서, 제3스페이서층(26A)의 형성 공정시 SiCO층을 형성한 후, 수소 트리트먼트(H2 treatment) 공정을 추가로 진행할 수도 있다.
제4스페이서층(27A)의 두께는 제3스페이서층(26A)의 두께보다 얇게 조절될 수 있다. 따라서, 제3스페이서층(26A)의 두께를 증가시켜 기생캐패시턴스 감소에 추가적으로 기여할 수 있다.
제3스페이서층(26A) 및 제4스페이서층(27A)은 일반적인 실리콘산화물보다 유전율이 낮을 수 있다. 제4스페이서층(27A)은 '저유전율스페이서(Low k spacer)층'이라고 지칭할 수 있고, 제3스페이서층(26A)은 '극저유전율스페이서(ultra low k spacer)층'이라고 지칭할 수 있다.
도 7a 내지 도 7c에 도시된 바와 같이, 제1 내지 제4스페이서(24, 25, 26, 27)가 적층된 스페이서구조물을 형성할 수 있다. 이를 위해, 제1 내지 제4스페이서층(24A, 25A, 26A, 27A)을 식각할 수 있다. 이에 따라, 비트라인하드마스크(23) 및 하드마스크층(14)이 노출될 수 있다.
따라서, N/O/UK/K (Nitride/Oxide/Ultra Low-k/Low-k) 의 적층구조를 포함하는 스페이서구조물이 형성될 수 있다. 특히, 본 실시예에서 스페이서구조물은 비트라인구조물(BL) 및 비트라인콘택플러그(21)의 측벽은 적어도 20Å이상의 확산배리어를 적용하여 제3 및 제4스페이서(26, 27) 내의 불순물이 기판(11) 등으로 확산됨에 따른 열화를 방지할 수 있다. 또한, 제1스페이서(24)의 두께를 증가시킴에 따른 스페이서구조물의 평균 유전율 증가를 개선하기 위해 저유전율물질을 포함하는 제3 및 제4스페이서(26, 27)를 적용하므로써, 기생 캐패시턴스 증가를 개선할 수 있다.
다음으로, 노출된 하드마스크층(14)을 식각하여 활성영역(13)의 일부를 노출시키는 리세스(R)를 형성할 수 있다. 리세스(R)를 형성하기 위해, 하드마스크층(14), 소자분리층(12) 및 제2소스/드레인영역(20)이 일정 깊이 식각될 수 있다. 리세스(R)는 기판(11) 내부로 확장될 수 있다. 리세스(R)의 바닥면은 비트라인콘택(22)의 상부표면보다 낮은 레벨일 수 있다. 리세스(R)의 바닥면은 비트라인콘택(22)의 바닥면보다 높은 레벨일 수 있다.
제1 내지 제4스페이서(24, 25, 26, 27)와 리세스(R)를 형성함에 따라 스토리지노드콘택 영역이 노출될 수 있다. 제1 내지 제4스페이서(24, 25, 26, 27)는 D2 방향으로 연장되는 라인타입의 비트라인구조물의 측벽에 형성될 수 있다. 따라서, 제1 내지 제4스페이서(24, 25, 26, 27)와 리세스(R)에 의해 노출되는 영역은 비트라인구조물에 의해 이격되고 D2 방향으로 연장되는 라인타입일 수 있다.
도 8a 내지 도 8c에 도시된 바와 같이, 스토리지노드콘택 영역을 갭필하는 플러그물질층(28B)을 형성할 수 있다. 플러그물질층(28B)은 비트라인구조물에 의해 노출된 라인타입의 스토리지노드콘택 영역이 모두 갭필되도록 형성할 수 있다. 플러그물질층(28B)은 도전물질을 포함할 수 있다. 예를 들어, 플러그물질층(28B)은 폴리실리콘을 포함할 수 있다.
도 9a 내지 도 9c에 도시된 바와 같이, 플러그분리부(29)가 형성될 수 있다. 플러그분리부(29)에 의해 제1콘택(28)이 정의될 수 있다. 제1콘택(28)은 제2소스/드레인영역(20)에 전기적으로 접속할 수 있다. 플러그분리부(29)는 제1콘택(28)을 D2 방향으로 분리시킬 수 있다.
도 10a 내지 도 10c에 도시된 바와 같이, 플러그분리부(29)에 제1 및 제2플러그분리층(30, 31)을 차례로 형성할 수 있다. 제1플러그분리층(30)은 플러그분리부(29)의 내벽을 따라 컨포멀하게 형성될 수 있다. 제2플러그분리층(31)은 제1플러그분리층(30) 상에서 플러그분리부(29)를 채우도록 형성할 수 있다.
제1 및 제2플러그분리층(30, 31)은 절연물질을 포함할 수 있다. 제1 및 제2플러그분리층(30, 31)은 서로 상이한 물질로 형성될 수 있다. 제1 및 제2플러그분리층(30, 31)은 습식식각선택비가 서로 상이한 물질로 형성될 수 있다. 예를 들어, 제1플러그분리층(30)은 실리콘산화물을 포함할 수 있다. 예를 들어, 제2플러그분리층(31)은 실리콘질화물을 포함할 수 있다.
도 11a 내지 도 11c에 도시된 바와 같이, 제1콘택(28)을 리세스시킬 수 있다. 제1콘택(28)은 에치백(etch back) 공정을 통해 리세스될 수 있다. 리세스된 제1콘택(28)의 상부표면은 비트라인하드마스크(23)의 바닥면보다 높은 레벨에 위치할 수 있다. 다른 실시예에서, 리세스된 제1콘택(28)의 상부표면은 비트라인(22)의 상부표면과 동일 레벨에 위치할 수도 있다. 즉, 리세스된 제1콘택(28)은 비트라인(22)과 수평 방향으로 오버랩될 수 있다.
도 12a 내지 도 12c에 도시된 바와 같이, 제1콘택(28) 상에 제2콘택(32)을 형성하여 제2도전 구조물을 형성 수 있다. 제2도전 구조물은 후속 공정을 통해 형성되는 랜딩패드(34, 도 13a 참조)와 함께, 기판(11)과 메모리 요소(35, 도 13a 참조)를 전기적으로 연결하는 역할을 할 수 있다. 제2도전 구조물은 '스토리지노드콘택플러그'라고 지칭할 수 있다.
제2콘택(32)은 금속물질을 포함할 수 있다. 제2콘택(32)의 저면은 비트라인(22)의 상부면보다 높은 레벨에 위치할 수 있다. 제2콘택(32)은 비트라인(22)과 수평적으로 오버랩되지 않는다. 제2콘택(32)은 비트라인하드마스크(23)와 수평적으로 오버랩될 수 있다.
도 13a 내지 도 13c에 도시된 바와 같이, 제2콘택(32) 상에 랜딩패드(34)를 형성할 수 있다. 랜딩패드(34)는 층간절연층(33)에 의해 이격될 수 있다. 랜딩패드(34)는 평면상으로 볼 때, 섬 타입(Island type)으로 형성될 수 있다.
이어서, 랜딩패드(33) 상에 캐패시터를 포함하는 메모리 요소(35)가 형성될 수 있다.
메모리 요소(35)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판
102 : 소자분리층
103 : 활성영역 107 : 게이트전극
109 : 제1불순물영역 110 : 제2불순물영역
121 : 비트라인콘택플러그 122 : 비트라인
122 : 비트라인하드마스크 SP : 스페이서구조물
BL : 제1도전 구조물 SNC : 제2도전 구조물
134 : 랜딩패드 135 : 메모리 요소
103 : 활성영역 107 : 게이트전극
109 : 제1불순물영역 110 : 제2불순물영역
121 : 비트라인콘택플러그 122 : 비트라인
122 : 비트라인하드마스크 SP : 스페이서구조물
BL : 제1도전 구조물 SNC : 제2도전 구조물
134 : 랜딩패드 135 : 메모리 요소
Claims (25)
- 반도체 기판;
상기 반도체 기판 상부에 형성된 제1도전 구조물; 및
상기 제1도전 구조물의 측벽으로부터 확산배리어층, 제1저유전율스페이서 및 상기 제1저유전율스페이서보다 유전율이 높은 제2저유전율스페이서가 차례로 적층된 스페이서구조물
을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 확산배리어층은 상기 제1도전 구조물의 측벽에 집적 접촉하고, 연속성을 갖는 균일한 두께의 라이너층을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 확산배리어층은 적어도 20Å이상의 두께를 갖는 반도체 장치.
- 제1항에 있어서,
상기 확산배리어층은 실리콘질화물을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1저유전율스페이서는 적어도 4.1이하의 유전율을 갖는 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제2저유전율스페이서는 적어도 4.4이하의 유전율을 갖는 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1 및 제2저유전율스페이서는 카본도프드 실리콘베이스물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1 및 제2저유전율스페이서는 SiCO를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1저유전율스페이서 및 제2저유전율스페이서는 카본도프드 실리콘베이스물질을 포함하며, 제1저유전율스페이서 내의 카본 함유량은 상기 제2저유전율스페이서 내의 카본 함유량보다 낮은 반도체 장치.
- 제1항에 있어서,
상기 제2저유전율스페이서의 두께는 상기 제1저유전율스페이서의 두께보다 얇은 반도체 장치.
- 제1항에 있어서,
상기 제2저유전율스페이서는 상기 제1저유전율스페이서보다 식각률이 낮은 반도체 장치.
- 제1항에 있어서,
상기 확산배리어층과 상기 제1저유전율스페이서 사이에 산화물스페이서를 더 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제2저유전율스페이서의 노출된 측벽에 접하는 제2도전 구조물을 더 포함하는 반도체 장치.
- 제13항에 있어서,
상기 제1도전 구조물은 비트라인 구조물을 포함하고, 상기 제2도전 구조물은 스토리지노드콘택플러그를 포함하는 반도체 장치.
- 반도체 기판을 제공하는 단계;
상기 반도체 기판 상부에 제1방향으로 이격 배치되는 복수의 제1도전 구조물들을 형성하는 단계;
상기 제1도전 구조물들을 포함하는 전체 표면을 따라 확산배리어층, 제1저유전율층 및 상기 제1저유전율층보다 유전율이 높은 제2저유전율층을 차례로 형성하는 단계; 및
상기 각 제1도전 구조물의 측벽으로부터 확산배리어층, 제1저유전율스페이서 및 제2저유전율스페이서가 차례로 적층된 스페이서구조물을 형성하기 위해, 상기 제2저유전율층, 제1저유전율층 및 확산배리어층을 식각하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 확산배리어층은 플라즈마 질화공정으로 형성하는 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 확산배리어층은 적어도 20Å이상의 두께로 형성하는 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 확산배리어층은 실리콘질화물을 포함하는 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 제1 및 제2저유전율스페이서는 카본도프드 실리콘베이스물질을 포함하는 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 제1 및 제2저유전율스페이서는 SiCO를 포함하는 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 제1저유전율스페이서 및 제2저유전율스페이서는 카본도프드 실리콘베이스물질을 포함하며, 제1저유전율스페이서 내의 카본 함유량은 상기 제2저유전율스페이서 내의 카본 함유량보다 낮은 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 제2저유전율스페이서의 두께는 상기 제1저유전율스페이서의 두께보다 얇은 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 제2저유전율스페이서는 상기 제1저유전율스페이서보다 식각률이 낮은 반도체 장치 제조 방법.
- 제15항에 있어서,
상기 스페이서구조물을 형성하는 단계 이후에,
상기 반도체 기판 상부에 대향하는 스페이서구조물들 사이를 갭필하는 제1도전물질층을 형성하는 단계;
상기 제1도전물질층을 식각하여 평면상에서 상기 제1방향에 수직하는 제2방향으로 이격된 분리부를 형성하는 단계;
상기 분리부를 갭필하는 분리층을 형성하는 단계;
상기 제1도전물질층을 리세싱하는 단계; 및
리세싱된 상기 제1도전물질층 상에 제2도전물질층을 적층하여 제2도전 구조물을 형성하는 단계
를 더 포함하는 반도체 장치 제조 방법.
- 제24항에 있어서,
상기 제1도전 구조물은 비트라인구조물을 포함하고, 상기 제2도전 구조물은 스토리지노드콘택플러그를 포함하는 반도체 장치 제조 방법.
Priority Applications (3)
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|---|---|---|---|
| KR1020220155340A KR20240073476A (ko) | 2022-11-18 | 2022-11-18 | 반도체 장치 및 그 제조방법 |
| US18/324,157 US20240172422A1 (en) | 2022-11-18 | 2023-05-26 | Semiconductor device and method for fabricating the same |
| CN202311139576.1A CN118057918A (zh) | 2022-11-18 | 2023-09-05 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220155340A KR20240073476A (ko) | 2022-11-18 | 2022-11-18 | 반도체 장치 및 그 제조방법 |
Publications (1)
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|---|---|
| KR20240073476A true KR20240073476A (ko) | 2024-05-27 |
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ID=91069598
Family Applications (1)
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|---|---|---|---|
| KR1020220155340A KR20240073476A (ko) | 2022-11-18 | 2022-11-18 | 반도체 장치 및 그 제조방법 |
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|---|---|
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2022
- 2022-11-18 KR KR1020220155340A patent/KR20240073476A/ko unknown
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2023
- 2023-05-26 US US18/324,157 patent/US20240172422A1/en active Pending
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| Publication number | Publication date |
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| CN118057918A (zh) | 2024-05-21 |
| US20240172422A1 (en) | 2024-05-23 |
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