KR102529502B1 - 표시장치와 그 데이터 송수신 장치 - Google Patents

Abstract

본 발명은 표시장치와 그 데이터 송수신 장치에 관한 것이다. 이 표시장치는 리셋 데이터에 따라 소정의 시간 주기로 리셋된 후에 입력 영상의 픽셀 데이터를 스크램블하는 송신 장치, 데이터 배선을 통해 상기 송신 장치로부터 수신된 상기 리셋 데이터와 함께 스크램블된 데이터를 수신하고, 상기 리셋 데이터에 따라 상기 소정의 시간 주기로 리셋된 후에 상기 스크램블된 픽셀 데이터를 복원하는 수신 장치, 및 상기 수신 장치에 의해 복원된 픽셀 데이터를 표시패널의 픽셀들에 기입하는 표시패널 구동부를 포함한다. 상기 리셋 데이터의 값이 상기 소정의 시간 주기로 변경된다.

Description

표시장치와 그 데이터 송수신 장치{DISPLAY DEVICE AND DATA DEVICE OF TRANSMITTING AND RECEIVING DATA THEREOF}

본 발명은 데이터를 스크램블(Scramble)하여 데이터 전송 배선 상의 EMI(Electromagnetic interference)를 줄이는 표시장치와 그 데이터 송수신 장치에 관한 것이다.

액정표시장치(Liquid Crystal Display Device: LCD), 전계 발광 표시장치 등 다양한 평판 표시장치가 시판되고 있다. 전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

이러한 평판 표시장치에서 데이터 전송 배선 상의 EMI를 줄이기 위하여 송신 장치에서 데이터를 스크램블(Scramble)하여 전송하고 수신 장치에서 디스크램블(De-scramble)하여 복원할 수 있다.

송신 장치의 스크램블러(scrambler)와 수신 장치의 디스크램블러(descrambler)가 동기되지 않을 때 데이터가 정상적으로 복원되지 않을 수 있다. 이 경우, 수신 장치의 디스크램블러가 송신 장치로부터 수신된 리셋 데이터에 따라 리셋되기까지 화면 상에 비정상적인 노이즈 영상이 표시될 수 있다.

따라서, 본 발명은 스크램블러와 디스크램블러가 항상 동기 상태를 유지할 수 있는 표시장치와 그 데이터 송수신 장치를 제공한다.

본 발명의 표시장치는 리셋 데이터에 따라 소정의 시간 주기로 리셋된 후에 입력 영상의 픽셀 데이터를 스크램블하는 송신 장치, 데이터 배선을 통해 상기 송신 장치로부터 수신된 상기 리셋 데이터와 함께 스크램블된 데이터를 수신하고, 상기 리셋 데이터에 따라 상기 소정의 시간 주기로 리셋된 후에 상기 스크램블된 픽셀 데이터를 복원하는 수신 장치, 및 상기 수신 장치에 의해 복원된 픽셀 데이터를 표시패널의 픽셀들에 기입하는 표시패널 구동부를 포함한다. 상기 리셋 데이터의 값이 상기 소정의 시간 주기로 변경된다.

상기 송신 장치와 상기 수신 장치는 동일한 선형 되먹임 시프트 레지스터(Linear Feedback Shift Register, LFSR)를 포함하여 상기 소정의 시간 주기마다 입력되는 상기 리셋 데이터에 따라 동기된다.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고, 픽셀들이 매트릭스 형태로 배치된 표시패널, 리셋 데이터를 스크램블러에 입력하여 상기 스크램블러를 리셋한 후에 상기 스크램블러에 입력 영상의 픽셀 데이터를 입력하여 스크램블된 픽셀 데이터를 포함한 신호를 데이터 배선쌍으로 출력하는 타이밍 콘트롤러, 및 상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러로부터 수신된 신호로부터 상기 스크램블된 픽셀 데이터를 분리하여 디스크램블러에 입력하여 상기 입력 영상의 픽셀 데이터를 복원하고 상기 픽셀 데이터를 데이터 전압으로 변환하여 상기 데이터 라인들로 출력하는 데이터 구동부를 포함한다. 상기 리셋 데이터의 값이 1 프레임 기간 보다 짧은 시간으로 설정된 소정의 시간 주기로 변경되어 상기 스크램블러에 입력되고 상기 데이터 배선쌍을 통해 상기 디스크램블럭에 입력된다.

본 발명의 데이터 송수신 장치는 리셋 데이터에 따라 소정의 시간 주기로 리셋된 후에 입력 영상의 픽셀 데이터를 스크램블하는 송신 장치와, 데이터 배선을 통해 상기 송신 장치로부터 수신된 상기 리셋 데이터와 함께 스크램블된 데이터를 수신하고, 상기 리셋 데이터에 따라 상기 소정의 시간 주기로 리셋된 후에 상기 스크램블된 데이터를 복원하는 수신 장치를 포함한다. 상기 리셋 데이터의 값이 상기 소정의 시간 주기로 변경된다.

본 발명은 1 프레임 기간 보다 짧은 시간으로 설정된 소정의 시간 주기로 리셋 데이터를 발생하고 그 값을 주기적으로 변경함으로써 스크램블러와 디스크램블러가 항상 동기 상태를 유지할 수 있다.

본 발명은 수평 블랭크 기간에 값이 가변되는 리셋 데이터를 스크램블러와 디스크램블러에 전송함으로써 별도의 리셋 시퀀스없이 스크램블러와 디스크램블러을 매 수평 기간마다 자동적으로 동기시킬 수 있다. 또한, 본 발명은 리셋 데이터를 매 수평 기간마다 다른 값으로 업데이트함으로써 데이터 배선쌍을 통해 전송되는 데이터의 주기성을 최소화하여 데이터의 랜덤 및 EMI 개선 효과를 극대화할 수 있다.

본 발명은 스크램블러와 디스크램블러를 리셋하기 위한 리셋 값을 멀티 비트로 발생하여 데이터의 랜덤 효과를 높이고, 매 수평 기간마다 그 값을 다른 값으로 변경하여 랜덤 효과를 더 향상시킬 수 있다.

나아가, 본 발명은 콘트롤 데이터와 클럭을 스크램블하지 않고 픽셀 데이터를 스크램블하여 수신 장치의 오동작 없이 데이터의 랜덤 효과를 높여 데이터가 전송되는 배선에서 EMI를 줄일 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 타이밍 콘트롤러와 소스 드라이브 IC들을 연결하기 위한 EPI 인터페이스 토폴로지(topology)를 보여 주는 도면이다.
도 3은 EPI 인터페이스의 신호 전송 프로토콜을 보여 주는 파형도이다.
도 4는 EPI 인터페이스에서 1 데이터 패킷을 예시한 도면이다.
도 5는 수평 블랭크 기간 동안 전송되는 EPI 신호를 보여 주는 파형도이다.
도 6은 클럭 복원부에서 복원되는 내부 클럭을 보여 주는 파형도이다.
도 7은 타이밍 콘트롤러와 소스 드라이브 IC를 상세히 보여 주는 블록도이다.
도 8은 LFSR의 리셋 데이터가 동일한 값으로 발생되는 예를 보여 주는 도면이다.
도 9는 송신측 LFSR과 수신측 LFSR이 동기되지 않을 때의 비정상 화면을 원 영상과 비교한 도면이다.
도 10은 본 발명의 실시예에 따른 LFSR 회로를 보여 주는 도면이다.
도 11은 수평 블랭크 기간에 송신측 LFSR과 수신측 LFSR이 리셋되는 예를 보여 주는 파형도이다.
도 12는 LFSR 리셋 데이터의 값이 매 수평 기간마다 변경되는 예를 보여 주는 파형도이다.
도 13은 본 발명의 실시예에 따른 리셋 데이터에 대한 시뮬레이션 결과를 보여 주는 도면이다.
도 14는 콘트롤 패킷의 데이터 비트가 스크램블될 때 소스 드라이브 IC에서 타이밍 신호가 비정상적으로 출력되는 예를 보여 주는 파형도이다.
도 15는 소스 드라이브 IC로 전송되는 EPI 신호에 내장된 클럭의 일 예를 보여 주는 파형도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.

본 발명의 표시장치는 데이터를 스크램블하여 전송하는 어떠한 평판 표시장치에도 적용 가능하다. 이하의 실시예들에서, 표시장치는 유기 발광 표시장치를 중심으로 설명되지만 이에 한정되지 않는다는 것에 주의하여야 한다.

도 1을 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동부를 포함한다.

표시패널(100)은 입력 영상이 재현되는 화면(AA)을 포함한다. 화면(AA)은 입력 영상의 픽셀 데이터가 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 다수의 픽셀들을 포함한다.

픽셀들은 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 화면(AA) 상에 배치될 수 있다. 픽셀들은 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 화면(AA) 상에 다양한 방법으로 배치될 수 있다.

픽셀 어레이의 해상도가 m*n 일 때, 픽셀 어레이는 m(m은 2 이상의 양의 정수) 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 n(n은 2 이상의 양의 정수) 개의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수직 기간은 1 프레임 분량의 픽셀 데이터를 화면의 모든 픽셀들에 기입(write)하는데 필요한 1 프레임 기간이다. 게이트 라인을 공유하는 1 라인 분량의 픽셀 데이터를 1 픽셀 라인의 픽셀들에 기입하는데 필요한 시간이다. 1 수평 기간은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함한다.

유기 발광 표시장치의 경우, 픽셀 회로는 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함할 수 있다. 발광 소자는 OLED로 구현될 수 있다. OLED의 전류는 구동 소자의 게이트-소스간 전압에 따라 조절될 수 있다. 구동 소자와 스위치 소자는 트랜지스터로 구현될 수 있다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1~D3"은 데이터 라인들이고, "Gn-2~Gn"은 게이트 라인들이다. 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함할 수 있다.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(100)의 화면(AA) 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 픽셀 데이터를 표시패널(100)의 픽셀들에 기입한다.

데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터(SDATA)를 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터 전압을 발생한다. 데이터 구동부(110)는 데이터 전압을 데이터 라인들(DL)에 공급한다. 픽셀 데이터 전압은 데이터 라인들(DL)에 공급되어 스위치 소자를 통해 서브 픽셀들(101)의 픽셀 회로에 인가된다. 데이터 구동부(110)는 도 2에 도시된 바와 같이 하나 이상의 소스 드라이브 IC들(SIC1~SICn)로 구현될 수 있다.

게이트 구동부(120)는 표시패널(100)에서 영상이 표시되지 않는 화면 밖의 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 데이터 전압에 동기되는 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 데이터 전압이 충전되는 픽셀 라인을 동시에 선택한다.

게이트 구동부(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다. 게이트 신호는 하나 이상의 스캔 신호와 발광 제어 신호(EM)를 포함할 수 있다.

타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 픽셀 데이터(DATA)와, 이 픽셀 데이터(DATA)와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있으므로 수직 동기신호(Vsync)와 수평 동기신호(Hsync)가 생략될 수 있다.

타이밍 콘트롤러(130)는 1 프레임 기간 보다 작은 소정의 시간에 다른 값으로 변경되는 리셋 데이터를 스크램블러(scramble)에 입력하고 리셋 데이터를 데이터 구동부(110)로 전송함으로써 데이터가 전송되는 배선 상의 EMI를 줄인다. 데이터 구동부(110)로 전송되는 데이터의 랜덤 효과를 향상시키기 위하여, 리셋 데이터는 소정의 시간 주기로 다른 값으로 업데이트될 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어 신호(DDC), 및 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블(wearable) 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다.

레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 변환하여 게이트 구동부(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)은 게이트 로우 전압(VGL)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 하이 전압(VGH)으로 변환된다.

유기 발광 표시장치의 서브 픽셀들 각각에서 구동 소자의 문턱 전압(Vth), 구동 소자의 전자 이동도(μ), 구동 소자의 온도 편차, OLED의 문턱 전압 등과 같은 서브 픽셀의 전기적 특성은 구동 전류(Ids)를 결정하는 팩터(factor)가 되므로 모든 픽셀들에서 동일해야 한다. 하지만, 픽셀 어레이의 공정 편차, 경시 변화 등 다양한 원인에 의해 픽셀들 간에 전기적 특성이 달라질 수 있다. 이러한 픽셀들의 전기적 특성 편차는 화질 저하와 수명 단축을 초래할 수 있다. 픽셀들의 열화를 줄이고 수명을 연장하기 위하여, 내부 보상 방법 또는 외부 보상 방법이 적용될 수 있다.

내부 보상 방법은 픽셀 회로 내에 배치된 보상 회로를 이용하여 구동 소자의 문턱 전압을 샘플링하여, 그 문턱 전압만큼 구동 소자의 게이트-소스 간 전압을 보상한다. 외부 보상 방법은 서브 픽셀에 연결된 센싱 경로를 통해 서브 픽셀의 전기적 특성에 따라 변하는 서브 픽셀의 전기적 특정을 센싱하고, 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조함으로써 서브 픽셀들 간의 전기적 특성 편차를 보상한다.

외부 보상 방법에서 데이터 구동부(110)로부터 출력된 센싱용 데이터 전압이 데이터 라인들에 공급될 수 있다. 센싱용 데이터 전압은 입력 영상의 데이터와 무관하게 미리 설정되어 구동 소자의 게이트와 커패시터의 전압을 미리 설정된 전압으로 설정하기 위한 전압이다.

타이밍 콘트롤러(130)와 데이터 구동부(110)의 소스 드라이브 IC들(SIC1~SICn)은 mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 연결될 수 있다. 이 경우에, 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송 배선, 소스 드라이브 IC들(SIC1~SICn)을 제어하기 위한 콘트롤 배선들, 클럭 전송 배선들을 포함한 많은 배선들이 필요하다. 따라서, mini LVDS(Low Voltage Differential Signaling) 인터페이스는 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.

EPI(Embedded　Clock Point to Point Interface) 인터페이스는 도 2에 도시된 바와 같이 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn)을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 사이의 배선 수를 최소화할 수 있다. EPI(Embedded　Clock Point to Point Interface) 인터페이스는 클럭이 내장된 콘트롤 데이터 및 픽셀 데이터를 포함한 EPI 신호가 데이터 배선쌍(12)을 통해 전송되기 때문에 별도의 클럭 배선과 콘트롤 배선들이 필요 없다.

EPI 인터페이스에서, 소스 드라이브 IC들(SIC1~SICn) 각각에 CDR(Clock and Data Recovery)을 위한 클럭 복원부가 내장되어 있다. 타이밍 콘트롤러(130)는 클럭 복원부의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다. 소스 드라이브 IC들(SIC1~SICn)에 내장된 클럭 복원부는 데이터 배선쌍(12)을 통해 수신된 EPI 신호의 클럭 트레이닝 패턴 신호와 클럭 신호가 입력되면 클럭 신호를 복원하여 도 6과 같은 다중 위상의 내부 클럭(CDR CLK)을 발생한다.

소스 드라이브 IC들(SIC1~SICn)은 내부 클럭의 위상과 주파수가 고정(Lock)되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러(130)에 피드백(Feedback) 입력한다. 제1 소스 드라이브 IC들(SIC1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC(SICn)에 연결된 락 피드백 배선(13)을 통해 타이밍 콘트롤러(130)에 피드백 입력된다.

EPI 인터페이스의 신호 전송 프로토콜에서, 타이밍 콘트롤러(130)는 콘트롤 데이터와 입력 영상의 픽셀 데이터를 전송하기 전에 클럭 트레이닝 패턴 신호(Clock training pattern signal)을 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 소스 드라이브 IC(SIC1~SICn)의 클럭 복원부는 클럭 트레이닝 패턴 신호를 기준으로 클럭 트레이닝(Clock training) 동작을 수행하여 데이터 배선쌍(120)을 통해 수신된 클럭을 복원하여 내부 클럭을 발생하고, 내부 클럭의 위상과 주파수가 안정되게 고정되면, 타이밍 콘트롤러(130)와의 데이터 링크를 확립한다. 타이밍 콘트롤러(130)는 마지막 소스 드라이브 IC(SICn)로부터 수신된 락 신호(LOCK)에 응답하여 콘트롤 데이터와 픽셀 데이터를 소스 드라이브 IC들(SIC1~SICn)로 전송하기 시작한다. 타이밍 콘트롤러(130)의 출력 신호는 타이밍 콘트롤러(130)의 송신단 버퍼를 통해 차동 신호(Differential Signal)로 변환되어 데이터 배선쌍(12)을 통해 소스 드라이브 IC들(SIC1~SICn)로 전송된다.

소스 드라이브 IC들(SIC1~SICn)은 데이터 배선쌍(12)을 통해 수신되는 신호로부터 콘트롤 데이터 비트를 내부 클럭 타이밍에 샘플링하고, 샘플링된 콘트롤 데이터로부터 타이밍 신호와 구동 회로의 콘트롤 신호를 복원한다. 콘트롤 데이터는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 소스 드라이브 IC들(SIC1~SICn)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어 신호(DDC)를 포함할 수 있다.

소스 드라이브 IC들(SIC1~SICn)은 내부 클럭 타이밍에 맞추어 배선쌍을 통해 수신된 신호로부터 픽셀 데이터의 비트들을 샘플링한 후에 샘플링된 픽셀 데이터의 비트들을 병렬 데이터로 변환한다. 소스 드라이브 IC들(SIC1~SICn)은 복원된 소스 콘트롤 데이터에 응답하여 픽셀 데이터를 DAC를 통해 감마 보상 전압으로 변환하여 데이터 전압을 출력한다. 데이터 전압은 데이터라인들(DL)에 공급된다.

도 3은 EPI 인터페이스의 신호 전송 프로토콜을 보여 주는 파형도이다.

도 3을 참조하면, 타이밍 콘트롤러(130)는 제1 단계(Phase-Ⅰ)에서 일정한 주파수의 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC1~SICn)로 전송하고 락 피드백 배선(13)을 통해 하이 로직 레벨(high logic level 또는 1)의 락 신호(LOCK)가 입력되면 제2 단계(Phase-Ⅱ)를 실시하여 콘트롤 데이터(CTR)의 전송을 시작한다. 타이밍 콘트롤러(130)는 제2 단계(Phase-Ⅱ)에 이어서 락 신호(LOCK)가 하이 로직 레벨로 유지되면 제3 단계(Phase-Ⅲ)를 실시하여 입력 영상의 픽셀 데이터를 포함한 EPI 신호를 전송한다. EPI 신호는 EPI 인터페이스 신호 전송 프로토콜에서 정의된 데이터 패킷을 포함한 직렬 신호로 소스 드라이브 IC들(SIC1~SICn)에 전송된다.

타이밍 콘트롤러(130)는 데이터 배선쌍(12) 상의 EMI를 줄이기 위하여 픽셀 데이터를 스크램블(scramble)한다. 도 3에서 SDATA는 스크램블된 픽셀 데이터를 의미한다. 타이밍 콘트롤러(130)의 스크램블러(Scrambler)는 선형 되먹임 시프트 레지스터(Linear Feedback Shift Register, 이하 “LFSR”이라 함)를 이용하여 픽셀 데이터를 스크램블할 수 있다. 소스 드라이브 IC들(SIC1~SICn)은 스크럼블러와 동기되어 픽셀 데이터를 디스크램블(De-scramble)하는 디스크램블러(De-scrambler)를 포함한다. 디스크램블러는 매 수평 기간마다 LFSR에 리셋 데이터(LFSR-RST)와 스크럼블된 픽셀 데이터(SDATA)를 입력하여 픽셀 데이터(DATA)를 복원한다.

도 3에서 "Tlock"은 클럭 트레이닝 패턴 신호가 소스 드라이브 IC들(SIC1~SICn)에 입력되기 시작한 후부터 소스 드라이브 IC들(SIC1~SICn)의 클럭 복원부로부터 출력되는 내부 클럭이 안정화되어 락 신호가 하이 로직 레벨(H)로 반전될 때까지의 시간이다. 이 시간(Tlock)은 1 수평 기간 이상의 시간일 수 있다.

타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SICn)로부터 로우 로직 레벨(L)의 락 신호(LOCK)가 입력될 때 소스 드라이브 IC들(SIC1~SICn)의 클럭 트레이닝을 재개하기 위하여 제1 단계(Phase-Ⅰ)를 실행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다. 제2 단계(Phase-Ⅱ) 신호와 제3 단계(Phase-Ⅲ) 실행 중에 예기치 않은 상황에서 클럭 복원부로부터 클럭이 정상적으로 복원되지 않으면 소스 드라이브 IC들(SIC1~SICn) 중 어느 하나라도 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다. 이 경우, 타이밍 콘트롤러(130)는 제2 단계(Phase-Ⅱ) 신호 또는 제3 단계(Phase-Ⅲ) 과정에서 마지막 소스 드라이브 IC(SICn)로부터 로우 로직 레벨(L)의 락 신호(LOCK)에 응답하여 제1 단계(Phase-Ⅰ)를 실행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 이 때, 소스 드라이브 IC들(SIC1~SICn)에 콘트롤 데이터(CTR)와 픽셀 데이터(SDATA)가 수신되지 않는다. 또한, 스크램블러와 디스크램블러의 동기를 위한 리셋 데이터(LFSR-RST)가 소스 드라이브 IC들(SIC1~SICn)에 수신되지 않기 때문에 화면(AA) 상에 1 프레임의 픽셀 데이터가 모두 기입되지 않기 때문에 화면(AA) 상에서 노이즈가 보이게 된다.

도 4는 EPI 인터페이스에서 1 데이터 패킷을 예시한 도면이다.

도 4를 참조하면, EPI 인터페이스에서 소스 드라이브 IC들(SIC1~SICn)로 전송되는 EP 신호의 1 데이터 패킷은 데이터 비트들, 데이터 비트들의 앞과 뒤에 할당된 클럭 비트들(EPI CLK)을 포함한다. 데이터 비트들은 콘트롤 데이터 혹은 픽셀 데이터의 비트들이다. 1 비트 전송 시간은 1 UI(Unit Interval) 시간이다. 1 UI는 표시패널(PNL)의 해상도나 데이터 비트수에 따라 달라진다.

클럭 비트들(EPI CLK)은 이웃한 데이터 패킷들 사이에 4 UI 만큼 할당되고, 그 로직 값은 "0 0 1 1 (또는 L L H H)"으로 설정될 수 있으나 이에 한정되지 않는다. 데이터 비트 수가 10 bit일 때, 1 패킷은 30 UI의 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 8 bit일 때, 1 패킷은 24 UI의 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 6 bit일 때, 1 패킷은 18 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있으나 이에 한정되지 않는다.

EPI 인터페이스 프로토콜에서, 제1 단계(Phase-Ⅰ)와 제2 단계(Phase-Ⅱ)는 도 5와 같이 수평 블랭크 기간(Horizontal blank period, HB) 마다 소스 드라이브 IC들(SIC1~SICn)에 수행되어 진다. 수평 블랭크 기간(HB)은 1 수평 기간(1H) 내에서 픽셀 데이터가 입력되지 않는 시간이고 데이터 인에이블 신호(DE)의 로우 로직 레벨 구간에 해당한다. 도 5에서 "DE"는 데이터 인에이블 신호(DE)이다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 하이 로직 구간 즉, 펄스폭 내에서 제3 단계(Phase-Ⅲ)가 실행되어 픽셀 데이터(SDATA)를 포함한 데이터 패킷이 전송된다. 도 5에서 “CST”는 데이터 패킷의 시작을 지시하는 콘트롤 스타트 비트이고, “CTR1” 및 “CTR2”는 콘트롤 데이터 비트이다. “SDATA”는 타이밍 콘트롤러(130)에 의해 스크램블된 픽셀 데이터이다.

도 6은 클럭 복원부에서 복원되는 내부 클럭을 보여 주는 파형도이다. 도 6에서, “EPI”는 데이터 배선쌍(12)을 통해 소스 드라이브 IC들(SIC1~SICn)에 수신되는 EPI 신호이다. “CDR CLK”은 소스 드라이브 IC들(SIC1~SICn)의 클럭 복원부에서 출력되는 다중 위상의 내부 클럭이다.

도 6을 참조하면, 소스 드라이브 IC들(SIC1~SICn) 각각의 클럭 복원부는 위상 고정 루프(Phase locked loop, PLL) 또는 지연 락 루프(Delay Locked loop, DLL)를 이용하여 다중 위상의 내부 클럭들(CDR CLK)을 출력 한다. 클럭 복원부는 데이터 배선쌍(12)을 통해 수신된 클럭 트레이닝 패턴 신호를 입력 받아 출력을 발생하고 그 출력의 위상과 주파수가 입력 클럭과 같게 될 때 락 신호(LOCK)를 하이 레벨로 반전시킨 후에 EPI 신호의 클럭을 복원하여 다중 위상의 내부 클럭(CDR CLK)을 발생한다. 다중 위상의 내부 클럭(CDR CLK)은 클럭의 라이징 에지(rising edge)가 데이터 패킷의 비트 각각에 동기되도록 순차적으로 위상이 지연되는 클럭들로 발생된다. 소스 드라이브 IC들(SIC1~SICn)은 내부 클럭(CDR CLK)의 라이징 에지에 데이터의 비트를 샘플링한다.

도 7은 타이밍 콘트롤러와 소스 드라이브 IC를 상세히 보여 주는 블록도이다. 도 7에서, 제1 소스 드라이브 IC(SIC1)만 보여 주고 있다. 다른 소스 드라이브 IC들도 제1 소스 드라이브 IC(SIC1)와 동일한 구성을 갖는다.

도 7을 참조하면, 타이밍 콘트롤러(130)는 데이터 랜덤화 처리부(20), 클럭 발생부(31), 및 패커(packer, 41)를 포함한다.

데이터 랜덤화 처리부(20)는 리셋 처리부(21), 및 스크램블러(22)를 포함한다. 데이터 랜덤화 처리부(20)는 스크램블러(22)를 이용하여 픽셀 데이터의 비트들을 스크램블한다. 스크램블러(22)는 LFSR에 입력 영상의 픽셀 데이터(DATA)를 입력하여 픽셀 데이터(DATA)의 비트를 스크램블한다. LFSR은 배타적 논리합(XOR) 연산을 이용한 선형 함수로 출력을 발생한다. LFSR은 초기화 처리부(21)로부터의 리셋 데이터(LFSR-RST)에 따라 리셋된 후에 스크램블된 픽셀 데이터(SDATA)를 출력한다.

리셋 처리부(21)는 리셋 데이터(LFSR-RST)와 선택 신호(SEL)를 출력한다. 리셋 데이터(LFSR-RST)는 스크램블러(22)와 패커(41)에 공급된다. 선택 신호(SEL)는 스크램블러(22)의 제어 단자에 입력된다. 클럭 발생부(31)는 발진기와 PLL를 이용하여 클럭(CLK)을 발생하여 데이터 랜덤화 처리부(20)와 패커(41)에 공급한다. 데이터의 랜덤 효과를 향상시키고 소정의 시간 주기로 스크램블러(22)와 디스크램블러(52)가 자동적으로 동기되도록 리셋 데이터의 값은 소정의 시간 주기로 변경된다. 소정의 시간 주기는 1 프레임 기간 보단 짧은 시간으로 설정된다.

패커(41)는 미리 설정된 EPI 인터페이스의 신호 전송 프로토콜을 만족하는 데이터 패킷 구성에 맞게 클럭, 콘트롤 데이터, 및 픽셀 데이터(SDATA)를 포함한 직렬 데이터로 변환한다. 패커(41)는 송신단 버퍼를 통해 차동 신호 형태의 EPI 신호로 변환하여 데이터 배선쌍(12)으로 출력한다. 따라서, 타임이 콘트롤러(130)로부터 출력된 EPI 신호는 데이터 배선쌍(12)을 통해 소스 드라이브 IC(SIC1)로 전송된다.

스크램블러(22)와 디스크램블러(52)가 동기되어야만 디스크램블러(52)에서 픽셀 데이터가 정상적으로 복원될 수 있다. 스크램블러(22)와 디스크램블러(52)를 동기시키기 위하여, 리셋 데이터(LFSR-RST)가 데이터 배선쌍(12)을 통해 주기적으로 소스 드라이브 IC(SIC1)에 전송된다.

소스 드라이브 IC(SIC1)는 언패커(Unpacker, 42), 데이터 복원부(50), 및 클럭 복원부(32)를 포함한다

언패커(42)의 수신단 버퍼는 통해 데이터 배선쌍(12)을 통해 EPI 신호를 수신한다. 언패커(42)는 수신된 EPI 신호에서 리셋 데이터(LFSR-RST), 콘트롤 데이터 및 픽셀 데이터(SDATA), 클럭(CLK)을 분리한다.

리셋 처리부(51)는 언패커(42)로부터 수신된 리셋 데이터(LFSR-RST)와 함께 선택 신호(SEL)를 출력한다. 리셋 데이터(LFSR-RST)는 디스크램블러(52)에 공급된다. 선택 신호(SEL)는 디스크램블러(52)의 제어 단자에 입력된다.

데이터 복원부(50)는 리셋 데이터(LFSR-RST)를 디스크램블러(52)에 입력하여 디스크램블러(52)의 LFSR을 리셋한다. 디스크램블러(52)의 LFSR은 리셋 처리부(51)로부터의 리셋 데이터(LFSR-RST)에 의해 주기적으로 리셋되어 스크램블러(22)의 LFSR과 동기된다. 디스크램블러(52)는 LFSR에 스크램블된 픽셀 데이터(SDATA)를 LFSR에 입력하여 픽셀 데이터(DATA)를 복원한다. 복원된 픽셀 데이터는 내부 클럭(CDR CLK) 타이밍에 샘플링되고 병렬 체계로 변환된 후, 도시하지 않은 DAC를 통해 감마 보상 전압으로 변환된다.

클럭 복원부(32)는 EPI 신호로부터 분리된 클럭 비트들을 입력 받아 다중 위상의 내부 클럭(CDR)을 출력하여 데이터 복원부(52)로 전송한다.

스크램블된 픽셀 데이터(SDATA)가 정상적으로 복원되기 위해서는 송신측 LFSR(Tx)과 수신측 LFSR(Rx)의 회로 구성이 동일하여야 하고, 서로 동기가 되어야 한다. 송신측 LFSR은 스크램블러(22)의 LFSR이고, 수신측 LFSR은 디스크램블러(52)의 LFSR이다. 수신측 LFSR로 전송되는 리셋 데이터(LFSR-RST)에 의해 송신측 LFSR과 수신측 LFSR이 동기된다.

리셋 데이터(LFSR-RST)는 미리 설정된 하나의 값 예를 들어, 도 8에 도시된 바와 같이 OxFFF로 설정될 수 있다. 송신측 LFSR들은 리셋 데이터(LFSR-RST)를 입력 받아 리셋될 때 송신측 LFSR 출력으로 얻어진 LFSR 값과 입력 데이터의 비트를 XOR 연산한 출력으로 픽셀 데이터(DATA)의 비트를 스크램블하기 시작한다. 수신측 LFSR들은 리셋 데이터(LFSR-RST)를 입력 받아 리셋될 때 수신측 LFSR 출력으로 얻어진 LFSR 값과 픽셀 데이터(SDATA)의 비트를 XOR 연산한 출력으로 픽셀 데이터(DATA)를 복원한다. 도 8에서 Tx_LFSR은 송신측 LFSR 출력으로 얻어진 LFSR 값이다.

LFSR 리셋 전에 외부 노이즈, 정전기(Electro Static Discharge, ESD)등에 의해 송신측 LFSR과 수신측 LFSR의 동기가 맞지 않을 수 있다. 이 경우, 도 9의 (B)에 도시된 바와 같이 화면 상에 비정상적인(Abnormal) 노이즈가 표시될 수 있다. 송신측 LFSR과 수신측 LFSR의 리셋 주기가 길면 사용자가 비정상적인 화면을 볼 수 있다. 도 9에서 (A)는 원 영상이고, (B)는 송신측 LFSR과 수신측 LFSR이 동기되지 않을 때의 비정상 화면을 예시한 것이다.

데이터 전송 배선 상에서 데이터를 랜덤화하여 EMI 노이즈를 줄이기 위하여, 데이터 스크램블이 실시된다. 그런데, LFSR의 리셋 데이터(LFSR-RST)가 도 8의 예와 같이 동일하면 주기적으로 같은 리셋 데이터의 비트가 데이터 배선쌍(12)을 통해 전송되기 때문에 데이터의 랜덤 효과가 감소된다. LFSR을 리셋하기 위한 리셋 신호의 데이터 값이 고정된 값이면 LFSR 리셋 주기로 같은 값의 리셋 데이터가 전송되기 때문에 입력 영상의 데이터 패턴과 LFSR 주기에 따라 EMI 저감 효과가 낮아질 수 있다.

도 10은 본 발명의 실시예에 따른 LFSR 회로를 보여 주는 도면이다. 도 10에서 (A)는 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]의 LFSR 회로를 보여 준다. (B)는 3 bit 데이터와 LFSR 값(LFSR OUT)을 XOR 연산한 결과로 얻어진 스크램블 데이터의 일 예를 보여 준다. 도 10에서 “0”~15는 시프트 레지스터(23, 53)의 출력 전달부들을 통해 순차적으로 시프트되는 입력 데이터의 비트를 나타낸다.

도 10을 참조하면, 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]는 시프트 레지스터(23, 53)에 다수의 XOR 게이트들이 연결된 동일한 회로 구성을 갖는다.

시프트 레지스터(23, 53)는 종속적으로 연결된 다수의 출력 전달부를 통해 클럭 타이밍에 맞추어 1 비트씩 입력 데이터를 시프트한다. 출력 전달부는 D 플립플롭일 수 있다. XOR 게이트들은 시프트 레지스터에서 출력 전달부들 사이의 출력 노드들에 연결된다. 시프트 레지스터(23, 53)의 최종 출력 단자는 입력 단자와 XOR 게이트들에 피드백 입력된다.

XOR 게이트들 각각은 시프트 레지스터(23, 53)의 최종 출력 단자로부터 피드백 입력된 LFSR 값(Tx_LFSR OUT, Rx_LFSR OUT)의 비트와 입력 데이터 비트에 대한 XOR 연산 결과를 발생하여 다음 출력 전달부로 전달한다.

송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]는 시프트 레지스터(23, 53)의 입력 단자에 연결된 멀티플렉서(Multiplexer, 24, 54)를 더 포함한다. 멀티플렉서(24, 54)는 도 7에 도시된 리셋 처리부(21, 51)의 제어 하에 LFSR이 리셋될 때 리셋 데이터(Tx_LFSR-RST, Rx_LFSR-RST)를 시프트 레지스터(23, 53)의 입력 단자에 공급하고, 리셋 후에 입력 데이터(DATA, SDATA)를 시프트 레지스터(23, 53)의 입력 단자에 공급한다.

리셋 처리부(21, 51)는 매 수평 기간 마다 미리 설정된 타이밍에 선택 신호를 하이 레벨(H)로 발생하여 멀티플렉서(24, 54)로 하여금 리셋 데이터(Tx_LFSR-RST, Rx_LFSR-RST)를 출력하게 한다. 이어서, 리셋 처리부(21)는 매 수평 기간 마다 LFSR들[22(Tx), 52(Rx)]이 리셋된 후 선택 신호(SEL)를 로우 레벨(L)로 반전하여 멀티플렉서(24, 54)로부터 입력 데이터(DATA, SDATA)가 출력되도록 멀티플렉서(24, 54)를 제어한다. 리셋 처리부(21)는 데이터의 랜덤 효과를 높이기 위하여, 리셋 데이터(Tx_LFSR-RST, Rx_LFSR-RST) 값을 매 수평 기간마다 다른 값으로 변경한다. 예를 들어, 리셋 데이터의 값은 도 13과 같이 제1 수평 기간(Mth DE)에 FFFFFF로 발생되고, 제2 수평 기간(Nth DE)에 DC9892로 발생된 후, 제3 수평 기간 (Oth DE)에 D235F6로 발생될 수 있다. 따라서, 리셋 데이터의 값이 1 수평 기간 주기로 다른 값으로 업데이트될 수 있다.

다른 실시예로서, 리셋 데이터(Tx_LFSR-RST, Rx_LFSR-RST)는 1 프레임 기간 보다 작은 소정의 주기로 변경될 수 있다. 이 경우, 리셋 데이터(Tx_LFSR-RST, Rx_LFSR-RST)는 소정의 주기로 다른 값으로 없데이트된다.

송신측 LFSR[22(Tx)]는 리셋 데이터(Tx_LFSR-RST)를 입력 받아 LFSR 값(Tx_LFSR OUT)을 출력하여 리셋된다. 이어서, 송신측 LFSR[22(Tx)]는 입력 영상의 픽셀 데이터(DATA)의 비트에 LFSR 값(Tx_LFSR OUT)의 비트를 XOR 연산하여 스크램블된 데이터(SDATA)를 출력한다. LFSR 값(Tx_LFSR OUT)은 시프트 레지스터에서 비트가 시프트될 때마다 변경된다.

수신측 LFSR[52(Rx)]는 타이밍 콘트롤러(130)로부터 수신된 리셋 데이터(Rx_LFSR-RST)를 입력 받아 LFSR 값(Rx_LFSR OUT)을 출력하여 리셋된다. 이어서, 수신측 LFSR[52(Rx)]는 스크램블된 데이터(SDATA)의 비트에 LFSR 값(Rx_LFSR OUT)의 비트를 XOR 연산하여 복원된 데이터(DATA)를 출력한다.

타이밍 콘트롤러(130)로부터 매 수평 기간마다 리셋 데이터(LFSR-RST)가 소스 드라이브 IC들(SIC1~SICn)로 전송되기 때문에 송신측 LFSR[22(Tx)]와 송신측 LFSR[22(Tx)]는 리셋 데이터로 동시에 리셋되어 매 수평 기간마다 동기된다. 리셋 데이터(LFSR-RST)는 현재의 수평 기간에서 동일한 값이지만 다음 수평 기간에 다른 값으로 변경된다. 도 10에서 Tx_LFSR_RST과 Rx_LFSR_RST은 송신측과 수신측으로 구분되었지만, 현재 수평 기간에서 동일한 값으로 발생된다.

도 11은 수평 블랭크 기간(HB)에 송신측 LFSR과 수신측 LFSR이 리셋되는 예를 보여 주는 파형도이다. 도 12는 LFSR 리셋 데이터의 값이 매 수평 기간마다 변경되는 예를 보여 주는 파형도이다.

도 11 및 도 12를 참조하면, 타이밍 콘트롤러(130)는 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]를 동기화하기 위한 리셋 데이터(LFSR-RST)를 매 수평 기간마다 수평 블랭크 기간(HB) 내에서 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 리셋 데이터(LFSR-RST)는 수평 블랭크 기간(HB) 내에서 전송되는 콘트롤 패킷 내의 특정 데이터(CTR3)에 추가되어 전송될 수 있다. 또는 리셋 데이터(LFSR-RST)는 도 12에 도시된 바와 같이 데이터 인에이블 신호(DE)에서 로우 로직 구간이 시작되는 시점 또는 로우 로직 구간이 끝나는 시점에 소스 드라이브 IC들(SIC1~SICn)로 전송될 수 있다.

도 11에서 Tx_LFSR과 Rx_LFSR은 각각 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]으로부터 발생되는 LFSR 값이다. Tx_LFSR과 Rx_LFSR가 동일하여야만 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]이 동기된다. 그런데, 외부 노이즈나 정전기에 의해 Tx_LFSR과 Rx_LFSR이 일시적으로 달라질 수 있다.

도 11의 예에서, 임의의 수평 블랭크 기간(HB) 내에서 Tx_LFSR의 LFSR 값이 LFSR_N-3, LFSR_N-2, LFSR_N-1,… LFSR_N+1 순으로 발생될 때, Rx_LFSR이 LFSR_N, LFSR_N+1, LFSR_N+2,… LFSR_N+4 순으로 발생되어 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]의 동기가 맞지 않을 수 있다. 타이밍 콘트롤러(130)는 이 수평 블랭크 기간(HB)에서 Tx_RFSR = LFSR_O일 때 리셋 데이터(LFSR-RST)를 EPI 신호에 추가하여 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 그 결과, Tx_RFSR = LFSR_O 일 때 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]이 동시에 리셋되어 서로 동기된다.

도 12의 예에서, Tx_LFSR의 LFSR 값이 LFSR_N-2, LFSR_N-1 순으로 발생될 때, Rx_LFSR이 LFSR_C-1, LFSR_C 순으로 발생되어 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]의 동기가 맞지 않을 수 있다. 타이밍 콘트롤러(130)는 제1 수평 블랭크 기간(HB)에서 Tx_RFSR = LFSR_N일 때 리셋 데이터(LFSR-RST)를 EPI 신호에 추가하여 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 그 결과, Tx_RFSR = LFSR_N 일 때 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]이 동시에 리셋되어 서로 동기된다. 이이서, 타이밍 콘트롤러(130)는 제2 수평 블랭크 기간(HB)에서 Tx_RFSR = LFSR_S일 때 리셋 데이터(LFSR-RST)를 EPI 신호에 추가하여 소스 드라이브 IC들(SIC1~SICn)로 전송하여 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]를 동기시킨다. 도 12에서 EPI 신호의 DATA_A-1 ~ DATA_H-1는 송신측 LFSR[22(Tx)]에 의해 스크램블된 데이터(SDATA)이다.

따라서, 본 발명은 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]을 매 수평 기간마다 동기시키기 때문에 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]이 일시적으로 동기되지 않더라도 사용자가 인지하지 못하는 시간 내에서 빠르게 동기를 회복하여 스크램블된 픽셀 데이터(SDATA)를 정상적으로 복원할 수 있다.

본 발명은 수평 블랭크 기간(HB)에 값이 가변되는 리셋 데이터(LFSR-RST)를 수신측 LFSR[52(Rx)]에 전송함으로써 별도의 리셋 시퀀스(Sequence)없이 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]을 매 수평 기간마다 자동적으로 동기시킬 수 있다. 또한, 본 발명은 리셋 데이터(LFSR-RST)를 매 수평 기간마다 다른 값으로 업데이트함으로써 데이터 배선쌍(12)을 통해 전송되는 데이터의 주기성을 최소화하여 데이터의 랜덤 및 EMI 개선 효과를 극대화할 수 있다.

한편, 리셋 데이터(LFSR-RST)를 싱글 비트로 단순화하는 방안을 고려할 수 있으나 이 방법은 데이터의 랜덤 효과가 작기 때문에 전술한 실시예와 같이 리셋 데이터(LFSR-RST)는 멀티 비트 데이터로 발생되는 것이 바람직하다. 싱글 비트 스크램블은 특정 값의 한 개 비트를 LFSR을 구성하는 모든 XOR 게이트에 입력하는 방법인데, 이 방법은 데이터가 반전되거나 입력 비트 그대로 전송되기 때문에 데이터가 랜덤하게 스크램블되지 않는다.

일 예를 들어 보면, 싱글 비트는 “1” 또는 “0” 으로 아래의 데이터를 스크램블할 수 있다. 아래의 예에서, “^”는 XOR 연산자이다.

Single Bit = 1 인 경우,

1 (Single Bit) ^ 0 (Data) = 1

1 (Single Bit) ^ 1 (Data) = 0

따라서, Single Bit = 1일 때 스크램블 데이터(Scrambled Data)는 입력 데이터의 반전 데이터이기 때문에 아래와 같이 1과 0이 스크램블되지 않아 데이터의 랜덤 효과가 없다.

8Bit 데이터 = 00000000이고, Single Bit = 1 일 때 스크램블된 데이터 = 11111111 이다. 8Bit 데이터 = 11111111 이고, Single Bit = 1 일 때 스크램블된 데이터 = 00000000이다.

Single Bit = 0 인 경우,

0 (Single Bit) ^ 0 (Data) = 0

0 (Single Bit) ^ 1 (Data) = 1

따라서, Single Bit = 0일 때 스크램블 데이터(Scrambled Data)는 입력 데이터와 같기 때문에 아래와 같이 데이터의 랜덤 효과가 없다.

8Bit 데이터 = 00000000이고, Single Bit = 0 일 때 스크램블된 데이터 = 00000000 이다. 8Bit 데이터 = 11111111 이고, Single Bit = 0 일 때 스크램블된 데이터 = 11111111이다.

따라서, 본 발명은 LFSR을 리셋하기 위한 리셋 값을 멀티 비트로 발생하여 데이터의 랜덤 효과를 높이고, 매 수평 기간마다 그 값을 다른 값으로 변경하여 랜덤 효과를 더 향상시킬 수 있다.

소스 드라이브 IC들(SIC1~SICn)로 전송되는 EPI 신호에서 콘트롤 패킷과 클럭이 스크램블 처리되면 오동작이 발생될 수 있다. 도 14에 도시된 바와 같이, 콘트롤 패킷(CP)은 EPI 신호의 데이터 양 중에서 매우 작은 비율이기 때문에 스크램블 유무에 따른 EMI 효과에 거의 영향을 주지 않는다. 도 14에서 “Tx Vsync”와 “Tx DE”는 타이밍 콘트롤러(130)로부터 출력되는 콘트롤 패킷 내의 타이밍 신호이다. “Rx Vsync”와 “Rx DE”는 소스 드라이브 IC(SIC1~SICn)로부터 출력되는 타이밍 신호이다.

콘트롤 데이터는 표시장치의 구동에 있어서 기준 타이밍을 제공하는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE) 등 중요한 타이밍 정보를 포함하고 있다. 이 때문에 송신측 LFSR[22(Tx)]과 수신측 LFSR[52(Rx)]이 비동기되어 콘트롤 패킷을 통해 전송되는 타이밍 정보가 복원되지 못하면 화면 상에 비정상적인 이미지가 표시될 뿐 아니라 소스 드라이브 IC들(SIC1~SICn) 내에서 타이밍 신호와 소스 타이밍 제어 신호(DDC) 등이 정상적으로 복원되지 않아 소스 드라이브 IC들(SIC1~SICn)이 오동작하고 주변 장치에도 악 영향을 줄 수 있다.

도 15는 소스 드라이브 IC로 전송되는 EPI 신호에 내장된 클럭의 일 예를 보여 주는 파형도이다.

도 15의 예와 같이, 소스 드라이브 IC(SIC1~SICn)로 전송되는 클럭(CLK)은 1 bit 단위(1 UI)로 토글(toggle)되어 8 bit로 볼 때 10101010으로 발생된다.

송신측 LFSR로부터 출력된 LFSR OUT이 10101010이 될 수도 있다. 이 경우, 위 클럭 비트와 LFSR OUT 비트를 XOR 연산하면 00000000 이 되어 비트 값의 트랜지션(transition)이 없다. LFSR OUT = 01010101 일 때 위 클럭 비트와 LFSR OUT 비트를 XOR 연산하면 11111111이 되어 역시, 트랜지션이 없다. 이렇게 로우(Low)나 하이(High)로 유지되는 클럭(CLK)의 스크램블 데이터가 소스 드라이브 IC들(SIC1~SICn)로 전송되면 소스 드라이브 IC(SIC1~SICn)에서 정상적인 CDR 동작을 할 수 없기 때문에 내부 클럭(CDR CLK)이 발생되지 않는다. 이 경우, 소스 드라이브 IC(SIC1~SICn)의 회로 소자들이 동작하지 않기 때문에 정상적으로 복원된 데이터가 출력될 수 없다.

이를 상세히 설명하면, EPI 인터페이스와 같이 별도의 클럭을 전송하지 않고 데이터에 클럭 정보를 내장하여 전송하는 인터페이스 프로토콜에서 수신 장치는 데이터의 트랜지션 시점에 CDR 출력을 발생하여 수신된 데이터로부터 클럭을 복원할 수 있다. 그런데, 트랜지션이 없는 데이터가 수신되면 CDR에서 클럭이 복원되지 않기 때문에 수신 장치의 모든 동작이 불능 상태로 된다.

본 발명의 타이밍 콘트롤러(130)는 클럭, 콘트롤 패킷, 및 픽셀 데이터 중 픽셀 데이터만 스크램블러(22)에 입력하여 소스 드라이브 IC(SIC1~SICn)에 전송되는 EPI 신호에서 픽셀 데이터만 스크램블할 수 있다. 따라서, 본 발명은 콘트롤 데이터와 클럭을 스크램블하지 않고 픽셀 데이터를 스크램블하여 소스 드라이브 IC의 오동작 없이 데이터의 랜덤 효과를 높여 데이터가 전송되는 배선에서 EMI를 줄일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

20 : 데이터 랜덤화 처리부 21, 51 : 리셋 처리부
22 : 스크램블러 22(Tx) : 송신측 LFSR
31 : 클럭 발생부 32 : 클럭 복원부
41 : 패커(packer) 42 : 언패커(Unpacker)
50 : 데이터 복원부 52 : 디스크램블러
52(Rx) : 수신측 LFSR

Claims (17)

1. 소정의 시간 주기로 리셋 데이터를 생성하고, 상기 리셋 데이터를 생성할 때마다 상기 생성된 리셋 데이터에 따라 리셋된 후에 입력 영상의 픽셀 데이터를 스크램블하고, 상기 스크램블된 픽셀 데이터와 상기 리셋 데이터를 포함한 신호를 데이터 배선쌍으로 출력하는 송신 장치;
   상기 데이터 배선쌍을 통해 상기 송신 장치로부터 상기 소정의 시간 주기로 전송된 상기 리셋 데이터와 함께 스크램블된 데이터를 수신하고, 상기 수신된 리셋 데이터에 따라 리셋되어 상기 송신 장치와 동기된 후에 상기 스크램블된 픽셀 데이터를 복원하는 수신 장치; 및
   상기 수신 장치에 의해 복원된 픽셀 데이터를 표시패널의 픽셀들에 기입하는 표시패널 구동부를 포함하고,
   상기 리셋 데이터의 값이 상기 소정의 시간 주기로 다른 값으로 변경되는 표시장치.
2. 제 1 항에 있어서,
   상기 송신 장치와 상기 수신 장치는
   동일한 선형 되먹임 시프트 레지스터(Linear Feedback Shift Register, LFSR)를 포함하여 상기 소정의 시간 주기마다 입력되는 상기 리셋 데이터에 따라 동기되는 표시장치.
3. 데이터 라인들과 게이트 라인들이 교차되고, 픽셀들이 매트릭스 형태로 배치된 표시패널;
   소정의 시간 주기로 리셋 데이터를 생성하고, 상기 리셋 데이터를 생성할 때마다 상기 생성된 리셋 데이터를 스크램블러에 입력하여 상기 스크램블러를 리셋한 후에 상기 스크램블러에 입력 영상의 픽셀 데이터를 입력하여 스크램블된 픽셀 데이터와 상기 리셋 데이터를 포함한 신호를 데이터 배선쌍으로 출력하는 타이밍 콘트롤러; 및
   상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러로부터 상기 소정의 시간 주기로 수신된 신호로부터 상기 리셋 데이터와 상기 스크램블된 픽셀 데이터를 분리하여 디스크램블러에 입력하여 상기 리셋 데이터에 따라 리셋되어 상기 스크램블러와 동기된 후 상기 입력 영상의 픽셀 데이터를 복원하고 상기 픽셀 데이터를 데이터 전압으로 변환하여 상기 데이터 라인들로 출력하는 데이터 구동부를 포함하고,
   상기 리셋 데이터의 값이 소정의 시간 주기로 다른 값으로 변경되어 상기 스크램블러에 입력되고 상기 데이터 배선쌍을 통해 상기 디스크램블러에 입력되는 표시장치.
4. 제 3 항에 있어서,
   상기 소정의 주기가 1 수평 기간인 표시장치.
5. 제 3 항에 있어서,
   상기 리셋 데이터가 매 수평 기간마다 수평 블랭크 기간 내에서 상기 신호에 추가되어 상기 데이터 구동부로 전송되는 표시장치.
6. 제 3 항에 있어서,
   상기 신호는 콘트롤 패킷을 더 포함하고,
   상기 콘트롤 패킷은 상기 입력 영상의 픽셀 데이터와 동기되는 타이밍 정보와 상기 데이터 구동부의 동작 타이밍을 제어하는 소스 타이밍 정보를 포함하고,
   상기 리셋 데이터가 상기 콘트롤 패킷 내의 특정 위치에 추가되는 표시장치.
7. 제 3 항에 있어서,
   상기 리셋 데이터가 데이터 인에이블 신호에서 수평 블랭크 구간을 지시하는 특정 로직 구간의 시작 시점 또는 종료 시점에 상기 신호에 추가되는 표시장치.
8. 제 3 항에 있어서,
   상기 신호는 클럭과, 콘트롤 패킷을 더 포함하고,
   상기 콘트롤 패킷은 상기 입력 영상의 픽셀 데이터와 동기되는 타이밍 정보와 상기 데이터 구동부의 동작 타이밍을 제어하는 소스 타이밍 정보를 포함하고,
   상기 스크램블러는 상기 클럭, 상기 콘트롤 패킷, 및 픽셀 데이터 중 상기 픽셀 데이터만 입력 받아 상기 픽셀 데이터를 스크램블하는 표시장치.
9. 제 3 항 내지 제 8 항 중 어느 한 항에 있어서,
   상기 스크램블러와 상기 디스크램블러 각각은 선형 되먹임 시프트 레지스터(Linear Feedback Shift Register, LFSR)를 포함하고
   동일한 선형 되먹임 시프트 레지스터(Linear Feedback Shift Register, LFSR)를 포함하여 상기 소정의 시간 주기마다 입력되는 상기 리셋 데이터에 따라 동기되는 표시장치.
10. 소정의 시간 주기로 리셋 데이터를 생성하고, 상기 리셋 데이터를 생성할 때마다 상기 생성된 리셋 데이터에 따라 리셋된 후에 입력 영상의 픽셀 데이터를 스크램블하고, 상기 스크램블된 픽셀 데이터와 상기 리셋 데이터를 포함한 신호를 데이터 배선쌍으로 출력하는 송신 장치; 및
    상기 데이터 배선쌍을 통해 상기 송신 장치로부터 상기 소정의 시간 주기로 전송된 상기 리셋 데이터와 함께 스크램블된 데이터를 수신하고, 상기 리셋 데이터에 따라 상기 소정의 시간 주기로 리셋되어 상기 송신 장치와 동기된 후에 상기 스크램블된 데이터를 복원하는 수신 장치를 포함하고,
    상기 리셋 데이터의 값이 상기 소정의 시간 주기로 다른 값으로 변경되는 표시장치의 데이터 송수신 장치.
11. 제 10 항에 있어서,
    상기 데이터 배선은
    차동 신호가 전송되는 데이터 배선쌍을 포함하는 표시장치의 데이터 송수신 장치.
12. 제 11 항에 있어서,
    상기 송신 장치는,
    소정의 시간 주기로 리셋 데이터와 선택 신호를 발생하는 송신측 리셋 처리부;
    상기 송신측 리셋 처리부로부터의 리셋 데이터에 따라 리셋된 후에 입력 영상의 픽셀 데이터를 스크램블하는 스크램블러;
    상기 송신측 리셋 처리부로부터의 선택 신호에 응답하여 상기 리셋 데이터를 상기 스크램블러에 공급한 후에 상기 픽셀 데이터를 상기 스크램블러에 공급하는 제1 멀티플렉서;
    클럭을 발생하는 클럭 발생부; 및
    상기 클럭, 상기 스크램블러로부터의 스크램블된 데이터, 및 상기 리셋 데이터를 포함한 신호를 차동 신호로 변환하여 상기 데이터 배선쌍으로 출력하는 패커를 포함하는 표시장치의 데이터 송수신 장치.
13. 제 12 항에 있어서,
    상기 수신 장치는,
    상기 데이터 배선쌍을 통해 수신된 신호에서 상기 클럭, 상기 스크램블된 데이터, 및 상기 리셋 데이터를 분리하는 언패커;
    상기 언패커로부터의 리셋 데이터와 선택 신호를 출력하는 수신측 리셋 처리부;
    상기 수신측 리셋 처리부로부터의 리셋 데이터에 따라 리셋된 후에 상기 스크램블된 데이터를 복원하는 디스크램블러;
    상기 수신측 리셋 처리부로부터의 선택 신호에 응답하여 상기 리셋 데이터를 상기 디스크램블러에 공급한 후에 상기 스크램블된 데이터를 상기 디스크램블러에 공급하는 제2 멀티플렉서; 및
    상기 클럭으로부터 다중 위상의 내부 클럭을 복원하는 클럭 복원부를 포함하는 표시장치의 데이터 송수신 장치.
14. 제 13 항에 있어서,
    상기 신호는 콘트롤 패킷을 더 포함하고,
    상기 콘트롤 패킷은 상기 입력 영상의 픽셀 데이터와 동기되는 타이밍 정보와 데이터 구동부의 동작 타이밍을 제어하는 소스 타이밍 정보를 포함하고,
    상기 리셋 데이터가 상기 콘트롤 패킷 내의 특정 위치에 추가되는 표시장치의 데이터 송수신 장치.
15. 제 13 항에 있어서,
    상기 리셋 데이터가 데이터 인에이블 신호에서 수평 블랭크 구간을 지시하는 특정 로직 구간의 시작 시점 또는 종료 시점에 상기 신호에 추가되는 표시장치의 데이터 송수신 장치.
16. 제 13 항에 있어서,
    상기 신호는 콘트롤 패킷을 더 포함하고,
    상기 콘트롤 패킷은 상기 입력 영상의 픽셀 데이터와 동기되는 타이밍 정보와 상기 수신 장치의 동작 타이밍을 제어하는 소스 타이밍 정보를 포함하고,
    상기 스크램블러는 상기 클럭, 상기 콘트롤 패킷, 및 픽셀 데이터 중 상기 픽셀 데이터만 입력 받아 상기 픽셀 데이터를 스크램블하는 표시장치의 데이터 송수신 장치.
17. 제 13 항에 있어서,
    상기 스크램블러와 상기 디스크램블러 각각은 선형 되먹임 시프트 레지스터(Linear Feedback Shift Register, LFSR)를 포함하는 표시장치의 데이터 송수신 장치.

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