[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102409963B1 - 솔더 범프를 구비한 반도체 발광소자 패키지 - Google Patents

솔더 범프를 구비한 반도체 발광소자 패키지 Download PDF

Info

Publication number
KR102409963B1
KR102409963B1 KR1020170106091A KR20170106091A KR102409963B1 KR 102409963 B1 KR102409963 B1 KR 102409963B1 KR 1020170106091 A KR1020170106091 A KR 1020170106091A KR 20170106091 A KR20170106091 A KR 20170106091A KR 102409963 B1 KR102409963 B1 KR 102409963B1
Authority
KR
South Korea
Prior art keywords
light emitting
emitting device
solder bumps
semiconductor light
layer
Prior art date
Application number
KR1020170106091A
Other languages
English (en)
Other versions
KR20190021028A (ko
Inventor
곽창훈
안성진
김학환
김진환
정진권
김민정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170106091A priority Critical patent/KR102409963B1/ko
Priority to US15/922,578 priority patent/US10361351B2/en
Publication of KR20190021028A publication Critical patent/KR20190021028A/ko
Application granted granted Critical
Publication of KR102409963B1 publication Critical patent/KR102409963B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/857—Interconnections, e.g. lead-frames, bond wires or solder balls
    • H01L33/62—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H01L33/005—
    • H01L33/505—
    • H01L33/54—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H10H20/0364—Manufacture or treatment of packages of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/851—Wavelength conversion means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/851—Wavelength conversion means
    • H10H20/8514—Wavelength conversion means characterised by their shape, e.g. plate or foil
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/852—Encapsulations
    • H10H20/853—Encapsulations characterised by their shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2933/0033—
    • H01L2933/0066—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H10H20/0362—Manufacture or treatment of packages of encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8312—Electrodes characterised by their shape extending at least partially through the bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/851—Wavelength conversion means
    • H10H20/8511—Wavelength conversion means characterised by their material, e.g. binder
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/852—Encapsulations
    • H10H20/854—Encapsulations characterised by their material, e.g. epoxy or silicone resins

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)

Abstract

반도체 발광소자 패키지는, 제1 및 제2 전극이 형성된 한쪽 주면을 갖는 반도체 발광소자 칩과, 상기 제1 및 제2 전극 상에 각각 형성되고 상기 한쪽 주면으로부터 돌출된 제1 및 제2 솔더 범프와, 상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 제1 및 제2 솔더 범프를 제외하고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부를 갖는 수지층을 포함하고, 상기 수지층의 바닥부는 상기 제1 및 제2 솔더 범프의 상기 측면과 접하면서 다른 부분과 상이한 두께를 갖는 두께 변이부를 포함한다.

Description

솔더 범프를 구비한 반도체 발광소자 패키지{SEMICONDUCTOR LIGHTEMITTING ELEMENT PACKAGE HAVING SOLDER BUMP}
본 개시는 솔더 범프를 구비한 반도체 발광소자 패키지 및 그 형성 방법에 관한 것이다.
반도체 발광소자 칩은 전자와 정공의 재결합에 의해 특정 파장대역의 광을 생성하는 반도체 소자이다. 반도체 발광소자 칩은 긴 수명, 낮은 소비전력, 고휘도, 소형화 등의 여러 가지 장점으로 인해 조명 장치, 디스플레이 장치, 광통신 장치 등에 사용되는 발광 장치에 다양하게 적용되고 있다. 반도체 발광소자 패키지는 반도체 발광소자 칩을 패키징하여, 외부 전원으로부터 전기가 공급되면 원하는 파장의 광을 발광하도록 제조된다. 최근, 전자 장치의 소형화, 고집적화에 따라 전자 장치에 사용되는 발광 장치의 사이즈가 점점 작아지고 있고, 이에 따라 반도체 발광소자 패키지도 칩 스케일에서 패키징하는 기술이 다양하게 연구되고 있다.
본 발명은 저비용, 고수율 및 제작/실장 공정의 간소화를 구현할 수 있는 칩 스케일의 반도체 발광소자 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 발광소자 패키지는, 제1 및 제2 전극이 형성된 한쪽 주면을 갖는 반도체 발광소자 칩과, 상기 제1 및 제2 전극 상에 각각 형성되고 상기 한쪽 주면으로부터 돌출된 제1 및 제2 솔더 범프와, 상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 제1 및 제2 솔더 범프를 제외하고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부를 갖는 수지층을 포함하고, 상기 수지층의 바닥부는 상기 제1 및 제2 솔더 범프의 상기 측면과 접하면서 다른 부분과 상이한 두께를 갖는 두께 변이부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 제조 방법은 제1 및 제2 전극이 형성된 한쪽 주면을 포함하는 복수의 반도체 발광소자 칩을 웨이퍼 상에 형성하는 것과, 상기 제1 및 제2 전극 상에 각각 제1 및 제2 솔더 범프를 상기 한쪽 주면으로부터 돌출하도록 형성하는 것과, 상기 웨이퍼 상에서 상기 제1 및 제2 솔더 범프의 상면을 평탄화하는 것과, 상기 복수의 반도체 발광소자 칩을 상기 웨이퍼로부터 다이싱하는 것과, 개별화된 복수의 반도체 발광소자 칩을 상기 제1 및 제2 솔더 범프가 상방을 향하도록 하여 파장 변환층 상에 배열하는 것과, 점착층이 형성된 몰딩 테이프를 상기 제1 및 제2 솔더 범프 상에 부착하여, 상기 제1 및 제2 솔더 범프의 단부를 상기 점착층 내에 매립하고 상기 제1 및 제2 솔더 범프의 측면을 노출하는 것과, 상기 파장 변환층과 상기 몰딩 테이프 사이에 트랜스퍼몰딩에 의해 수지 재료를 주입하여, 상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부와, 상기 반도체 발광소자 칩의 측면을 덮고 상기 파장 변환층과 결합되는 측벽부를 갖는 수지층을 형성하는 것과, 상기 몰딩 테이프를 분리하고, 상기 수지층과 상기 파장 변환층을 소정의 간격으로 다이싱하여 각각의 반도체 발광소자 패키지로 분리하는 것을 포함하고, 상기 제1 및 제2 솔더 범프는 상기 평탄화에 의해 평평한 상면과, 상기 점착층 내에 매립된 상기 제1 및 제2 솔더 범프의 상기 단부에 의해 상기 수지층에 의해 덮히지 않은 돌출부를 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 제조 방법은 제1 및 제2 전극이 형성된 한쪽 주면을 포함하는 복수의 반도체 발광소자 칩을 웨이퍼 상에 형성하는 것과, 상기 제1 및 제2 전극 상에 각각 제1 및 제2 솔더 범프를 상기 한쪽 주면으로부터 돌출하도록 형성하는 것과, 상기 웨이퍼 상에서 상기 제1 및 제2 솔더 범프의 상면을 평탄화하는 것과, 상기 복수의 반도체 발광소자 칩을 상기 웨이퍼로부터 다이싱하는 것과, 개별화된 복수의 반도체 발광소자 칩을 상기 제1 및 제2 솔더 범프가 상방을 향하도록 하여 파장 변환층 상에 배열하는 것과, 상기 제1 및 제2 솔더 범프의 단부보다 낮은 높이로 상기 파장 변환층 상에 디스펜싱에 의해 액상의 수지 재료를 주입하여, 상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부와, 상기 반도체 발광소자 칩의 측면을 덮고 상기 파장 변환층과 결합되는 측벽부를 갖는 수지층을 형성하는 것과, 상기 수지층과 상기 파장 변환층을 소정의 간격으로 다이싱하여 각각의 반도체 발광소자 패키지로 분리하는 것을 포함하고, 상기 제1 및 제2 솔더 범프는 상기 평탄화에 의해 평평한 상면과, 상기 수지 재료에 의해 덮히지 않은 상기 제1 및 제2 솔더 범프의 상기 단부에 의해 상기 바닥부보다 돌출하는 돌출부를 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 제조 방법은 제1 및 제2 전극이 형성된 한쪽 주면을 포함하는 복수의 반도체 발광소자 칩을 웨이퍼 상에 형성하는 것과, 상기 제1 및 제2 전극 상에 각각 제1 및 제2 솔더 범프를 상기 한쪽 주면으로부터 돌출하도록 형성하는 것과, 상기 웨이퍼 상에서 상기 제1 및 제2 솔더 범프의 상면을 평탄화하는 것과, 상기 복수의 반도체 발광소자 칩을 상기 웨이퍼로부터 다이싱하는 것과, 개별화된 복수의 반도체 발광소자 칩을 상기 제1 및 제2 솔더 범프가 상방을 향하도록 하여 점착 테이프 상에 배열하는 것과, 점착층이 형성된 몰딩 테이프를 상기 제1 및 제2 솔더 범프 상에 부착하여, 상기 제1 및 제2 솔더 범프의 단부를 상기 점착층 내에 매립하고 상기 제1 및 제2 솔더 범프의 측면을 노출하는 것과, 상기 점착 테이프와 상기 몰딩 테이프 사이에 트랜스퍼몰딩에 의해 수지 재료를 주입하여, 상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부와 상기 반도체 발광소자 칩의 측면을 덮는 측벽부를 갖는 수지층을 형성하는 것과, 상기 몰딩 테이프가 부착된 상태로 상기 제1 및 제2 솔더 범프가 하방을 향하도록 기판 상에 전사하는 것과, 상기 몰딩 테이프 상에 배열된 상기 복수의 반도체 발광소자 칩 상에 파장 변환층을 적층 또는 도포하여 상기 수지층의 측벽부 상에 결합되는 상기 파장 변환층을 형성하는 것과, 상기 수지층과 상기 파장 변환층을 소정의 간격으로 다이싱하여 각각의 반도체 발광소자 패키지로 분리하는 것을 포함하고, 상기 제1 및 제2 솔더 범프는 상기 평탄화에 의해 평평한 상면과, 상기 점착층 내에 매립된 상기 제1 및 제2 솔더 범프의 상기 단부에 의해 상기 수지층에 의해 덮히지 않은 돌출부를 형성할 수 있다.
본 발명에 따르면, 생산 원가가 절감되고 제조 수율이 향상되며 제작/실장 공정이 대폭 간소화된 반도체 발광소자 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10)를 제1 면측에서 본 사시도이다.
도 1b는 도1a의 반도체 발광소자 패키지(10)를 제2 면측에서 본 사시도이다.
도 1c는 도 1a의 반도체 발광소자 패키지(10)의 평면도이다.
도 1d는 도 1b의 A-A'선을 따라 절취한 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(20)를 제1 면측에서 본 사시도이다.
도 2b는 도 2a의 반도체 발광소자 패키지(20)를 제2 면측에서 본 사시도이다.
도 2c 내지 도 2i는 도 2a의 반도체 발광소자 패키지(20)의 다양한 실시예를 도 2a의 B-B'선을 따라 나타낸 단면도들이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10)의 제작 공정을 나타내는 공정도들이다.
도 4a 내지 도 6f는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(20)를 제작하는 공정을 나타내는 공정도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)를 발광 장치의 일 예시인 조명 장치에 적용한 예를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)를 발광 장치의 일 예시인 액정 표시 장치에 적용한 예를 나타내는 도면이다.
이하, 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)의 구성을 상세히 설명한다. 본 발명에 있어서 일 실시예는 본 발명의 다양한 실시 형태, 관점 또는 측면 중 하나를 포함하는 의미로 사용될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10)를 제1 면측에서 본 개략적인 사시도이고, 도 1b는 도 1a의 반도체 발광소자 패키지(10)를 제2 면측에서 본 개략적인 사시도이고, 도 1c는 도 1b의 개략적인 평면도이고, 도 1d는 도 1b의 A-A'선을 따라 절취한 개략적인 단면도이다.
도 1a 내지 도 1d를 참조하면, 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10)는 반도체 발광소자 칩(100)과, 상기 반도체 발광소자 칩(100) 상에 형성되는 솔더 범프(200)를 포함할 수 있다.
반도체 발광소자 칩(100)은 화합물 반도체의 전자와 정공의 결합에 의해 전기 에너지를 빛 에너지로 변환하는 반도체 소자일 수 있다. 반도체 발광소자 칩(100)은 기판(102)과, 상기 기판(102)의 제1 면(102a) 상에 순차적으로 형성되는 제1 도전형 반도체층(104), 활성층(106) 및 제2 도전형 반도체층(108)과, 상기 제1 및 제2 도전형 반도체층(104, 108)에 각각 접속되는 제1 및 제2 전극(110, 120)을 포함하는 적층 구조물일 수 있다.
기판(102)은 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 기판(102)은 사파이어(Al2O3), 질화갈륨(GaN), 실리콘(Si), 저머늄(Ge), 갈륨비소(GaAs), 산화아연(ZnO), 실리콘저머늄(SiGe), 실리콘카바이드(SiC), 산화갈륨(Ga2O3), 산화리튬갈륨(LiGaO2), 산화리튬알루미늄(LiAlO2), 또는 산화마그네슘알루미늄(MgAl2O4) 등의 물질로 제조될 수 있다. 일 실시예에서, 반도체 성장용 기판(102)은 사파이어 기판일 수 있다. 사파이어 기판(102)은 전기 절연성을 가지며 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, c(0001)면, m(10-10)면, a(11-20)면, r(1-102)면 등을 가질 수 있다. 상기 c(0001)면은 비교적 질화물 박막의 성장이 용이하며 고온에서도 안정되기 때문에, 발광층을 형성하기 위한 질화물 성장용 기판으로 주로 사용될 수 있다. 사파이어 기판은 광투과성이므로, 반도체 발광소자 칩(100)에서 발생된 광을 기판(102) 방향으로 효과적으로 방출시킬 수 있어, 반도체 발광소자 칩(100)을 플립칩(flip-chip) 형태로 실장할 수 있다.
기판(102)은 서로 대향하는 두 개의 주면인 제1 면(102a)과 제2 면(102b)을 가질 수 있다. 기판(102)은 제1 면(102a)과 제2 면(102b) 중 적어도 하나에 광추출 효율의 향상 및 고품질 결정성장을 위해서 요철 구조(C)가 형성될 수 있다. 일 실시예에서 요철 구조(C)는 기판(102)의 제1 면(성장면)(102a)에 형성될 수 있다. 상기 요철구조(C)는 기판(102)의 일부를 식각하거나, 기판(102) 상에 다른 이종 물질층을 형성함으로써 제공될 수 있다.
기판(102)의 제1 면(성장면)(102a)에는 선택적으로 버퍼층(미도시)이 더 형성될 수 있다. 버퍼층은 기판(102) 상에 성장되는 반도체층의 격자 부정합(격자 상수 차이)을 완화하여 결정성을 향상시키기 위한 것으로서, 질화물 등으로 이루어진 언도프 반도체층으로 이루어질 수 있다. 버퍼층은 언도프 GaN, AlN, InGaN 등이 적용될 수 있으며, 500℃ 내지 600℃의 저온에서 수십 내지 수백 Å의 두께로 성장시켜 형성할 수 있다.
제1 도전형 반도체층(104)은 n형 불순물이 도핑된 반도체층으로서, 활성층(106)에 전자를 제공하는 층일 수 있다. 제2 도전형 반도체층(108)은 p형 불순물이 도핑된 반도체층으로서, 활성층(106)에 정공을 제공하는 층일 수 있다. 일 실시예에서 제1 및 제2 도전형 반도체층(104, 108)은 AlxInyGa(1-x-y)N(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 만족하는 질화물 반도체로서, GaN, AlGaN, InGaN, AlInGaN 등의 물질로 형성될 수 있다. 일 실시예에서 제1 도전형 반도체층(104)은 Si가 도핑된 n형 GaN이고, 제2 도전형 반도체층(108)은 Mg가 도핑된 p형 GaN일 수 있다. 실시 형태에 따라서 제1 및 제2 도전형 반도체층(104, 108)은 위치가 바뀌어 적층될 수도 있다.
활성층(106)은 제1 및 제2 도전형 반도체층(104, 108)으로부터 각각 주입되는 전자와 정공의 재결합에 의해 소정의 파장을 갖는 광을 방출할 수 있다. 일 실시예에서 활성층(106)은 청색광, 녹색광, 적생광 등의 가시광(약 350㎚∼680㎚ 파장범위)을 발광하는 층일 수 있다. 활성층(106)은 제1 및 제2 도전형 반도체층(104, 108)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 활성층(106)은 AlxInyGa(1-x-y)N(0≤x<1, 0≤y<1, 0≤x+y<1)의 조성식을 갖는 양자우물층과 양자장벽층을 포함하는 단일 양자우물 구조(Single Quantum Well, SQW) 또는 양자우물층과 양자장벽층이 서로 교대로 적층된 다중양자우물(Multiple Quantum Wells, MQW) 구조를 포함할 수 있다. 일 실시예에서 활성층(106)은 InGaN/GaN 구조가 사용될 수 있다.
활성층(106) 및 제2 도전형 반도체층(108)의 일부 영역은 식각에 의해 제거되어 제1 도전형 반도체층(104)의 상면 일부가 노출될 수 있다. 제1 도전형 반도체층(104)의 상부 일부도 식각되어 제1 도전형 반도체층(104)의 상면의 일부면(식각면)이 활성층(106)의 하면보다 낮게 위치할 수 있다. 기판(102) 상에는, 상기 식각에 의해 제1 도전형 반도체층(104)이 노출된 식각 영역(E)과, 제1, 2 도전형 반도체층(104, 108) 및 활성층(106)이 식각되지 않고 잔류하여 상기 식각 영역(E)보다 상방으로 돌출되는 메사 영역(M)이 형성될 수 있다.
상기 식각 영역(E) 및/또는 메사 영역(M)은 필요에 따라 사각 형상, 원 형상, 타원 형상 등의 다양한 기하학적 형상으로 형성될 수 있다. 일 실시예에서 식각 영역(E)은 평면도에서 볼 때 기판(102)의 한쪽 모서리 또는 한쪽 변을 포함하는 가장자리 영역 또는 이에 인접하는 영역을 식각하여 제거한 영역일 수 있고, 잔류 영역이 메사 영역(M)일 수 있다. 일 실시예에서 식각 영역(E)은 메사 영역(M) 내에 형성되어 제1 도전형 반도체층(104)의 일부를 노출시키는 하나 이상의 비아홀(via hole) 형태로 형성될 수 있다. 일 실시예에서 식각 영역(E)은 메사 영역(M) 하부의 제1 도전형 반도체층(104)을 노출시키는 직선 형상, 곡선 형상 또는 이를 결합한 형태의 핑거(finger) 영역을 포함할 수 있다. 상기 비아홀 및/또는 핑거 영역은 평면도에서 볼 때 원 형상, 타원 형상, 다각형 형상, 직선 형상, 곡선 형상, 마디 있는 가지(branch) 형상 등의 다양한 기하학적 평면 형상을 가질 수 있다.
식각 영역(E) 내의 제1 도전형 반도체층(104) 상에는 제1 전극(110)이 배치될 수 있다. 메사 영역(M) 내의 제2 도전형 반도체층(108) 상에는 제2 전극(120)이 배치될 수 있다. 제1 및 제2 전극(110, 120)은 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, Ti, W, Rh, Ir, Ru, Mg, Zn 또는 이들의 합금 중 적어도 하나의 도전 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다.
제1 전극(110)과 제2 전극(120)은 절연층(109)에 의해 전기적으로 분리될 수 있다. 절연층(109)은 식각 영역(E)의 제 1 도전형 반도체층(104)의 상면 일부와 메사 영역(M)의 제2 도전형 반도체층(108)의 상면 일부를 노출시키는 개구 영역(H1)을 형성하는 제1 절연층(109a)을 포함할 수 있다.
일 실시예에서 제1 절연층(109a)의 개구 영역(H1)에 의해 개방된 메사 영역(M)의 제2 도전형 반도체층(108)의 상면에는 오믹 콘택층(120d)이 형성될 수 있다. 오믹 콘택층(120d)은 ITO, ZnO, 그래핀층, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 오믹 콘택층(120d)은 상대적으로 큰 전기 저항을 갖는 제2 도전형 반도체층(108)의 특성을 고려하여 제2 도전형 반도체층(108)의 상면을 전체적으로 덮는 형태로 배치될 수 있다. 보다 균일한 전류의 주입을 위해 식각 영역(E)의 제1 도전형 반도체층(104) 상에도 오믹 콘택층이 제공될 수 있다. 제1 도전형 반도체층(104) 상의 오믹 콘택층은 직선 형상, 곡선 형상 또는 이들을 결합한 형태의 핑거 형상을 포함할 수 있다.
오믹 콘택층(120d) 상에는 상술한 도전 물질을 포함하는 단층 또는 다층 구조의 커버 메탈층(120a)이 더 배치될 수 있다. 커버 메탈층(120a)은 오믹 콘택층(120d)을 전체적으로 덮도록 오믹 콘택층(120d)보다 큰 표면적을 가질 수 있다. 오믹 콘택층(120d) 및/또는 커버 메탈층(120a)은 필요에 따라 고반사성 물질 및/또는 구조를 채용함으로써 기판(102) 방향으로의 발광 효율에 기여할 수 있다.
제1 절연층(109a)의 개구 영역(H1)에 의해 개방된 식각 영역(E)의 제1 도전형 반도체층(104)의 상면에는 콘택 메탈층(110a)이 형성될 수 있다. 콘택 메탈층(110a)은 상술한 도전 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다.
제1 절연층(109a) 상에는 기판(102)의 상면을 전체적으로 피복하도록 제2 절연층(109b)이 형성될 수 있다. 제2 절연층(109b)에는 제 1 도전형 반도체층(104) 상에 형성된 콘택 메탈층(110a)의 상면 일부와 제2 도전형 반도체층(108) 상에 형성된 커버 메탈층(120a)의 상면 일부를 노출시키는 개구 영역(H2)이 형성될 수 있다.
제2 절연층(109b) 상에는 상술한 도전 물질을 포함하는 단층 또는 다층 구조의 제1 및 제2 중간 메탈층(110b, 120b)이 형성될 수 있다. 제1 중간 메탈층(110b)은 식각 영역(E)의 제1 도전형 반도체층(104) 상에 형성된 제2 절연층(109b)의 개구 영역(H2)을 채우도록 형성될 수 있다. 제1 중간 메탈층(110b)은 제2 절연층(109b)의 개구 영역(H2)을 통해 노출된 콘택 메탈층(110a)의 상면에 접속되는 제1 콘택부(112)를 포함할 수 있다. 제2 중간 메탈층(120b)은 메사 영역(M)의 제2 도전형 반도체층(108) 상에 형성된 제2 절연층(109b)의 개구 영역(H2)을 채우도록 형성될 수 있다. 제2 중간 메탈층(120b)은 제2 절연층(109b)의 개구 영역(H2)을 통해 노출된 커버 메탈층(120a)의 상면에 접속되는 제2 콘택부(122)를 포함할 수 있다. 제1 및 제2 중간 메탈층(110b, 120b)은 각각 반도체 발광소자 칩(100)의 제2 면(실장시의 바닥면)(100a)의 일부를 덮을 수 있다. 제1 및 제2 중간 메탈층(110b, 120b)은 메탈층이 형성되지 않은 전극 분리 영역(S)에 의해 전기적으로 분리될 수 있다.
제1 및 제2 중간 메탈층(110b, 120b)이 형성된 기판(102) 상에는 제3 절연층(109c)이 형성될 수 있다. 제3 절연층(109c)에는 제1 및 제2 중간 메탈층(110b, 120b)의 상면의 적어도 일부를 노출시키는 개구 영역(H3)이 형성될 수 있다. 제3 절연층(109c)은 제1 및 제2 절연층(109a, 109b)과 함께 반도체 발광소자 칩(100)의 측면을 피복하는 패시베이션층을 형성할 수 있다. 제3 절연층(109c)은 전극 분리 영역(S)을 채우도록 형성될 수 있다.
제3 절연층(109c)의 개구 영역(H3)에 의해 노출된 제1 및 제2 중간 메탈층(110b, 120b) 상에는 상술한 도전 물질을 포함하는 단층 또는 다층 구조의 제1 및 제2 전극 패드(110c, 120c)가 각각 형성될 수 있다. 제1 및 제2 전극 패드(110c, 120c)는 제1 및 제2 중간 메탈층(110b, 120b)을 통해 각각 콘택 메탈층(110a)과 커버 메탈층(120a)에 연결됨으로써 그 하부의 제1 및 제2 도전형 반도체층(104, 108)과 각각 전기적으로 접속될 수 있다. 제1 및 제2 전극 패드(110c, 120c)는 각각 제1 및 제2 전극(110, 120)의 최상부층을 형성할 수 있다. 제1 및 제2 전극 패드(110c, 120c)는 대략 사각 패드 형상을 가질 수 있다. 제1 전극 패드(110c) 및/또는 제2 전극 패드(120c)는 각각 단일 패드 또는 복수개의 부분 패드의 집합체로 구성될 수 있다. 제1 및 제2 전극 패드(110c, 120c)는 후술하는 솔더 범프(200)를 형성하기 위한 UBM(Under Bump Metallurgy) 층이거나, UBM층을 더 포함할 수 있다.
일 실시예에서 제3 절연층(109c)은 반도체 발광소자 칩(100)의 제2 면(실장시의 바닥면)(100a)의 가장자리 영역과 전극 분리 영역(S)을 피복할 수 있다. 제3 절연층(109c)은 반도체 발광소자 칩(100)의 제2 면(100a)으로부터 제1 및 제2 전극 패드(110c, 120c)보다 더 높게 돌출될 수 있다. 제1 및 제2 전극 패드(110c, 120c)의 상면은 제3 절연층(109c)보다 낮은 레벨에 위치할 수 있다. 제3 절연층(109c)은 제1 및 제2 전극 패드(110c, 120c)의 상면의 적어도 일부를 노출시키는 개구 영역(H3)을 형성할 수 있다. 제3 절연층(109c)의 개구 영역(H3)에 의해 노출된 제1 및 제2 전극 패드(110c, 120c) 상에는 각각 제1 및 제2 솔더 범프(210, 220)가 형성될 수 있다. 제3 절연층(109c)의 개구 영역(H3) 내에 형성된 제1 및 제2 솔더 범프(210, 220)의 측면 하단은 제1 및 제2 전극 패드(110c, 120c)보다 더 높게 돌출된 제3 절연층(109c)에 의해 둘러싸일 수 있다. 제3 절연층(109c)은 제1 및 제2 솔더 범프(210, 220)를 전기적으로 분리시키는 절연 댐(dam)으로서 기능할 수 있다. 제3 절연층(109c)에 의해 제1 및 제2 솔더 범프(210, 220)의 측면 하단을 둘러쌈으로써 제1 및 제2 솔더 범프(210, 220)가 제3 절연층(109c)의 개구 영역(H3)으로부터 외부로 흘러나오거나 누설되는 것을 방지하여 쇼트 등의 불량을 방지할 수 있다.
절연층(109)는 전기적으로 절연 특성을 갖는 물질이면 어느 것이나 사용할 수 있으며, 광흡수율이 낮은 물질이 사용될 수 있다. 절연층(109)은 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 산화물 또는 질화물을 포함할 수 있다. 절연층(109)은 필요에 따라 광투과성 물질 내에 광반사성 필러를 분산시켜 형성하거나, 브래그(bragg) 반사기와 같은 광반사층을 형성하는 등의 방식으로 광반사 구조를 형성할 수도 있다. 제1 및 제2 전극(110, 120)의 상면 또는 상부의 적어도 일부는 제3 절연층(109c)에 형성된 개구 영역(H3)에 의해 노출될 수 있다. 상기 개구 영역(H3)을 통해 제1 및 제2 전극(110, 120)의 최상부에 위치하는 제1 및 제2 전극 패드(110c, 120c)의 상면 또는 상부의 적어도 일부가 노출될 수 있다. 제1 및 제2 전극 패드(110c, 120c)의 상면은 서로 동일 평면(coplanar)을 이룰 수 있다.
제1 및 제2 전극 패드(110c, 120c)가 형성된 반도체 발광소자 칩(100)의 한쪽 주면은 제2 면(100a)일 수 있다. 반도체 발광소자 칩(100)의 제2 면(100a)은 반도체 발광소자 칩(100)의 바닥면(기판(102)과 반대면)에 형성된 절연층(109)의 상면 또는 제1 및 제2 전극 패드(110c, 120c)의 상면을 포함할 수 있다. 반도체 발광소자 칩(100)의 다른쪽 주면은 제1 면(발광면)(100b)일 수 있다. 반도체 발광소자 칩(100)은 한쪽 주면과 다른쪽 주면 사이에서 연장되는 측면(100c)을 더 포함할 수 있다. 일 실시예에서 반도체 발광소자 칩(100)은 대략 직육면체 형상일 수 있고, 반도체 발광소자(100)는 두 개의 주면(100a, 100b)과 네 개의 측면(100c)을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10)는 상술한 구성을 갖는 반도체 발광소자 칩(100)을 예시로서 설명하였지만, 이는 본 발명에 대한 이해를 돕기 위한 하나의 예시로서 제시한 것일 뿐, 이와 유사 또는 상이한 구성을 갖는 다양한 형태의 반도체 발광소자 칩도 채용될 수 있음은 이해할 것이다.
반도체 발광소자 칩(100)의 제2 면(100a)에 형성된 제1 및 제2 전극 패드(110c, 120c) 상에는 각각 제1 및 제2 솔더 범프(210, 220)가 배치될 수 있다. 제1 및 제2 솔더 범프(210, 220)는 그 하부에 배치된 제1 및 제2 전극(110, 120)을 통해 제1 및 제2 도전형 반도체층(104, 108)에 각각 전기적으로 연결될 수 있다. 제1 및 제2 솔더 범프(210, 220)는 외부 전원으로부터 전류를 공급받아 반도체 발광소자(100)에 공급하기 위한 전기적 접속 단자일 수 있다. 제1 및 제2 솔더 범프(210, 220)는 각각 제1 및 제2 전극 패드(110c, 120c)의 상면의 적어도 일부를 덮도록 형성될 수 있다.
제1 및 제2 솔더 범프(210, 220)는 다양한 형상으로 형성될 수 있다. 일 실시예에서 제1 및 제2 솔더 범프(210, 220)는 평면적으로 볼 때 반도체 발광소자 칩(100)의 제2 면(100a)의 일 방향을 따라 길게 연장된 대략 직사각형 또는 타원형의 평면 형상을 가질 수 있다. 제1 및 제2 솔더 범프(210, 220)는 동일한 방향을 따라 연장될 수 있다. 제1 및 제2 솔더 범프(210, 220)가 길게 연장된 방향은 장축 방향으로 지칭될 수 있고, 장축 방향에 수직한 방향은 단축 방향으로 지칭될 수 있다. 제1 및 제2 솔더 범프(210, 220)는 장축 방향을 따르는 내측의 두 변이 서로 마주보며 이격되는 형태로 배치될 수 있다. 제1 및 제2 솔더 범프(210, 220)는 리플로우시의 유동을 고려하여 양자가 서로 접속되는 일이 없도록 충분한 간격으로 이격될 수 있다. 제1 및 제2 솔더 범프(210, 220) 사이의 간격은 반도체 발광소자 칩(100)의 제2 면(바닥면)(100a)의 면적을 고려하여 설정될 수 있다. 일 실시예에서, 1550㎛ x 1550㎛의 칩을 사용할 경우, 제1 및 제2 솔더 범프(210, 220) 사이의 간격이 대략 200㎛~250㎛로 설정될 수 있다.
평면적 관점에서 제1 및 제 2 솔더 범프(210, 220)의 면적은 반도체 발광소자 칩(100)의 면적의 70% 이상 90% 이하일 수 있다. 제1 및 제 2 솔더 범프(210, 220)의 면적을 70% 이상으로 함으로써 제1 및 제 2 솔더 범프(210, 220)를 통한 충분한 방열성을 확보할 수 있다. 제1 및 제 2 솔더 범프(210, 220)의 면적을 90% 이하로 함으로써 제1 및 제 2 솔더 범프(210, 220) 사이의 쇼트 불량을 방지할 수 있다.
일 실시예에서 제1 및 제 2 솔더 범프(210, 220)는 반도체 발광소자 칩(100)의 제2 면(100a)에 대해 경사지면서 볼록한 곡면을 갖도록 돌출되는 측면(212, 222)과, 측면(212, 222) 사이를 연결하는 평평한 상면(단부면)(214, 224)을 포함하는 단면 윤곽을 가질 수 있다. 제1 및 제2 솔더 범프(210, 220)의 직경 또는 표면적은 돌출 방향의 기단부에서 선단부로 갈수록 줄어들 수 있다. 반도체 발광소자 칩(100)의 제2 면(100a) 상에 투영되는 제1 및 제2 솔더 범프(210, 220)의 선단부의 직경 또는 표면적은 제1 및 제2 솔더 범프(210, 220)의 기단부의 직경 또는 표면적보다 작아질 수 있다.
일 실시예에서 제1 및 제 2 솔더 범프(210, 220)는 반도체 발광소자 칩(100)의 측면에서 볼 때 반도체 발광소자 칩(100)의 제2 면(100a)으로부터 소정 두께로 돌출될 수 있다. 제1 및 제2 솔더 범프(210, 220)의 돌출 방향의 두께(T1)는 반도체 발광소자(100)의 제2 면100a)으로부터 대략 60~100㎛일 수 있다. 제1 및 제2 솔더 범프(210, 220)의 돌출 방향의 두께(T1)는 서로 동일할 수 있다. 제1 및 제2 솔더 범프(210, 220)는 실질적으로 균일한 두께(T1)를 가질 수 있다. 제1 및 제2 솔더 범프(210, 220)의 상면(단부면)(214, 224)은 서로 동일 평면(coplanar)일 수 있다.
제1 및 제2 솔더 범프(210, 220)는 다양한 솔더 재료로 형성될 수 있다. 제1 및 제2 솔더 범프(210, 220)는 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융(eutectic) 금속을 포함할 수 있다. 일 실시예에서 제1 및 제2 솔더 범프(210, 220)는 Sn, Ag 및 Cu 성분을 포함하는 SAC 솔더일 수 있다.
제1 및 제2 솔더 범프(210, 220)는 복수의 반도체 발광소자 칩(100)을 웨이퍼로부터 개별화하기 전에, 웨이퍼 상에 마스크를 배치하고 상기 솔더 재료로 된 솔더 페이스트를 스크린 프린팅에 의해 웨이퍼 상에 형성된 각각의 반도체 발광소자 칩(100)의 제1 및 제2 전극 패드(110c, 120c) 상에 일정한 형상으로 도포할 수 있다. 도포된 솔더 페이스트를 리플로우에 의해 범프 형상으로 형성한 후, 솔더 범프의 돌출된 단부의 일부를 평탄화함으로써 상술한 형상으로 형성할 수 있다. 이렇게 제1 및 제2 솔더 범프(210, 220)가 형성된 반도체 발광소자 패키지(10)를 웨이퍼로부터 개별화한 후, 발광 장치에 형성된 도전 패드에 부착하여 가열 및 가압과 함께 재차 리플로우 및 경화 단계를 거쳐 피실장면에 견고히 실장할 수 있다.
기존의 칩스케일의 반도체 발광소자 패키지는, 도금에 의해 Au 전극이 형성된 반도체 발광소자 칩의 바닥면을 그대로 노출시키는 구조이거나, 반도체 발광소자 칩의 바닥면에 Cu 도금으로 전극을 두껍게 형성하고 바닥면 전체를 수지층(또는 형광체층)으로 덮은 후, 전극이 노출될 때까지 수지층을 그라인딩하여 평탄화하는 것이 일반적이었다. 그러나, 이러한 기존의 방식은 도금 공정시 웨이퍼의 Net Die가 감소되고 생산 원가가 상승하며 제조 공정이 번잡하다는 문제가 있었다.
상술한 구성의 반도체 발광소자 패키지(10)에 따르면, 웨이퍼 단계에서 반도체 발광소자 칩(100)의 제2 면(100a) 상에 외부 접속 단자인 제1 및 제2 솔더 범프(210, 220)를 형성하므로, 기존의 도금 공정에 비해 웨이퍼의 Net Die를 증가시킬 수 있어 제조 원가를 저감할 수 있고, 표면실장(SMT) 공정시에 별도의 솔더 도포 공정 없이도 플럭스(flux) 만으로 실장 공정을 진행할 수 있다. 웨이퍼 단계에서 제1 및 제2 솔더 범프(210, 220)의 돌출 단부에 평평한 상면(214, 224)을 가공하므로, 솔더 범프가 형성된 반도체 발광소자 칩(100)을 수지층으로 피복한 후, 솔더 범프와 수지층을 함께 그라인딩하여 평탄화하는 공정을 생략할 수 있으므로, 제조 공정을 간소화할 수 있다. 또한, 웨이퍼 단계에서 제1 및 제2 솔더 범프(210, 220)의 평평한 상면(214, 224)을 가공하므로, 평평한 상면(214, 224)이 높은 정밀도 가공될 수 있고, 표면 실장시, 반도체 발광소자 패키지(20)의 방향이 틀어지거나 높이가 기울어지는 일이 없어 실장 공정이 높은 정밀도로 이루어질 수 있고, 리플로우 및 경화 후에도 솔더 범프가 양호한 형상을 유지하여 피실장 기판의 도전층에 견고히 부착될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(20)를 제1 면(100b)측에서 본 개략적인 사시도이고, 도 2b는 도 2a의 반도체 발광소자 패키지(20)를 제2 면(100a)측에서 본 개략적인 사시도이고, 도 2c 내지 도 2i는 도 2a의 반도체 발광소자 패키지(20)의 다양한 실시예를 도2a의 B-B'선을 따라 나타낸 개략적인 단면도이다.
도 2a 내지 도 2i를 참조하면, 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(20)는 상술한 구성의 반도체 발광소자 칩(100) 및 솔더 범프(200)를 포함할 수 있다. 이에 대해서는 앞서 상세히 설명하였으므로, 반복적인 설명은 생략하고 추가적인 구성 및 그 이점을 중심으로 상세히 설명하기로 한다. 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(20)는 수지층(300) 및 파장 변환층(400)을 더 포함할 수 있다.
도 2a 내지 도 2c를 참조하면, 수지층(300)은 반도체 발광소자 칩(100)을 피복하기 위한 부재일 수 있다. 수지층(300)은 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 둘러싸고 반도체 발광소자 칩(100)의 제2 면(100a)을 덮는 바닥부(302)와, 바닥부(302)로부터 연장되어 반도체 발광소자 칩(100)의 측면을 덮는 측벽부(304)를 포함할 수 있다. 수지층(300)은 트랜스퍼 몰딩이나 디스펜싱 등에 의해 형성될 수 있다.
수지층(300)의 바닥부(302)는 제1 및 제2 솔더 범프(210, 220)를 제외한 반도체 발광소자 칩(100)의 제2 면(100a) 전체를 덮도록 형성될 수 있다. 바닥부(302)는 제1 및 제2 솔더 범프(210, 220) 사이의 공간에도 충진될 수 있다. 이에 따라, 반도체 발광소자 패키지(20)를 실장하기 위해 제1 및 제2 솔더 범프(210, 220)를 리플로우할 때, 제1 및 제2 솔더 범프(210, 220) 사이의 브릿지를 방지하여 쇼트 불량을 방지할 수 있다.
수지층(300)의 바닥부(302)의 두께는 제1 및 제2 솔더 범프(210, 220)의 돌출 방향의 두께(T1)보다 작게 형성될 수 있다. 제1 및 제2 솔더 범프(210, 220)의 돌출 방향의 선단부는 수지층(300)으로부터 돌출될 수 있다. 제1 및 제2 솔더 범프(210, 220)는 수지층(300)에 덮이지 않고 노출될 수 있다. 제1 및 제2 솔더 범프(210, 220)는 수지층(300)보다 더 외측으로 돌출된 돌출부(216, 226)를 포함할 수 있다. 돌출부(216, 226)는 평평한 상면(단부면)(214, 224)과, 경사지면서 볼록한 곡면을 갖는 측면(212, 222)을 포함하는 단면 윤곽을 가질 수 있다. 돌출부(216, 226)는 실질적으로 균일한 두께(T2)를 가질 수 있다. 돌출부(216, 226)의 상면(실장시의 바닥면)(214, 224)은 평평하게 형성되고, 서로 동일 평면 상에 위치할 수 있다. 일 실시예에서 돌출부(216, 226)의 두께(T2)는 대략 5~50㎛일 수 있다. 돌출부(216, 226)의 두께(T2)를 5㎛ 이상으로 함으로써 반도체 발광소자 패키지(20)의 실장시에 제1 및 제 2 솔더 범프(210, 220)의 돌출부(216, 226)에 의해 형성되는 전기 접합부의 접촉 면적을 충분히 확보할 수 있다. 돌출부(216, 226)의 두께(T2)를 50㎛ 이하로 함으로써 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 둘러싸는 수지층(300)의 바닥부(302)의 두께를 충분히 확보할 수 있어 수지층(300)의 바닥부(302)를 통해 광이 누설되는 것을 방지할 수 있다.
표면 실장시, 반도체 발광소자 패키지(20)는 제1 및 제 2 솔더 범프(210, 220)의 돌출부(216, 226)에 의해 소정 높이만큼 이격된 상태로 피실장면에 수평으로 정밀도 높게 실장될 수 있고, 반도체 발광소자 패키지(20)의 방향이 틀어지거나 높이가 기울어지는 일이 없어 실장 공정을 높은 정밀도로 수행할 수 있다. 리플로우시에도 반도체 발광소자 패키지(20)의 방향이 달라지거나 기울어지는 일이 없어 이로 인한 불량 발생을 방지할 수 있다. 반도체 발광소자 칩(100)을 금형에 넣고 트랜스퍼몰딩에 의해 수지층(300)을 형성하는 경우에도, 수지층(300)이 결합되었을 때 제1 및 제2 솔더 범프(210, 220)의 높이 차로 인해 반도체 발광소자 칩(100)의 방향이 틀어지거나 높이가 기울어지거나 칩이 깨지는 등에 따른 불량이 발생하는 것을 방지할 수 있다.
도 2b를 참조하면, 일 실시예에서 제1 솔더 범프(210) 및/또는 제2 솔더 범프(220)의 측면(212, 222)에는 내측으로 오목하게 형성된 적어도 하나의 오목부(210a)가 형성될 수 있다. 수지층(300)의 바닥부(302)는 오목부(210a) 내에 충전될 수 있다. 오목부(210a)는 반도체 발광소자 칩(100)의 제2 면(100a)과 바닥부(302) 사이 및 솔더 범프(210, 220)의 측면(212, 222)과 바닥부(302) 사이의 접촉 면적을 증가시켜 밀착력을 향상시킬 수 있어 바닥부(302)의 박리나 손상을 방지할 수 있다. 오목부(210a)는 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)이면 어느 쪽에 형성되어도 좋지만, 제1 및 제2 솔더 범프(210, 220)의 어느 한쪽에만 형성하면 전극의 +극과 -극을 외관상 쉽게 구별할 수 있는 식별 마크로서 기능할 수도 있다. 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)에는 오목부(210a) 대신 및/또는 오목부(210a)와 함께 볼록부(미도시)를 형성할 수도 있다.
도 2i를 참조하면, 일 실시예에서 수지층(300)의 바닥부(302)는 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)에 인접하는 두께 변이부(312, 322)를 포함할 수 있다. 두께 변이부(312, 322)는 바닥부(302)의 다른 부분과 두께가 상이하거나, 단차를 갖는 부분일 수 있다. 수지층(300)의 두께 변이부(312, 322)는 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)과 접할 수 있다. 일 실시예에서 두께 변이부(312, 322)는 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)에 근접할수록 반도체 발광소자 칩(100)의 제2 면(100a)을 향해 경사지면서 두께가 감소하는 경사면으로 형성될 수 있다. 두께 변이부(312, 322)에 의해 형성되는 경사면은 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 향해 볼록하게 만곡된 곡면 형상을 가질 수 있다. 반도체 발광소자 패키지(200)를 표면 실장하기 위해 리플로우 및 경화할 시에, 제1 및 제2 솔더 범프(210, 220)가 수지층(300)의 두께 변이부(312, 322)를 따르는 방향으로 면적이 확장되어 두께 변이부(312, 322)를 덮는 대략 얇은 기둥 형상으로 형성될 수 있으므로, 실장 기판의 도전 패드 상에 접속되는 제1 및 제2 솔더 범프(210, 220)를 응력이 집중되지 않는 양호한 형상과 넓은 표면적을 갖는 솔더 범프로 형성할 수 있다.
도 2h를 참조하면, 일 실시예에서 수지층(300)의 두께 변이부(312, 322)는 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)에 근접할수록 두께가 증가하는 경사면으로 형성될 수 있다. 두께 변이부(312, 322)에 의해 형성되는 경사면은 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)과 접하고 측면(212, 222)의 형상을 따르도록 오목하게 만곡된 곡면 형상을 가질 수 있다. 수지층(300)의 두께 변이부(312, 322)는 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)과 접하는 부위에서 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 따라 올라가는 메니스커스 형상을 가질 수 있다. 이에 따라, 수지층(300)의 두께 변이부(312, 322)와 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222) 사이의 접촉 면적이 확대되어 양자 사이의 밀착력을 향상시킬 수 있다.
도 2b 및 도 2c를 참조하면, 수지층(300)의 바닥부(302)는 반도체 발광소자 칩(100)의 제2 면(100a)의 외측으로 더 연장되고, 이 연장된 부분 상에 수지층(300)의 측벽부(304)가 배치될 수 있다. 측벽부(304)는 반도체 발광소자 칩(100)의 측면을 따라 인접하게 배치되어 반도체 발광소자 칩(100)의 측면을 전체적으로 또는 부분적으로 피복하거나 둘러싸도록 형성될 수 있다. 일 실시예에서 측벽부(304)는 반도체 발광소자 칩(100)의 측면(100c) 전체를 피복하는 두께를 가질 수 있고, 대략 200㎛~250㎛의 두께로 형성될 수 있다. 일 실시예에서 측벽부(304)의 단부면(306)은 반도체 발광소자 칩(100)의 제1 면(100b)과 동일한 레벨에 위치될 수 있고, 실질적으로 동일 평면일 수 있다. 측벽부(304)는 반도체 발광소자 칩(100)의 측면(100c)의 일부만을 피복하는 두께를 가질 수도 있다.
수지층(300)은 실리콘, 에폭시 등의 열경화성 수지 재료로 형성될 수 있다. 일 실시예에서 수지층(300)은 상기 수지 재료에 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 고반사율 물질을 혼합하여 도2a 내지 도2c에서 예시된 반사성 수지층으로서 기능하게 할 수 있다. 반사성 수지층은 반도체 발광소자 칩(100)에서 방출된 측면광을 반사하여 발광 효율을 향상시킬 수 있다.
파장 변환층(400)은 반도체 발광소자 칩(100)으로부터 방출되는 광의 경로 상에 배치되어 상기 광의 파장을 변환하는 층일 수 있다. 파장 변환층(400)는 반도체 발광소자 칩(100)의 제1 면(100b) 및/또는 측면(100c)의 적어도 일부를 덮도록 배치될 수 있다. 일 실시예에서 파장 변환층(400)은 반도체 발광소자 칩(100)의 제1 면(100b) 전체를 덮도록 수지층(300)의 측벽부(304)의 단부면(306) 상에 배치 및 결합될 수 있다.
도 2e 내지 도 2g를 참조하면, 일 실시예에서 수지층(300)의 측벽부(304)는 측벽부(304)의 가장자리로부터 파장 변환층(400)을 향해 연장되는 연장부(304a)를 포함할 수 있다. 파장 변환층(400)은 연장부(304a) 내에 삽입되어 측벽부(304)와 연장부(304a) 사이의 단차면(307) 상에 배치되어 반도체 발광소자 칩(100)의 제1 면(발광면)(100b)를 덮도록 배치될 수 있다. 일 실시예에서 수지층(300)의 측벽부(304)의 내측면에는 반도체 발광소자 칩(100)과 대향하고 파장 변환층(400)을 향해 직경이 확장되는 형상의 경사면(308)이 형성될 수 있다. 일 실시예에서 경사면의 각도(α)는 40~65˚일 수 있다. 이에 의해, 반도체 발광소자 칩(100)으로부터 방출되는 광의 지향각을 양호하게 형성할 수 있다. 일 실시예에서 측벽부(304)는 경사면(308)과 연장부(304a)를 모두 포함할 수도 있다. 일 실시예에서 수지층(300)의 측벽부(304)의 경사면(308)과 반도체 발광소자 칩(100) 사이에는 반도체 발광소자 칩(100)를 밀봉하여 외부 이물질로부터 보호하기 위한 수지 재료가 충진될 수 있다. 수지 재료는 실리콘 등의 투명한 수지이거나, 형광체를 포함한 수지일 수 있다. 수지 재료는 디스펜싱에 의해 반도체 발광소자 칩(100)을 전체적으로 덮도록 형성될 수도 있다. 파장 변환층(400) 대신에, 수지 재료 내에 파장 변환 물질을 첨가하여 파장 변환층을 형성할 수도 있다. 파장 변환 물질은 수지 재료 내에 균일하게 분산되거나, 수지 재료 내에서 침전되어 반도체 발광소자 칩(100)의 제1 면과 측면을 컨포멀(conformal)하게 덮을 수 있다.
도 2d를 참조하면, 일 실시예에서 수지층(300)은 파장 변환층(400)과 동일한 재료로 형성되거나, 다른 파장 변환 물질을 첨가하여 파장 변환층으로 기능하게 할 수 있다. 파장 변환층(400)과 수지층(300)은 일체적으로 결합되어 반도체 발광소자 칩(100)을 전체적으로 피복하거나 둘러싸도록 형성될 수 있다. 이에 따라, 반도체 발광소자 칩(100)으로부터 방출되는 측면광을 포함하는 대부분의 광의 파장을 변환시킴으로써, 파장이 변환되지 않고 방출되는 광이 발생하는 것을 억제할 수 있고, 색재현성을 향상시킬 수 있다. 수지층(300)은 파장 변환층(400)과 개별적으로 형성하여 일체화하거나, 동일한 재료로 일체적으로 성형할 수도 있다.
파장 변환층(400)은 실질적으로 균일한 두께를 가질 수 있다. 본 발명에 있어서, 실질적으로 균일한 두께는 완전히 균일한 경우는 물론, 완전히 균일하지는 않더라도 두께 변화가 제조공정 상의 오차 범위 내에 있는 정도를 포함할 수 있다. 일 실시예에서 파장 변환층(400)의 두께는 90~100㎛일 수 있다.
파장 변환층(400)은 광투과성 물질에 파장 변환 물질을 혼합하여 형성될 수 있다. 일 실시예에서 광투과성 물질은 실리콘, 에폭시 등의 열경화성 수지를 포함할 수 있고, 상기 열경화성 수지에 경화제, 경화 촉매 등의 폴리머 바인더가 반경화(B-stage) 상태로 혼합된 복합재일 수도 있다. 접착성 확보를 위해서는 실란(silane)계 물질이 첨가제로 첨가될 수도 있다. 파장 변환 물질로는 형광체나 양자점 등이 사용될 수 있다. 형광체로는 가넷(garnet) 계열 형광체(YAG, TAG, LuAG), 실리케이트 계열 형광체, 질화물계 형광체, 황화물계 형광체, 산화물계 형광체 등이 사용될 수 있으며, 단일종으로 구성되거나 또는 소정 비율로 혼합된 복수종으로 구성될 수 있다. 일 실시예에서 반도체 발광소자 칩(100)이 청색광을 방출하는 질화물 반도체일 경우, 형광체는 청색광을 황색광으로 변환하는 가넷 계열의 형광체일 수 있다. 청색광의 일부가 파장 변환층(400)을 통과하면서 황색광으로 변환되어 청색광과 혼합됨으로써 백색 발광을 구현할 수 있다. 파장 변환층(400)은 상술한 재질로 된 단층 또는 다층 구조를 포함할 수 있다. 일 실시예에서 파장 변환층(400)은 부착성이 있는 반경화 시트 상태로 제공되어, 반도체 발광소자 칩(100) 및 수지층(300)에 부착시켜 가열 및 경화함으로써 형성될 수 있다. 파장 변환층(400)은 디스펜싱에 의해 반도체 발광소자(100)를 덮도록 수지층(300) 상에 도포할 수도 있다.
이러한 구성의 반도체 발광소자 패키지(20)에 따르면, 반도체 발광소자 패키지(10)의 상술한 이점을 동일하게 가질 수 있다. 뿐만 아니라, 제1 및 제2 솔더 범프(210, 220)는 수지층(300)의 바닥부(302)보다 소정의 두께만큼 외측으로 더 돌출된 돌출부(216, 226)를 구비하고 이 돌출부(216, 226)의 단부면(214, 224)이 평평한 면으로 형성되므로, 리플로우 및 경화에 의한 실장 공정시, 반도체 발광소자 패키지(20)의 방향이 달라지거나 기울어지는 불량 발생을 효과적으로 방지할 수 있고, 양호한 형상과 두께의 솔더 범프를 형성하여 반도체 발광소자 패키지(20)를 피실장면에 견고하고 정밀도 좋게 부착할 수 있다. 또한, 수지층(300)을 형성하는 수지 재료의 표면은 딱딱하지만 약한 점착성을 나타낼 수 있는데, 반도체 발광소자 패키지(20)의 최하단면은 금속 재료로 된 돌출부(216, 226)의 단부면(214, 224)이고, 수지층(300)의 바닥부(302)는 돌출부(216, 226)의 두께(T2)만큼 반도체 발광소자 패키지(20)의 최하단으로부터 이격될 수 있다. 예컨대, 캐리어 테이프에 수용된 반도체 발광소자 패키지(20)를 하나씩 인출할 때, 수지층(300)의 바닥면이 캐리어 테이프에 부착되어 반도체 발광소자 패키지(20)가 쉽게 떨어지지 않아서 발생하는 픽업 불량이나, 검사 장치에서의 검사를 완료하고 픽업하는 경우 등에 있어서, 반도체 발광소자 패키지(20)가 장치의 표면에 부착되어 쉽게 떨어지지 않아서 발생하는 픽업 불량 등을 방지할 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)의 제작 공정을 상세히 설명한다.
도 3a 내지 도 3e는 반도체 발광소자 칩(100) 상에 솔더 범프(210, 220)가 형성된 반도체 발광소자 패키지(범프 칩)(10)의 제작 공정을 개략적으로 나타내는 공정도이다.
도 3a를 참조하면, 웨이퍼(W) 상에 제1 도전형 반도체층(104), 활성층(106) 및 제2 도전형 반도체층(108)을 포함하는 반도체 발광층을 순차적으로 적층하고, 그 상부에 제1 및 제2 전극(110, 120)을 형성하여 반도체 발광소자 칩(100)을 형성할 수 있다. 웨이퍼(W)의 성장면(기판의 제1 주면(102a)) 상에는 요철 구조 및/또는 버퍼층이 형성될 수 있다. 반도체 발광층은 유기 금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 화화적 또는 물리적 증착 공정에 의해 형성될 수 있다. 증착된 반도체 발광층의 일부를 식각하여 식각 영역(E)과 메사 영역(M)을 형성할 수 있다. 식각 영역(E)에 의해 노출된 제1 도전형 반도체층(104) 상에는, 제1 내지 제3 절연층(109a, 109b, 109c)에 형성된 개구 영역(H1, H2, H3)을 통해 상호 접속되는 콘택 메탈층(110a), 제1 중간 메탈층(110b) 및 제1 전극 패드(110c)를 차례로 적층하여 제1 전극(110)을 형성할 수 있다. 메사 영역(M)에 노출된 제2 도전형 반도체층(108) 상에는, 제1 내지 제3 절연층(109a, 109b, 109c)에 형성된 개구 영역(H1, H2, H3)을 통해 상호 접속되는 오믹 콘택층(120d) 및/또는 커버 메탈층(120a), 제2 중간 메탈층(120c) 및 제2 전극 패드(120)를 차례로 적층하여 제2 전극(120)을 형성할 수 있다. 제1 및 제2 전극(110, 120)은 제1 내지 제3 절연층(109a, 109b, 109c)에 의해 전기적으로 절연될 수 있다. 각각 제1 및 제2 전극(110, 120)의 최상부에 위치하는 제1 및 제2 전극 패드(110c, 120c)는 제3 절연층(109c)의 개구 영역(H3) 내에 형성될 수 있다. 제3 절연층(109c)에 의해 형성되는 개구 영역(H3)의 가장자리 부위는 제1 및 제2 전극 패드(110c, 120c)의 상면보다 더 상부로 돌출되도록 형성될 수 있다.
도 3b 내지 도 3d를 참조하면, 제1 및 제2 전극(110, 120)이 형성된 복수의 반도체 발광소자 칩(100)을 포함하는 웨이퍼(W) 상에 마스크(미도시)를 배치하고, 제3 절연층(109c)의 개구 영역(H3) 내에 노출된 제1 및 제2 전극 패드(110a, 120a) 상에 SAC 솔더 페이스트를 도포하여 소정 두께의 솔더층(200)을 형성할 수 있다. 상기 솔더층(200)을 대략 235~250℃의 온도에서 리플로우하여 표면 장력에 의해 대략 반구형의 솔더 범프(200)를 형성할 수 있다. 그 후, 솔더 범프(200)의 단부를 평탄화함으로써, 선단부에 평평한 상면(214, 224)을 갖고, 경사지면서 볼록한 곡면을 갖는 측면(212, 222)을 포함하는 제1 및 제2 솔더 범프(210, 220)를 형성할 수 있다. 일 실시예에서 솔더 범프(200)의 평평한 상면(214, 224)은 그라인더(G)를 사용한 표면 연마 또는 블레이드(B)를 사용한 절삭 가공에 의해 솔더 범프(200)의 단부의 일부를 제거하여 평탄화함으로써 형성될 수 있다. 솔더 범프(200)의 단부를 가압하여 압착함으로써 상면을 평탄화할 수도 있다. 일 실시예에서 제1 및 제2 솔더 범프(210, 220)의 측면 하단은 제1 및 제2 전극 패드(110c, 120c)보다 더 높게 돌출된 제3 절연층(109c)의 개구 영역(H3)의 가장자리 부위로 둘러싸일 수 있다. 이에 의해 제1 및 제2 솔더 범프(210, 220)가 제3 절연층(109c)의 개구 영역(H3)으로부터 외부로 흘러나오거나 누설되는 것을 방지하여 쇼트 등의 불량을 방지할 수 있다.
도 3e를 참조하면, 제1 및 제2 솔더 범프(210, 220)가 형성된 복수의 반도체 발광소자 칩(100)을 포함하는 웨이퍼(W)를 블레이드(B)로 절단하여 각각의 반도체 발광소자 칩(100)을 분리함으로써, 제1 및 제2 솔더 범프(210, 220)가 형성된 반도체 발광소자 패키지(10)를 제작할 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(20)를 제작하는 공정을 개략적으로 나타내는 공정도로서, 파장 변환층을 형성하기 위한 부재로서 형광체 시트 또는 필름(FF)을 사용하여 반도체 발광소자 패키지(20)를 제작하는 공정의 일 예를 나타낸다.
도 4a를 참조하면, 스텝 S01에서, 기판(SUB) 상에 부착성이 있는 반경화 상태의 형광체 시트 또는 필름(FF)(이하, 형광체 필름(FF)으로 총칭한다)을 배치하고, 형광체 필름(FF) 상에 제1 및 제2 솔더 범프(210, 220)가 형성된 복수의 반도체 발광소자 칩(이하, "범프 칩"이라 한다)(10)을 일정한 간격으로 배열 및 부착할 수 있다. 형광체 필름(FF)은 실리콘, 에폭시 등의 수지 재료에 상술한 형광체를 분산시킨 것일 수 있다. 스텝 S02에서, 열처리 공정을 통해 형광체 필름(FF)을 경화 온도 이상으로 가열 및 경화시켜 범프 칩(10)과의 접착력을 강화할 수 있다. 형광체 필름(FF)은 디스펜싱에 의해 액상의 형광체 재료를 기판(SUB) 상에 도포하여 형성될 수도 있다.
도 4b를 참조하면, 스텝 S03에서, 형광체 필름(FF) 상에 배열된 복수의 범프 칩(10)의 제1 및 제2 솔더 범프(210, 220) 상에 몰딩 테이프(MT)를 부착할 수 있다. 일 실시예에서 몰딩 테이프(MT)는 PET 기재에 아크릴계 또는 실리콘계 점착층을 형성한 것일 수 있다. 몰딩 테이프(MT)의 점착층은 제1 및 제2 솔더 범프(210, 220)의 평평한 상면(단부면)(214, 224) 및 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)의 상단부를 덮도록 소정의 두께만큼 함입될 수 있다. 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)의 하단부는 몰딩 테이프(MT)의 점착층에 의해 덮이지 않고 노출될 수 있다. 몰딩 테이프(MT)의 점착층의 함입 깊이는 솔더 범프(210, 220)의 돌출부(216, 226)의 두께(T2)에 상응하도록 점착층의 두께를 설정함으로써 조절될 수 있다. 일 실시예에서 상기 함입 깊이는 대략 5~50㎛일 수 있다. 이에 따라 점착층의 두께는 대략 5㎛ 이상일 수 있다.
도 4c를 참조하면, 스텝 S04에서, 몰딩 테이프(MT)가 부착된 상태로 복수의 범프 칩(10)이 배치된 기판(SUB) 전체를 금형(MD) 내부에 위치시키고, 도 4f에 나타난 바와 같이, 범프 칩(10)의 측면, 제2 면(100b), 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 덮도록 트랜스퍼 몰딩 공정을 통해 수지 재료(RM)를 주입함으로써, 도 2a 내지 도 2i에 나타난 바와 같이, 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 둘러싸고 반도체 발광소자 칩(100)의 제2 면(100a)을 덮는 바닥부(302)와, 바닥부(302)로부터 연장되어 반도체 발광소자 칩(100)의 측면(100c)을 덮는 측벽부(304)를 포함하는 수지층(300)을 성형할 수 있다. 수지층(300)을 성형한 후, 열처리 공정을 통해 경화할 수 있다.
일 실시예에서, 상기 수지 재료로서 TiO2를 첨가한 실리콘 수지를 사용하면, 수지층(300)을 도2c에 예시된 바와 같은 반사성 수지층으로 구현하여 발광 효율을 향상시킬 수 있다. 일 실시예에서, 상기 수지 재료로서 형광체를 첨가한 실리콘 수지를 사용하면, 수지층(300)을를 도2d에 예시된 바와 같은 파장 변환층으로 구현하여 파장 변환층(400)을 통과하지 않는 측면광까지도 수지층(300)에 의해 파장 변환시킬 수 있다.
일 실시예에서, 트랜스퍼 몰딩의 공정 조건, 수지 재료의 주입 위치, 방향, 속도, 점도 등을 제어함으로써, 도 2i에 나타난 바와 같이, 수지층(300)의 바닥부(302)에 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)과 접하면서 다른 부분과 상이한 두께를 갖는 두께 변이부(312, 322)를 형성할 수 있다. 두께 변이부(312, 322)는 몰딩 테이프(MT)의 형상, 구조 및/또는 재질을 조절하는 등에 의해 다양한 형태로 형성할 수도 있다. 일 실시예에서 두께 변이부(312, 322)는 몰딩 테이프(MT)에 대한 가압력을 조절함으로써 형성할 수 있다. 몰딩 테이프(MT)는 제1 및 제2 솔더 범프(210, 220)의 단부가 점착층 내에 매립되도록 제1 및 제2 솔더 범프(210, 220) 상에 부착되어 가압될 수 있다. 그 후, 가압력을 해제하면, 몰딩 테이프(MT)의 탄성력에 의해 몰딩 테이프(MT)가 부분적으로 가압력을 인가하기 전의 위치를 향해 복귀하지만, 점성이 큰 점착층은 가압력을 인가하기 전의 위치로 돌아가지 못하고 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)에 부착된 상태로 변형될 수 있다. 이에 따라 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)에 부착된 점착층의 일부가 늘어나서 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 따라 상승하는 경사면을 형성할 수 있다. 이렇게 점착층에 경사면이 형성된 상태에서 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 덮도록 트랜스퍼 몰딩 공정을 통해 수지 재료(RM)를 주입하게 되면, 경사면이 형성된 부위에서 다른 부분과 상이한 두께를 갖는 두께 변이부(312, 322)가 형성될 수 있다. 두께 변이부(312, 322)는 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)에 근접할수록 반도체 발광소자 칩(100)의 제2 면(100a)을 향해 경사지면서 두께가 감소하는 형태의 경사면으로 형성될 수 있다. 두께 변이부(312, 322)에 의해 형성되는 경사면은 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 향해 볼록하게 만곡된 곡면 형상으로 성형될 수 있다. 이러한 형상에 따르면, 리플로우시에 제1 및 제2 솔더 범프(210, 220)가 수지층(300)의 두께 변이부(312, 322)을 따르는 방향으로 확장되도록 유도하여, 경화 후의 솔더 범프의 형상을 응력이 집중되는 부분이 보다 적고 상대적으로 넓은 접촉 면적을 갖는 양호한 형상으로 조절할 수 있다.
두께 변이부(312, 322)는 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)에 근접할수록 두께가 증가하는 경사면으로 형성될 수도 있다. 일 실시예에서, 디스펜싱에 의해 액상의 수지 재료를 범프 칩(10) 사이에 주입하여 수지층(300)을 형성함으로써, 도 2h에 예시된 바와 같이 수지층(300)의 바닥부(302)의 일부가 표면 장력에 의해 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)을 따라 상승하여 제1 및 제2 솔더 범프(210, 220)의 측면(212, 222)의 형상을 따라 오목하게 만곡된 메니스커스 형상의 경사면을 갖는 두께 변이부(312, 322)를 형성할 수 있다. 이에 따라, 수지층(300)과 제1 및 제2 솔더 범프(210, 220) 사이의 밀착력을 향상시킬 수 있다. 디스펜싱에 의할 경우, 도 4g에서와 같이 노즐(N)을 통해 범프 칩(10) 사이로 공급되는 액상의 수지 재료의 도포 두께를 제1 및 제2 솔더 범프(210, 220)의 돌출 두께(T1)보다 작게 조절함으로써, 가열 경화 공정 후에 얻어지는 수지층(300)의 형상을 도 2h와 같은 형상으로 형성할 수 있다.
도 4d를 참조하면, 스텝 05에서, 수지층(300)를 열처리 공정에 의해 경화한 후, 스텝 S06에서, 몰딩 테이프(MT)를 떼어내고 패키징이 완료된 각각의 범프 칩(10)을 커팅 또는 쏘잉 공정을 통해 분리함으로써, 도 2a 내지 도 2i에 나타난 구조의 반도체 발광소자 패키지(20)를 얻을 수 있다.
도 4e를 참조하면, 도 4a의 스텝 S01을, 실리콘 수지 등의 수지 재료(EC)를 일정한 간격으로 형광체 필름(FF) 상에 도포한 후, 수지 재료(EC) 상에 각각의 범프 칩(10)을 배열하고 열처리 공정에 의해 수지 재료(EC)를 경화하는 도 4e의 스텝 S01'로 교체함으로써, 수지층(300)의 내측면에 경사면(308)이 형성되고 경사면(308)을 따라 수지 재료(EC)가 충진된 도 2f 및 도 2g에 나타난 구조의 반도체 발광소자 패키지(20)를 얻을 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(20)를 제작하는 공정을 개략적으로 나타내는 공정도로서, 형광체 필름(FF)을 사용하여 연장부(304a)를 구비한 반도체 발광소자 패키지(20)를 제작하는 공정의 일 예를 보여준다.
도 5a를 참조하면, 형광체 필름(FF) 상에 복수의 범프 칩(10)를 배열하여 가열 및 경화하는 스텝 S11 및 S12는 도 4a의 스텝 S01 및 S02와 동일할 수 있다.
도 5b 내지 도 5d를 참조하면, 스텝 S13에서, 복수의 범프 칩(10) 사이에 위치하는 형광체 필름(FF)의 일부를 제거할 수 있다. 스텝 S14에서, 도 4b의 스텝 S03과 동일한 방식으로 복수의 범프 칩(10) 상에 몰딩 테이프(MT)를 부착할 수 있다. 스텝 S15에서, 도 4c 및 도 4f에 나타난 스텝 S04와 동일한 방식으로 몰딩 테이프(MT)가 부착된 복수의 범프 칩(10)을 형광체 필름(FF) 상에 탑재한 상태로 기판(SUB) 전체를 금형(MD) 내부에 위치시키고, 트랜스퍼 몰딩 공정을 통해 수지 재료(RM)를 주입하여 수지층(300)을 성형할 수 있다. 범프 칩(10) 사이에 위치하는 형광체 필름(FF)의 일부가 제거된 상태이므로, 이 부분으로도 수지 재료(RM)가 주입되어 형광체 필름(FF)의 측면을 덮는 수지층(300)의 측벽부(304)의 연장부(304a)로 형성될 수 있다. 연장부(304a)까지 성형이 완료된 수지층(300)은 열처리 공정에 의해 경화될 수 있다.
도 5e를 참조하면, 스텝 S16에서, 몰딩 테이프(MT)를 떼어내고 패키징이 완료된 각각의 범프 칩(10)을 커팅 또는 쏘잉 공정을 통해 분리함으로써, 도 2e에 나타난 바와 같은 구조의 반도체 발광소자 패키지(20)를 얻을 수 있다.
도 5f를 참조하면, 도 5a의 스텝 S11을, 도 5f의 스텝 S11'로 교체함으로써, 수지층(300)의 내측 경사면(308)에 수지 재료(EC)가 충진되고 측벽부(304)에 연장부(304a)가 형성된 도 2g에 나타난 바와 같은 구조의 반도체 발광소자 패키지(20)를 얻을 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(20)를 제작하는 공정을 개략적으로 나타내는 공정도로서, 점착 테이프(AT)를 사용하여 반도체 발광소자 패키지(20)를 제작하는 공정의 일 예를 보여준다.
도 6a 및 도 6b를 참조하면, 스텝 S21에서, 점착 테이프(AT) 상에 일정한 간격으로 복수의 범프 칩(10)를 배열 및 부착할 수 있다. 스텝 S22에서, 열처리 공정을 통해 점착 테이프(AT)를 경화할 수 있다. 스텝 S23에서, 점착 테이프(AT) 상에 배열되어 있는 복수의 범프 칩(10) 상에 도 4b의 스텝 S03과 동일한 방식으로 몰딩 테이프(MT)를 부착할 수 있다.
도 6c를 참조하면, 스텝 S24에서, 몰딩 테이프(MT)가 부착된 복수의 범프 칩(10)을 점착 테이프(AT) 상에 적재한 상태로 금형(MD) 내에 배치하고, 도 4f와 같은 트랜스퍼 몰딩 공정을 통해 수지 재료(RM)를 주입하여, 도 2a 내지 도 2i에 나타난 바와 같은 형상으로 수지층(300)를 성형할 수 있다. 수지층(300)을 성형한 후, 열처리 공정을 통해 경화할 수 있다.
도 6d를 참조하면, 스텝 S25에서, 수지층(300)이 성형된 복수의 범프 칩(10)을 몰딩 테이프(MT) 상에 적재하는 형태로 전사한 후, 점착 테이프(AT)를 제거할 수 있다. 스텝 S26에서, 복수의 범프 칩(10)을 덮는 형태로 수지층(300) 상에 형광체 필름을 적층하거나 액상의 형광체를 디스펜싱에 의해 도포할 수 있다. 형광체는 열처리 공정에 의해 경화될 수 있다.
도 6e를 참조하면, 스텝 S26에서, 패키징이 완료된 각각의 범프 칩(10)을 커팅 또는 쏘잉 공정을 통해 분리함으로써, 도 2a 내지 도 2d에 나타난 바와 같은 구조의 반도체 발광소자 패키지(20)를 얻을 수 있다.
도 6f를 참조하면, 도 6a의 스텝 S21을, 도 6f의 스텝 S21'로 교체함으로써, 수지층(300)의 내측 경사면(308)에 수지 재료(EC)가 충진된 도 2f에 나타난 바와 같은 구조의 반도체 발광소자 패키지(20)를 얻을 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)를 발광 장치의 일 예시인 조명 장치에 적용한 예를 개략적으로 나타내는 도면이다.
도 7을 참조하면, 조명 장치(1000)는 소켓(1100), 전원부(1200), 방열부(1300), 광원 모듈(1400) 및 광학부(1500)를 포함할 수 있다. 일 실시예에서, 광원 모듈(1400)은 발광소자 어레이를 포함할 수 있고, 전원부(1200)는 발광소자 구동부를 포함할 수 있다.
소켓(1100)은 기존의 조명 장치와 대체 가능하도록 구성될 수 있다. 조명 장치(1000)에 공급되는 전력은 소켓(1100)을 통해서 인가될 수 있다. 전원부(1200)는 제1 전원부(1210) 및 제2 전원부(1220)로 분리되어 조립될 수 있다.
방열부(1300)는 내부 방열부(1310) 및 외부 방열부(1320)를 포함할 수 있다. 내부 방열부(1310)는 광원 모듈(1400) 및/또는 전원부(1200)와 직접 연결될 수 있고, 이를 통해 외부 방열부(1320)로 열이 전달되게 할 수 있다. 광학부(1500)는 내부 광학부(미도시) 및 외부 광학부(미도시)를 포함할 수 있고, 광원 모듈(1400)이 방출하는 빛을 고르게 분산시키도록 구성될 수 있다.
광원 모듈(1400)은 전원부(1200)로부터 전력을 공급받아 광학부(1500)로 빛을 방출할 수 있다. 광원 모듈(1400)은 하나 이상의 발광 소자(1410), 회로기판(1420) 및 컨트롤러(1430)를 포함할 수 있다. 컨트롤러(1430)는 발광 소자(1410)들의 구동 정보를 저장할 수 있다. 발광 소자(1410)는, 본 발명의 다양한 실시예들에 따른 반도체 발광소자 패키지(10, 20)를 포함할 수 있다. 반도체 발광소자 패키지(10, 20)는 발광 장치에 형성된 도전 패드에 직접 탑재되거나, 서브 기판이나 회로 기판에 실장된 모듈 상태로 장치에 장착될 수 있다.
도8은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)를 발광 장치의 일 예시인 액정 표시 장치에 적용한 예를 개략적으로 나타내는 도면이다.
도 8을 참조하면, 액정 표시 장치(2000)는 전면 케이스(2100), 액정 패널(2200), 백라이트 유닛(2300)을 포함할 수 있다. 백라이트 유닛(2300)은 광원 모듈(2310), 도광판(2320), 광학 시트(2330), 반사 시트(2340) 및 프레임(2350)을 포함할 수 있다. 광원 모듈(2310)은 기판(2311) 및 상기 기판(2311)에 실장된 광원(2312)으로 구성될 수 있다. 상기 광원(2312)은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)를 포함할 수 있다. 도광판(2320), 광학 시트(2330) 및 반사 시트(2340)는 상기 광원(2312)의 광경로의 측부에 배치될 수 있다. 도 10에 도시된 백라이트 유닛(2300)은 에지 타입으로 구성되었으나, 직하 타입으로 구성될 수도 있다.
일 실시예에서, 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)는 차량용 내외부 광원으로 적용할 수 있다. 내부 광원으로는 차량용 실내등, 독서등, 계기판의 각종 광원 등으로 사용 가능하며, 외부 광원으로는 전조등, 브레이크등, 방향지시등, 안개등, 주행등 등으로 사용 가능하다. 일 실시예에서, 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)를 로봇 또는 각종 기계 설비에 사용되는 광원으로 적용할 수 있다. 일 실시예에서 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(10, 20)는 광을 이용한 다양한 광통신 장치에 적용될 수도 있다.
일 실시예에서, 반도체 발광소자 패키지(10, 20)의 특수한 파장대를 이용하여 식물의 성장을 촉진시키고, 사람의 기분을 안정시키거나 병을 치료할 수도 있다. 일 실시예에서, 반도체 발광 소자 패키지(10, 20)의 저소비 전력 및 긴 수명과 결부하여 태양전지, 풍력 등 자연친화적인 신재생 에너지 전원 시스템에 의한 조명 구현도 가능하다.
본 발명의 다양한 실시예들에 있어서, 도1a 내지 도8을 통하여 설명된 반도체 발광소자 패키지(10, 20) 및 그 제작 공정을 다양한 발광 장치에 적용하여 공정 단가를 낮추고 광효율을 더 높임으로써 반도체 발광소자 패키지(10, 20)가 적용되는 각종 제품의 가격 대비 성능을 대폭 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
E: 식각 영역 M: 메사 영역
W: 웨이퍼 G: 그라인더
B: 블레이드 SUB: 기판
FF: 형광체 필름 MT: 몰딩 테이프
MD: 금형 RM: 수지 재료
N: 노즐 EC: 수지 재료
10, 20: 반도체 발광소자 패키지 100: 반도체 발광소자 칩
100a: 제2 면 100b: 제1 면
100c: 측면 102: 기판
102a: 제1 면 102b: 제2 면
104: 제1 도전형 반도체층 106: 활성층
108: 제2 도전형 반도체층 110: 제1 전극
120: 제2 전극 110a: 제1 전극 패드
120a: 제2 전극 패드 103: 절연층
132: 개구 영역 210: 제1 솔더 범프
220: 제2 솔더 범프 216, 226: 돌출부
212, 222: (외)측면 214, 224: 상면(평탄면)
210a: 오목부 220a: 볼록부
300: 몰드 부재 302: 바닥부
304: 측벽부 304a: 연장부
306: 단부면 307: 단차면
308: 경사면
312, 322: 내측면 파장 변환 부재: 400
1000: 조명 장치 1100: 소켓
1200: 전원부 1210: 제1 전원부
1220: 제2 전원부 1300: 방열부
1310: 내부 방열부 1320: 외부 방열부
1400: 광원 모듈 1410: 발광 소자
1420: 회로기판 1430: 컨트롤러
1500: 광학부 2000: 액정 표시 장치
2100: 전면 케이스 2200: 액정 패널
2300: 백라이트 유닛 2310: 광원 모듈
2311: 기판 2312: 광원
2320: 도광판 2330: 광학 시트
2340: 반사 시트 2350: 프레임

Claims (22)

  1. 제1 및 제2 전극이 형성된 한쪽 주면을 갖는 반도체 발광소자 칩;
    상기 제1 및 제2 전극 상에 각각 형성되고 상기 한쪽 주면으로부터 돌출된 제1 및 제2 솔더 범프; 및
    상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 제1 및 제2 솔더 범프를 제외하고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부를 갖는 수지층을 포함하고,
    상기 수지층의 바닥부는 상기 제1 및 제2 솔더 범프의 상기 측면과 접하면서 다른 부분과 상이한 두께를 갖는 두께 변이부를 포함하며,
    상기 두께 변이부는 상기 제1 및 제2 솔더 범프의 상기 측면에 근접할수록 두께가 감소하고 상기 제1 및 제2 솔더 범프의 상기 측면을 향해 볼록한 곡면을 갖는 경사면을 포함하는 반도체 발광소자 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 및 제2 솔더 범프는 평평한 상면과, 경사지면서 볼록한 곡면을 갖는 상기 측면을 포함하고,
    상기 제1 및 제2 솔더 범프의 상기 측면의 하단은 상기 바닥부에 의해 둘러싸이고 상기 상면과 상기 측면의 상단은 상기 바닥부보다 돌출되는 돌출부를 구성하는 반도체 발광소자 패키지.
  4. 제1 항에 있어서,
    상기 제1 및 제2 솔더 범프는 상기 한쪽 주면으로부터의 두께가 실질적으로 균일하거나, 상기 제1 및 제2 솔더 범프의 단부면이 실질적으로 동일 평면을 이루는 반도체 발광소자 패키지.
  5. 제1 항에 있어서,
    상기 반도체 발광소자 칩으로부터 방출되는 광의 파장을 변환하는 파장 변환층을 더 포함하고,
    상기 수지층은 상기 파장 변환층과 동일한 재료로 형성되고,
    상기 파장 변환층과 상기 수지층이 일체적으로 결합되어 상기 반도체 발광소자를 전체적으로 피복하거나 둘러싸는 반도체 발광소자 패키지.
  6. 제1 항에 있어서,
    상기 반도체 발광소자 칩으로부터 방출되는 광의 파장을 변환하는 파장 변환층을 더 포함하고,
    상기 수지층은 상기 광을 반사하는 광반사성 재료로 형성되고,
    상기 수지층은 상기 바닥부로부터 상기 반도체 발광소자 칩의 측면을 피복하거나 둘러싸도록 연장되는 측벽부를 포함하고,
    상기 파장 변환층은 상기 측벽부 상에 형성되어 상기 반도체 발광소자 칩을 덮는 반도체 발광소자 패키지.
  7. 제6 항에 있어서,
    상기 측벽부의 가장자리로부터 상기 파장 변환층을 향해 연장되어 상기 파장 변환층의 측면을 덮는 연장부를 포함하고,
    상기 파장 변환층은 상기 연장부 내에 삽입되어 상기 반도체 발광소자 칩을 덮는 반도체 발광소자 패키지.
  8. 제6 항에 있어서,
    상기 측벽부의 내측면에는 상기 반도체 발광소자 칩과 대향하고 상기 파장 변환층을 향해 직경이 확장되는 경사면이 형성되고, 상기 경사면의 각도는 40~65˚인 반도체 발광소자 패키지.
  9. 삭제
  10. 삭제
  11. 제1 항에 있어서,
    상기 반도체 발광소자 칩은 상기 제1 및 제2 전극을 둘러싸고 상기 제1 및 제2 전극을 전기적으로 분리하는 절연층을 포함하고,
    상기 절연층의 일부는 상기 제1 및 제2 전극의 표면보다 더 돌출되고 상기 제1 및 제2 전극의 표면을 노출시키는 개구 영역을 형성하고, 상기 개구 영역 내에 상기 제1 및 제2 솔더 범프가 형성되는 반도체 발광소자 패키지.
  12. 제1 및 제2 전극이 형성된 한쪽 주면을 포함하는 복수의 반도체 발광소자 칩을 웨이퍼 상에 형성하는 것과,
    상기 제1 및 제2 전극 상에 각각 제1 및 제2 솔더 범프를 상기 한쪽 주면으로부터 돌출하도록 형성하는 것과,
    상기 웨이퍼 상에서 상기 제1 및 제2 솔더 범프의 상면을 평탄화하는 것과,
    상기 복수의 반도체 발광소자 칩을 상기 웨이퍼로부터 다이싱하는 것과,
    개별화된 복수의 반도체 발광소자 칩을 상기 제1 및 제2 솔더 범프가 상방을 향하도록 하여 파장 변환층 상에 배열하는 것과,
    점착층이 형성된 몰딩 테이프를 상기 제1 및 제2 솔더 범프 상에 부착하여, 상기 제1 및 제2 솔더 범프의 단부를 상기 점착층 내에 매립하고 상기 제1 및 제2 솔더 범프의 측면을 노출하는 것과,
    상기 파장 변환층과 상기 몰딩 테이프 사이에 트랜스퍼몰딩에 의해 수지 재료를 주입하여, 상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부와, 상기 반도체 발광소자 칩의 측면을 덮고 상기 파장 변환층과 결합되는 측벽부를 갖는 수지층을 형성하는 것과,
    상기 몰딩 테이프를 분리하고, 상기 수지층과 상기 파장 변환층을 소정의 간격으로 다이싱하여 각각의 반도체 발광소자 패키지로 분리하는 것을 포함하고,
    상기 제1 및 제2 솔더 범프는 상기 평탄화에 의해 평평한 상면과, 상기 점착층 내에 매립된 상기 제1 및 제2 솔더 범프의 상기 단부에 의해 상기 수지층에 의해 덮히지 않은 돌출부를 형성하는 반도체 발광소자 패키지의 제조 방법.
  13. 제12 항에 있어서,
    상기 몰딩 테이프를 부착하기 전에, 상기 복수의 반도체 발광소자 칩 사이에 위치하는 상기 파장 변환층의 일부를 제거하여 상기 파장 변환층의 측면을 노출하는 것을 포함하고,
    상기 수지층을 형성하는 것은 상기 파장 변환층이 제거된 부분에 상기 수지 재료를 주입하여 상기 파장 변환층의 측면을 덮는 것을 포함하고,
    상기 파장 변환층의 측면을 덮는 수지층이 잔류하는 상태로 상기 수지층과 상기 파장 변환층을 소정의 간격으로 다이싱함으로써 상기 파장 변환층의 측면을 덮도록 연장되는 연장부를 형성하는 반도체 발광소자 패키지의 제조 방법.
  14. 제12 항에 있어서,
    상기 몰딩 테이프를 부착하는 것은 상기 제1 및 제2 솔더 범프의 단부를 매립하는 상기 몰딩 테이프를 가압하는 것과,
    상기 몰딩 테이프의 상기 점착층의 일부가 상기 제1 및 제2 솔더 범프의 측면에 부착된 상태에서 상기 몰딩 테이프에 대한 가압을 해제하는 것과,
    상기 몰딩 테이프에 대한 가압이 해제된 상태에서 상기 제1 및 제2 솔더 범프의 측면에 부착된 상기 점착층의 일부가 변형되어 상기 제1 및 제2 솔더 범프의 측면을 따라 상승하는 경사면을 형성하는 것을 포함하고,
    상기 수지층의 바닥부의 일부는 상기 경사면을 따르는 형상으로 형성됨으로써, 상기 제1 및 제2 솔더 범프의 상기 측면에 근접할수록 두께가 감소하고 상기 제1 및 제2 솔더 범프의 상기 측면을 향해 볼록한 곡면을 갖는 경사면을 포함하는 두께 변이부가 되는 반도체 발광소자 패키지의 제조 방법.
  15. 제12 항에 있어서,
    상기 수지층은 상기 파장 변환층과 동일한 재료로 형성되는 반도체 발광소자 패키지의 제조 방법.
  16. 제12 항에 있어서,
    상기 수지층은 상기 반도체 발광소자 칩으로부터 방출되는 광을 반사하는 광반사성 재료로 형성되는 반도체 발광소자 패키지의 제조 방법.
  17. 제1 및 제2 전극이 형성된 한쪽 주면을 포함하는 복수의 반도체 발광소자 칩을 웨이퍼 상에 형성하는 것과,
    상기 제1 및 제2 전극 상에 각각 제1 및 제2 솔더 범프를 상기 한쪽 주면으로부터 돌출하도록 형성하는 것과,
    상기 웨이퍼 상에서 상기 제1 및 제2 솔더 범프의 상면을 평탄화하는 것과,
    상기 복수의 반도체 발광소자 칩을 상기 웨이퍼로부터 다이싱하는 것과,
    개별화된 복수의 반도체 발광소자 칩을 상기 제1 및 제2 솔더 범프가 상방을 향하도록 하여 파장 변환층 상에 배열하는 것과,
    상기 제1 및 제2 솔더 범프의 단부보다 낮은 높이로 상기 파장 변환층 상에 디스펜싱에 의해 액상의 수지 재료를 주입하여, 상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부와, 상기 반도체 발광소자 칩의 측면을 덮고 상기 파장 변환층과 결합되는 측벽부를 갖는 수지층을 형성하는 것과,
    상기 수지층과 상기 파장 변환층을 소정의 간격으로 다이싱하여 각각의 반도체 발광소자 패키지로 분리하는 것을 포함하고,
    상기 제1 및 제2 솔더 범프는 상기 평탄화에 의해 평평한 상면과, 상기 수지 재료에 의해 덮히지 않은 상기 제1 및 제2 솔더 범프의 상기 단부에 의해 상기 바닥부보다 돌출하는 돌출부를 형성하는 반도체 발광소자 패키지의 제조 방법.
  18. 제17 항에 있어서,
    상기 액상의 수지 재료의 일부는 표면 장력에 의해 상기 제1 및 제2 솔더 범프의 측면을 따라 상승하여 메니스커스 형상의 경사면을 형성하고,
    상기 경사면에 의해 상기 제1 및 제2 솔더 범프의 상기 측면에 근접할수록 두께가 증가하고 상기 측면의 형상을 따라 오목하게 만곡된 내측면을 갖는 두께 변이부가 형성되는 반도체 발광소자 패키지의 제조 방법.
  19. 제1 및 제2 전극이 형성된 한쪽 주면을 포함하는 복수의 반도체 발광소자 칩을 웨이퍼 상에 형성하는 것과,
    상기 제1 및 제2 전극 상에 각각 제1 및 제2 솔더 범프를 상기 한쪽 주면으로부터 돌출하도록 형성하는 것과,
    상기 웨이퍼 상에서 상기 제1 및 제2 솔더 범프의 상면을 평탄화하는 것과,
    상기 복수의 반도체 발광소자 칩을 상기 웨이퍼로부터 다이싱하는 것과,
    개별화된 복수의 반도체 발광소자 칩을 상기 제1 및 제2 솔더 범프가 상방을 향하도록 하여 점착 테이프 상에 배열하는 것과,
    점착층이 형성된 몰딩 테이프를 상기 제1 및 제2 솔더 범프 상에 부착하여, 상기 제1 및 제2 솔더 범프의 단부를 상기 점착층 내에 매립하고 상기 제1 및 제2 솔더 범프의 측면을 노출하는 것과,
    상기 점착 테이프와 상기 몰딩 테이프 사이에 트랜스퍼몰딩에 의해 수지 재료를 주입하여, 상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부와 상기 반도체 발광소자 칩의 측면을 덮는 측벽부를 갖는 수지층을 형성하는 것과,
    상기 몰딩 테이프가 부착된 상태로 상기 제1 및 제2 솔더 범프가 하방을 향하도록 기판 상에 전사하는 것과,
    상기 몰딩 테이프 상에 배열된 상기 복수의 반도체 발광소자 칩 상에 파장 변환층을 적층 또는 도포하여 상기 수지층의 측벽부 상에 결합되는 상기 파장 변환층을 형성하는 것과,
    상기 수지층과 상기 파장 변환층을 소정의 간격으로 다이싱하여 각각의 반도체 발광소자 패키지로 분리하는 것을 포함하고,
    상기 제1 및 제2 솔더 범프는 상기 평탄화에 의해 평평한 상면과, 상기 점착층 내에 매립된 상기 제1 및 제2 솔더 범프의 상기 단부에 의해 상기 수지층에 의해 덮히지 않은 돌출부를 형성하는 반도체 발광소자 패키지의 제조 방법.
  20. 제19 항에 있어서,
    상기 복수의 반도체 발광소자 칩을 상기 점착 테이프 상에 배열하는 것은, 상기 점착 테이프 상에 소정의 간격으로 액상의 수지 재료를 도포하고, 상기 수지 재료 속에 상기 반도체 발광소자 칩을 배열하여 경화하는 것을 포함하고,
    상기 수지층을 형성하는 것은 상기 수지 재료를 덮도록 상기 수지층을 형성함으로써, 상기 반도체 발광소자 칩의 측면과 대향하고 상기 파장 변환층을 향해 직경이 확장되는 경사면을 갖는 상기 측벽부가 형성되는 반도체 발광소자 패키지의 제조 방법.

  21. 제1 및 제2 전극이 형성된 한쪽 주면을 갖는 반도체 발광소자 칩;
    상기 제1 및 제2 전극 상에 각각 형성되고 상기 한쪽 주면으로부터 돌출된 제1 및 제2 솔더 범프; 및
    상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 제1 및 제2 솔더 범프를 제외하고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부를 갖는 수지층을 포함하고,
    상기 수지층의 바닥부는 상기 제1 및 제2 솔더 범프의 상기 측면과 접하면서 다른 부분과 상이한 두께를 갖는 두께 변이부를 포함하며,
    상기 제1 및 제2 솔더 범프 중 적어도 하나는 상기 측면으로부터 내측으로 오목한 하나 이상의 오목부를 포함하고,
    상기 수지층은 상기 오목부를 채우는 반도체 발광소자 패키지.
  22. 제1 및 제2 전극이 형성된 한쪽 주면을 갖는 반도체 발광소자 칩;
    상기 제1 및 제2 전극 상에 각각 형성되고 상기 한쪽 주면으로부터 돌출된 제1 및 제2 솔더 범프; 및
    상기 제1 및 제2 솔더 범프의 측면을 둘러싸고 상기 제1 및 제2 솔더 범프를 제외하고 상기 반도체 발광소자 칩의 상기 한쪽 주면을 덮는 바닥부를 갖는 수지층을 포함하고,
    상기 수지층의 바닥부는 상기 제1 및 제2 솔더 범프의 상기 측면과 접하면서 다른 부분과 상이한 두께를 갖는 두께 변이부를 포함하며,
    상기 두께 변이부는 상기 제1 및 제2 솔더 범프의 상기 측면에 근접할수록 두께가 증가하고 상기 측면의 형상을 따라 오목하게 만곡된 내측면을 갖는 경사면을 포함하는 반도체 발광소자 패키지.
KR1020170106091A 2017-08-22 2017-08-22 솔더 범프를 구비한 반도체 발광소자 패키지 KR102409963B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170106091A KR102409963B1 (ko) 2017-08-22 2017-08-22 솔더 범프를 구비한 반도체 발광소자 패키지
US15/922,578 US10361351B2 (en) 2017-08-22 2018-03-15 Semiconductor light emitting element package including solder bump

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170106091A KR102409963B1 (ko) 2017-08-22 2017-08-22 솔더 범프를 구비한 반도체 발광소자 패키지

Publications (2)

Publication Number Publication Date
KR20190021028A KR20190021028A (ko) 2019-03-05
KR102409963B1 true KR102409963B1 (ko) 2022-06-15

Family

ID=65435567

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170106091A KR102409963B1 (ko) 2017-08-22 2017-08-22 솔더 범프를 구비한 반도체 발광소자 패키지

Country Status (2)

Country Link
US (1) US10361351B2 (ko)
KR (1) KR102409963B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3422826A1 (en) * 2017-06-26 2019-01-02 Koninklijke Philips N.V. An apparatus and a method of manufacturing an apparatus
DE102018132824B4 (de) * 2018-12-19 2024-10-10 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung einer optoelektronischen leuchtvorrichtung
KR20210004324A (ko) 2019-07-04 2021-01-13 삼성전자주식회사 마이크로 led 디스플레이 모듈 및 이를 제조하는 방법
WO2021137762A1 (en) * 2019-12-30 2021-07-08 Ams Sensors Asia Pte. Ltd. A method of manufacturing a plurality of optoelectronic modules
JP7454781B2 (ja) 2020-01-28 2024-03-25 日亜化学工業株式会社 発光装置及びその製造方法
JP7174264B2 (ja) * 2020-02-27 2022-11-17 日亜化学工業株式会社 面発光光源及びその製造方法
KR102503855B1 (ko) * 2020-06-10 2023-02-23 아이디씨코리아 주식회사 매트릭스 배열 마이크로 칩 모듈 및 그 제조방법
TWI809408B (zh) * 2021-06-01 2023-07-21 國立屏東科技大學 加熱輔助覆晶接合裝置
WO2023036138A1 (zh) * 2021-09-09 2023-03-16 台州观宇科技有限公司 发光装置及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100230711A1 (en) 2009-03-13 2010-09-16 Advanced Optoelectronic Technology Inc. Flip-chip semiconductor optoelectronic device and method for fabricating the same
US20110049550A1 (en) 2009-09-01 2011-03-03 Hiroshi Katsuno Semiconductor light emitting element and semiconductor light emitting device
JP2011108911A (ja) 2009-11-19 2011-06-02 Toshiba Corp 半導体発光装置及びその製造方法
JP2011204840A (ja) 2010-03-25 2011-10-13 Toshiba Corp 半導体発光装置及びその製造方法
WO2013137356A1 (ja) 2012-03-13 2013-09-19 シチズンホールディングス株式会社 半導体発光装置及びその製造方法
US20160133615A1 (en) 2014-11-06 2016-05-12 Samsung Electronics Co., Ltd. Semiconductor light emitting device and semiconductor light emitting device package including the same
JP2016086111A (ja) 2014-10-28 2016-05-19 日亜化学工業株式会社 発光装置及び発光装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101352967B1 (ko) 2007-10-22 2014-01-22 삼성전자주식회사 발광다이오드 칩, 그 제조방법 및 고출력 발광장치
TWI446590B (zh) 2010-09-30 2014-07-21 Everlight Electronics Co Ltd 發光二極體封裝結構及其製作方法
KR101360482B1 (ko) 2011-07-15 2014-02-24 엘지이노텍 주식회사 발광 소자 패키지 및 그의 제조 방법
KR101260000B1 (ko) 2011-11-08 2013-05-06 서울옵토디바이스주식회사 플립칩 구조의 발광 소자 및 이의 제조 방법
JP6094062B2 (ja) 2012-06-01 2017-03-15 日亜化学工業株式会社 発光装置及びその製造方法
JP6107024B2 (ja) 2012-09-26 2017-04-05 日亜化学工業株式会社 発光装置およびその製造方法
KR101623558B1 (ko) * 2013-07-23 2016-05-24 주식회사 루멘스 발광 소자 패키지 및 이의 제작 방법
KR101584201B1 (ko) 2014-01-13 2016-01-13 삼성전자주식회사 반도체 발광소자 및 이의 제조방법
JP5721894B2 (ja) 2014-09-25 2015-05-20 株式会社東芝 光半導体装置
KR102345751B1 (ko) * 2015-01-05 2022-01-03 삼성전자주식회사 반도체 발광소자 패키지 및 그 제조 방법
KR102346798B1 (ko) * 2015-02-13 2022-01-05 삼성전자주식회사 반도체 발광장치
EP4273944A3 (en) 2015-04-02 2024-02-07 Nichia Corporation Light emitting device and method for manufacturing the same
JP6575828B2 (ja) * 2015-07-22 2019-09-18 パナソニックＩｐマネジメント株式会社 発光装置及び発光モジュール
JP6288009B2 (ja) 2015-08-31 2018-03-07 日亜化学工業株式会社 発光装置の製造方法
KR101701738B1 (ko) 2015-11-06 2017-02-03 주식회사 에스엘네트웍스 형광몰딩층을 갖지 않는 led 모듈의 제조 방법
KR102680862B1 (ko) * 2016-12-16 2024-07-03 삼성전자주식회사 반도체 발광장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100230711A1 (en) 2009-03-13 2010-09-16 Advanced Optoelectronic Technology Inc. Flip-chip semiconductor optoelectronic device and method for fabricating the same
US20110049550A1 (en) 2009-09-01 2011-03-03 Hiroshi Katsuno Semiconductor light emitting element and semiconductor light emitting device
JP2011108911A (ja) 2009-11-19 2011-06-02 Toshiba Corp 半導体発光装置及びその製造方法
JP2011204840A (ja) 2010-03-25 2011-10-13 Toshiba Corp 半導体発光装置及びその製造方法
WO2013137356A1 (ja) 2012-03-13 2013-09-19 シチズンホールディングス株式会社 半導体発光装置及びその製造方法
JP2016086111A (ja) 2014-10-28 2016-05-19 日亜化学工業株式会社 発光装置及び発光装置の製造方法
US20160133615A1 (en) 2014-11-06 2016-05-12 Samsung Electronics Co., Ltd. Semiconductor light emitting device and semiconductor light emitting device package including the same

Also Published As

Publication number Publication date
US20190067539A1 (en) 2019-02-28
KR20190021028A (ko) 2019-03-05
US10361351B2 (en) 2019-07-23

Similar Documents

Publication Publication Date Title
KR102409963B1 (ko) 솔더 범프를 구비한 반도체 발광소자 패키지
US10043955B2 (en) Light emitting diode chip having wavelength converting layer and method of fabricating the same, and package having the light emitting diode chip and method of fabricating the same
US10411175B2 (en) Light emitting element package and method of manufacturing the same
EP2325906B1 (en) Semiconductor light-emitting device and method for manufacturing same
JP6394052B2 (ja) 発光装置及びその製造方法
KR100693969B1 (ko) 고체 소자 디바이스 및 그 제조 방법
CN103222073B (zh) 发光二极管芯片、发光二极管封装结构、及用以形成上述的方法
US7453092B2 (en) Light emitting device and light emitting element having predetermined optical form
US8633503B2 (en) Wafer level light emitting diode package and method of fabricating the same
KR102237304B1 (ko) 반사기 및 광학 요소를 갖는 발광 디바이스
JP2011243977A (ja) 波長変換層を有する発光ダイオードチップとその製造方法、及びそれを含むパッケージ及びその製造方法
US20060001035A1 (en) Light emitting element and method of making same
KR20160017849A (ko) 고출력 발광 장치 및 그 제조 방법
KR20160149827A (ko) 복수의 파장변환부를 포함하는 발광 소자 및 그 제조 방법
KR20170026801A (ko) 반도체 발광소자 패키지 및 이를 이용한 광원모듈
KR101752425B1 (ko) 파장변환층을 갖는 발광 다이오드 칩, 그것을 제조하는 방법 및 그것을 갖는 패키지
KR102025719B1 (ko) 발광소자 패키지 및 그 제조방법
KR20120039587A (ko) 웨이퍼 레벨 발광다이오드 패키지
KR101719642B1 (ko) 발광 다이오드 패키지 및 그 제조 방법
KR20120006283A (ko) 발광 디바이스 및 그 제조방법
KR101273481B1 (ko) 발광소자 및 그 제조방법
KR20160087048A (ko) 발광다이오드 패키지
KR20120064838A (ko) 발광다이오드 패키지 및 그 제조방법
TW200913315A (en) Wafer level phosphor coating method and devices fabricated utilizing method
KR20120006284A (ko) 발광 디바이스 및 그 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20170822

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200629

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20170822

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20211108

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220418

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220609

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220610

End annual number: 3

Start annual number: 1

PG1601 Publication of registration