[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102372300B1 - 스택 패키지 및 그 제조 방법 - Google Patents

스택 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR102372300B1
KR102372300B1 KR1020150166544A KR20150166544A KR102372300B1 KR 102372300 B1 KR102372300 B1 KR 102372300B1 KR 1020150166544 A KR1020150166544 A KR 1020150166544A KR 20150166544 A KR20150166544 A KR 20150166544A KR 102372300 B1 KR102372300 B1 KR 102372300B1
Authority
KR
South Korea
Prior art keywords
forming
heat spreader
substrate
package
interposer substrate
Prior art date
Application number
KR1020150166544A
Other languages
English (en)
Other versions
KR20170061468A (ko
Inventor
김재춘
장언수
정은희
김현철
조병연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150166544A priority Critical patent/KR102372300B1/ko
Priority to US15/342,689 priority patent/US10546844B2/en
Publication of KR20170061468A publication Critical patent/KR20170061468A/ko
Application granted granted Critical
Publication of KR102372300B1 publication Critical patent/KR102372300B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

스택 패키지 제조 방법은, 제1 반도체 칩이 실장된 제1 패키지 기판을 형성한다. 제2 반도체 칩이 실장된 제2 패키지 기판을 형성한다. 인터포저 기판의 저면 또는 상면에 제1 두께를 갖는 복수 개의 신호 패드들, 및 제1 두께보다 큰 제2 두께를 갖는 열 확산부를 형성한다. 그리고 열 확산부가 제1 반도체 칩의 상면 또는 제2 패키지 기판의 저면과 접촉하도록 제1 패키지 기판, 인터포저 기판, 및 제2 패키지 기판을 순차적으로 적층시킨다.

Description

스택 패키지 및 그 제조 방법{STACKED PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 스택 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게 본 발명은 인터포저를 갖는 스택 패키지 및 그 제조 방법에 관한 것이다.
고밀도의 적층 반도체 패키지를 구현하기 위해 복수 개의 반도체 칩들이 적층된 패키지 상에 또 다른 패키지를 적층하는 패키지 온 패키지(package on package, POP) 기술이 개발되고 있다.
상기 POP 타입의 반도체 패키지는 제1 반도체 패키지 상에 제2 반도체 패키지가 적층되는 스택 패키지 구조를 가지며, 상기의 각 반도체 패키지들은 각 반도체 기판에 실장된 반도체 칩들을 포함할 수 있다.
그러나, 상기 스택 패키지는 반도체 칩들 내에서 발생하는 열을 외부로 방출하기 어려워 소자 오작동이나 동작 속도 지연 등의 문제가 발생할 수 있다.
본 발명의 일 과제는 열 방출 특성이 향상된 스택 패키지를 제공하는데 있다.
본 발명의 다른 과제는 열 방출 특성이 향상된 스택 패키지를 제조하는 방법을 제공하는데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 스택 패키지의 제조 방법은, 제1 반도체 칩이 실장된 제1 패키지 기판을 형성한다. 제2 반도체 칩이 실장된 제2 패키지 기판을 형성한다. 인터포저 기판의 저면 또는 상면에 제1 두께를 갖는 복수 개의 신호 패드들, 및 상기 제1 두께보다 큰 제2 두께를 갖는 열 확산부를 형성한다. 그리고 상기 열 확산부가 상기 제1 반도체 칩의 상면 또는 상기 제2 패키지 기판의 저면과 접촉하도록 상기 제1 패키지 기판, 상기 인터포저 기판, 및 상기 제2 패키지 기판을 순차적으로 적층시킨다.
예시적인 실시예들에 있어서, 상기 열 확산부를 형성하는 것은, 상기 인터포저 기판의 저면 또는 상면에 상기 신호 패드들과 실질적으로 동일한 두께를 갖는 더미 패드를 형성하고, 그리고 상기 더미 패드와 접촉하는 방열 패드를 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 패드를 형성하는 것은, 상기 인터포저 기판의 저면 또는 상면에 제1 도전막을 형성하고, 그리고 상기 제1 도전막의 일부를 제거하여 더미 패드 및 이를 둘러싸는 복수 개의 신호 패드들을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 방열 패드를 형성하는 것은 상기 더미 패드상에 제2 도전막을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 도전막들은 전해 도금법 또는 무전해 도금법을 이용해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 도전막들은 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 도전막들은 각각 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막은 금속을 포함할 수 있고, 상기 제2 도전막은 그래핀, 그래파이트, 또는 흑연을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 열 확산부를 형성하는 것은, 상기 인터포저 기판의 저면에 상기 제1 반도체 칩의 상면과 접촉하는 제1 열 확산부를 형성하고, 그리고 상기 인터포저 기판의 상면에 상기 제2 패키지 기판의 저면과 접촉하는 제2 열 확산부를 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스택 패키지의 제조 방법은 상기 인터포저 기판을 관통하여 상기 제1 열 확산부와 상기 제2 열 확산부를 연결하는 적어도 하나의 관통 비아를 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스택 패키지의 제조 방법은 상기 인터포저 기판의 저면 및 상면을 덮으며, 상기 신호 패드들 및 상기 열 확산부를 노출시키는 보호막을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 열 확산부는 상기 제1 반도체 칩 상면의 적어도 일부 또는 상기 제2 패키지 기판 저면의 적어도 일부를 각각 커버하는 복수 개의 열 확산부들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 패키지 기판, 상기 인터포저 기판, 및 상기 제2 패키지 기판을 적층시키는 것은 상기 제1 반도체 칩의 상면 또는 상기 제2 패키지 기판의 저면과 접촉하는 적어도 하나의 열 경계 물질막을 개재시키는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 패키지 기판을 형성하는 것은 상기 제1 반도체 칩의 측벽을 커버하며 상기 제1 반도체 칩의 상면을 노출시키는 몰딩 부재를 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 패키지 기판을 형성하는 것은 상기 제1 반도체 칩의 측벽 및 상면을 커버하는 몰딩 부재를 형성하는 것을 더 포함할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 스택 패키지의 제조 방법은, 제1 반도체 칩이 실장된 제1 패키지 기판을 형성한다. 제2 반도체 칩이 실장된 제2 패키지 기판을 형성한다. 인터포저 기판의 저면에 제1 도전막을 형성한다. 상기 제1 도전막을 부분적으로 제거하여 제1 예비 열 확산부 및 복수 개의 제1 신호 패드들을 형성한다. 상기 제1 예비 열 확산부의 노출된 표면 상에 제2 도전막을 도금하여 상기 제1 예비 열 확산부의 두께를 증가시킴으로써 제1 열 확산부를 형성한다. 상기 인터포저 기판의 상면에 제3 도전막을 형성한다. 상기 제3 도전막을 부분적으로 제거하여 제2 예비 열 확산부 및 복수 개의 제2 신호 패드들을 형성한다. 상기 제2 예비 열 확산부의 노출된 표면 상에 제4 도전막을 도금하여 상기 제2 예비 열 확산부의 두께를 증가시킴으로써 제2 열 확산부를 형성한다. 그리고 상기 제1 열 확산부의 저면이 상기 제1 반도체 칩 상면의 적어도 일부와 접촉하고 상기 제2 열 확산부의 상면이 상기 제2 패키지 기판의 저면과 접촉하도록 상기 제1 패키지 기판, 상기 인터포저 기판, 및 상기 제2 패키지 기판을 순차적으로 적층시킨다.
예시적인 실시예들에 있어서, 상기 제1 열 확산부는 상기 제1 신호 패드들보다 큰 두께를 가질 수 있고, 상기 제2 열 확산부는 상기 제2 신호 패드들보다 큰 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제4 도전막들은 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스택 패키지의 제조 방법은 상기 인터포저 기판을 관통하여 상기 제1 열 확산부와 상기 제2 열 확산부를 연결하는 적어도 하나의 관통 비아를 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스택 패키지의 제조 방법은, 상기 인터포저 기판의 저면을 덮으며 상기 제1 신호 패드들의 저면 및 상기 제1 열 확산부의 저면을 노출시키는 제1 보호막을 형성하고, 그리고 상기 인터포저 기판의 상면을 덮으며 상기 제2 신호 패드들의 상면 및 상기 제2 열 확산부의 상면을 노출시키는 제2 보호막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따른 스택 패키지 제조 방법은 반도체 패키지들 사이에 개재되는 인터포저에 열 확산부들을 형성함으로써, 반도체 칩들로부터 발생한 열을 외부로 효과적으로 방출할 수 있다. 또한, 열방출을 통하여 열응력 차이로 인한 휨(warpage) 현상도 억제할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1, 도 2, 도 7, 도 8, 도 9 및 도 10은 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도들이다.
도 3은 예시적인 실시예들에 따른 스택 패키지에 포함된 인터포저의 단면도이고, 도 4 내지 도 6은 예시적인 실시예들에 따른 스택 패키지에 포함된 인터포저의 저면도들이다.
도 11 및 도 12는 본 발명의 예시적인 실시예에 따른 인터포저의 단면도들이고, 도 13 및 도 14는 비교 실시예에 따른 인터포저의 단면도들이다.
도 15는 도 11 내지 도 14의 인터포저들을 각각 포함하는 스택 패키지들의 열저항을 나타내는 그래프이다.
도 16 내지 도 23 및 도 25 내지 도 33은 예시적인 실시예들에 따른 스택 패키지 제조 방법을 설명하기 위한 단면도들이고, 도 24는 도 23의 평면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1, 도 2, 도 7, 도 8, 도 9 및 도 10은 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도들이다. 도 3은 예시적인 실시예들에 따른 스택 패키지에 포함된 인터포저의 단면도이고, 도 4 내지 도 6은 예시적인 실시예들에 따른 스택 패키지에 포함된 인터포저의 저면도들이다. 이 때, 도 3은 도 4의 Ⅰ-Ⅰ' 라인을 따라 절단한 단면도이다.
먼저 도 1을 참조하면, 스택 패키지는 순차적으로 적층된 제1 반도체 패키지(100), 인터포저(300), 및 제2 반도체 패키지(200)를 포함한다.
제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(120), 및 제1 몰딩 부재(130)를 포함할 수 있다.
제1 패키지 기판(110)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 제1 내지 제3 패드들(112, 114, 116)을 포함할 수 있다. 도시되지는 않았으나, 제1 패키지 기판(110)은 제1 내지 제3 패드들(112, 114, 116)에 전기적으로 연결된 각종 배선들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 패드(112)는 제1 패키지 기판(110)의 하부에 복수 개로 배치되며, 제1 도전성 범프(140)를 통해 메인 보드(도시되지 않음)와 전기적으로 연결될 수 있다. 제1 도전성 범프(140)는 예를 들어, 솔더 볼(solder ball)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 패드(114) 및 제3 패드(116)는 제1 패키지 기판(110) 상부에 복수 개로 배치될 수 있다. 이 때, 제2 패드(114)는 제1 반도체 칩(120)의 하부에 배치되며, 제2 도전성 범프(150)에 의해 제1 반도체 칩(120)에 전기적으로 연결될 수 있다. 제3 패드(116)는 제1 반도체 칩(120)에 이격되도록 배치되며, 제3 도전성 범프(380)에 의해 인터포저(300)에 전기적으로 연결될 수 있다. 제2 및 제3 도전성 범프들(150, 380)은 예를 들어, 솔더 볼들(solder balls)을 포함할 수 있다.
제1 내지 제3 패드들(112, 114, 116)은 도전성 물질, 예를 들어, 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다.
제1 반도체 칩(120)은 제1 패키지 기판(110) 상에, 예를 들어 제1 패키지 기판(110)의 중앙부 상면에 실장될 수 있다. 제1 반도체 칩(120)은 예를 들어, 애플리케이션 프로세서(Application Processor: AP) 칩, 로직(logic) 칩 등을 포함할 수 있다.
제1 반도체 칩(120)은 제4 패드(122)를 포함할 수 있다. 제4 패드(122)는 제1 반도체 칩(120)의 하부에 복수 개로 배치되며, 제1 패키지 기판(110)의 제2 패드(114)와 대응되는 위치에 배치될 수 있다. 제4 패드(122)는 제2 도전성 범프(150)에 의해 제2 패드(114)에 전기적으로 연결될 수 있다.
제1 몰딩 부재(130)는 제1 패키지 기판(110) 상에 형성되어 제1 반도체 칩(120)의 적어도 일부를 커버할 수 있다. 제1 몰딩 부재(130)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound, EMC)와 같은 절연 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 몰딩 부재(130)는 제1 반도체 칩(120)의 측벽 및 저면을 커버할 수 있으며, 이에 따라 제1 반도체 칩(120)의 상면은 외부로 노출될 수 있다. 이와는 달리, 제1 몰딩 부재(130)는 제1 반도체 칩(120)의 측벽 및 저면 뿐만 아니라 상면까지 모두 커버할 수도 있으며, 이는 도 2에 도시되어 있다. 이하에서는 설명의 편의를 위해, 제1 반도체 칩(120)의 상면이 외부로 노출된 경우에 대해서만 기술하기로 한다.
제1 몰딩 부재(130)는 제3 패드들(116)을 노출시키는 제1 개구(135)를 포함할 수 있다. 상기 노출된 제3 패드들(116)은 제3 도전성 범프(380)와 접촉할 수 있다.
예시적인 실시예들에 있어서, 제3 도전성 범프(380)는 제1 개구(135)를 적어도 부분적으로 채우며, 일부가 제1 몰딩 부재(130)의 상면보다 돌출될 수 있다. 제3 도전성 범프(380)는 예를 들어, 솔더 볼(solder ball)을 포함할 수 있다.
제2 반도체 패키지(200)는 제2 패키지 기판(210), 제2 반도체 칩(220), 및 제2 몰딩 부재(250)를 포함할 수 있다.
제2 패키지 기판(210)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 제5 및 제6 패드들(212, 214)을 포함할 수 있다. 도시되지는 않았으나, 제2 패키지 기판(210)은 제5 및 제6 패드들(212, 214)에 전기적으로 연결된 각종 배선들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제5 패드(212)는 제2 패키지 기판(210)의 하부에 복수 개로 배치되며, 제4 도전성 범프(260)와 접촉할 수 있다. 제4 도전성 범프(260)는 예를 들어, 솔더 볼(solder ball)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제6 패드(214)는 제2 패키지 기판(210)의 상부에 복수 개로 배치될 수 있다.
제5 및 제6 패드들(212, 214)은 도전성 물질, 예를 들어 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다.
제2 반도체 칩(220)은 제2 패키지 기판(210) 상에, 예를 들어 제2 패키지 기판(210)의 중앙부 상면에 실장될 수 있다. 예시적인 실시예들에 있어서, 제2 반도체 칩(220)은 접착층(230)을 통해 제2 패키기 지판(210) 상면에 접착될 수 있다. 이와는 달리, 제2 반도체 칩(220)은 솔더 볼과 같은 도전성 범프(도시되지 않음)를 통해 제2 패키기 기판(210) 상면에 접착될 수도 있다.
제2 반도체 칩(220)은 상부에 형성된 본딩 패드(222)를 포함할 수 있다. 예시적인 실시예들에 있어서, 복수 개의 본딩 패드들(222)이 형성될 수 있으며, 각 본딩 패드들(222)은 제2 반도체 칩(220) 외부로 노출될 수 있다. 본딩 패드(222)는 도전성 물질, 예를 들어 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다.
제2 반도체 칩(220)의 각 본딩 패드들(222)과 제2 패키지 기판(210)의 각 제6 패드들(214)은 도전성 와이어(240)에 의해 서로 전기적으로 연결될 수 있다. 이와는 달리, 제2 반도체 칩(220)이 상기 도전성 범프들에 의해 제2 패키지 기판(210)에 접착될 경우에는, 도전성 와이어(240)는 형성되지 않을 수도 있다.
제2 반도체 칩(220)은 예를 들어, 메모리 칩을 포함할 수 있다.
제2 몰딩 부재(250)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다. 제2 몰딩 부재(250)는 제2 패키지 기판(210) 상에 형성되어 제2 반도체 칩(220), 접착층(230) 및 도전성 와이어들(240)을 밀봉시킬 수 있으며, 이에 따라 이들은 외부 환경으로부터 보호될 수 있다.
도 1에서는 예시적으로 제2 반도체 패키지(200)가 하나의 제2 반도체 칩(220)만을 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 제2 반도체 패키지(200)는 순차적으로 적층된 복수 개의 반도체 칩들을 포함할 수도 있다.
도 1 및 도 3을 참조하면, 인터포저(300)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200) 사이에 배치되며, 인터포저 기판(310), 제7 및 제8 패드들(320, 322), 제1 및 제2 관통 비아들(350, 352), 제1 및 제2 열 확산부들(330, 340), 및 제1 및 제2 보호막들(360, 370)을 포함할 수 있다.
예시적인 실시예들에 있어서, 인터포저(300)는 하부 및 상부에 각각 형성된 제1 열 확산부(330) 및 제2 열 확산부(340)를 포함할 수 있다. 이와는 달리, 인터포저(300)는 하부에 형성된 제1 열 확산부(330)만을 포함하거나(도 7 참조), 또는 인터포저(300)의 상부에 형성된 제2 열 확산부(340)만을 포함할 수도 있다(도 8 참조). 이하에서는 설명의 편의를 위해, 인터포저(300)가 제1 및 제2 열 확산부들(330, 340)을 모두 포함하는 경우에 대해서만 기술하기로 한다.
인터포저 기판(310)은 절연성 물질, 예를 들어, 실리콘, 절연성 세라믹 또는 플라스틱을 포함할 수 있다. 인터포저 기판(310)의 저면에는 제7 패드(320) 및 제1 열 확산부(330)가 배치될 수 있고, 인터포저 기판(310)의 상면에는 제8 패드(322) 및 제2 열 확산부(340)가 배치될 수 있다. 제7 및 제8 패드들(320, 322)은 제1 관통 비아(350)에 의해 서로 전기적으로 연결될 수 있고, 제1 및 제2 열 확산부들(330, 340)은 제2 관통 비아(352)에 의해 서로 열적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제7 패드(320)는 인터포저 기판(310) 하부에 복수 개로 배치되며, 제3 도전성 범프(380)를 통해 제1 패키지 기판(110)과 전기적으로 연결될 수 있다. 제7 패드(320)의 저면은 인터포저 기판(310)의 저면(310a)으로부터 제1 높이(H1)를 가질 수 있다.
예시적인 실시예들에 있어서, 제8 패드(322)는 인터포저 기판(310) 상부에 복수 개로 배치되며, 제4 도전성 범프(260)와의 접촉을 통해 제2 패키지 기판(210)과 전기적으로 연결될 수 있다. 제8 패드(322)의 상면은 인터포저 기판(310)의 상면(310b)으로부터 제3 높이(H3)를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 높이(H3)는 상기 제1 높이(H1)와 실질적으로 동일한 크기일 수 있다.
제 7 및 제 8 패드들(320, 322)은 도전성 물질, 예를 들어 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다.
제1 관통 비아(350)는 인터포저 기판(310)을 관통하여 제7 패드(320) 및 제 8 패드(322)를 전기적으로 연결할 수 있다. 제1 관통 비아(350)는 도전성 물질, 예를 들어, 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다. 도시되지는 않았지만, 인터포저(300)는 제1 관통 비아들(350)을 전기적으로 연결시키는 내부 배선들을 더 포함할 수 있다.
제1 패키지 기판(110) 및 제2 패키지 기판(210)은 제 7 패드(320), 제1 관통 비아(350), 및 제8 패드(322)를 통해 서로 전기적으로 연결될 수 있다. 복수 개의 패드들(320, 322)이 형성된 인터포저(300)에 의해 제1 및 제2 반도체 패키지들(100, 300)이 전기적으로 연결됨으로써, 반도체 패키지 적층 시 입출력 패턴의 면적이 한정되는 것을 방지할 수 있다.
제1 열 확산부(330)는 인터포저 기판(310) 하부에, 예를 들어 인터포저 기판(310)의 중앙부 하부에 배치될 수 있다. 이 때, 제1 열 확산부(330)의 수평 방향으로의 위치는 제1 반도체 칩(120)에 대응하는 위치일 수 있고, 제1 반도체 칩(120)의 상면을 모두 커버할 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 제1 열 확산부(330)는 직사각형 형상을 가질 수 있고, 제 7 패드(320)는 제1 열 확산부(330)를 주위에 배치될 수 있다. 제1 열 확산부(330)는 제1 반도체 칩(120)에서 발생한 열을 주위로 확산시킴으로써 제1 반도체 칩(120)이 지나치게 가열되는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 제1 열 확산부(330)는 제1 반도체 칩(120)의 일부만을 커버할 수도 있다. 이는 도 5 및 도 6에 도시되어 있다.
제1 반도체 칩(120)은 내부에 중앙 처리 장치(Central processor unit, CPU), 그래픽 처리 장치(Graphic processor unit, GPU) 등의 발열부들을 포함할 수 있다. 제1 열 확산부(330)는 제1 반도체 칩(120)의 상면을 모두 커버하지 않고 상기 발열부들 만을 커버할 수도 있으며(도 5 참조), 경우에 따라서는 복수 개로 형성될 수도 있다(도 6 참조). 예를 들면, 도 6에 도시된 바와 같이, 제1 열 확산부(330)는 상기 CPU를 커버하는 제3 열 확산부(336) 및 상기 GPU를 커버하는 제4 열 확산부(338)를 포함할 수 있다. 이하에서는 설명의 편의를 위해, 제1 열 확산부(330)가 제1 반도체 칩(120)의 상면을 모두 커버하는 경우에 대해서만 기술하기로 한다.
제1 열 확산부(330)는 제1 더미 패드(332) 및 제1 방열 패드(334)를 포함할 수 있다.
제1 더미 패드(332)는 인터포저 기판(310) 하부에 배치되고, 열 전도율이 우수한 물질, 예를 들어, 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 더미 패드(332)는 제 7 패드(320)와 실질적으로 동일한 물질을 포함할 수 있다.
제1 방열 패드(334)는 제1 더미 패드(332)의 하부에 배치되며, 열 전도율이 우수한 물질, 예를 들어, 구리, 알루미늄 등과 같은 금속 또는 이들의 합금, 그래핀, 그래파이트, 혹은 흑연을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 방열 패드(334)는 제1 더미 패드(332)와 실질적으로 동일한 물질을 포함할 수 있다. 이에 따라, 제1 더미 패드(332) 및 제1 방열 패드(334)는 일체로 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 방열 패드(334)의 저면은 인터포저 기판(310)의 제1 면(310a)으로부터 제7 패드(320)의 저면의 제1 높이(H1) 보다 큰 제2 높이(H2)를 가질 수 있다. 이에 따라, 제1 열 확산부(330)는 충분한 두께를 가짐으로써, 제1 반도체 칩(120)으로부터 발생한 열을 제1 반도체 칩(120)의 상면에 평행한 수평 방향으로 효과적으로 분산시킬 수 있다. 이 때, 상기 제1 면(310a)은 인터포저 기판(310)의 저면일 수 있다.
예시적인 실시예들에 있어서, 제1 더미 패드(332)의 저면은 인터포저 기판(310)의 제1 면(310a)으로부터 제 7 패드(320)의 저면과 실질적으로 동일한 높이(H1)를 가질 수 있다. 이 경우에 있어서, 제1 더미 패드(332) 저면에 형성된 제1 방열 패드(334) 저면의 높이(H2)는 제1 면(310a)으로부터 제7 패드(320) 저면의 높이(H1)보다 클 수 있다.
예시적인 실시예들에 있어서, 제1 열 확산부(330)는 제1 반도체 칩(120)과 제1 열 확산부(330) 사이에 배치되는 제1 열 경계 물질막(Thermal interface material, TIM, 400)을 더 포함할 수 있다. 제1 열 경계 물질막(400)의 저면은 제1 반도체 칩(120)의 상면과 접촉하고, 상면은 제1 방열 패드(334)의 저면과 접촉할 수 있다.
제1 열 경계 물질막(400)은 예를 들어, 접착막, 열성 유지(thermal grease), 열성 에폭시(thermal epoxy) 등을 포함할 수 있다. 제1 열 경계 물질막(400)은 접촉 열저항을 낮추어 제1 반도체 칩(120)으로부터의 열 제거 효율을 향상시킬 수 있다.
이와 다르게, 제1 열 경계 물질막(400)은 필요에 따라 제거될 수도 있다. 이 경우에 있어서, 제1 열 확산부(330)는 제1 반도체 칩(120)과 직접 접촉하거나(도 9 참조) 또는 제1 몰딩 부재(130)와 직접 접촉(도 10 참조)할 수 있다. 도 9 및 도 10에는 제1 열 확산부(330)의 저면이 제1 보호막(360)의 저면보다 하부로 돌출된 것이 각각 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들면, 제1 열 확산부(300)의 저면과 제1 보호막(360)의 저면은 실질적으로 동일한 높이를 가질 수도 있다.
예시적인 실시예들에 있어서, 제1 열 확산부(330)는 접지(earth)와 연결될 수 있다. 예를 들면, 제1 반도체 패키지(100)는 접지와 연결되는 적어도 하나의 접지 패드(도시되지 않음)를 더 포함할 수 있고, 제1 열 확산부(330)는 상기 접지 패드와 연결될 수 있다. 이 경우에 있어서, 제1 반도체 칩(120) 및/또는 제2 반도체 칩(220)으로부터 발생한 열은 상기 접지를 통해 외부로 배출될 수 있다.
제2 열 확산부(340)는 인터포저 기판(310) 상부에, 예를 들어 인터포저 기판(310)의 중앙부 상부에 배치될 수 있다. 이 때, 제2 열 확산부(340)의 위치는 제1 열 확산부(330)에 대응하는 위치일 수 있고, 제2 열확산부(340)의 형상 또한 제1 열 확산부(330)와 동일한 형상일 수 있다. 즉, 제2 열 확산부(340)는 제1 반도체 칩(120)의 상면을 모두 커버하도록, 예를 들어 사각형 형상을 가질 수 있다(도 4 참조). 이와 다르게, 제2 열 확산부(340)는 발열부를 중심으로 제1 반도체 칩(120)의 일부만을 커버하거나(도 5 참조), 복수 개로 형성(도 6 참조)될 수도 있다. 또한, 제2 열 확산부(340)는 필요에 따라 제1 열 확산부(330)와 다른 형상을 갖도록 형성될 수도 있다.
제2 열 확산부(340)는 제2 더미 패드(342) 및 제2 방열 패드(344)를 포함할 수 있다.
제2 더미 패드(342)는 인터포저 기판(310) 상부에 배치되고, 제 8 패드(322)와 실질적으로 동일한 물질, 예를 들어, 구리, 알루미늄 등과 같은 금속, 혹은 이들의 함금을 포함할 수 있다.
제2 방열 패드(344)는 제2 더미 패드(342)의 상부에 배치되며, 열전도율이 우수한 물질, 예를 들어, 구리, 알루미늄 등과 같은 금속 또는 이들의 합금, 그래핀, 그래파이트, 혹은 흑연을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 방열 패드(344)는 제2 더미 패드(342)와 실질적으로 동일한 물질을 포함할 수 있다. 이에 따라, 제2 더미 패드(342) 및 제2 방열 패드(344)는 일체로 형성될 수도 있다.
예시적인 실시예들에 있어서, 제2 방열 패드(344)의 상면은 인터포저 기판(310)의 제2 면(310b)으로부터 제8 패드(322) 상면의 제3 높이(H3) 보다 큰 제4 높이(H4)를 가질 수 있다. 이에 따라, 제2 열 확산부(340)는 충분한 두께를 가짐으로써, 주위로 열을 효과적으로 분산시킬 수 있다. 이 때, 상기 제2 면(310b)은 인터포저 기판(310)의 상면일 수 있다.
예시적인 실시예들에 있어서, 제2 더미 패드(342)의 상면은 인터포저 기판(310)의 제2 면(310b)으로부터 제 8 패드(322)의 상면과 실질적으로 동일한 높이(H3)를 가질 수 있다. 이 경우에 있어서, 제2 더미 패드(342) 상면에 형성된 제2 방열 패드(344) 상면의 높이(H4)는 제2 면(310b)으로부터 제8 패드(322) 상면의 높이(H3)보다 클 수 있다.
예시적인 실시예들에 있어서, 제2 열 확산부(340)는 제2 패키지 기판(210)과 제2 열 확산부(340) 사이에는 배치되는 제2 열 경계 물질막(Thermal interface material, TIM, 410)을 더 포함할 수 있다. 제2 열 경계 물질막(410)의 저면은 제2 방열 패드(344)의 상면과 접촉하고, 상면은 제2 패키지 기판(210)의 저면과 접촉할 수 있다.
제2 열 경계 물질막(410)은 예를 들어, 접착막, 열성 유지(thermal grease), 열성 에폭시(thermal epoxy) 등을 포함할 수 있다. 제2 열 경계 물질막(410)은 인터포저(300)와 제2 패키지 기판(210) 사이의 접촉 열저항을 낮출 수 있다.
이와 다르게, 제2 열 경계 물질막(410)은 필요에 따라 제거될 수도 있다. 이 경우에 있어서, 제2 열 확산부(340)는 제2 패키지 기판(210)과 직접 접촉하거나 또는 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 제2 열 확산부(340)는 접지(earth)와 연결될 수 있다. 예를 들면, 제2 반도체 패키지(200)는 접지와 연결되는 적어도 하나의 접지 패드(도시되지 않음)를 더 포함할 수 있고, 제2 열 확산부(340)는 상기 접지 패드와 연결될 수 있다. 이 경우에 있어서, 제1 반도체 칩(120) 및/또는 제2 반도체 칩(220)으로부터 발생한 열은 상기 접지를 통해 외부로 배출될 수 있다.
제2 관통 비아(352)는 인터포저 기판(310)을 관통하여 제1 열 확산부(330) 및 제 2 열 확산부(340)를 열적으로 연결할 수 있다. 제2 관통 비아(352)는 열 전도율이 우수한 물질, 예를 들어, 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다. 이에 따라, 제1 반도체 칩(120)에서 발생한 열은 제1 열 확산부(330), 제2 관통 비아(352), 및 제2 열 확산부(340)를 통해 제2 패키지 기판(210)으로 전달될 수 있고, 이 과정을 통해 제1 반도체 칩(120)의 열이 더 많이 제거될 수 있다. 이와 반대로, 제2 패키지 기판(210)에서 더 많은 열이 발생하는 경우에는, 제2 패키지 기판(210)에서 발생한 열이 제2 열 확산부(340), 제2 관통 비아(352), 및 제1 열 확산부(330)를 통해 주위로 분산될 수 있다.
예시적인 실시예들에 있어서, 제2 관통 비아(352)는 제1 관통 비아(350)와 실질적으로 동일한 물질, 예를 들면, 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다. 이와 다르게, 제1 및 제2 관통 비아들(350,352)은 서로 다른 물질을 포함할 수 있다. 예를 들면, 제1 관통 비아(350)는 도전성이 우수한 물질을 포함하고, 제2 관통 비아(352)는 도열성이 우수한 물질을 포함할 수 있다.
제1 보호막(360)은 인터포저 기판(310) 하부에 형성되며, 제1 열 확산부(330) 및 제7 패드(320)의 적어도 일부를 커버할 수 있다. 제1 보호막(360)은 예를 들어, 포토 솔더 레지스트(photosensitive soldering resist)를 포함할 수 있다.
제1 열 확산부(330) 및 제7 패드(320)는 금속, 예를 들어 구리를 포함할 수 있다. 이 때, 상기 구리는 공기와 접촉하여 쉽게 산화되며, 외부 충격에 의해 손상될 수 있다. 또한, 패키지 실장 시 사용되는 솔더 볼 등과 의도하지 않게 접속될 수도 있다. 제1 보호막(360)은 제1 열 확산부(330) 및 제7 패드(320)를 커버하여 이들을 외부로부터 보호하고, 불필요한 접속을 방지할 수 있다.
예시적인 실시예들에 있어서, 제1 보호막(360)은 제1 열 확산부(330)의 측면을 커버할 수 있으며, 이에 따라, 제1 열 확산부(330)의 저면은 외부로 노출될 수 있다. 또한, 제1 보호막(360)은 제1 리세스(365)에 의해 제7 패드(320)의 적어도 일부를 노출시킬 수 있다. 상기 노출된 제7 패드(320)는 제3 도전성 범프(380)에 의해 제1 패키지 기판(110)과 전기적으로 연결될 수 있다.
제2 보호막(370)은 인터포저 기판(310) 상부에 형성되며, 제2 열 확산부(340) 및 제8 패드(322)의 적어도 일부를 커버할 수 있다. 제2 보호막(370)은 제2 열 확산부(340) 및 제8 패드(322)를 커버하여 이들을 외부로부터 보호하고, 불필요한 접속을 방지할 수 있다. 제2 보호막(370)은 예를 들어, 포토 솔더 레지스트(photosensitive soldering resist)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 보호막(370)은 제2 열 확산부(340)의 측면을 커버할 수 있으며, 이에 따라, 제2 열 확산부(340)의 상면은 외부로 노출될 수 있다. 또한, 제2 보호막(370)은 제2 리세스(375)에 의해 제8 패드(322)의 적어도 일부를 노출시킬 수 있다. 상기 노출된 제8 패드(322)는 제4 도전성 범프(260)에 의해 제2 패키지 기판(210)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 제1 반도체 칩(120)은 내부에 CPU 및 GPU 등의 발열부들을 포함할 수 있다. 상기 발열부들에서 발생한 열은 제1 열 경계 물질막(400)을 매개로 제1 열 확산부(330)로 전달될 수 있다. 제1 열 확산부(330) 내의 열은 수평 방향으로 전파되어 제1 열 확산부(330) 측면으로 배출될 수 있다. 이 때, 제1 열 확산부(330)가 제1 더미 패드(332) 및 제2 더미 패드(334)의 이중층으로 형성되어 충분한 두께를 확보함으로써, 제1 반도체 칩(120)의 상면과 평행한 수평 방향으로의 열 제거 효과를 극대화시킬 수 있다. 뿐만 아니라, 제1 열 확산부(330) 내의 열은 상기 제1 반도체 칩(120)의 상면에 수직한 수직 방향으로 제2 관통 비아(352) 및 제2 열 확산부(340)를 통해 분산될 수 있다. 이 때, 제1 열 확산부(330)와 제2 열 확산부(340) 사이에 충분히 많은 수의 제2 관통 비아들(352)을 형성함으로써, 상기 수직 방향으로의 열 제거 효과를 극대화시킬 수 있다. 또한, 상기 스택 패키지 내부의 열을 외부로 방출함으로써, 열응력 차이로 인한 휨(warpage) 현상도 억제할 수 있다.
도 1에서는 상기 스택 패키지가 2개의 반도체 패키지들(100, 200)과 그 사이에 개재된 하나의 인터포저(300)를 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 순차적으로 적층된 3개 이상의 반도체 패키지들 및 그 사이에 개재된 2개 이상의 인터포저들을 포함할 수도 있다.
도 11 및 도 12는 본 발명의 예시적인 실시예에 따른 인터포저의 단면도들이고, 도 13 및 도 14는 비교 실시예에 따른 인터포저의 단면도들이다. 도 11 내지 도 14의 인터포저들은 열확산부 및/또는 보호막을 제외하고는 도 3을 참조로 설명한 인터포저(300)와 실질적으로 동일하거나 유사하다. 이에 따라, 열확산부 및 보호막 이외의 구성에 대한 설명은 생략하기로 한다. 또한, 도 11 내지 도 14의 인터포저들 하부와 상부에는 각각 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)가 순차적으로 적층될 수 있다. 다만, 설명의 편의를 위하여 도 11 내지 도 14에서는 인터포저만을 도시하였다. 도 15는 도 11 내지 도 14의 인터포저들을 각각 포함하는 스택 패키지들의 열저항을 나타내는 그래프이다.
실험예 1
도 11을 참조하면, 인터포저 기판(310), 제1 열 확산부(330) 및 제2 열 확산부(340)를 포함하는 인터포저(301)를 형성한다. 제1 열 확산부(330)는 인터포저 기판(310)의 제1 면(310a) 상에 형성되며, 제1 두께(T1)를 갖는 제1 더미 패드(332) 및 제2 두께(T2)를 갖는 제1 방열 패드(334)를 포함한다. 이 때, 상기 제1 두께는 13μm이고 상기 제2 두께는 24μm이다.
한편, 제1 방열 패드(334)의 저면은 제1 보호막(360)에 의해 커버되지 않고 외부로 노출된다. 인터포저(301)의 하부와 상부에 제1 및 제2 반도체 패키지들을 각각 적층하여 스택 패키지를 형성한다.
이후, JEDEC(the Joint Electron Device Engineering Council) 표준에 따라 상기 스택 패키지의 열저항(junction to ambient thermal resistance, RJA)을 측정한다.
이 경우에 있어서, 열저항은 단위 전력당 온도의 변화량을 의미한다. 즉, 열저항(℃/W)은 상기 스택 패키지에 1W의 전력을 인가했을 때 접합부와 외부의 온도(℃) 차이가 몇 도인가를 나타내는 척도이다. 따라서, 측정된 열저항이 클수록 상기 스택 패키지 내부의 온도가 외부의 온도보다 높다는 것이고, 이는 상기 스택 패키지 내부의 열이 외부로 쉽게 방출되지 못함을 의미한다.
실험예 2
도 12를 참조하면, 인터포저 기판(310), 제1 열 확산부(330) 및 제2 열 확산부(340)를 포함하는 인터포저(302)를 형성한다. 제1 열 확산부(330)는 인터포저 기판(310)의 제1 면(310a) 상에 형성되며, 제1 두께(T1)를 갖는 제1 더미 패드(332) 및 제3 두께(T3)를 갖는 제1 방열 패드(334)를 포함한다. 이 때, 상기 제1 두께는 13μm이고 상기 제3 두께는 12μm이다.
한편, 제1 방열 패드(334)의 저면은 제1 보호막(360)에 의해 커버되지 않고 외부로 노출된다. 인터포저(302)의 하부와 상부에 제1 및 제2 반도체 패키지들을 각각 적층하여 스택 패키지를 형성한다.
이후, JEDEC 표준에 따라 상기 스택 패키지의 열저항을 측정한다.
비교 실험예 1
도 13을 참조하면, 인터포저 기판(310), 제1 열 확산부 및 제2 열 확산부를 포함하는 인터포저(303)를 형성한다. 상기 제1 열 확산부는 인터포저 기판(310)의 제1 면(310a) 상에 형성되고 제1 두께(T1)를 갖는 제1 더미 패드(332)를 포함한다. 즉, 상기 제1 열 확산부는 제1 더미 패드(332)만을 포함하도록 단층으로 형성된다. 이 때, 상기 제1 두께는 13μm이다.
한편, 제1 더미 패드(332)의 저면은 제1 보호막(360)에 의해 커버되지 않고 외부로 노출된다. 인터포저(303)의 하부와 상부에 제1 및 제2 반도체 패키지들을 각각 적층하여 스택 패키지를 형성한다.
이후, JEDEC 표준에 따라 상기 스택 패키지의 열저항을 측정하여 본 발명의 실험예와 비교하였다.
비교 실험예 2
도 14를 참조하면, 인터포저 기판(310), 제1 열 확산부 및 제2 열 확산부를 포함하는 인터포저(304)를 형성한다. 상기 제1 열 확산부는 인터포저 기판(310)의 제1 면(310a) 상에 형성되고 제1 두께(T1)를 갖는 제1 더미 패드(332)를 포함한다. 즉, 상기 제1 열 확산부는 제1 더미 패드(332)만을 포함하도록 단층으로 형성된다. 이 때, 상기 제1 두께는 13μm이다.
한편, 제1 및 제2 보호막들(365, 375)은 각각 제1 및 제2 더미 패드들(332, 342)을 덮는다. 이에 따라, 제1 더미 패드(332)의 저면은 외부로 노출되지 않는다. 인터포저(304)의 하부와 상부에 제1 및 제2 반도체 패키지들을 각각 적층하여 스택 패키지를 형성한다.
이후, JEDEC 표준에 따라 상기 스택 패키지의 열저항을 측정하여 본 발명의 실험예와 비교하였다.
도 15를 참조하면, 실험예 1의 열저항은 29.8℃/W, 실험예 2의 열저항은 31.1℃/W, 비교 실험예 1의 열저항은 33.5℃/W, 그리고 비교 실험예 2의 열저항은 33.8℃/W로 각각 측정되었다.
비교 실험예 2의 경우와 비교하였을 때, 상기 열 확산부가 외부로 노출되도록 한 경우(비교 실험예 1) 열저항이 0.7% 감소하였다. 즉, 보호막보다 열 전도성이 높은 열 확산부를 제1 및 제2 반도체 패키지들과 직접 접촉시키면 열 제거 능력이 향상됨을 확인할 수 있었다.
또한, 비교 실험예 2의 경우와 비교하였을 때, 상기 열 확산부를 2중막 구조를 가지도록 두껍게 형성한 경우에는 이보다 훨씬 큰 열저항 감소 효과를 얻을 수 있었다. 구체적으로, 12μm 두께의 방열 패드를 추가한 경우(실험예 2)에는 열저항이 8.0% 감소하였고, 24μm 두께의 방열 패드를 추가한 경우(실험예 1)에는 열저항이 11.8% 감소하였다. 즉, 열 확산부를 두껍게 형성할수록 열 제거 능력이 향상됨을 확인할 수 있었다.
도 16 내지 도 23 및 도 25 내지 도 33은 예시적인 실시예들에 따른 스택 패키지 제조 방법을 설명하기 위한 단면도들이고, 도 24는 도 23의 평면도이다. 이 때, 도 23은 도 24의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이다.
도 16을 참조하면, 제1 패키지 기판(110) 상에 제1 반도체 칩(120)을 실장하고, 제5 도전성 범프들(180)을 제1 패키지 기판(110) 상면에 접착시킨다.
제1 패키지 기판(110)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 제1 내지 제3 패드들(112, 114, 116)을 포함할 수 있다. 도시되지는 않았으나, 제1 패키지 기판(110)은 제1 내지 제3 패드들(112, 114, 116)에 전기적으로 연결된 각종 배선들 및/또는 관통 비아들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 패드(112)는 제1 패키지 기판(110)의 하부에 복수 개로 배치될 수 있다. 또한, 제2 패드(114) 및 제3 패드(116)는 제1 패키지 기판(110) 상부에 복수 개로 배치될 수 있다. 이 때, 제2 패드(114)는 제1 반도체 칩(120)의 하부에 배치되며, 제3 패드(116)는 제1 반도체 칩(120)에 이격되도록 배치될 수 있다. 제1 내지 제3 패드들(112, 114, 116)은 도전성 물질, 예를 들어, 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다.
제1 반도체 칩(120)은 제2 도전성 범프들(150)에 의해 제1 패키지 기판(110) 상에 실장될 수 있다. 즉, 예를 들어 솔더 볼들을 포함하는 제2 도전성 범프들(150)을 제1 패키지 기판(110)의 각 제2 패드들(114) 상에 배치하고, 제1 반도체 칩(120)의 각 제4 패드들(122)이 제2 도전성 범프들(150)에 접촉하도록 제1 반도체 칩(120)을 제1 패키지 기판(110) 중앙부 상부에 배치한 다음, 리플로우(reflow) 공정을 수행하여 제2 도전성 범프들(150)을 제1 반도체 칩(120) 저면 및 제1 패키지 기판(110) 상면에 접착시킬 수 있다.
예를 들어, 솔더를 포함하는 제5 도전성 범프들(180)은 각 제3 패드들(116) 상에 배치될 수 있으며, 리플로우 공정을 통해 제3 패드들(116)에 접착될 수 있다.
도 17을 참조하면, 제1 반도체 칩(120), 제2 도전성 범프들(150), 및 제5 도전성 범프들(180)을 충분히 커버하도록 제1 몰딩 부재(130)를 제1 패키지 기판(110) 상에 형성하고, 제1 반도체 칩(120)의 상면이 노출될 때까지 제1 몰딩 부재(130)를 평탄화한다. 이때, 제1 몰딩 부재(130)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)를 사용하여 형성될 수 있다.
이와 다르게, 제1 몰딩 부재(130)는 제1 반도체 칩(120)의 측벽 및 저면 뿐만 아니라 상면까지 모두 커버하도록 형성될 수도 있다. 즉, 제1 반도체 칩(120)의 상면이 제1 몰딩 부재(130)에 의해 완전히 커버됨으로써, 제1 반도체 칩(120)이 외부로 노출되지 않을 수도 있다. 이를 통해 형성된 제1 반도체 패키지(100)가 도 2에 도시되어 있다. 이하에서는 설명의 편의를 위하여 제1 반도체 칩(120)의 상면이 외부로 노출된 경우에 대해서만 기술하기로 한다.
도 18을 참조하면, 제1 몰딩 부재(130)를 부분적으로 제거하여 제3 패드들(116)을 노출시키는 복수 개의 제1 개구들(135)을 형성한다.
예시적인 실시예들에 있어서, 제1 개구들(135)은 레이저 드릴 혹은 기계적 드릴을 사용하여 형성될 수 있다.
도 19를 참조하면, 제1 패키지 기판(110) 저면에 제1 도전성 범프들(140)을 접착시키고, 소잉(sawing) 공정을 통해 제1 패키지 기판(110)을 복수 개로 분리하여 개별화(singulation)시킴으로써 제1 반도체 패키지(100)를 형성한다.
예를 들어, 솔더를 포함하는 제1 도전성 범프들(140)을 각각 제1 패드들(112) 상에 배치한 후, 리플로우 공정을 통해 이들을 제1 패드들(112)에 접착시킬 수 있다. 한편, 제1 도전성 범프들(140)을 커버하는 제1 임시 부착제(도시되지 않음)를 제1 패키지 기판(110) 저면에 부착시키고, 상기 제1 임시 부착제 하부에 제1 캐리어 기판(도시되지 않음)을 부착시킨 다음, 제1 패키지 기판(110)에 소잉 공정을 수행하여 이를 개별화시킬 수도 있다.
도 20을 참조하면, 제2 패키지 기판(210) 상에 제2 반도체 칩(220)을 실장한다.
제2 패키지 기판(210)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 제5 및 제6 패드들(212, 214)을 포함할 수 있다. 도시되지는 않았으나, 제2 패키지 기판(210)은 제5 및 제6 패드들(212, 214)에 전기적으로 연결된 각종 배선들 및/또는 관통 비아들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제5 패드(112)는 제2 패키지 기판(210)의 하부에 복수 개로 배치될 수 있다. 또한, 제6 패드(214)는 제1 패키지 기판(110) 상부에 복수 개로 배치될 수 있다. 제5 및 제6 패드들(212, 214)은 도전성 물질, 예를 들어 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다.
제2 반도체 칩(220)은 제2 패키지 기판(210)의 중앙부 상면에 접착층(230)을 형성한 다음, 제2 반도체 칩(220)의 저면을 접착층(230)에 접촉시킴으로써 제2 패키지 기판(210) 상에 실장할 수 있다. 제2 반도체 칩(220)은 상부에 복수 개로 형성된 본딩 패드들(222)을 포함할 수 있으며, 각 본딩 패드들(222)은 제2 반도체 칩(220)의 외부로 노출될 수 있다. 본딩 패드(222)는 도전성 물질, 예를 들어 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다.
도 21을 참조하면, 제2 패키지 기판(210)과 제2 반도체 칩(220)을 도전성 와이어(240)를 통해 전기적으로 연결한 다음, 제2 반도체 칩(220) 및 도전성 와이어(240)를 밀봉시키는 제2 몰딩 부재(250)를 제2 패키지 기판(210) 상에 형성하여 제2 반도체 패키지(200)를 형성한다.
도전성 와이어(240)는 제2 반도체 칩(220)의 각 본딩 패드들(222)과 제2 패키지 기판(210)의 각 제6 패드들(214)을 연결하도록 배치될 수 있다.
제2 몰딩 부재(250)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 사용하여 형성될 수 있다.
도 22를 참조하면, 제2 반도체 패키지(200)의 저면에 제6 도전성 범프들(260)을 접착시킨다. 예를 들어 솔더를 포함하는 제6 도전성 범프들(260)을 각각 제2 패키지 기판(210)의 제5 패드들(212) 상에 배치한 후, 리플로우 공정을 통해 이들을 제5 패드들(212)에 접착시킬 수 있다. 이후, 소잉(sawing) 공정을 통해 제2 패키지 기판(210)을 복수 개로 분리하여 개별화(singulation)시킴으로써 제2 반도체 패키지(200)를 형성할 수 있다.
한편, 제6 도전성 범프들(260)을 커버하는 제2 임시 부착제(도시되지 않음)를 제2 패키지 기판(210) 저면에 부착시키고, 상기 제2 임시 부착제 하부에 제2 캐리어 기판(도시되지 않음)을 부착시킨 다음, 제2 패키지 기판(210)에 소잉 공정을 수행하여 이를 개별화시킬 수도 있다.
도 23 및 도 24를 참조하면, 인터포저 기판(310)에 제2 개구(312) 및 제3 개구(314)를 형성한다.
인터포저 기판(310)은 절연성 물질, 예를 들어 실리콘, 절연성 세라믹 또는 플라스틱을 포함할 수 있다.
제3 개구(314)는 인터포저 기판(310)을 관통하며, 인터포저 기판(310)의 중앙부에 복수 개로 형성될 수 있다. 예를 들면, 제3 개구들(314)은 제1 반도체 칩(120)과 오버랩 되는 영역(A) 내에 형성될 수 있다.
제2 개구(312)는 인터포저 기판(310)을 관통하며, 상기 오버랩 영역(A)의 주변에 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 개구들(312, 314)은 레이저 드릴 혹은 기계적 드릴을 사용하여 형성될 수 있다.
도 25를 참조하면, 제2 및 제3 개구들(312, 314)을 도전성 물질로 매립하고, 인터포저 기판(310)의 하부 및 상부에 각각 제1 도전막(324) 및 제2 도전막(326)을 형성한다.
제2 및 제3 개구들(312, 314)을 도전성 물질, 예를 들어 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금으로 매립함으로써 제1 관통 비아들(350) 및 제2 관통 비아들(352)을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 관통 비아들(350, 352)은 실질적으로 동일한 물질, 예를 들면 구리, 알루미늄 등과 같은 금속, 혹은 이들의 합금을 포함할 수 있다. 이와 다르게, 제1 및 제2 관통 비아들(350,352)은 서로 다른 물질을 포함할 수 있다. 예를 들면, 제1 관통 비아(350)는 도전성이 우수한 물질을 포함하고, 제2 관통 비아(352)는 도열성이 우수한 물질을 포함할 수 있다.
이 후, 인터포저 기판(310)의 저면에 제1 도전막(324)을 형성하고, 인터포저 기판(310)의 상면에는 제2 도전막(326)을 형성한다. 제1 및 제2 도전막들(324, 326)은 도전성 물질, 예를 들어, 구리, 알루미늄 등과 같은 금속, 혹은 이들의 함금을 포함할 수 있다. 이 때, 제1 및 제2 도전막들(324, 326)은 전해 도금법(Electrolytic plating) 또는 무전해 도금법(Electroless plating)을 이용해 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 개구들(312, 314)의 매립 공정은 제1 도전막(324) 형성 공정 또는 제2 도전막(326) 형성 공정과 동시에 수행될 수도 있다.
도 26을 참조하면, 제1 도전막(324)의 저면에 제1 마스크 패턴(380)을 형성하고, 제2 도전막(326)의 상면에 제2 마스크 패턴(381)을 형성한다.
제1 마스크 패턴(380)은 제1 도전막(324)의 저면 상에 제1 마스크막 및 제1 포토 레지스트 패턴을 순차적으로 형성하고, 노광 및 현상 공정을 수행함으로써 형성될 수 있다.
상기 제1 마스크막은, 예를 들면, 탄소 혹은 실리콘 계열의 스핀-온 하드 마스크(Spin On Hard mask: SOH) 물질, 또는 실리콘 산질화물 계열의 하드 마스크 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 노광 공정은 불화크롬(KrF), 불화아르곤(ArF), 극자외선(Extreme Ultra Violet: EUV), 진공 자외선(Vacuum Ultra Violet: VUV), 전자 빔(electron beam), X-선 또는 이온 빔 등을 사용하여 수행될 수 있다.
제2 마스크 패턴(381)은 제1 마스크 패턴(380)과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다. 예를 들면, 제2 마스크 패턴(381)은 제2 도전막(326)의 상면 상에 제2 마스크막 및 제2 포토 레지스트 패턴을 순차적으로 형성하고, 노광 및 현상 공정을 수행함으로써 형성될 수 있다.
도 27을 참조하면, 인터포저 기판(310)의 하부에 제7 패드(320) 및 제1 더미 패드(332)를 형성하고, 인터포저 기판(310)의 상부에 제8 패드(322) 및 제2 더미 패드(342)를 형성한다.
예를 들면, 제1 마스크 패턴(380)을 식각 마스크로 사용하는 패터닝 공정을 수행함으로써 제7 패드(320) 및 제1 더미 패드(332)를 형성할 수 있다. 이 경우에 있어서, 제7 패드(320) 및 제1 더미 패드(332)는 인터포저 기판(310)의 제1 면(310a)로부터 제1 높이(H1)를 가질 수 있다.
예시적인 실시예들에 있어서, 도 4 내지 도 6에 도시된 바와 같이, 제1 더미 패드(332)는 제1 반도체 칩(120)의 상면을 모두 커버할 수 있도록 형성되거나(도 4 참조), 제1 반도체 칩(120)의 상면 일부를 커버하도록 형성되거나(도 5 참조), 또는 복수 개로 형성될 수도 있다(도 6 참조). 제7 패드(320)는 제1 더미 패드(332) 주변에 복수 개로 형성될 수 있다.
제8 패드(322) 및 제2 더미 패드(342)는 제7 패드(320) 및 제1 더미 패드(332)를 형성하는 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 형성될 수 있다.
예를 들면, 제2 마스크 패턴(381)을 식각 마스크로 사용하는 패터닝 공정을 수행함으로써 제8 패드(322) 및 제2 더미 패드(342)를 형성할 수 있다. 다만, 제2 더미 패드(342)는 제1 더미 패턴(332)과 반드시 동일한 형상을 갖도록 형성되는 것은 아니며, 필요에 따라 다양한 형상으로 형성될 수 있다. 이 경우에 있어서, 제8 패드(322) 및 제2 더미 패드(342)는 인터포저 기판(310)의 제2 면(310b)로부터 제3 높이(H3)를 가질 수 있다.
제7 및 제8 패드들(320, 322)은 제1 관통 비아들(350)에 의해 서로 전기적으로 연결되며, 제1 및 제2 더미 패드들(332, 342)은 제2 관통 비아들(352)에 의해 서로 열적으로 연결될 수 있다.
이후, 제1 및 제2 마스크 패턴들(380, 381)을 제거한다.
도 28을 참조하면, 인터포저 기판(310)의 하부 및 상부에 각각 제1 예비 보호막(362) 및 제2 예비 보호막(364)을 형성한다.
예를 들어, 제1 예비 보호막(362)은 제1 더미 패드(332), 제7 패드(320), 및 인터포저 기판(310)의 저면(310a)을 충분히 커버하도록 포토 솔더 레지스트(photosensitive soldering resist)를 도포하고, 이를 경화하여 형성될 수 있다.
제2 예비 보호막(372)은 제2 더미 패드(342), 제8 패드(322), 및 인터포저 기판(310)의 상면(310b)을 충분히 커버하도록 형성되며, 제1 예비 보호막(362)과 실질적으로 동일한 공정들을 수행하여 형성될 수 있다.
도 29를 참조하면, 제1 예비 보호막(362)의 하부에 제3 마스크 패턴(382)을 형성하고, 제2 예비 보호막(372)의 상부에 제4 마스크 패턴(383)을 형성한다.
제3 및 제4 마스크 패턴들(382, 383)은 제1 마스크 패턴(380)과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다. 예를 들면, 제3 마스크 패턴(382)은 제1 예비 보호막(362)의 저면 상에 제3 마스크막 및 제3 포토 레지스트 패턴을 순차적으로 형성한 후 노광 및 현상 공정을 수행함으로써 형성될 수 있고, 제4 마스크 패턴(383)은 제2 예비 보호막(372)의 상면 상에 제4 마스크막 및 제4 포토 레지스트 패턴을 순차적으로 형성한 후 노광 및 현상 공정을 수행함으로써 형성될 수 있다.
도 30을 참조하면, 제1 및 제2 예비 보호막들(362, 372)을 부분적으로 제거하여 제1 및 제2 보호막들(360, 370)을 각각 형성한다.
예를 들면, 제3 마스크 패턴(382)을 식각 마스크로 사용하는 패터닝 공정을 수행하여 제1 예비 보호막(362)을 부분적으로 제거함으로써 제1 보호막(360)을 형성할 수 있다. 이에 따라, 제7 패드(320)의 저면 및 제1 더미 패드(332)의 저면이 외부로 노출될 수 있다. 또한, 제4 마스크 패턴(383)을 식각 마스크로 사용하는 패터닝 공정을 수행하여 제2 예비 보호막(372)을 부분적으로 제거함으로써 제2 보호막(370)을 형성할 수 있다. 이에 따라, 제8 패드(322)의 상면 및 제2 더미 패드(342)의 상면이 외부로 노출될 수 있다.
이후, 제3 및 제4 마스크 패턴들(382, 383)을 제거한다.
도 31을 참조하면, 인터포저 기판(310)의 하부에 제7 패드(320) 및 제1 보호막(360)을 덮는 제5 마스크 패턴(384)을 형성하고, 인터포저 기판(310)의 상부에는 제8 패드(322) 및 제2 보호막(370)을 덮는 제6 마스크 패턴(385)을 형성한다.
제5 및 제6 마스크 패턴들(384, 385)은 제1 마스크 패턴(380)과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다. 예를 들면, 제5 마스크 패턴(384)은 제7 패드(320) 및 제1 보호막(360)의 저면 상에 제5 마스크막 및 제5 포토 레지스트 패턴을 순차적으로 형성한 후 노광 및 현상 공정을 수행함으로써 형성될 수 있고, 제6 마스크 패턴(385)은 제8 패드(322) 및 제2 보호막(370)의 상면 상에 제6 마스크막 및 제6 포토 레지스트 패턴을 순차적으로 형성한 후 노광 및 현상 공정을 수행함으로써 형성될 수 있다. 이에 따라, 제7 패드(320)의 저면 및 제8 패드(322)의 상면은 외부로 노출되지 않을 수 있다. 반면, 제1 더미 패드(332)의 저면 및 제2 더미 패드(342)의 상면은 외부로 노출될 수 있다.
다시 도 3을 참조하면, 인터포저 기판(310)의 하부와 상부에 각각 제1 열 확산부(330) 및 제2 열 확산부(340)를 형성한다.
제1 더미 패드(332)의 저면에 제3 도전막(도시되지 않음)을 형성하고, 제2 더미 패드(342)의 상면에는 제4 도전막(도시되지 않음)을 형성한다. 상기 제3 및 제4 도전막들은 전해 도금법(Electrolytic plating) 또는 무전해 도금법(Electroless plating)을 이용해 형성될 수 있다.
상기 제3 및 제4 도전막들은 충분한 두께로 적층되어, 각각 제1 방열 패드(334) 및 제2 방열 패드(344)를 형성할 수 있다. 제1 더미 패드(332) 및 제1 방열 패드(334)는 제1 열 확산부(330)를 형성하고, 제2 더미 패드(342) 및 제2 방열 패드(344)는 제2 열 확산부(340)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 열 확산부(330)는 인터포저 기판(310)의 제1 면(310a)로부터 제7 패드(320)의 제1 높이(H1)보다 큰 제2 높이(H2)를 가질 수 있고, 제2 열 확산부(340)는 인터포저 기판(310)의 제2 면(310b)로부터 제8 패드(322)의 제3 높이(H3)보다 큰 제4 높이(H4)를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 방열 패드들(334, 344)은 각각 제1 및 제2 더미 패드들(332, 342)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제1 및 제2 방열 패드들은 구리, 알루미늄 등과 같은 금속 또는 이들의 합금, 그래핀, 그래파이트, 혹은 흑연을 포함할 수 있다. 이 경우에 있어서, 제1 더미 패드(332)와 제1 방열 패드(334)는 실질적으로 동일한 물질을 포함함으로써 계면 특성이 향상될 수 있다. 예를 들면, 제1 더미 패드(332)와 제1 방열 패드(334) 사이의 열전달 특성이 향상될 수 있다. 이에 따라, 제1 반도체 칩(120) 및 제2 반도체 칩(220)의 열을 보다 효과적으로 제거할 수 있고, 제1 및 제2 반도체 칩들(120, 220)을 포함하는 스택 패키지의 발열로 인한 휨(warpage) 현상도 억제할 수 있다.
이와 다르게, 제1 및 제2 방열 패드들(334, 344)은 제1 및 제2 더미 패드들(332, 342)과 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 더미 패드들(332, 342)은 금속을 포함하고, 제1 및 제2 방열 패드들(334, 344)은 그래핀, 그래파이트 또는 흑연을 포함할 수도 있다.
이후, 제5 및 제6 마스크 패턴들(384, 385)을 제거한다.
도 32를 참조하면, 각 제7 패드들(320) 하부에 제6 도전성 범프들(390)을 접착시켜 인터포저(300)를 형성한다.
도 33 및 도 1을 참조하면, 제1 반도체 패키지(100), 인터포저(300), 및 제2 반도체 패키지(200)를 순차적으로 적층하여 상기 스택 패키지를 제조한다.
구체적으로, 제1 패키지 기판(110) 상면에 형성된 제5 도전성 범프들(180)을 인터포저(300) 저면에 형성된 제6 도전성 범프들(390)에 접촉시킨 후, 리플로우 공정을 통해 이들을 서로 결합시킬 수 있다. 이에 따라, 제5 도전성 범프들(180)의 일부는 제6 도전성 범프들(390)과 서로 결합되어 제3 도전성 범프들(380)을 형성할 수 있다.
또한, 제2 패키지 기판(210) 저면에 형성된 제4 도전성 범프들(260)을 인터포저(300) 상면에 형성된 제8 패드들(322)에 접촉시킨 후, 리플로우 공정을 통해 이들을 서로 결합시킬 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 패키지(100)와 인터포저(300) 사이에는 제1 열 경계 물질막(400)이 개재될 수 있고, 인터포저(300)와 제2 반도체 패키지(200) 사이에는 제2 열 경계 물질막(410)이 개재될 수 있다. 이에 따라, 제1 방열 패드(334)는 제1 열 경계 물질막(400)을 통해 제1 반도체 칩(120)과 접촉하고, 제2 방열 패드(344)는 제2 열 경계 물질막(410)을 통해 제2 패키지 기판(210)과 접촉할 수 있다. 제1 및 제2 열 경계 물질막들(400, 410)은 접촉 열저항이 낮은 물질, 예를 들어, 접착막, 열성 유지(thermal grease), 열성 에폭시(thermal epoxy) 등을 포함할 수 있다.
이와 다르게, 상기 스택 패키지는 제1 열 경계 물질막(400) 및 제2 열 경계 물질막(410) 중에서 선택된 하나의 열 경계 물질막만을 포함하거나, 또는 열 경계 물질막을 전혀 포함하지 않을 수도 있다. 예를 들면, 상기 스택 패키지는 인터포저(300)와 제2 반도체 패키지(200) 사이에 개재되는 제2 열 경계 물질막(410)만을 포함할 수 있다. 이 경우에 있어서, 제1 열 확산부(330)는 제1 반도체 패키지(100)와 직접 접촉하거나 또는 서로 이격될 수 있다.
이후, 제1 패키지 기판(110) 저면에 부착된 상기 제1 캐리어 기판 및 제1 임시 부착제를 제거하고, 제1 도전성 범프들(140)을 메인 보드(도시되지 않음)에 실장할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 제1, 제2 반도체 패키지
110, 210: 제1, 제2 패키지 기판
112, 114, 116, 132, 212, 214, 320, 322: 제1 내지 제8 패드들
120, 220: 제1, 제2 반도체 칩
130, 250: 제1, 제2 몰딩 부재
135, 312, 314: 제1, 제2, 제3 개구
140, 150, 380, 260, 180, 390: 제1 내지 제6 도전성 범프들
222: 본딩 패드 230: 접착층
240: 도전성 와이어 300: 인터포저
310: 인터포저 기판 310a, 310b: 제1, 제2 면
324, 326: 제1, 제2 도전막
330, 340, 336, 338: 제1, 제2, 제3, 제4 열 확산부
332, 342: 제1, 제2 더미 패드 334, 344: 제1, 제2 방열 패드
350, 352: 제1, 제2 관통 비아 360, 365: 제1 보호막
370, 375: 제2 보호막 362, 372: 제1, 제2 예비 보호막
365, 375: 제1, 제2 리세스
380, 381, 382, 383, 384, 385: 제1, 제2, 제3, 제4, 제5 마스크 패턴
400, 410: 제1, 제2 열 경계 물질막

Claims (10)

  1. 제1 패키지 기판 상에 제1 반도체 칩을 실장시키고;
    상기 제1 패키지 기판 상에 상기 제1 반도체 칩의 상면이 노출되도록 몰딩 부재를 형성하고;
    제2 반도체 칩이 실장된 제2 패키지 기판을 형성하고;
    인터포저 기판의 저면 및 상면에 제1 두께를 갖는 복수 개의 제1 및 제2 신호 패드들, 및 상기 제1 두께보다 큰 제2 두께를 갖는 제1 및 제2 열 확산부들을 각각 형성하고; 그리고
    상기 제1 및 제2 열 확산부들이 상기 제1 반도체 칩의 노출된 상면 및 상기 제2 패키지 기판의 저면과 각각 접촉하도록 상기 제1 패키지 기판, 상기 인터포저 기판, 및 상기 제2 패키지 기판을 순차적으로 적층시키는 것을 포함하고,
    상기 제1 및 제2 열 확산부들을 형성하는 것은,
    상기 인터포저 기판의 저면에 상기 제1 반도체 칩의 상면과 접촉하는 상기 제1 열 확산부를 형성하고;
    상기 인터포저 기판의 상면에 상기 제2 패키지 기판의 저면과 접촉하는 상기 제2 열 확산부를 형성하고; 그리고
    상기 인터포저 기판을 관통하여 상기 제1 열 확산부와 상기 제2 열 확산부를 연결하는 복수 개의 관통 비아들을 형성하는 것을 포함하고,
    상기 제1 신호 패드는 상기 인터포저 기판의 저면으로부터 제1 높이를 가지며 상기 제1 열 확산부는 상기 인터포저 기판의 저면으로부터 상기 제1 높이보다 큰 제2 높이를 가지고,
    상기 제2 신호 패드는 상기 인터포저 기판의 상면으로부터 제3 높이를 가지며 상기 제2 열 확산부는 상기 인터포저 기판의 상면으로부터 상기 제3 높이보다 큰 제4 높이를 갖는 스택 패키지의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2 열 확산부들을 형성하는 것은,
    상기 인터포저 기판의 저면 및 상면에 상기 제1 및 제2 신호 패드들과 동일한 두께를 갖는 제1 및 제2 더미 패드들을 각각 형성하고; 그리고
    상기 제1 및 제2 더미 패드들과 각각 접촉하는 제1 및 제2 방열 패드들을 각각 형성하는 것을 포함하는 스택 패키지의 제조 방법.
  3. 제 2 항에 있어서, 상기 제1 및 제2 더미 패드들을 형성하는 것은,
    상기 인터포저 기판의 저면 및 상면에 제1 및 제2 도전막들을 각각 형성하고; 그리고
    상기 제1 및 제2 도전막들 각각의 일부를 제거하여 상기 제1 및 제2 더미 패드들 및 이를 둘러싸는 복수 개의 상기 제1 및 제2 신호 패드들을 형성하는 것을 포함하는 스택 패키지의 제조 방법.
  4. 제 3 항에 있어서, 상기 제1 및 제2 방열 패드들을형성하는 것은 상기 제1 및 제2 더미 패드들 상에 제3 및 제4 도전막들을 각각 형성하는 것을 포함하는 스택 패키지의 제조 방법.
  5. 제 4 항에 있어서, 상기 제1 내지 제4 도전막들은 동일한 물질을 포함하는 스택 패키지의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서, 상기 인터포저 기판의 저면 및 상면을 덮으며, 상기 제1 및 제2 신호 패드들 및 상기 제1 및 제2 열 확산부들을 노출시키는 보호막들을 형성하는 것을 더 포함하는 스택 패키지의 제조 방법.
  9. 제 1 항에 있어서, 상기 제1 패키지 기판, 상기 인터포저 기판, 및 상기 제2 패키지 기판을 적층시키는 것은 상기 제1 반도체 칩의 상면 또는 상기 제2 패키지 기판의 저면과 접촉하는 적어도 하나의 열 경계 물질막(thermal interface material)을 개재하는 것을 포함하는 스택 패키지의 제조 방법.
  10. 제1 패키지 기판 상에 제1 반도체 칩을 실장시키고;
    상기 제1 패키지 기판 상에 상기 제1 반도체 칩의 상면이 노출되도록 몰딩 부재를 형성하고;
    제2 반도체 칩이 실장된 제2 패키지 기판을 형성하고;
    인터포저 기판에 상기 인터포저 기판을 관통하는 복수 개의 제1 및 제2 관통 비아들을 형성하고;
    상기 인터포저 기판의 저면에 제1 도전막을 형성하고;
    상기 제1 도전막을 부분적으로 제거하여 상기 제2 관통 비아들의 일단부들과 열적으로 연결되는 제1 예비 열 확산부 및 상기 제1 관통 비아들의 일단부들과 각각 연결되는 복수 개의 제1 신호 패드들을 형성하고;
    상기 제1 예비 열 확산부의 노출된 표면 상에 제2 도전막을 도금하여 상기 제1 예비 열 확산부의 두께를 증가시킴으로써 제1 열 확산부를 형성하고;
    상기 인터포저 기판의 상면에 제3 도전막을 형성하고;
    상기 제3 도전막을 부분적으로 제거하여 상기 제2 관통 비아들의 타단부들과 열적으로 연결되는 제2 예비 열 확산부 및 상기 제1 관통 비아들의 타단부들과 각각 연결되는 복수 개의 제2 신호 패드들을 형성하고;
    상기 제2 예비 열 확산부의 노출된 표면 상에 제4 도전막을 도금하여 상기 제2 예비 열 확산부의 두께를 증가시킴으로써 제2 열 확산부를 형성하고; 그리고
    상기 제1 열 확산부의 저면이 상기 제1 반도체 칩의 노출된 상면과 접촉하고 상기 제2 열 확산부의 상면이 상기 제2 패키지 기판의 저면과 접촉하도록 상기 제1 패키지 기판, 상기 인터포저 기판, 및 상기 제2 패키지 기판을 순차적으로 적층시키는 것을 포함하고,
    상기 제1 신호 패드는 상기 인터포저 기판의 저면으로부터 제1 높이를 가지며 상기 제1 열 확산부는 상기 인터포저 기판의 저면으로부터 상기 제1 높이보다 큰 제2 높이를 가지고,
    상기 제2 신호 패드는 상기 인터포저 기판의 상면으로부터 제3 높이를 가지며 상기 제2 열 확산부는 상기 인터포저 기판의 상면으로부터 상기 제3 높이보다 큰 제4 높이를 갖는 스택 패키지의 제조 방법.
KR1020150166544A 2015-11-26 2015-11-26 스택 패키지 및 그 제조 방법 KR102372300B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150166544A KR102372300B1 (ko) 2015-11-26 2015-11-26 스택 패키지 및 그 제조 방법
US15/342,689 US10546844B2 (en) 2015-11-26 2016-11-03 Stack package and method of manufacturing the stack package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150166544A KR102372300B1 (ko) 2015-11-26 2015-11-26 스택 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170061468A KR20170061468A (ko) 2017-06-05
KR102372300B1 true KR102372300B1 (ko) 2022-03-08

Family

ID=58777316

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150166544A KR102372300B1 (ko) 2015-11-26 2015-11-26 스택 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (1) US10546844B2 (ko)
KR (1) KR102372300B1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102561987B1 (ko) * 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
KR102255758B1 (ko) * 2017-04-26 2021-05-26 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102358323B1 (ko) 2017-07-17 2022-02-04 삼성전자주식회사 반도체 패키지
US11222877B2 (en) * 2017-09-29 2022-01-11 Intel Corporation Thermally coupled package-on-package semiconductor packages
KR102327548B1 (ko) * 2017-10-17 2021-11-16 삼성전자주식회사 반도체 패키지
CN108091621A (zh) * 2017-12-21 2018-05-29 乐健科技（珠海）有限公司 内嵌开关芯片的器件模组及其制作方法
KR102397905B1 (ko) * 2017-12-27 2022-05-13 삼성전자주식회사 인터포저 기판 및 반도체 패키지
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
US11171070B2 (en) * 2018-06-21 2021-11-09 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with integrated thermally conductive cooling structures
US11075151B2 (en) 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package with controllable standoff
DE102019117199A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out-packages und verfahren zu deren herstellung
US11164754B2 (en) 2018-09-28 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming the same
KR102540829B1 (ko) * 2018-10-05 2023-06-08 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR102589684B1 (ko) 2018-12-14 2023-10-17 삼성전자주식회사 반도체 패키지
US11094625B2 (en) * 2019-01-02 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with improved interposer structure
US11217572B2 (en) * 2019-02-01 2022-01-04 Lite-On Opto Technology (Changzhou) Co., Ltd. Light source device
US20200273768A1 (en) * 2019-02-27 2020-08-27 Intel Corporation Crystalline carbon heat spreading materials for ic die hot spot reduction
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11004786B2 (en) * 2019-03-15 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
CN111863756B (zh) * 2019-04-24 2022-08-26 江苏长电科技股份有限公司 封装结构及具有其的半导体器件
KR102698698B1 (ko) 2019-08-05 2024-08-27 삼성전자주식회사 반도체 패키지 장치
KR102359904B1 (ko) * 2019-09-16 2022-02-08 삼성전자주식회사 반도체 패키지
US11670568B2 (en) 2019-12-19 2023-06-06 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package having the same
KR20210096497A (ko) 2020-01-28 2021-08-05 삼성전자주식회사 방열 구조체를 포함한 반도체 패키지
US11127632B1 (en) * 2020-03-19 2021-09-21 Nanya Technology Corporation Semiconductor device with conductive protrusions and method for fabricating the same
KR20210120355A (ko) * 2020-03-26 2021-10-07 엘지마그나 이파워트레인 주식회사 양면 냉각형 파워 모듈
KR20220004269A (ko) 2020-07-03 2022-01-11 삼성전자주식회사 반도체 패키지
KR20220017022A (ko) * 2020-08-03 2022-02-11 삼성전자주식회사 반도체 패키지
US20220068750A1 (en) * 2020-09-01 2022-03-03 Intel Corporation Semiconductor device and method of forming the same
US11756871B2 (en) * 2020-09-15 2023-09-12 Sj Semiconductor (Jiangyin) Corporation Fan-out packaging structure and method
KR20220049975A (ko) * 2020-10-15 2022-04-22 삼성전자주식회사 반도체 패키지
KR20220127671A (ko) 2021-03-11 2022-09-20 삼성전자주식회사 반도체 패키지
US20220302081A1 (en) * 2021-03-18 2022-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
US20220352046A1 (en) * 2021-04-28 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same
US11804445B2 (en) * 2021-04-29 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming chip package structure
CN116884929A (zh) * 2023-07-03 2023-10-13 奇异摩尔(上海)集成电路设计有限公司 一种三维芯片封装结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130127054A1 (en) * 2009-06-26 2013-05-23 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6424033B1 (en) * 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
JP2002280516A (ja) * 2001-03-19 2002-09-27 Toshiba Corp 半導体モジュール
US6847105B2 (en) * 2001-09-21 2005-01-25 Micron Technology, Inc. Bumping technology in stacked die configurations
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
KR100442880B1 (ko) * 2002-07-24 2004-08-02 삼성전자주식회사 적층형 반도체 모듈 및 그 제조방법
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US7057269B2 (en) * 2002-10-08 2006-06-06 Chippac, Inc. Semiconductor multi-package module having inverted land grid array (LGA) package stacked over ball grid array (BGA) package
TWI225292B (en) * 2003-04-23 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
WO2005059967A2 (en) * 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
KR100585226B1 (ko) 2004-03-10 2006-06-01 삼성전자주식회사 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지
US20060043556A1 (en) * 2004-08-25 2006-03-02 Chao-Yuan Su Stacked packaging methods and structures
US8685792B2 (en) 2007-03-03 2014-04-01 Stats Chippac Ltd. Integrated circuit package system with interposer
US8106491B2 (en) * 2007-05-16 2012-01-31 Micron Technology, Inc. Methods of forming stacked semiconductor devices with a leadframe and associated assemblies
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same
US20110024899A1 (en) * 2009-07-28 2011-02-03 Kenji Masumoto Substrate structure for cavity package
US8115293B2 (en) * 2009-12-08 2012-02-14 Stats Chippac Ltd. Integrated circuit packaging system with interconnect and method of manufacture thereof
KR20110085481A (ko) 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
KR20110139983A (ko) * 2010-06-24 2011-12-30 삼성전자주식회사 반도체 패키지
KR20120007840A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 두 개의 패키지 기판 사이에 배치된 스페이서를 가진 ｐｏｐ 반도체 패키지
US8492911B2 (en) 2010-07-20 2013-07-23 Lsi Corporation Stacked interconnect heat sink
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
US20130069218A1 (en) * 2011-09-20 2013-03-21 Stmicroelectronics Asia Pacific Pte Ltd. High density package interconnect with copper heat spreader and method of making the same
US9136293B2 (en) * 2012-09-07 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for sensor module
KR102005234B1 (ko) 2012-09-25 2019-07-30 삼성전자주식회사 가이드 벽을 갖는 반도체 패키지
KR20140094081A (ko) 2013-01-21 2014-07-30 삼성전자주식회사 전기적인 신호라인과 방열 기능을 하는 방열판을 갖는 반도체 패키지 및 제조방법
US20140252561A1 (en) * 2013-03-08 2014-09-11 Qualcomm Incorporated Via-enabled package-on-package
US9768048B2 (en) * 2013-03-15 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structure
KR102127772B1 (ko) 2013-05-16 2020-06-29 삼성전자주식회사 방열 판을 갖는 반도체 패키지 및 그 형성 방법
KR102062108B1 (ko) * 2013-06-10 2020-01-03 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102134133B1 (ko) * 2013-09-23 2020-07-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101953396B1 (ko) * 2013-10-23 2019-03-04 앰코테크놀로지코리아(주) 반도체 패키지 및 그 제작 방법
KR20150049622A (ko) * 2013-10-30 2015-05-08 삼성전자주식회사 패키지 온 패키지 장치
KR101607981B1 (ko) * 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US20170040266A1 (en) * 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna
US10002857B2 (en) * 2016-04-12 2018-06-19 Qualcomm Incorporated Package on package (PoP) device comprising thermal interface material (TIM) in cavity of an encapsulation layer
US9825008B1 (en) * 2016-04-29 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package device with supplemental underfill and method for manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130127054A1 (en) * 2009-06-26 2013-05-23 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same

Also Published As

Publication number Publication date
US20170154878A1 (en) 2017-06-01
US10546844B2 (en) 2020-01-28
KR20170061468A (ko) 2017-06-05

Similar Documents

Publication Publication Date Title
KR102372300B1 (ko) 스택 패키지 및 그 제조 방법
US11961779B2 (en) 3DIC packaging with hot spot thermal management features
US11515290B2 (en) Semiconductor package
TWI467726B (zh) 堆疊封裝結構
TWI677062B (zh) 晶片埋入式印刷電路板及應用印刷電路板之半導體封裝及其製造方法
TWI506743B (zh) 半導體裝置的熱能管理結構及其製造方法
US8304922B2 (en) Semiconductor package system with thermal die bonding
US20190189549A1 (en) Semiconductor package
TW201533882A (zh) 覆晶堆疊封裝
JP2016092300A (ja) 半導体装置及び半導体装置の製造方法
KR20190122134A (ko) 열 전도성 구조체 및 열 전도성 구조체에서의 열 격리 구조체를 갖는 방열 디바이스
KR20090119772A (ko) 반도체 장치
TWI733142B (zh) 電子封裝件
JP2010074072A (ja) 半導体装置および半導体装置の製造方法
JP4919689B2 (ja) モジュール基板
US11482507B2 (en) Semiconductor package having molding member and heat dissipation member
TWI706523B (zh) 電子封裝件
KR20220007410A (ko) 반도체 패키지
KR102654893B1 (ko) 반도체 패키지 시스템
KR102607109B1 (ko) 반도체 패키지 시스템
TW201417649A (zh) 晶片封裝結構及封裝用線路板製造方法
US20230067664A1 (en) Package structure and manufacturing method thereof
CN112420628B (zh) 半导体封装件
WO2014171403A1 (ja) 半導体装置
KR20090026599A (ko) 반도체 패키지 제조용 기판 및 그의 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant