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KR102397905B1 - 인터포저 기판 및 반도체 패키지 - Google Patents

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KR102397905B1
KR102397905B1 KR1020170180989A KR20170180989A KR102397905B1 KR 102397905 B1 KR102397905 B1 KR 102397905B1 KR 1020170180989 A KR1020170180989 A KR 1020170180989A KR 20170180989 A KR20170180989 A KR 20170180989A KR 102397905 B1 KR102397905 B1 KR 102397905B1
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South Korea
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insulating layer
wiring layer
substrate
semiconductor package
semiconductor chip
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KR1020170180989A
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김현철
명복식
박옥경
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삼성전자주식회사
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
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Abstract

본 발명의 실시예에 따른 반도체 패키지는, 제1 기판 및 제1 기판 상에 실장되는 하부 반도체 칩을 포함하는 제1 반도체 패키지, 제1 반도체 패키지 상에 적층되며, 제2 기판 및 제2 기판 상에 실장되는 상부 반도체 칩을 포함하는 제2 반도체 패키지, 및 제1 반도체 패키지와 제2 반도체 패키지 사이에 개재되며, 하부 반도체 칩과 마주하는 하면으로부터 함몰된 리세스 영역을 갖는 인터포저 기판을 포함하고, 인터포저 기판은, 하부 반도체 칩과 중첩되는 영역에서 리세스 영역에 인접하게 배치되며 전기적 신호가 인가되지 않는 더미 배선층을 포함한다.

Description

인터포저 기판 및 반도체 패키지{INTERPOSER SUBSTRATE AND SEMICONDUCTOR PACKAGE}
본 발명은 인터포저 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화, 및 소형화 요구가 증대되고 있다. 이러한 추세에 따라, 반도체 실장 기술에 있어서 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 개발되고 있다. 특히, 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on Package, PoP) 장치에 있어서, 신뢰성 향상을 위한 다양한 시도가 이루어지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 인터포저 기판 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 패키지는, 제1 기판 및 상기 제1 기판 상에 실장되는 하부 반도체 칩을 포함하는 제1 반도체 패키지, 상기 제1 반도체 패키지 상에 적층되며, 제2 기판 및 상기 제2 기판 상에 실장되는 상부 반도체 칩을 포함하는 제2 반도체 패키지, 및 상기 제1 반도체 패키지와 상기 제2 반도체 패키지 사이에 개재되며, 상기 하부 반도체 칩과 마주하는 하면으로부터 함몰된 리세스 영역을 갖는 인터포저 기판을 포함하고, 상기 인터포저 기판은, 상기 하부 반도체 칩과 중첩되는 영역에서 상기 리세스 영역에 인접하게 배치되며 전기적 신호가 인가되지 않는 더미 배선층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 기판, 상기 기판 상에 실장되는 반도체 칩, 상기 반도체 칩 상에 배치되며 상기 기판과 전기적으로 연결되는 인터포저 기판, 및 상기 기판과 상기 인터포저 기판을 연결하는 접속 단자들을 포함하고, 상기 인터포저 기판은, 내부에 매립 배선층들을 갖는 코어 절연층, 상기 코어 절연층의 하부에 배치되며, 상기 반도체 칩과 마주하는 하면으로부터 함몰된 리세스 영역을 갖는 하부 절연층, 상기 리세스 영역의 상부에서 상기 매립 배선층과 상기 반도체 칩의 사이에 배치되며, 전기적 신호가 인가되지 않는 더미 배선층, 및 상기 리세스 영역의 둘레에서, 상기 하부 절연층의 하면 상에 배치되며 상기 접속 단자들과 연결되는 연결 배선층을 포함할 수 있다.
예시적인 실시예들에 따른 인터포저 기판은, 내부에 매립 배선층들을 갖는 코어 절연층, 상기 코어 절연층의 하부에 배치되며, 하면의 중앙에 상기 하면으로부터 함몰된 리세스 영역을 갖는 하부 절연층, 및 상기 리세스 영역의 상부에서, 상기 코어 절연층의 하면 상에 배치되며, 전기적 신호가 인가되지 않는 더미 배선층을 포함할 수 있다.
리세스 영역 및 상부의 더미 배선층을 포함함으로써, 신뢰성이 향상된 인터포저 기판 및 이를 포함하는 반도체 패키지가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 인터포저 기판의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 3은 도 2의 반도체 패키지의 I-I'를 따른 개략적인 평면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 단면도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 단면도들이다.
도 6 및 도 7은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 패키지의 일 구성을 설명하기 위한 개략적인 평면도들이다.
도 9 및 도 10은 예시적인 실시예들에 따른 인터포저 기판의 개략적인 단면도들이다.
도 11a 내지 도 11e는 예시적인 실시예들에 따른 인터포저 기판의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 인터포저 기판의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 13a 및 도 13b는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 14 내지 도 16은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 포함하는 패키지 모듈의 개략적인 도면이다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 개략적인 블럭도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 인터포저 기판의 개략적인 단면도이다.
도 1을 참조하면, 인터포저 기판(100)은, 중앙에 위치하며 리세스 영역(RC)이 형성된 제1 영역(R1) 및 제1 영역(R1)의 둘레에 위치하는 제2 영역(R2)을 가질 수 있다. 제1 영역(R1)은 하부 패키지의 적어도 하나의 반도체 칩에 대응되는 함몰부인 리세스 영역(RC)이 하부에 형성된 영역일 수 있고, 제2 영역(R2)은 제1 영역(R1)에 비하여 하부로 돌출된 영역으로, 상기 하부 패키지와 직접 연결되는 영역일 수 있다.
인터포저 기판(100)은 코어 절연층(110), 배선층들(130), 코어 절연층(110)의 하면 상에 배치되는 하부 절연층(120), 및 코어 절연층(110)의 하면 상에 배치되는 더미 배선층(140)을 포함할 수 있다. 인터포저 기판(100)은 리세스 영역(RC)의 둘레에 배치되는 연결 배선층들(150), 연결 배선층들(150)의 하면 상에 배치되는 접속 단자들(180), 및 최외곽에 배치되는 제1 및 제2 패시베이션층들(162, 164)을 더 포함할 수 있다.
코어 절연층(110)은 상하로 적층된 제1 및 제2 코어 절연층들(112, 114)을 포함할 수 있다. 제1 및 제2 코어 절연층들(112, 114) 각각의 상면 및/또는 하면에는 배선층들(130)이 배치될 수 있다. 실시예들에서, 코어 절연층(110)을 이루는 절연층들의 개수 및 배선층들(130)을 이루는 도전층들의 개수는 다양하게 변경될 수 있다.
코어 절연층(110)은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있으며, 이에 한정되는 것은 아니나 감광성 절연층일 수 있다. 코어 절연층(110)은 무기 필러를 더 포함할 수 있다. 예를 들어, 코어 절연층(110)은 무기 필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), 또는 FR-4, BT(Bismaleimide Triazine)일 수 있다.
배선층들(130)은 제1 및 제2 코어 절연층들(112, 114)의 일 면 상에 배치되며, 제1 및 제2 배선층들(132, 134)을 포함할 수 있다. 배선층들(130)은 인터포저 기판(100)에 실장되는 반도체 칩의 패드를 재배선하는 역할을 할 수 있다. 배선층들(130)은 도전성 물질로 이루어질 수 있으며, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
도 1에서 제1 및 제2 배선층들(132, 134)은 간략하게 도시되었으나, 제1 및 제2 코어 절연층들(112, 114)을 관통하는 비아를 포함할 수 있다. 제1 배선층(132)은 코어 절연층(110) 내에 매립된 매립 배선층의 형태로 배치되고, 제2 배선층(134)은 코어 절연층(110)의 상면 상에 배치될 수 있다. 다만, 배선층들(130)의 설계는 실시예들에서 다양하게 변경될 수 있다.
하부 절연층(120)은 코어 절연층(110)의 하부에 배치되며 하부 절연층(120)은 하면으로부터 함몰된 리세스 영역(RC)을 가질 수 있다. 따라서, 하부 절연층(120)은 제1 영역(R1)과 제2 영역(R2)이 서로 다른 두께를 가질 수 있다. 리세스 영역(RC)을 정의하는 하부 절연층(120)의 내측면은, 도 1에 도시된 것과 같이 곡면을 이룰 수 있으나 이에 한정되지는 않는다. 하부 절연층(120)의 내측면이 곡면을 이루는 경우, 리세스 영역(RC)은 상부에서 하부로 향하면서 폭이 증가하는 형태를 가질 수 있다. 리세스 영역(RC)의 깊이 및 폭은 실시예들에서, 인터포저 기판(100)이 실장되는 형태에 따라 다양하게 변경될 수 있다.
하부 절연층(120)은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 하부 절연층(120)은 코어 절연층(110) 중 적어도 하나의 층과 동일한 재료로 이루어지거나 다른 재료로 이루어질 수 있다. 예를 들어, 코어 절연층(110)은 프리프레그를 포함하고, 하부 절연층(120)은 유리섬유 없이 수지와 무기 필러로만 이루어질 수 있다. 이 경우, 하부 절연층(120)에 리세스 영역(RC)을 형성하는 공정이 보다 용이하게 수행될 수 있다.
더미 배선층(140)은 코어 절연층(110)의 하면 상에 배치되며 하부 절연층(120) 내에 배치될 수 있다. 본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 장치 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, 더미 배선층(140)은 인터포저 기판(100) 내에서 배선층들(130)을 포함하는 배선 구조물들과 전기적으로 연결되지 않으며, 전기적 신호가 인가되지 않고 패턴으로만 존재하는 층일 수 있다. 더미 배선층(140)은 제조 공정 중에, 리세스 영역(RC)의 형성 공정에서 상부의 배선층들을 보호하는 역할을 할 수 있으며, 인터포저 기판(100)의 휨(warpage)을 방지하는 역할도 할 수 있다. 더미 배선층(140)의 하면은 하부 절연층(120)으로 덮일 수 있다. 더미 배선층(140)은 금속을 포함할 수 있으며, 배선층들(130)과 동일한 물질로 이루어질 수 있으나, 이에 한정되지는 않는다.
연결 배선층들(150)은 리세스 영역(RC)의 둘레에서 하부 절연층(120)의 하면 상에 배치될 수 있다. 연결 배선층들(150)은 제2 영역(R2)에서 하부 절연층(120)의 돌출된 하면 상에만 배치될 수 있다. 연결 배선층들(150)은 하부의 접속 단자(180)가 배치되는 패드이거나, 복수의 패턴들로 이루어진 재배선층일 수 있다.
연결 배선층들(150)은 하부 절연층(120)을 관통하여 제1 배선층들(132)과 연결되는 비아들(150v)을 포함할 수 있다. 비아들(150v)은 테이퍼 형상, 원통 형상 등을 가질 수 있다. 연결 배선층들(150)은 금속을 포함할 수 있으며, 배선층들(130)과 동일한 물질로 이루어질 수 있으나, 이에 한정되지는 않는다.
접속 단자들(180)은 하부로 노출된 연결 배선층들(150)의 하면 상에 배치될 수 있다. 접속 단자들(180)은 구리 필라(pillar) 및 솔더를 포함할 수 있다.
제1 및 제2 패시베이션층들(162, 164)은 각각 코어 절연층(110)의 상면과 하부 절연층(120)의 하면 상에 배치될 수 있다. 제1 및 제2 패시베이션층들(162, 164)은 제2 배선층들(134) 및 연결 배선층들(150)의 일부를 노출시키도록 배치될 수 있다. 제1 및 제2 패시베이션층들(162, 164)은 산화물 또는 질화물로 이루어지거나, 수지로 이루어질 수 있다. 예를 들어, 제1 및 제2 패시베이션층들(162, 164)은 포토 레지스트 물질 또는 레진코팅동박(Resin Coated Copper, RCC)으로 이루어질 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 3은 도 2의 반도체 패키지의 I-I'를 따른 개략적인 평면도이다.
도 2를 참조하면, 반도체 패키지(1000)는 제1 반도체 패키지(200), 제2 반도체 패키지(300), 및 인터포저 기판(100)을 포함한다. 반도체 패키지(1000)는 제1 반도체 패키지(200) 상에 제2 반도체 패키지(300)가 적층되는 패키지 온 패키지(POP) 타입일 수 있다.
제1 반도체 패키지(200)는 제1 기판(210), 하부 반도체 칩(220), 제1 연결부(230), 제1 봉지부(240), 및 제1 단자부(280)를 포함할 수 있다. 제2 반도체 패키지(300)는 제2 기판(310), 상부 반도체 칩(320), 제2 연결부(330), 제2 봉지부(340), 및 제2 단자부(380)를 포함할 수 있다.
제1 및 제2 기판(210, 310)은 각각 바디부(211, 311), 상면을 통해 노출되는 상부 패드들(212, 312), 및 하면을 통해 노출되는 하부 패드들(214, 314)을 포함할 수 있다. 제1 및 제2 기판(210, 310)은 예를 들어, 실리콘(Si), 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 제1 및 제2 기판(210, 310)은 단일층이거나 그 내부에 배선 패턴들을 포함하는 다층 구조를 가질 수 있다.
하부 반도체 칩(220) 및 상부 반도체 칩(320)은 로직 반도체 칩 및/또는 메모리 반도체 칩을 포함할 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다. 예를 들어, 하부 반도체 칩(220)은 어플리케이션 프로세서(Application Processor, AP)칩이고, 상부 반도체 칩(320)은 메모리 칩일 수 있다. 하부 반도체 칩(220) 및 상부 반도체 칩(320)은 복수의 반도체 칩들을 포함할 수도 있다.
본 실시예에서, 하부 반도체 칩(220)은 하면이 활성면이고, 상부 반도체 칩(320)은 상면이 활성면일 수 있으나, 활성면의 배치 위치는 실시예들에서 다양하게 변경될 수 있다. 따라서, 하부 반도체 칩(220)도 플립칩(flip-chip) 타입으로 실장될 수 있다.
제1 및 제2 연결부(230, 330)는 각각 하부 반도체 칩(220) 및 상부 반도체 칩(320)을 제1 및 제2 기판(210, 310)의 상부 패드들(212, 312)과 전기적으로 연결할 수 있다. 제1 연결부(230)는 솔더볼의 형태를 갖고, 제2 연결부(330)는 와이어를 포함할 수 있다. 다만, 제1 및 제2 연결부(230, 330)의 구체적인 형태는 이에 한정되지 않으며, 다양한 형태의 신호 전달 매체를 포함할 수 있다. 접착층(325)은 상부 반도체 칩(320)을 제2 기판(310)에 부착하는 역할을 할 수 있다.
제1 및 제2 봉지부(240, 340)는 각각 하부 반도체 칩(220) 및 상부 반도체 칩(320)을 감싸도록 배치되어, 하부 반도체 칩(220) 및 상부 반도체 칩(320)을 보호하는 역할을 할 수 있다. 제1 및 제2 봉지부(240, 340)는 예를 들어, 실리콘(silicone) 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 이루어질 수 있다. 제1 및 제2 봉지부(240, 340)는 레진과 같은 폴리머로 형성될 수 있으며, 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다. 제1 봉지부(240)는 하부 반도체 칩(220)의 상면이 노출되도록 배치될 수 있으며, 이에 의해 제1 반도체 패키지(200)의 전체 높이를 낮출 수 있다.
제1 및 제2 단자부(280, 380)는 각각 제1 및 제2 기판(210, 310)의 하면 상에 배치될 수 있다. 제1 단자부(280)는 반도체 패키지(1000)를 반도체 패키지(1000)가 실장되는 전자기기의 메인보드 등과 연결할 수 있다. 제2 단자부(380)는 제2 반도체 패키지(300)는 인터포저 기판(100)과 연결하고, 이에 의해 제1 및 제2 반도체 패키지(200,300)가 전기적으로 연결되게 할 수 있다. 제1 및 제2 단자부(280, 380)는 도전성 물질, 예를 들어, 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 단자부(280, 380)는 서로 다른 크기를 가질 수 있으며, 랜드(land), 볼(ball), 핀(pin) 등 다양한 형태로 변경될 수 있다.
인터포저 기판(100)은 도 1을 참조하여 상술한 설명이 동일하게 적용될 수 있다. 제1 반도체 패키지(200) 상에 인터포저 기판(100)이 배치될 수 있으며, 인터포저 기판(100) 상에 제2 반도체 패키지(300)가 실장될 수 있다. 제1 반도체 패키지(200)와 인터포저 기판(100)은 상하 연결부(480)에 의해 연결될 수 있으며, 그 사이의 공간은 상하 봉지부(440)에 의해 채워질 수 있다. 인터포저 기판(100)과 제2 반도체 패키지(300)는 제2 단자부(380)와 제2 배선층(134)이 연결됨으로써 서로 전기적으로 연결될 수 있다.
상하 연결부(480)는 인터포저 기판(100)의 연결 배선층들(150)과 제1 기판(210)의 상부 패드(212)를 연결할 수 있다. 상하 연결부(480)는 도 1의 인터포저 기판(100)의 접속 단자들(180)이 제1 반도체 패키지(200)의 접속 단자와 연결되어 형성된 것일 수 있다. 하부 반도체 칩(220)의 일 측에 배치되는 상하 연결부(480)의 개수 및 배치 형태는 실시예들에서 다양하게 변경될 수 있다. 상하 연결부(480)는 제1 및 제2 단자부(280, 380)와 유사하게, 도전성 물질, 예를 들어, 솔더, 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
상하 봉지부(440)는 제1 반도체 패키지(200)와 인터포저 기판(100) 사이의 공간을 봉지할 수 있다. 상하 봉지부(440)는 제1 및 제2 봉지부(240, 340)와 유사하게, 실리콘(silicone) 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 이루어질 수 있다. 다만, 실시예들에 따라, 상하 봉지부(440)는 별도로 형성되지 않을 수 있으며, 이 경우, 제1 반도체 패키지(200)와 인터포저 기판(100) 사이는 에어로 채워질 수도 있다.
제1 반도체 패키지(200)의 하부 반도체 칩(220)은 인터포저 기판(100)의 리세스 영역(RC) 내에 적어도 일부가 삽입될 수 있다. 따라서, 인터포저 기판(100)의 하부 절연층(120)은 하부 반도체 칩(220)의 상면 및 측면의 적어도 일부를 둘러싸도록 배치될 수 있다. 이와 같이, 인터포저 기판(100)이 리세스 영역(RC)을 가짐으로써, 상대적으로 두꺼운 반도체 칩이 하부에 배치되더라도 반도체 패키지(1000)의 전체 두께가 증가되지 않을 수 있으며, 상하 연결부(480)가 미세 피치로 배열될 수 있다. 반도체 칩이 상대적으로 두꺼운 경우, 반도체 패키지(1000)의 열 저항이 감소될 수 있다. 실험 결과, 실시예의 반도체 패키지(1000)의 경우, 총 두께가 동일하면서 리세스 영역(RC)을 포함하지 않아 상대적으로 하부 반도체 칩(220)의 두께가 얇은 비교예의 경우보다 열 저항이 11 % 정도 감소하는 결과를 얻었다.
리세스 영역(RC)의 상부에서, 더미 배선층(140)의 하면 상의 하부 절연층(160)의 두께(T1)는 실시예들에 따라 변경될 수 있다. 더미 배선층(140)이 하부 절연층(120)으로 덮여 있는 경우, 하부 절연층(120)이 외부 충격 등으로부터 보호될 수 있으며, 상하 봉지부(440)와 인터포저 기판(100) 사이의 접착력이 향상될 수 있다.
인터포저 기판(100)의 더미 배선층(140)은 배선층들(130)과 하부 반도체 칩(220)의 사이에 배치될 수 있다. 더미 배선층(140)은 도 3에 도시된 것과 같이 하부 반도체 칩(220)이 배치되는 영역과 중첩될 수 있으며, 그보다 넓게 단일 패턴으로 배치될 수 있다. 더미 배선층(140)은 리세스 영역(RC)의 상부 영역을 포함하면서, 리세스 영역(RC)보다 넓게 배치될 수 있다. 더미 배선층(140)은 일 측에서 하부 반도체 칩(220)보다 제1 길이(L1)만큼 확장될 수 있으며, 리세스 영역(RC)보다 제1 길이(L1)보다 작은 제2 길이(L2)만큼 확장될 수 있다. 이에 의해, 리세스 영역(RC)의 형성 시, 상부의 배선층들(130)을 보호할 수 있다. 또한, 더미 배선층(140)은 하부 반도체 칩(220)으로부터 발생한 열을 방출하는 역할도 할 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 단면도들이다. 도 4a 및 도 4b는 도 2의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 4a를 참조하면, 본 실시예의 반도체 패키지는 도 2의 실시예에서와 달리, 더미 배선층(140)의 일부가 하부 절연층(120)으로부터 노출된 구조를 가질 수 있다. 더미 배선층(140)의 하면(140B)은 리세스 영역(RC)으로 노출되어 상하 봉지부(440)와 접촉될 수 있다. 이러한 구조는 리세스 영역(RC)을 형성하는 제조 공정에서의 공정 조건에 따라 형성되는 구조일 수 있으며, 이 경우, 하부 반도체 칩(220)의 상부에 하부 반도체 칩(220)과 인접하여 배치되는 더미 배선층(140)의 하면이 노출됨으로써 반도체 패키지의 방열 기능이 더욱 향상될 수 있다.
도 4b를 참조하면, 본 실시예의 반도체 패키지는 도 2의 실시예에서와 달리, 제1 코어 절연층(112)의 하면 상에서 더미 배선층(140)과 동일한 레벨에 배치되는 주변 배선층(145)을 더 포함할 수 있다. 주변 배선층(145)은 리세스 영역(RC)의 주변에 패터닝되어 재배선 기능을 수행할 수 있다. 주변 배선층(145)은 비아(150v)에 의해 연결 배선층(150)과 연결될 수 있으며, 도시되지 않은 비아들에 의해 제1 코어 절연층(112) 상부의 배선층들(130)과도 전기적으로 연결될수 있다. 주변 배선층(145)이 리세스 영역(RC)의 주변에 더 배치됨으로써, 인터포저 기판(100)의 재배선 기능이 더욱 향상될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 단면도들이다. 도 5a 및 도 5b는 도 2의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 5a를 참조하면, 반도체 패키지는 도 2의 실시예에서와 달리, 제1 봉지부(240a)가 하부 반도체 칩(220)의 측면 상에서 경사진 측면을 가질 수 있다. 이는 제1 봉지부(240a)를 형성하는 물질 및 공정에 따라 도출되는 구조일 수 있다. 제1 봉지부(240a)는 예를 들어, 에폭시 수지와 같은 언더필 수지로 이루어질 수 있다. 제1 봉지부(240a)의 상단의 위치 및 경사 정도는 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에서 제1 봉지부(240a)의 상단은 하부 반도체 칩(220)의 측면의 중간 정도에 위치할 수도 있다.
도 5b를 참조하면, 반도체 패키지는 도 2의 실시예에서와 달리, 제1 봉지부(240b)가 하부 반도체 칩(220)의 하면 상에서 한정되어 배치될 수 있다. 이는 제1 봉지부(240b)를 형성하는 물질 및 공정에 따라 도출되는 구조일 수 있다. 제1 봉지부(240b)는 예를 들어, 접착 필름으로 이루어질 수 있다. 제1 봉지부(240b)의 측면의 위치 및 모양은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에서 제1 봉지부(240b)의 측면은 하부 반도체 칩(220)의 측면으로부터 돌출된 형태를 가질 수도 있다.
도 6 및 도 7은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 6을 참조하면, 반도체 패키지(1000a)는 도 2의 실시예에서와 달리, 인터포저 기판(100a)의 더미 배선층(140a)이 패터닝된 형태를 가질 수 있으며, 더미 배선층(140a)이 하부 반도체 칩(220)과 접촉되도록 배치될 수 있다.
더미 배선층(140a)은 코어 절연층(110)의 하면 상에서 이격되어 배치되는 복수의 패턴들로 이루어질 수 있다. 더미 배선층(140a)의 패터닝된 형태에 대해서는 하기에 도 8a 내지 도 8c를 참조하여 더욱 상세히 설명한다.
더미 배선층(140a)은 적어도 일부가 하부 절연층(120)으로부터 노출된 구조를 가질 수 있다. 또한, 도 4a의 실시예에서와 달리 더미 배선층(140a)은 하부 반도체 칩(220)의 상면과 접촉될 수 있으나, 이에 한정되지는 않는다. 이와 같이 더미 배선층(140a)이 하부 반도체 칩(220)과 직접 접촉하는 경우, 더미 배선층(140a)에 의해 인터포저 기판(100a)과 제1 반도체 패키지(200) 사이의 간격(gap)이 유지될 수 있으며, 이에 의해 상하 봉지부(440)를 이루는 물질의 플로우가 원활해져 상하 봉지부(440)의 형성이 용이할 수 있다. 또한, 하부 반도체 칩(220)으로부터 발생하는 열의 방열이 더욱 용이할 수 있다.
도 7을 참조하면, 반도체 패키지(1000b)는 도 2의 실시예에서와 달리, 돌출부들(170)을 더 포함하는 인터포저 기판(100b)을 포함할 수 있다. 돌출부들(170)은 하부 절연층(120)의 하면 상에 배치되며, 패터닝된 형태를 가질 수 있다. 돌출부들(170)의 패터닝된 형태에 대해서는 하기에 도 8a 내지 도 8c를 참조하여 더욱 상세히 설명한다.
돌출부들(170)은 도 6의 더미 배선층(140a)과 유사하게, 하부 반도체 칩(220)과 접촉하도록 배치될 수 있다. 이에 의해, 인터포저 기판(100b)과 제1 반도체 패키지(200) 사이의 간격이 유지될 수 있으며, 상하 봉지부(440)의 형성이 용이할 수 있다. 또한, 돌출부들(170)이 금속 물질로 이루어진 경우, 반도체 패키지(1000b)의 방열이 더욱 확보될 수 있다. 돌출부들(170)은 금속 또는 절연 물질로 이루어질 수 있으며, 예를 들어, 구리(Cu) 또는 에폭시 수지로 이루어질 수 있다.
돌출부들(170)은 더미 배선층(140)과 하부 절연층(120)을 사이에 두고 이격되어 배치될 수 있다. 다만, 돌출부들(170)과 더미 배선층(140)의 사이에 배치되는 하부 절연층(120)의 두께(T2)는 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 상기 두께(T2)는 영인 것도 가능하며, 이 경우, 돌출부들(170)은 더미 배선층(140)의 하면 상에 배치될 수 있다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 패키지의 일 구성을 설명하기 위한 개략적인 평면도들이다. 도 8a 내지 도 8c는 도 6의 더미 배선층(140a) 및 도 7의 돌출부(170)의 패터닝된 형태를 예시적으로 나타낸다.
도 8a 내지 도 8c를 참조하면, 도 6의 더미 배선층(140a) 및 도 7의 돌출부(170)는 리세스 영역(RC)의 상부에서 다양한 패턴들(P, Pa, Pb)로 배치될 수 있다. 도 8a에 도시된 것과 같이, 더미 배선층(140a) 및 돌출부(170)는 메시(mesh) 형태의 패턴(P)을 가질 수 있다. 또는, 도 8b에 도시된 것과 같이, 일 방향으로 연장되는 라인 패턴(Pa)의 형태를 가질 수 있다. 또는, 도 8c에 도시된 것과 같이, 서로 이격되어 배치되는 사각형 또는 원형 패턴(Pb)의 형태를 가질 수 있다. 이와 같이, 더미 배선층(140a) 및 돌출부(170)는 다양한 형태로 패터닝되어 배치될 수 있다. 구체적인 패터닝의 형태는, 더미 배선층(140a) 및 돌출부(170)의 재료, 인터포저 기판들(100a, 100b)과 제1 반도체 패키지(200) 사이의 간격, 상하 봉지부(440)의 물질 특성, 반도체 패키지(1000a, 1000b)의 방열 특성 등을 고려하여 결정될 수 있다.
도 9 및 도 10은 예시적인 실시예들에 따른 인터포저 기판의 개략적인 단면도들이다.
도 9를 참조하면, 인터포저 기판(100c)은 도 1의 실시예와 비교하여, 코어 절연층(110a)을 이루는 제1 내지 제3 코어 절연층들(112a, 114a, 116)의 개수가 상이하고, 배선층들(130a)을 이루는 제1 내지 제3 배선층들(132a, 134, 136)의 개수 및 배치가 상이할 수 있다.
인터포저 기판(100c)은 제1 및 제3 배선층들(132a, 136)이 제1 코어 절연층(112a)의 상하면에 형성된 후, 제1 및 제3 배선층들(132a, 136)을 덮도록 제1 코어 절연층(112a)의 상하면에 제2 및 제3 코어 절연층들(114a, 116)이 각각 형성되어 제조될 수 있다. 다음으로, 제2 코어 절연층(114a)의 상면 및 제3 코어 절연층(116)의 하면 상에 각각 제3 배선층들(136) 및 제2 배선층들(134)이 형성될 수 있다. 즉, 인터포저 기판(100c)은 코어드(cored) 형태로 제조된 구조를 가질 수 있다.
따라서, 제1 코어 절연층(112a)은 내부에 매립된 배선층(130)을 갖지 않고, 제1 코어 절연층(112a)의 상하면에 제1 및 제3 배선층들(132a, 136)이 배치된 구조를 가질 수 있다. 실시예들에서, 제1 코어 절연층(112a)을 중심으로 상하로 적층되는 코어 절연층들(110a) 및 배선층들(130a)의 개수는 다양하게 변경될 수 있다.
도 10을 참조하면, 인터포저 기판(100d)은 도 1의 실시예와 비교하여, 배선층들(130b)을 이루는 제1 배선층들(132b)의 배치가 상이할 수 있다.
인터포저 기판(100d)은 별도의 코어 부재에 제1 배선층들(132b), 제1 코어 절연층(112), 제2 배선층들(134), 제2 코어 절연층(114)의 순서로 적층한 후, 상기 코어 부재를 제거하여 제조될 수 있다. 예를 들어, 인터포저 기판(100d)은 임베디드 트레이스 기판(Embeded Trace Substrate, ETS)의 구조를 가질 수 있다. 따라서, 제1 배선층들(132b)은 제1 코어 절연층(112)의 상면으로부터 리세스되어 배치되는 형태를 가질 수 있다.
도 11a 내지 도 11e는 예시적인 실시예들에 따른 인터포저 기판의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 11a 내지 도 11e에서는, 도 1의 인터포저 기판(100)의 제조 방법을 예시적으로 나타낸다.
도 11a를 참조하면, 코어 절연층(110) 및 배선층들(130)을 적층할 수 있다.
별도의 코어 부재 상에 제1 코어 절연층(112), 제1 배선층(132), 제2 코어 절연층(114), 및 제2 배선층(134)을 순차적으로 적층할 수 있다. 배선층들(130)은 코어 절연층(110)을 관통하는 비아들을 포함할 수 있다. 상기 코어 부재는 본 단계에서 코어 절연층(110) 및 배선층들(130)을 형성한 후 제거될 수 있다.
코어 절연층(110)은 예를 들어, 라미네이터(laminator)를 이용하여 절연 수지를 미경화 필름 형태로 압착한 후 이를 경화시켜 형성할 수 있다. 또는 빌드업 층 형성용 절연 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다. 배선층들(130)은 예를 들어, 드라이 필름 패턴을 이용하거나, CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 서브트랙티브(subtractive)법, 무전해 동도금 또는 전해 동도금을 이용하는 애디티브(additive)법, SAP(Semi-Additive Process) 및 MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있다. 상기 비아들은 기계적 드릴 및/또는 레이저 드릴을 이용하여 비아홀을 형성하고, 상기 비아홀에 도전성 물질을 매립함으로써 형성할 수 있다.
도 11b를 참조하면, 코어 절연층(110)의 하면 상에 더미 배선층(140) 및 하부 절연층(120)을 형성할 수 있다.
더미 배선층(140) 및 하부 절연층(120)은 각각 상술한 코어 절연층(110) 및 배선층들(130)과 유사한 방법으로 형성할 수 있다. 본 단계에서, 제2 배선층(134)의 상부에 별도의 지지 부재를 접착시키고 더미 배선층(140) 및 하부 절연층(120)을 형성할 수도 있다. 예시적인 실시예에서, 하부 절연층(120)은 제1 코어 절연층(112)과 동일한 재료로 이루어지고, 제2 코어 절연층(114)과 상이한 재료로 이루어질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 하부 절연층(120)은 유리섬유 없이 수지와 무기 필러로만 이루어질 수 있다.
도 11c를 참조하면, 하부 절연층(120)을 하면으로부터 일부 제거하여 리세스 영역(RC)을 형성할 수 있다.
리세스 영역(RC)은 예를 들어, 마스크층으로 리세스 영역(RC)이 형성될 영역만 노출시킨 후 식각 공정에 의해 형성할 수 있다. 상기 식각 공정은 예를 들어, 화학적 식각 공정일 수 있다. 상기 식각 공정 중에, 더미 배선층(140)은 상부의 배선층들(130)을 식각제로부터 보호할 수 있다. 또한, 더미 배선층(140)의 하부에서 하부 절연층(120)이 모두 제거되는 경우에도 더미 배선층(140)에 의해 상부의 코어 절연층(110)이 손상되지 않을 수 있다.
도 11d를 참조하면, 하부 절연층(120)의 하면 상에 연결 배선층(150)을 형성할 수 있다.
연결 배선층(150)은 하부 절연층(120)의 하면 전체에 도금층을 형성한 후, 상기 도금층을 패터닝하여 형성할 수 있다. 연결 배선층(150)은 비아(150v)를 포함할 수 있으며, 제1 배선층(132)까지 연장되는 비아홀을 형성한 후, 도전성 물질을 매립하여 비아(150v)를 형성할 수 있다.
도 6의 반도체 패키지(1000a)의 인터포저 기판(100a)은, 도 11c를 참조하여 상술한 단계에서 더미 배선층(140)을 노출시킨 후, 본 단계에서 연결 배선층(150)이 형성된 영역을 마스크층으로 덮고 리세스 영역(RC)만을 오픈시킨 후, 더미 배선층(140)을 패터닝함으로써 제조될 수 있다.
도 7의 반도체 패키지(1000b)의 인터포저 기판(100b)은, 본 단계에서 연결 배선층(150)이 형성된 영역을 마스크층으로 덮고 리세스 영역(RC)만을 오픈시킨 후, 하부 절연층(120) 상에 돌출부들(170)을 형성함으로써 제조될 수 있다.
도 11e를 참조하면, 코어 절연층(110)의 상면 및 하부 절연층(120)의 하면 상에 제1 및 제2 패시베이션층들(162, 164)을 형성할 수 있다.
제2 배선층(134)의 상부에 별도의 지지 부재가 접착되었던 경우, 이를 제거한 후 제1 및 제2 패시베이션층들(162, 164)을 형성할 수 있다. 제1 및 제2 패시베이션층들(162, 164)은 제2 배선층(134) 및 연결 배선층(150)의 일부를 노출시키도록 형성될 수 있다.
다음으로, 도 1과 같이, 연결 배선층들(150)의 노출된 하면 상에 접속 단자들(180) 형성함으로써, 인터포저 기판(100)이 제조될 수 있다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 인터포저 기판의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 12a 내지 도 12c에서는, 도 1의 인터포저 기판(100)의 다른 제조 방법을 예시적으로 나타낸다.
도 12a를 참조하면, 먼저, 도 11a 및 도 11b를 참조하여 상술한 공정이 동일하게 수행되어, 코어 절연층(110), 하부 절연층(120), 및 배선층들(130)의 적층 구조물을 형성할 수 있다.
다음으로, 코어 절연층(110)의 하면 상에 더미 배선층(140) 및 하부 절연층(120)을 순차적으로 형성하고, 하부 절연층(120)의 하면 상에 연결 배선층(150)을 형성할 수 있다.
도 12b를 참조하면, 코어 절연층(110)의 상면 및 하부 절연층(120)의 하면 상에 제1 및 제2 패시베이션층들(162, 164)을 형성할 수 있다.
제2 배선층(134)의 상부에 별도의 지지 부재가 접착되었던 경우, 이를 제거한 후 제1 및 제2 패시베이션층들(162, 164)을 형성할 수 있다. 실시예들에 따라, 제1 및 제2 패시베이션층들(162, 164)은 본 단계에서 패터닝되지 않은 상태로 형성되거나, 도 12c를 참조하여 하기에 설명하는 공정 이후에 형성될 수도 있다.
도 12c를 참조하면, 하부 절연층(120) 및 제2 패시베이션층(164)을 하면으로부터 일부 제거하여 리세스 영역(RC)을 형성할 수 있다.
리세스 영역(RC)은 예를 들어, 마스크층으로 리세스 영역(RC)이 형성될 영역만 노출시킨 후 샌드 블라스트(sand blast) 공정에 의해 형성할 수 있다. 이 경우, 상술한 식각 공정에 의해 형성하는 경우에 비하여, 리세스 영역(RC)의 측면이 더욱 경사지게 형성될 수 있으나, 이에 한정되지는 않는다. 상기 샌드 블라스트 공정 중에, 더미 배선층(140)은 상부의 배선층들(130)을 보호할 수 있다. 또한, 더미 배선층(140)의 하부에서 하부 절연층(120)이 모두 제거되는 경우에도 더미 배선층(140)에 의해 상부의 코어 절연층(110)이 손상되지 않을 수 있다.
다음으로, 도 1과 같이 연결 배선층들(150)의 노출된 하면 상에 접속 단자들(180) 형성함으로써, 인터포저 기판(100)이 제조될 수 있다.
도 13a 및 도 13b는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 13a를 참조하면, 제1 반도체 패키지(200) 상에 인터포저 기판(100)을 적층할 수 있다.
제1 반도체 패키지(200)는 제1 기판(210) 상에 하부 반도체 칩(220)을 실장함으로써 준비될 수 있다. 인터포저 기판(100)은 도 11a 내지 도 12c를 참조하여 상술한 방법으로 준비될 수 있다.
제1 반도체 패키지(200)와 인터포저 기판(100)은, 제1 반도체 패키지(200)의 접속 단자(290)와 인터포저 기판(100)의 접속 단자(180)를 연결함으로써 접합될 수 있다. 제1 반도체 패키지(200)의 접속 단자(290)와 인터포저 기판(100)의 접속 단자(180)는 접합되어 도 2의 상하 연결부(480)를 형성할 수 있다. 하부 반도체 칩(220)은 인터포저 기판(100)의 리세스 영역(RC)으로 적어도 일부가 삽입되어 결합될 수 있다. 상기 접합 이후에, 제1 반도체 패키지(200)와 인터포저 기판(100)의 사이를 밀봉하는 도 2의 상하 봉지부(440)를 형성할 수 있다.
도 13b를 참조하면, 제1 반도체 패키지(200)와 인터포저 기판(100)의 적층 구조 상에 제2 반도체 패키지(300)를 적층할 수 있다.
제2 반도체 패키지(300)는 인터포저 기판(100) 상에 제2 단자부(380)를 통해 연결되어 실장될 수 있다. 제2 단자부(380)는 인터포저 기판(100)의 제2 배선층(134)과 접합될 수 있다.
도 14 내지 도 16은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 14를 참조하면, 반도체 패키지(1000c)는 도 2의 실시예에서와 달리, 제1 반도체 패키지(200a)에서 하부 반도체 칩(220)의 상면 상에 배치된 방열층(250)을 더 포함할 수 있다.
방열층(250)은 열 전도성이 우수한 물질로 이루어질 수 있다. 방열층(250)은 금속 및 흑연 중 적어도 하나일 수 있다. 방열층(250)이 흑연으로 이루어진 경우, 흑연은 평면 방향으로 열전도성이 매우 뛰어나 하부 반도체 칩(220) 내의 특정 부위에서 발생하는 고열을 평면적으로 빠르게 확산/방출시켜 열을 낮출 수 있다. 방열층(250)의 형상 및 배치 위치는 실시예들에서 다양하게 변경될 수 있다. 반도체 패키지(1000c)는 방열층(250)이 하부 반도체 칩(220) 상에 배치되더라도 인터포저 기판(100)이 리세스 영역(RC)을 포함하므로, 전체 두께가 증가되지 것을 방지할 수 있다.
도 15를 참조하면, 반도체 패키지(1000d)는 도 2의 실시예에서와 달리, 제1 기판(210a)이 캐비티 영역(CT)을 가질 수 있으며, 제2 반도체 패키지(300a)의 상부 반도체 칩(320a)이 플립칩 형태로 제2 기판(310)에 실장될 수 있다.
제1 기판(210a)은 하부 반도체 칩(220)이 실장되는 영역이 상면으로부터 함몰된 형태의 캐비티 영역(CT)을 가질 수 있다. 따라서, 하부의 제1 기판(210a)의 캐비티 영역(CT)과, 상부의 인터포저 기판(100)의 리세스 영역(RC)에 의하여, 하부 반도체 칩(220)의 측면이 각각 상하부에서 일부분씩 둘러싸일 수 있다. 이에 의해 반도체 패키지(1000c)의 전체 두께는 더욱 감소할 수 있다.
제2 반도체 패키지(300a)에서, 상부 반도체 칩(320a)은 제2 기판(310)의 상부 패드(312)에 제2 연결부(330a)에 의해 연결될 수 있다. 제2 연결부(330a)는 솔더볼 또는 범프일 수 있으며, 상부 반도체 칩(320a)의 기판 패드(328)와 제2 기판(310)의 상부 패드(312)를 연결할 수 있다.
이와 같은 제1 기판(210a) 및 제2 반도체 패키지(300a)의 구조는 다른 실시예들의 반도체 패키지들(1000a, 1000b, 1000c, 1000e)에도 각각 적용될 수 있을 것이다.
도 16을 참조하면, 반도체 패키지(1000e)는 도 2의 실시예에서와 달리, 제2 반도체 패키지(300b)가 인터포저 기판(100)을 기판으로 이용하는 구조를 가질 수 있다. 즉, 인터포저 기판(100) 상에 패키지가 아닌 상부 반도체 칩들(320a)이 직접 실장될 수 있다.
상부 반도체 칩들(320a)은 제1 내지 제4 상부 반도체 칩들(322, 324, 326, 328)을 포함할 수 있으며, 수직하게 적층되어 제2 연결부(330b)에 의해 연결될 수 있다. 제2 연결부(330b)는 솔더볼 또는 범프일 수 있으며, 상부 반도체 칩들(320a)의 기판 패드들(328)을 서로 연결할 수 있으며, 최하부에서는 인터포저 기판(100)의 제2 배선층(134)과 연결될 수 있다. 상부 반도체 칩들(320a)은 내부에 배치되며 상부 반도체 칩들(320a)을 관통하는 관통 전극들(TV)을 포함할 수 있다. 제2 봉지부(340)는 상부 반도체 칩들(320a)의 사이를 채우도록 배치될 수 있다. 실시예들에 따라, 이와 같이 상부 반도체 칩(320a)이 인터포저 기판(100) 상에 직접 실장될 수 있으며, 실장 형태 및 실장되는 상부 반도체 칩(320a)의 개수는 실시예들에서 다양하게 변경될 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 포함하는 패키지 모듈의 개략적인 도면이다.
도 17을 참조하면, 패키지 모듈(2000)은 반도체 집적회로 칩(2200) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(2300)을 포함하는 형태로 제공될 수 있다. 예시적인 실시예들에 따른 반도체 패키지가 적용된 반도체 집적회로 칩들(2200, 2300)을 기판(2100)에 설치함으로써, 패키지 모듈(2000)이 형성될 수 있다. 패키지 모듈(2000)은 기판(2100) 일측에 구비된 외부 연결단자(2400)를 통해 외부 전자 장치와 연결될 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 개략적인 블럭도이다.
도 18을 참조하면, 예시적인 실시예들에 따른 반도체 패키지 기술가 적용된 전자 시스템(3000)이 도시된다. 전자 시스템(3000)은 제어기(3100), 입출력 장치(3200), 및 기억 장치(3300)를 포함할 수 있다. 제어기(3100), 입출력 장치(3200), 및 기억 장치(3300)는 버스(bus)(3500)를 통하여 결합될 수 있다. 버스(3500)는 데이터들이 이동하는 통로일 수 있다.
제어기(3100)는 예컨대, 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중 적어도 하나를 포함할 수 있다. 제어기(3100) 및 기억 장치(3300)는 예시적인 실시예들에 따른 반도체 패키지를 포함할 수 있다. 입출력 장치(3200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다.
기억 장치(3300)는 데이터를 저장하는 장치일 수 있다. 기억 장치(3300)는 데이터 및/또는 제어기(3100)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(3300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(3300)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 예시적인 실시예들에 따른 반도체 패키지 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(3000)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
전자 시스템(3000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(3400)를 더 포함할 수 있다. 인터페이스(3400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(3400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 또한, 도시되지 않았지만, 전자 시스템(3000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor, CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(3000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(3000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(3000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 인터포저 기판 110: 코어 절연층
112: 제1 코어 절연층 114: 제2 코어 절연층
120: 하부 절연층 130: 배선층
140: 더미 배선층 145: 주변 배선층
150: 연결 배선층 150v: 비아
162: 제1 패시베이션층 164: 제2 패시베이션층
170: 돌출부 180: 접속 단자
200: 제1 반도체 패키지 210: 제1 기판
211: 바디부 212: 상부 패드
214: 하부 패드 220: 하부 반도체 칩
230: 제1 연결부 240: 제1 봉지부
250: 방열층 280: 제1 단자부
290: 접속 단자 300: 제2 반도체 패키지
310: 제2 기판 311: 바디부
312: 상부 패드 314: 하부 패드
320: 상부 반도체 칩 325: 접착층
328: 기판 패드 330: 제2 연결부
340: 제2 봉지부 380: 제2 단자부
440: 상하 봉지부 480: 상하 연결부
1000: 반도체 패키지

Claims (20)

  1. 제1 기판 및 상기 제1 기판 상에 실장되는 하부 반도체 칩을 포함하는 제1 반도체 패키지;
    상기 제1 반도체 패키지 상에 적층되며, 제2 기판 및 상기 제2 기판 상에 실장되는 상부 반도체 칩을 포함하는 제2 반도체 패키지; 및
    상기 제1 반도체 패키지와 상기 제2 반도체 패키지 사이에 개재되며, 상기 하부 반도체 칩과 마주하는 하면으로부터 함몰된 리세스 영역을 갖는 인터포저 기판을 포함하고,
    상기 인터포저 기판은, 상기 하부 반도체 칩과 중첩되는 영역에서 상기 리세스 영역에 인접하게 배치되며 전기적 신호가 인가되지 않는 더미 배선층을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 인터포저 기판은, 상기 더미 배선층의 하면을 덮는 하부 절연층을 더 포함하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 더미 배선층은 적어도 일부가 상기 리세스 영역을 통해 노출되는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 더미 배선층은 적어도 일부가 상기 하부 반도체 칩의 상면과 접촉되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 더미 배선층은 하나의 패턴으로 이루어지거나 패터닝된 복수의 패턴들을 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 인터포저 기판은, 상기 리세스 영역을 이루는 하면 상에 서로 이격되어 배치되는 돌출부들을 더 포함하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 돌출부들은 적어도 일부가 상기 하부 반도체 칩의 상면과 접촉되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 인터포저 기판은,
    내부에 매립 배선층을 갖는 코어 절연층;
    상기 코어 절연층의 하부에 배치되며, 상기 리세스 영역을 갖는 하부 절연층; 및
    상기 리세스 영역의 둘레에서, 상기 하부 절연층의 하면 상에 배치되는 연결 배선층을 더 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 더미 배선층은 상기 하부 절연층 내에 배치되는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 코어 절연층과 상기 하부 절연층은 서로 다른 물질로 이루어지는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 코어 절연층은 유리 섬유를 포함하고, 상기 하부 절연층은 수지 및 무기 필러만을 포함하는 반도체 패키지.
  12. 제8 항에 있어서,
    상기 연결 배선층과 상기 제1 기판의 사이에 배치되는 접속 단자들을 더 포함하는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 인터포저 기판은, 상기 더미 배선층과 동일 레벨에서 상기 리세스 영역의 주위에 배치되는 주변 배선층을 더 포함하는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 제1 기판은 상기 하부 반도체 칩이 실장되는 영역에 대응되는 캐비티 영역을 갖는 반도체 패키지.
  15. 기판;
    상기 기판 상에 실장되는 반도체 칩;
    상기 반도체 칩 상에 배치되며 상기 기판과 전기적으로 연결되는 인터포저 기판; 및
    상기 기판과 상기 인터포저 기판을 연결하는 접속 단자들을 포함하고,
    상기 인터포저 기판은,
    내부에 매립 배선층들을 갖는 코어 절연층;
    상기 코어 절연층의 하부에 배치되며, 상기 반도체 칩과 마주하는 하면으로부터 함몰된 리세스 영역을 갖는 하부 절연층;
    상기 리세스 영역의 상부에서 상기 매립 배선층과 상기 반도체 칩의 사이에 배치되며, 전기적 신호가 인가되지 않는 더미 배선층; 및
    상기 리세스 영역의 둘레에서, 상기 하부 절연층의 하면 상에 배치되며 상기 접속 단자들과 연결되는 연결 배선층을 포함하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 더미 배선층은 상기 코어 절연층의 하면 상에 배치되는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 더미 배선층은 상기 하부 절연층 내에 배치되는 반도체 패키지.
  18. 제15 항에 있어서,
    상기 하부 절연층은 상기 더미 배선층의 적어도 일부를 노출시키는 반도체 패키지.
  19. 내부에 매립 배선층들을 갖는 코어 절연층;
    상기 코어 절연층의 하부에 배치되며, 하면의 중앙에 상기 하면으로부터 함몰된 리세스 영역을 갖는 하부 절연층; 및
    상기 리세스 영역의 상부에서, 상기 코어 절연층의 하면 상에 배치되며, 전기적 신호가 인가되지 않는 더미 배선층을 포함하는 인터포저 기판.
  20. 제19 항에 있어서,
    상기 리세스 영역의 둘레에서, 상기 하부 절연층의 하면 상에 배치되는 연결 배선층; 및
    상기 연결 배선층의 하면 상에 배치되는 접속 단자들을 더 포함하는 인터포저 기판.
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