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KR102589684B1 - 반도체 패키지 - Google Patents

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KR102589684B1
KR102589684B1 KR1020180161564A KR20180161564A KR102589684B1 KR 102589684 B1 KR102589684 B1 KR 102589684B1 KR 1020180161564 A KR1020180161564 A KR 1020180161564A KR 20180161564 A KR20180161564 A KR 20180161564A KR 102589684 B1 KR102589684 B1 KR 102589684B1
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KR
South Korea
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pad
heat dissipation
chip
pattern
semiconductor package
Prior art date
Application number
KR1020180161564A
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English (en)
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KR20200074300A (ko
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김지황
심종보
이장우
공영철
현영훈
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삼성전자주식회사
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Publication date
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Priority to US17/376,570 priority patent/US11600545B2/en
Priority to US18/178,170 priority patent/US12057366B2/en
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Abstract

반도체 패키지를 제공한다. 이 반도체 패키지는 하부 구조물; 상기 하부 구조물 상의 상부 구조물; 및 상기 하부 구조물과 상기 상부 구조물 사이에 배치되어 상기 하부 구조물과 상기 상부 구조물을 연결하는 연결 패턴을 포함한다. 상기 하부 구조물은 하부 베이스 및 상기 하부 베이스 상의 제1 하부 칩을 포함하고, 상기 제1 하부 칩은 칩 본딩 패드, 패드 구조물, 및 방열 구조물을 포함하고, 상기 연결 패턴은 상기 상부 구조물과 연결되며 아래로 연장되어 상기 패드 구조물과 연결되고, 상기 패드 구조물은 상기 칩 본딩 패드의 두께 보다 큰 두께를 갖고, 상기 방열 구조물의 적어도 일부는 상기 패드 구조물의 적어도 일부와 동일한 레벨에 배치된다.

Description

반도체 패키지{SEMCONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 특히 방열 구조물을 포함하는 반도체 패키지에 관한 것이다.
전자 제품의 고용량, 박형화 및 소형화에 대한 수요가 많아짐에 따라 다양한 형태의 반도체 패키지가 개발되고 있다. 이와 같은 다양한 형태의 반도체 패키지 중에서 복수의 칩들을 하나의 패키지에 포함시키는 패키지 기술이 개발되고 있다. 이와 같이 복수의 칩들을 포함하는 반도체 패키지는 내부에서 발생하는 열을 외부로 방출시키기 어렵기 때문에, 반도체 패키지 내부의 발열로 인한 성능 저하 등의 문제가 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 열 방출 특성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 구조물; 상기 하부 구조물 상의 상부 구조물; 및 상기 하부 구조물과 상기 상부 구조물 사이에 배치되어 상기 하부 구조물과 상기 상부 구조물을 연결하는 연결 패턴을 포함한다. 상기 하부 구조물은 하부 베이스 및 상기 하부 베이스 상의 제1 하부 칩을 포함하고, 상기 제1 하부 칩은 칩 본딩 패드, 패드 구조물, 및 방열 구조물을 포함하고, 상기 연결 패턴은 상기 상부 구조물과 연결되며 아래로 연장되어 상기 패드 구조물과 연결되고, 상기 패드 구조물은 상기 칩 본딩 패드의 두께 보다 큰 두께를 갖고, 상기 방열 구조물의 적어도 일부는 상기 패드 구조물의 적어도 일부와 동일한 레벨에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 구조물; 상기 하부 구조물 상의 상부 구조물; 및 상기 하부 구조물과 상기 상부 구조물 사이에 배치되어 상기 하부 구조물과 상기 상부 구조물을 연결하는 연결 패턴을 포함한다. 상기 하부 구조물은 하부 베이스, 상기 하부 베이스 상의 하부 칩, 및 상기 하부 베이스 상에 배치되며 상기 하부 칩을 덮는 하부 몰드 층을 포함하고, 상기 하부 칩은 패드 구조물 및 방열 구조물을 포함하고, 상기 하부 몰드 층의 상부면은 상기 패드 구조물의 상부면 및 상기 방열 구조물의 상부면 보다 높은 높이 레벨에 위치하고, 상기 하부 몰드 층은 상기 패드 구조물 상부면의 적어도 일부를 노출시키는 제1 개구부를 갖고, 상기 연결 패턴은 상기 상부 구조물과 접촉하며 아래로 연장되어 상기 제1 개구부에 의해 노출되는 상기 패드 구조물과 접촉하고, 상기 방열 구조물의 적어도 일부는 상기 패드 구조물의 적어도 일부와 동일한 높이 레벨에 위치한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 구조물; 상기 하부 구조물 상에 배치되며 상기 하부 구조물과 이격되는 상부 구조물; 및 상기 하부 구조물과 상기 상부 구조물 사이에 배치되어 상기 하부 구조물과 상기 상부 구조물을 연결하는 연결 패턴을 포함한다. 상기 하부 구조물은 하부 베이스, 상기 하부 베이스 상의 제1 하부 칩, 상기 제1 하부 칩과 상기 하부 베이스 사이의 제2 하부 칩, 및 상기 제1 하부 칩을 덮는 하부 몰드 층을 포함하고, 상기 제1 하부 칩은 기판 및 상기 기판 상에 배치되는 칩 본딩 패드, 패드 구조물 및 방열 구조물을 포함하고, 상기 하부 몰드 층의 상부면은 상기 패드 구조물의 상부면 및 상기 방열 구조물의 상부면 보다 높은 높이 레벨에 위치하고, 상기 하부 몰드 층은 상기 패드 구조물 상부면의 적어도 일부를 노출시키는 제1 개구부를 갖고, 상기 연결 패턴은 상기 제1 개구부에 의해 노출되는 상기 패드 구조물과 상기 상부 구조물을 연결하고, 상기 방열 구조물의 적어도 일부는 상기 패드 구조물의 적어도 일부와 동일한 높이 레벨에 위치한다.
본 발명의 기술적 사상의 실시예 들에 따르면, 하부 구조물 및 상부 구조물을 포함하는 반도체 패키지에서, 하부 구조물 내에 방열 구조물을 포함시킴으로써, 하부 구조물 내에서 발생하는 열을 효과적으로 방출할 수 있다. 이와 같이 상기 방열 구조물을 이용하여 하부 구조물 내의 열을 방출함으로써, 반도체 패키지의 성능이 저하되는 것을 방지 또는 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 예시적인 예를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 일부 구성요소들의 예시적인 예를 나타내는 평면도이다.
도 3은 도 2의 'A'로 표시된 부분을 확대한 영역에 배치되는 일부 구성요소들의 예시적인 예를 나타낸 부분 확대도이다.
도 4a는 도 3의 I-I'선, II-II'선 및 III-III'선을 따라 취해진 영역을 부분적으로 나타낸 부분 확대 단면도이다.
도 4b는 도 3의 IV-IV'선을 따라 취해진 영역을 부분적으로 나타낸 부분 확대 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기 위하여 도 3의 I-I'선, II-II'선 및 III-III'선을 따라 취해진 영역을 부분적으로 나타낸 부분 확대 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지의 일부 구성요소들의 변형 예를 나타내는 평면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 17a는 본 발명의 일 실시예에 따른 반도체 패키지의 일부 구성요소들의 변형 예를 나타내는 평면도이다.
도 17b는 본 발명의 일 실시예에 따른 반도체 패키지의 일부 구성요소들의 변형 예를 나타내는 평면도이다.
도 17c는 본 발명의 일 실시예에 따른 반도체 패키지의 일부 구성요소들의 변형 예를 나타내는 평면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기 위하여 도 3의 I-I'선, II-II'선 및 III-III'선을 따라 취해진 영역을 부분적으로 나타낸 부분 확대 단면도이다.
도 22는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기 위하여 도 3의 IV-IV'선을 따라 취해진 영역을 부분적으로 나타낸 부분 확대 단면도이다.
도 23은 본 발명의 일 실시예에 따른 반도체 패키지의 하부 구조물의 변형 예를 나타낸 부분 확대 단면도이다.
도 24는 본 발명의 일 실시예에 따른 반도체 패키지의 상부 구조물의 변형 예를 나타낸 단면도이다.
도 25는 본 발명의 일 실시예에 따른 반도체 패키지의 상부 구조물의 변형 예를 나타낸 단면도이다.
도 26a 내지 도 26c, 도 27a 및 도 27b는 본 발명의 일 실시예에 따른 반도체 패키지 형성 방법의 예시적인 예를 설명하기 위한 단면도들이다.
도 1, 도 2, 도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 예시적인 예를 나타내는 단면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 일부 구성요소들의 예시적인 예를 나타내는 평면도이고, 도 3은 도 2의 'A'로 표시된 부분을 확대한 영역에 배치되는 일부 구성요소들의 예시적인 예를 나타낸 부분 확대도이고, 도 4a는 도 3의 I-I'선, II-II'선 및 III-III'선을 따라 취해진 영역을 부분적으로 나타낸 부분 확대 단면도이고, 도 4b는 도 3의 IV-IV'선을 따라 취해진 영역을 부분적으로 나타낸 부분 확대 단면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(1)는 하부 구조물(10a), 상기 하부 구조물(10a) 상의 상부 구조물(110a), 및 상기 하부 구조물(10a)과 상기 상부 구조물(110a) 사이의 연결 패턴(140)을 포함할 수 있다.
상기 하부 구조물(10a)은 하부 베이스(15) 및 상기 하부 베이스(15) 상의 제1 하부 칩(25)을 포함할 수 있다.
상기 제1 하부 칩(25)은 칩 본딩 패드(34), 패드 구조물(37), 상기 칩 본딩 패드(34)와 상기 패드 구조물(37)을 전기적으로 연결하는 재배선(53), 및 방열 구조물(44a)을 포함할 수 있다.
상기 패드 구조물(37)은 제1 패드(39) 및 상기 제1 패드(39) 상의 제2 패드(41)를 포함할 수 있다. 상기 패드 구조물(37)은 상기 칩 본딩 패드(34)의 두께 보다 큰 두께를 가질 수 있다. 상기 제2 패드(41)는 상기 제1 패드(39)의 두께 보다 큰 두께를 가질 수 있다. 상기 칩 본딩 패드(34)는 상기 제1 패드(39)와 동일한 레벨에 위치하고, 상기 칩 본딩 패드(34)의 물질은 상기 제1 패드(39)의 물질과 동일할 수 있다.
상기 방열 구조물(44a)의 적어도 일부는 상기 패드 구조물(37)의 적어도 일부와 동일한 레벨에 배치될 수 있다.
실시 예들에서, '레벨' 용어는 어느 하나의 기준, 예를 들어 상기 하부 베이스(15)의 상부면 또는 상기 기판(28)의 상부면으로부터의 높이 레벨을 의미할 수 있다. 따라서, 이하에서 '레벨' 용어는 별도의 설명이 없더라도 어느 하나의 기준으로부터의 높이 레벨로 이해될 수 있다.
상기 방열 구조물(44a)은 상기 패드 구조물(37)의 상기 제1 패드(39) 및 상기 제2 패드(41) 중 적어도 하나의 패드와 동일한 물질로 형성되는 방열 패턴을 포함할 수 있다. 예를 들어, 상기 방열 구조물(44a)은 제1 방열 패턴(46) 및 상기 제1 방열 패턴(46) 상의 제2 방열 패턴(48)을 포함할 수 있다. 상기 제1 방열 패턴(46)은 상기 제1 패드(39)와 동일한 레벨에 위치할 수 있다. 상기 제1 방열 패턴(46)은 상기 제1 패드(39)의 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 방열 패턴(46) 및 상기 제1 패드(39)은 알루미늄 또는 알루미늄을 대체할 수 있는 도전성 물질로 형성될 수 있다. 상기 제2 방열 패턴(48)은 상기 제2 패드(41)와 동일한 레벨에 위치할 수 있다. 상기 제2 방열 패턴(48)은 상기 제2 패드(41)의 물질과 동일한 물질을 포함할 수 있다. 상기 제2 방열 패턴(48) 및 상기 제2 패드(41)은 상기 제1 방열 패턴(46) 및 상기 제1 패드(39)의 물질과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제2 방열 패턴(48) 및 상기 제2 패드(41)는 구리 또는 구리를 대체할 수 있는 도전성 물질로 형성될 수 있다.
상기 방열 구조물(44a)은 캐핑 패턴(50)을 더 포함할 수 있다. 상기 캐핑 패턴(50)은 상기 제1 및 제2 방열 패턴들(46, 48)의 물질들과 다른 물질로 형성될 수 있다. 상기 캐핑 패턴(50)은 상부로 볼록한 형태 또는 라운딩된 상부면을 가질 수 있다. 예를 들어, 상기 캐핑 패턴(50)은 솔더 물질 또는 솔더 물질을 대체할 수 있는 방열 물질로 형성될 수 있다. 예를 들어, 상기 캐핑 패턴(50)은 SnAg 물질로 형성될 수 있다. 상기 방열 구조물(44a)은 상기 제1 방열 패턴(46), 상기 제2 방열 패턴(48) 및 상기 캐핑 패턴(50)을 포함할 수 있다.
예시적인 예에서, 상기 방열 구조물(44a)은 상기 패드 구조물(37)에 의해 둘러싸이는 더미 영역(DR) 내에 배치될 수 있다.
상기 제1 하부 칩(25)은 기판(28), 상기 기판(28) 상의 하부 층(31), 상기 하부 층(31) 상의 상부 층(63), 상기 하부 층(31)과 상기 상부 층(63) 사이의 중간 층(56)을 더 포함할 수 있다.
상기 기판(28)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(28)은 실리콘 기판일 수 있다. 상기 하부 층(31)은 절연성 물질(e.g., 실리콘 산화물 등)을 포함할 수 있다. 상기 중간 층(56)은 단일층 또는 복수의 층일 수 있다. 예를 들어, 상기 중간 층(56)은 제1 절연 층(58) 및 상기 제1 절연 층(58) 상의 제2 절연 층(60)을 포함할수 있다. 상기 제1 및 제2 절연 층들(58, 50)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 층(58)은 실리콘 산화물을 포함할 수 있고, 상기 제2 절연 층(60)은 실리콘 질화물을 포함할 수 있다. 상기 상부 층(63)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 상부 층(63)은 폴리 이미드 물질 또는 폴리 이미드 물질을 대체할 수 있는 절연성 물질로 형성될 수 있다.
상기 칩 본딩 패드(34), 상기 패드 구조물(37), 상기 재배선(53) 및 상기 방열 구조물(44a)은 상기 하부 층(31) 상에 배치될 수 있다.
상기 상부 층(63) 및 상기 중간 층(56)은 상기 칩 본딩 패드(34)의 적어도 일부를 노출시키는 제1 개구부(65a) 및 상기 제1 패드(39)의 적어도 일부를 노출시키는 제2 개구부(65b)를 포함할 수 있다. 상기 상부 층(63) 및 상기 중간 층(56)은 상기 제1 방열 패턴(46)의 적어도 일부를 노출시키는 제3 개구부(65c)를 더 포함할 수 있다.
예시적인 예에서, 상기 칩 본딩 패드(34), 상기 재배선(53) 및 상기 제1 패드(39)는 일체로 형성될 수 있다. 따라서, 상기 칩 본딩 패드(34), 상기 재배선(53) 및 상기 제1 패드(39)는 경계면 없이 연속적으로 연결될 수 있다.
상기 하부 베이스(15)는 인쇄회로 기판일 수 있다. 상기 하부 베이스(15)는 상기 하부 베이스(15)의 상면에 배치되는 제1 베이스 패드(15p1) 및 제2 베이스 패드(15p2), 상기 하부 베이스(15)의 하면에 배치되는 제3 베이스 패드(15p3)를 포함할 수 있다. 상기 하부 베이스(15)는 상기 하부 베이스(15) 내부에 형성되는 내부 배선(15i)을 포함할 수 있다.
상기 하부 구조물(10a)은 상기 제1 하부 칩(25)의 상기 칩 본딩 패드(34)와 상기 하부 베이스(15)의 상기 제1 베이스 패드(15p1)를 전기적으로 연결하는 와이어(68)를 더 포함할 수 있다.
상기 하부 구조물(10a)은 상기 제1 하부 칩(25)과 상기 하부 베이스(15) 사이의 제2 하부 칩(80)을 더 포함할 수 있다. 상기 제2 하부 칩(80)은 상기 하부 베이스(15)와 마주보는 면에 배치되는 패드(82)를 포함할 수 있다.
실시 예들에서, "제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 이들 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다. 또는 "제1", "제2" 등의 용어는 "하부", "상부" 등의 용어로 대체될 수 있다. 따라서, "제1 하부 칩(25)" 및 "제2 하부 칩(80)" 용어는 "제2 하부 칩(25) 및 "제1 하부 칩(80)"용어로 대체될 수도 있다.
상기 하부 구조물(10a)은 상기 제2 하부 칩(80)의 상기 패드(82)와 상기 하부 베이스(15)의 상기 제2 베이스 패드(15p2)를 연결하는 도전성 범프(85)를 더 포함할 수 있다. 따라서, 상기 제2 하부 칩(80)은 상기 하부 베이스(15) 상에 플립 칩 구조로 실장될 수 있다. 상기 하부 구조물(10a)은 상기 제2 하부 칩(80)과 상기 하부 베이스(15) 사이를 채우는 언더필 물질(88)을 더 포함할 수 있다.
상기 하부 구조물(10a)은 상기 하부 베이스(15)와 마주보는 상기 제1 하부 칩(25)의 면 상에 배치되는 접착 층(91)을 더 포함할 수 있다. 상기 접착 층(91)은 상기 제1 하부 칩(25)과 상기 제2 하부 칩(80) 사이에 배치되어 상기 제1 하부 칩(25)과 상기 제2 하부 칩(80)을 접착시킬 수 있다.
상기 하부 구조물(10a)은 하부 몰드 층(71)을 더 포함할 수 있다. 상기 하부 몰드 층(71)은 에폭시 몰딩 컴파운드 등과 같은 고분자 수지를 포함할 수 있다. 상기 하부 몰드 층(71)은 상기 하부 베이스(15) 상에 실장된 상기 제1 및 제2 하부 칩들(88, 25)을 덮을 수 있다. 상기 하부 몰드 층(71)은 상기 제2 하부 칩(25)의 상부를 덮으며 상기 와이어(68)를 덮을 수 있다. 상기 하부 몰드 층(71)은 상기 패드 구조물(37) 상부면의 적어도 일부를 노출시키는 제1 개구부(73a)를 가질 수 있다.
예시적인 예에서, 상기 하부 몰드 층(71)은 상기 방열 구조물(44a) 상부면을 덮을 수 있다.
상기 하부 베이스(15) 하부에 상기 하부 베이스(15)의 상기 제3 베이스 패드(15p3)와 전기적으로 연결되는 솔더 볼(94)이 배치될 수 있다.
상기 상부 구조물(110a)은 상부 베이스(115) 및 상기 상부 베이스(115) 상의 상부 칩(120)을 포함할 수 있다. 상기 상부 베이스(115)는 상기 하부 구조물(10a)과 마주보는 면에 배치되는 제1 상부 패드(115p1), 상기 상부 칩(120)과 마주보는 면에 배치되는 제2 상부 패드(115p2) 및 상기 상부 베이스(115) 내의 내부 배선(115i)을 포함할 수 있다.
상기 상부 구조물(110a)은 상기 상부 칩(120)과 상기 상부 베이스(115) 사이의 접착 층(126)을 더 포함할 수 있다.
상기 상부 칩(120)은 상부면에 배치되는 상부 본딩 패드(123)를 포함할 수 있다. 상기 상부 구조물(110a)은 상기 상부 칩(120)의 상기 상부 본딩 패드(123)와 상기 상부 베이스(115)의 상기 제2 상부 패드(115p2)를 전기적으로 연결하는 상부 와이어(129)를 더 포함할 수 있다. 따라서, 상기 상부 칩(120)은 상기 상부 베이스(115) 상에 와이어 본딩으로 실장될 수 있다. 본 발명의 실시 예는 상기 상부 칩(120)이 상기 상부 베이스(115) 상에 와이어 본딩으로 실장되는 것에 한정되지 않는다. 예를 들어 상기 상부 칩(120)이 상기 상부 베이스(115)에 플립 칩 형태로 실장되는 것을 포함할 수 있다.
상기 연결 패턴(140)은 상기 하부 구조물(10a)과 상기 상부 구조물(110a)을 전기적으로 연결할 수 있다. 상기 연결 패턴(140)은 상기 하부 구조물(10a)의 상기 패드 구조물(37)과 접촉하며 상부로 연장되어 상기 상부 구조물(110a)의 상기 제1 상부 패드(115p1)와 접촉할 수 있다. 상기 연결 패턴(140)은 솔더 물질로 형성될 수 있다. 상기 연결 패턴(140)은 '솔더 범프' 로 지칭될 수도 있다.
예시적인 예에서, 상기 하부 구조물(10a)과 상기 상부 구조물(110a)은 서로 이격될 수 있으며 상기 연결 패턴(140)에 의해 서로 연결될 수 있다. 상기 하부 구조물(10a)과 상기 상부 구조물(110a) 사이에 상기 연결 패턴(140) 측면의 적어도 일부를 노출시키는 빈 공간(143)이 형성될 수 있다.
예시적인 예에서, 상기 연결 패턴(140)은 상기 패드 구조물(37) 상부면의 적어도 일부를 노출시키는 상기 하부 몰드 층(71)의 상기 제1 개구부(73a)를 채우며 상기 패드 구조물(37)의 상부면과 접촉할 수 있다. 상기 하부 몰드 층(71)의 상기 제1 개구부(73a)의 적어도 일부는 상기 패드 구조물(37)의 상기 제2 패드(41)의 폭 보다 작은 폭을 가질 수 있다.
상기 하부 몰드 층(71)의 상기 제1 개구부(73a)는 상기 하부 몰드 층(71)의 상부면에서 상기 패드 구조물(37)을 향하는 방향으로 갈수록 폭이 좁아지다가 넓어지는 부분을 포함할 수 있다. 따라서, 상기 하부 몰드 층(71)의 상기 제1 개구부(73a) 내에서, 상기 연결 패턴(140)은 상기 패드 구조물(37)의 상기 제2 패드(41)의 상부면과 접촉하는 부분으로부터 상기 상부 구조물(110a)을 향하는 방향으로 폭이 감소하다가 증가하는 변곡 부(140p)를 가질 수 있다.
다음으로, 도 5 내지 도 25의 도면들을 각각 또는 조합하여 본 발명의 일 실시예에 따른 반도체 패키지(1)의 다양한 변형 예들을 설명하기로 한다.
도 5 내지 도 25에서, 각각의 도 5, 도 6, 도 7, 도 8, 도 10, 도 11, 도 12, 도 13, 도 14, 도 16, 도 18, 도 19, 도 20은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 나타내는 단면도이고, 각각의 도 24 및 도 25는 본 발명의 일 실시예에 따른 반도체 패키지의 상부 구조물의 변형 예를 나타낸 단면도이다. 도 5 내지 도 25에서, 각각의 도 9 및 도 21은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 설명하기 위하여 도 3의 I-I'선, II-II'선 및 III-III'선을 따라 취해진 영역을 부분적으로 나타낸 부분 확대 단면도이고, 각각의 도 15, 도 17a, 도 17b 및 도 17c는 본 발명의 일 실시예에 따른 반도체 패키지의 일부 구성요소들의 변형 예를 나타내는 평면도이고, 도 22는 도 3의 IV-IV'선을 따라 취해진 영역을 부분적으로 나타낸 부분 확대 단면도이고, 도 23은 본 발명의 일 실시예에 따른 반도체 패키지의 하부 구조물의 변형 예를 나타낸 부분 확대 단면도이다.
변형 예에서, 도 5를 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10b)은 상기 캐핑 패턴(50)의 상부면이 노출되는 상기 방열 구조물(44a)을 포함할 수 있다. 예를 들어, 상기 하부 몰드 층(71)은 상기 방열 구조물(44a)의 상기 캐핑 패턴(50) 상부면의 적어도 일부를 노출시키는 제2 개구부(73b)를 더 포함할 수 있다. 따라서, 상기 하부 몰드 층(71)의 상기 제2 개구부(73b)에 의해 상기 방열 구조물(44a)의 상기 캐핑 패턴(50)을 노출시킬 수 있으므로, 상기 하부 구조물(10b)의 방열 특성을 향상시킬 수 있다.
변형 예에서, 도 6을 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10c)은 상기 패드 구조물(37)의 상기 제1 패드(39) 및 상기 제2 패드(41)에 각각 대응하는 상기 제1 방열 패턴(46) 및 상기 제2 방열 패턴(48)을 갖는 방열 구조물(44b)을 포함할 수 있다. 상기 방열 구조물(44b)의 상기 제2 방열 패턴(48)의 상부면은 상기 하부 몰드 층(71)과 직접적으로 접촉할 수 있다.
변형 예에서, 도 7을 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10d)은 상기 제2 방열 패턴(48)의 상부면이 노출되는 상기 방열 구조물(44b)을 포함할 수 있다. 예를 들어, 상기 하부 몰드 층(71)은 상기 방열 구조물(44b)의 상기 제2 방열 패턴(48) 상부면의 적어도 일부를 노출시키는 상기 제2 개구부(73b)를 포함할 수 있다. 따라서, 상기 하부 몰드 층(71)의 상기 제2 개구부(73b)에 의해 상기 방열 구조물(44a)의 상기 제2 방열 패턴(48)을 노출시킬 수 있으므로, 상기 하부 구조물(10d)의 방열 특성을 향상시킬 수 있다.
변형 예에서, 도 8 및 도 9를 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10e)은 측면의 적어도 일부가 노출되는 패드 구조물(37)을 포함할 수 있다. 예를 들어, 상기 하부 몰드 층(71)은 상기 패드 구조물(37)의 상기 제2 패드(41) 보다 큰 폭을 갖는 제1 개구부(73a')를 가질 수 있다. 상기 하부 몰드 층(71)의 상기 제1 개구부(73a')에 의해서 상기 패드 구조물(37)의 상기 제2 패드(41)의 측면이 노출될 수 있다. 상기 하부 몰드 층(71)의 상기 제1 개구부(73a')는 상기 하부 구조물(10a)과 상기 상부 구조물(110a) 사이의 상기 빈 공간(143)으로 오픈될 수 있다.
연결 패턴(140')은 상기 패드 구조물(37)의 상기 제2 패드(41) 측면의 일부 및 상기 제2 패드(41)의 상부면과 접촉하며 상기 상부 구조물(110a)의 상기 제1 상부 패드(115p1)와 접촉할 수 있다.
상기 하부 몰드 층(71)의 상기 제1 개구부(73a') 및 상기 빈 공간(143)에 의해서 상기 패드 구조물(37)의 상기 제2 패드(41)의 측면 및 상기 연결 패턴(140')의 측면이 노출될 수 있다. 따라서, 상기 방열 구조물(44a)과 함께, 상기 하부 구조물(10e) 및 상기 연결 패턴(140')을 포함하는 반도체 패키지(1)의 방열 특성을 향상시킬 수 있다.
변형 예에서, 도 10을 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10f)은 측면의 적어도 일부가 노출되는 패드 구조물(37) 및 측면의 적어도 일부 및 상부면이 노출되는 방열 구조물(44a)을 포함할 수 있다. 예를 들어, 상기 하부 몰드 층(71)은 상기 패드 구조물(37)의 상기 제2 패드(41) 보다 큰 폭을 갖는 제1 개구부(73a') 및 상기 방열 구조물(44a)의 상기 제2 방열 패턴(48) 보다 큰 폭을 갖는 제2 개구부(73b')을 포함할 수 있다. 따라서, 상기 하부 몰드 층(71)의 상기 제1 개구부(73a')에 의해서 상기 패드 구조물(37)의 상기 제2 패드(41)의 측면이 노출될 수 있고, 상기 방열 구조물(44a)의 상기 제2 방열 패턴(48)의 측면 및 상기 캐핑 패턴(50)의 상부면이 노출될 수 있다.
상기 하부 몰드 층(71)의 상기 제1 및 제2 개구부들(73a', 73b')은 상기 하부 구조물(10a)과 상기 상부 구조물(110a) 사이의 상기 빈 공간(143)으로 오픈될 수 있다. 따라서, 상기 방열 구조물(44a) 및 패드 구조물(37)이 상기 하부 몰드 층(71)의 상기 제1 및 제2 개구부들(73a', 73b')에 의해 노출됨으로써, 반도체 패키지(1)의 방열 특성이 향상될 수 있다.
변형 예에서, 도 11을 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10g)은 측면의 적어도 일부가 노출되는 패드 구조물(37) 및 상기 하부 몰드 층(71)에 의해 상부면이 덮이는 상기 제2 방열 패턴(48)을 갖는 상기 방열 구조물(44b)을 포함할 수 있다. 상기 하부 몰드 층(71)은 상기 패드 구조물(37)의 상기 제2 패드(41) 보다 큰 폭을 가지며 상기 제2 패드(41)의 측면을 노출시키는 제1 개구부(73a')를 가지며, 상기 방열 구조물(44b)의 상기 제2 방열 패턴(48)의 상부면 및 측면을 직접적으로 덮을 수 있다.
변형 예에서, 도 12를 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10h)은 측면의 적어도 일부가 노출되는 패드 구조물(37), 및 측면 및 상부면이 노출되는 상기 제2 방열 패턴(48)을 포함하는 방열 구조물(44b)을 포함할 수 있다. 예를 들어, 상기 하부 몰드 층(71)은 상기 패드 구조물(37)의 상기 제2 패드(41) 보다 큰 폭을 가지며 상기 제2 패드(41)의 측면을 노출시키는 제1 개구부(73a') 및 상기 방열 구조물(44b)의 상기 제2 방열 패턴(48) 보다 큰 폭을 가지며 상기 제2 방열 패턴(48)의 측면 및 상부면을 노출시키는 제2 개구부(73b')를 가질 수 있다. 따라서, 상기 하부 몰드 층(71)의 상기 제1 개구부(73a')에 의해서 상기 패드 구조물(37)의 상기 제2 패드(41)의 측면이 노출될 수 있고, 상기 방열 구조물(44a)의 상기 제2 방열 패턴(48)의 측면 및 상부면이 노출될 수 있다.
변형 예에서, 도 13을 참조하면, 반도체 패키지(1)는 하부 구조물(10i)과 상부 구조물(110a) 사이의 더미 패턴(140d)을 더 포함할 수 있다. 상기 더미 패턴(140d)은 상기 하부 구조물(10i)의 방열 구조물(44b)과 접촉 및 연결되어 상기 하부 구조물(10i)의 열을 방출하는 역할을 할 수 있다. 상기 상부 구조물(110a)의 상기 상부 베이스(115)는 상기 더미 패턴(140d)과 접촉하는 더미 패드(115p3)를 더 포함할 수 있다. 상기 더미 패턴(140d)은 상기 연결 패턴(140)과 동일한 구조 및 동일한 물질로 형성될 수 있다. 상기 방열 구조물(44b)은 상기 제1 방열 패턴(46) 및 상기 제2 방열 패턴(48)을 포함할 수 있으며, 상기 제2 방열 패턴(48)은 상기 더미 패턴(140d)과 접촉할 수 있다.
변형 예에서, 도 14를 참조하면, 상기 반도체 패키지(1)는 도 13에서 설명한 상기 방열 구조물(44b) 및 상기 더미 패턴(140d)을 포함할 수 있다. 상기 반도체 패키지(1)의 하부 구조물(10j)는 측면의 적어도 일부가 노출되는 패드 구조물(37), 및 측면이 노출되는 상기 제2 방열 패턴(48)을 포함하는 방열 구조물(44b)을 포함할 수 있다. 예를 들어, 상기 하부 몰드 층(71)은 상기 패드 구조물(37)의 상기 제2 패드(41) 보다 큰 폭을 가지며 상기 제2 패드(41)의 측면을 노출시키는 제1 개구부(73a') 및 상기 방열 구조물(44b)의 상기 제2 방열 패턴(48) 보다 큰 폭을 가지며 상기 제2 방열 패턴(48)의 측면을 노출시키는 제2 개구부(73b')를 가질 수 있다. 상기 하부 몰드 층(71)의 상기 제1 및 제2 개구부들(73a', 73b')은 상기 하부 구조물(10j)과 상기 상부 구조물(110a) 사이의 상기 빈 공간(143)으로 오픈될 수 있기 때문에, 상기 연결 패턴(140) 및 상기 더미 패턴(140d)의 측면이 노출될 수 있다. 따라서, 반도체 패키지(1)의 방열 특성이 향상될 수 있다.
다시, 도 2를 참조하면, 상기 패드 구조물(37)은 복수개가 배치되어, 상기 더미 영역(DR)을 둘러쌀 수 있다. 이하에서, 상기 패드 구조물(37) 및 상기 더미 영역(DR)의 평면 배치에 대한 변형 예에 대하여 도 15를 참조하여 설명하기로 한다.
변형 예에서, 도 15를 참조하면, 복수개의 패드 구조물(37)은 더미 영역(DR')의 양 옆에 배치될 수 있다. 상기 더미 영역(DR') 내에 더미 구조물(44)이 배치될 수 있다. 상기 더미 구조물(44)은 앞에서 상술한 상기 제1 방열 패턴(46), 상기 제2 방열 패턴(48) 및 상기 캐핑 패턴(50)을 포함하는 상기 방열 구조물(44a) 또는 앞에서 상술한 상기 제1 방열 패턴(46) 및 상기 제2 방열 패턴(48)을 포함하는 방열 구조물(44b)일 수 있다. 이와 같은 상기 더미 영역(DR')은 상술한 예에 한정되지 않으며
상기 제2 하부 칩(25)에서 상기 칩 본딩 패드(34) 및 상기 패드 구조물(37)은 반도체 패키지(1)의 제품 종류 또는 용도에 따라, 다양하게 변형되어 배치될 수 있으며, 상기 방열 구조물(44)은 상기 칩 본딩 패드(34) 및 상기 패드 구조물(37)이 배치되지 않는 더미 영역(DR') 내에 다양한 형태로 배치될 수 있다.
변형 예에서, 도 16을 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10k)은 제1 방열 패턴(46') 및 제2 방열 패턴(48')을 갖는 방열 구조물(44c)을 포함할수 있다. 상기 제1 방열 패턴(46')은 앞에서 상술한 상기 패드 구조물(37)의 상기 제1 패드(39)와 동일한 레벨에 배치되며 상기 제1 패드(39)와 동일한 물질로 형성될 수 있다. 상기 제2 방열 패턴(48')은 앞에서 상술한 상기 패드 구조물(37)의 상기 제2 패드(41)와 동일한 레벨에 배치되며 상기 제2 패드(41)와 동일한 물질로 형성될 수 있다. 어느 하나의 상기 방열 구조물(44c)은 어느 하나의 상기 패드 구조물(37)의 크기 보다 큰 크기를 가질 수 있다. 이와 같은 상기 방열 구조물(44c)의 예에 대하여, 도 17a 내지 도 17c를 각각 참조하여 설명하기로 한다.
변형 예에서, 도 17a를 참조하면, 방열 구조물(44c_1)은 플레이트 모양일 수 있다. 상기 방열 구조물(44c_1)은 어느 하나의 상기 패드 구조물(37) 보다 큰 평면적을 가질 수 있다. 상기 방열 구조물(44c)은 어느 하나의 상기 패드 구조물(37)의 폭 보다 큰 폭을 가질 수 있다.
변형 예에서, 도 17b를 참조하면, 평면에서, 방열 구조물(44c_2)은 서로 이격되는 라인 모양일 수 있다. 어느 하나의 상기 방열 구조물(44c_2)은 어느 하나의 상기 패드 구조물(37)의 길이 보다 큰 길이를 갖는 라인 모양일 수있다.
변형 예에서, 도 17c를 참조하면, 평면에서, 방열 구조물(44c_3)은 메쉬 모양일 수 있다.
변형 예에서, 도 18을 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10l)은 상기 패드 구조물(37)의 상기 제1 패드(39)와 동일한 레벨에 위치하며 상기 제1 패드(39)와 동일한 물질로 형성되는 방열 구조물(44d)을 포함할 수 있다. 상기 방열 구조물(44d)의 상부면은 앞에서 상술한 상기 중간 층(56) 및 상기 상부 층(63)에 의해 덮일 수 있다.
변형 예에서, 도 19를 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10m)은 상기 상부 층(63) 상에 배치되는 방열 구조물(44e)을 포함할 수 있다. 상기 방열 구조물(44e)의 하부면은 상기 상부 층(63)과 접촉할 수 있다. 상기 방열 구조물(44e)은 상기 패드 구조물(37)의 상기 제2 패드(41)와 동일한 레벨에 위치하며 상기 제2 패드(41)와 동일한 물질로 형성되는 방열 패턴(48) 및 상기 방열 패턴(48) 상의 캐핑 패턴(50)을 포함할 수 있다.
변형 예에서, 도 20, 도 21 및 도 22를 참조하면, 상기 반도체 패키지(1)의 하부 구조물(10n)은 제1 본딩 패드(34_1) 및 상기 제1 본딩 패드(34_2) 상의 제2 본딩 패드(34_2)를 포함하는 칩 본딩 패드(34')를 포함할 수 있다. 앞에서 상술한 상기 상부 와이어(68)는 상기 칩 본딩 패드(34')의 상기 제2 본딩 패드(34_2)에 본딩될 수 있다.
상기 제2 본딩 패드(34_2)는 앞에서 상술한 상기 패드 구조물(37)의 상기 제2 패드(41)의 두께 보다 작은 두께를 가질 수 있다.
앞에서 상술한 상기 재배선(53)은 상기 제1 본딩 패드(34_2) 및 상기 제1 패드(39)와 일체로 형성될 수 있다. 따라서, 상기 재배선(53), 상기 제1 본딩 패드(34_2) 및 상기 제1 패드(39)는 서로 동일한 레벨에 위치하며 서로 동일한 물질로 형성될 수 있다.
도 1 내지 도 22를 참조하여 설명한 실시예들에서, 상기 제1 하부 칩(25)은 상기 기판(28) 상에 배치되며 상기 칩 본딩 패드(34), 상기 패드 구조물(37), 상기 재배선(53) 및 방열 구조물(44a) 아래에 배치되는 상기 하부 층(31)을 포함할 수 있다. 상기 제1 하부 칩(25)의 예시적인 예에 대하여 도 23을 참조하여 설명하기로 한다.
도 23을 참조하면, 예시적인 예에서, 상기 제1 하부 칩(25)의 상기 하부 층(31)은 절연성 물질을 포함할 수 있다. 상기 하부 층(31)은 상기 칩 본딩 패드(34), 상기 패드 구조물(37), 상기 재배선(53) 및 방열 구조물(44a)과, 상기 기판(28)을 절연시키는 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 제1 하부 칩(25)은 인터포저 칩일 수 있다.
다른 예에서, 상기 제1 하부 칩(25)은 상기 하부 층(31) 내에 배치되는 하부 칩 패턴들(32)을 더 포함할 수 있다. 상기 하부 칩 패턴들(32) 중 일부는 상기 패드 구조물(37)과 전기적으로 연결될 수 있다. 상기 하부 칩 패턴들(32)은 집적 회로 또는 회로 배선을 구성할 수 있다. 따라서, 상기 제1 하부 칩(25)은 반도체 칩일 수 있다.
다른 예에서, 상기 하부 칩 패턴들(32)은 커패시터, 저항 또는 인덕터 등과 같은 수동 소자를 구성할 수 있다. 따라서, 상기 제1 하부 칩(25)은 수동 소자를 포함하는 인터포저 칩일 수 있다.
도 1 내지 도 22를 참조하여 설명한 실시예들에서, 상기 상부 구조물(110a)은 상기 상부 베이스(115) 상에 와이어 본딩으로 실장되는 상기 상부 칩(120)을 포함할 수 있다. 상기 상부 구조물(110a)의 변형 예에 대하여 도 24를 참조하여 설명하기로 한다.
변형 예에서, 도 24를 참조하면, 상부 구조물(110b)은 상부 베이스(115') 및 상기 상부 베이스(115') 상에 플립 칩 구조로 실장되는 상부 칩(120a, 120b, 120c, 120d)을 포함할 수 있다.
예시적인 예에서, 상기 상부 칩(120a, 120b, 120c, 120d)은 차례로 적층되는 복수개일 수 있다. 예를 들어, 상기 상부 칩(120a, 120b, 120c, 120d)은 차례로 적층되는 제1 상부 칩(120a), 제2 상부 칩(120b), 제3 상부 칩(120c) 및 제4 상부 칩(120d)을 포함할 수 있다. 상기 상부 구조물(110b)은 상기 제1 상부 칩(120a)과 상기 상부 베이스(115') 사이에서 상기 제1 상부 칩(120a)의 패드(121)와 상기 상부 베이스(115')의 패드(115p2')를 연결하는 제1 범프(124a), 및 상기 제1 내지 제4 상부 칩들(120a, 120b, 120c, 120d) 사이에서, 서로 인접하는 상부 칩들을 연결하는 제2 범프(124b)를 포함할 수 있다. 상기 제2 범프(124b)는 서로 인접하는 상부 칩들의 패드들(121b)과 접촉할 수 있다. 상기 제1 내지 제4 상부 칩들(120a, 120b, 120c, 120d)은 상기 제1 내지 제3 상부 칩들(120a, 120b, 120c) 내의 관통 전극(125)를 통하여 전기적으로 연결될 수 있다.
상기 상부 구조물(110b)은 상기 제1 상부 칩(120a)과 상기 상부 베이스(115') 사이에 배치되고, 상기 제1 내지 제4 상부 칩들(120a, 120b, 120c, 120d) 사이에 배치되는 접착 층(127)을 더 포함할 수 있다. 상기 상부 구조물(110b)은 상기 상부 베이스(115') 상에서 상기 상부 칩(120a, 120b, 120c, 120d)을 덮는 상부 몰드 층(132')을 더 포함할 수 있다.
변형 예에서, 도 25를 참조하면, 상부 구조물(110c)은 반도체 칩일 수 있다. 예를 들어, 상기 상부 구조물(110c)은 반도체 기판(112) 및 전면 구조물(113)을 포함할 수 있다. 상기 전면 구조물(113)은 반도체 집적 회로를 포함할 수 있다. 상기 전면 구조물(113)은 앞에서 상술한 상기 연결 패턴(140)과 접촉하는 상부 패드(115p')를 포함할 수 있다.
도 26a 내지 도 26c, 도 27a 및 도 27b는 본 발명의 일 실시예에 따른 반도체 패키지 형성 방법의 예시적인 예를 설명하기 위한 단면도들이다.
우선, 도 26a 내지 도 26c를 참조하여, 앞에서 상술한 상기 제1 하부 칩(25)을 형성하는 방법의 예시적인 예에 대하여 설명하기로 한다.
도 26a를 참조하면, 기판(28) 상에 하부 층(31)을 형성할 수 있다. 상기 기판(28)의 복수의 칩 영역(CA)을 갖는 반도체 웨이퍼일 수 있다. 예를 들어, 상기 기판(28)은 실리콘 기판일 수 있다. 상기 하부 층(31) 상에 칩 본딩 패드(34), 제1 패드(39) 및 제1 방열 패턴(46)을 형성할 수 있다. 상기 칩 본딩 패드(34), 상기 제1 패드(39) 및 상기 제1 방열 패턴(46)은 동시에 형성되며 서로 동일한 물질(e.g., 알루미늄 등)로 형성될 수 있다.
상기 하부 층(31) 상에 상기 칩 본딩 패드(34), 상기 제1 패드(39) 및 상기 제1 방열 패턴(46)를 덮는 중간 층(56) 및 상부 층(63)을 차례로 형성할 수 있다. 상기 중간 층(56)은 실리콘 산화물 및 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 상부 층(63)은 폴리 이미드 등과 같은 물질로 형성될 수 있다.
도 26b를 참조하면, 상기 상부 층(63) 및 상기 중간 층(56)을 패터닝하여, 상기 칩 본딩 패드(34)의 상부면을 노출시키는 제1 개구부(65a), 상기 제1 패드(39)의 상부면을 노출시키는 제2 개구부(65b) 및 상기 제1 방열 패턴(46)를 노출시키는 제3 개구부(65c)를 포함할 수 있다. 이어서, 상기 제1 패드(39) 및 상기 제1 방열 패턴(46) 상에 각각 제2 패드(41) 및 제2 방열 패턴(48)을 형성할 수 있다. 상기 제2 패드(48) 및 상기 제2 방열 패턴(48)은 동일한 물질(e.g., 구리 등)로 형성될 수 있다.
도 26c를 참조하면, 상기 제2 패드(41) 및 상기 제2 방열 패턴(48)의 상부면들 상에 캐핑 패턴들(50)을 형성할 수 있다. 상기 캐핑 패턴들(50)은 솔더 물질로 형성될 수 있다. 따라서, 상기 제1 방열 패턴(469), 상기 제2 방열 패턴(48) 및 상기 캐핑 패턴(50)을 포함하는 방열 구조물(44)이 형성될 수 있다. 또한, 상기 기판(28) 상에 상기 제1 패드(39) 및 상기 제2 패드(41)를 포함하는 패드 구조물(37)이 형성될 수 있다. 상기 패드 구조물(37) 상의 캐핑 패턴(50)은 상기 패드 구조물(37)을 다른 구조물과 연결하는데 이용될 수 있다.
상기 기판(28)을 절단하는 절단 공정을 진행하여, 상기 복수의 칩 영역(도 26a 및 도 26b의 CA)을 분리할 수 있다. 따라서, 서로 분리된 제1 하부 칩(25)이 형성될 수 있다. 따라서, 상기 제1 하부 칩(25)을 준비할 수 있다.
다음으로, 도 27a를 참조하면, 하부에 솔더 볼(94)이 형성된 하부 베이스(115) 상에 제2 하부 칩(80)을 실장할 수 있다. 상기 제2 하부 칩(80)은 상기 하부 베이스(115) 상에 플립칩 구조로 실장될 수 있다.
상기 제2 하부 칩(80) 상에 상기 제1 하부 칩(25)을 접착시킬 수 있다. 예를 들어, 상기 제1 하부 칩(25)의 하부면에 접착 층(91)을 접착하고, 상기 접착 층(91)을 상기 제2 하부 칩(80)의 상부면과 접착시킬 수 있다. 예시적인 예에서, 상기 접착 층(91)은 도 26c에서 설명한 상기 복수의 칩 영역(도 26a 및 도 26b의 CA)을 분리하는 절단 공정 전에, 상기 기판(28)의 하부면에 형성할 수 있다.
이어서, 와이어 본딩 공정을 진행하여, 상기 제1 하부 칩(25)의 상기 칩 본딩 패드(34)와 상기 하부 베이스(15)의 제1 베이스 패드(15p1)를 전기적으로 연결하는 와이어(68)를 형성할 수 있다.
도 27b를 참조하면, 상기 하부 베이스(15) 상에 상기 제1 하부 칩(25)의 상부, 상기 제1 및 제2 하부 칩들(25, 80)의 측면 및 상기 와이어(68)를 덮는 하부 몰드 층(71)을 형성할 수 있다. 따라서, 상기 하부 베이스(15) 상에 상기 하부 몰드 층(71)까지 형성된 하부 구조물(10a)을 형성할 수 있다.
다시, 도 1을 참조하면, 상기 하부 몰드 층(71)을 패터닝하여, 상기 패드 구조물(37) 상의 상기 캐핑 패턴(도 27b의 50)을 노출시키는 제1 개구부(73a)를 형성할 수 있다. 도 1에서 설명한 것과 같은 상기 상부 구조물(110a)을 준비할 수 있다. 상기 상부 구조물(110a)은 반도체 패키지 또는 반도체 칩일 수 있다.
상기 상부 구조물(110a)의 하부에 솔더 볼을 형성한 후에, 상기 상부 구조물(110a) 하부의 솔더 볼과, 상기 하부 몰드 층(71)의 상기 제1 개구부(73a)에 의해 노출되는 상기 패드 구조물(37) 상의 상기 캐핑 패턴(도 27b의 50)을 연결할 수 있다. 예를 들어, 상기 상부 구조물(110a) 하부의 솔더 볼과, 상기 하부 몰드 층(71)의 상기 제1 개구부(73a)에 의해 노출되는 상기 패드 구조물(37) 상의 상기 캐핑 패턴(도 27b의 50)은 솔더 리플로우 공정에 의해 연결 패턴(140)으로 형성될 수 있다. 따라서, 상기 연결 패턴(140)에 의해 서로 연결되는 상기 하부 구조물(10a) 및 상기 상부 구조물(110a)을 포함하는 반도체 패키지(1)를 형성할 수 있다.
실시예들에서, 상술한 반도체 패키지(1)는 앞에서 상술한 바와 같은 상기 방열 구조물(44a, 44b, 44c, 44d, 44e)을 포함할 수 있다. 상기 방열 구조물(44a ~ 44e)은 상기 하부 구조물(10a ~ 10n) 내에서 발생하는 열을 상기 하부 구조물(10a ~ 10n) 외부로 방출하는 역할을 할 수 있다. 예를 들어, 상기 방열 구조물(44a ~ 44e)은 상기 제1 하부 칩(25) 내의 열을 상기 하부 구조물(10a)과 상기 상부 구조물(110a ~ 110c) 사이의 상기 빈 공간(143)으로 보다 효과적으로 방출시키는 역할을 할 수 있다.
상기 하부 구조물(10a ~ 10n) 내의 상기 제2 하부 칩(80)은 상기 제1 하부 칩(25), 상기 하부 베이스(15) 및 상기 하부 몰드 층(71)에 의해 둘러싸일 수 있다. 이와 같은 상기 제2 하부 칩(80) 내에서 발생하는 열은 상기 방열 구조물(44a ~ 44e)에 의해 보다 효과적으로 방출될 수 있다. 따라서, 실시예들에 따른 상기 방열 구조물(44a ~ 44e)은 상기 반도체 패키지(1) 내의 상기 하부 구조물(10a) 내에서 발생하는 열을 보다 외부로 효과적으로 방출할 수 있다. 따라서, 반도체 패키지(1) 내부에서 발생하는 열에 의한 반도체 패키지(1)의 성능 저하를 방지 또는 최소화할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1a : 반도체 패키지 10a : 하부 구조물 15 : 하부 베이스
25 : 제1 하부 칩 28 : 기판 31 : 하부 층
34 : 칩 본딩 패드 37 : 패드 구조물 39 : 제1 패드
41 : 제2 패드 44a~44e : 방열 구조물 46 : 제1 방열 패턴
48 : 제2 방열 패턴 50 : 캐핑 패턴 53 : 재배선
56 : 중간 층 63 : 상부 층 68 : 와이어
71 : 하부 몰딩층 80 : 제2 하부 칩 85 : 범프
88 : 언더 필 물질 91 : 접착 층 110a : 상부 구조물
DR : 더미 영역 115: 상부 베이스 120 : 상부 칩
129 : 상부 와이어 132 : 상부 몰드 층 140 : 연결 패턴
140d : 더미 연결 패턴 143 : 빈 공간

Claims (20)

  1. 하부 구조물;
    상기 하부 구조물 상의 상부 구조물; 및
    상기 하부 구조물과 상기 상부 구조물 사이에 배치되어 상기 하부 구조물과 상기 상부 구조물을 연결하는 연결 패턴을 포함하되,
    상기 하부 구조물은 하부 베이스 및 상기 하부 베이스 상의 제1 하부 칩을 포함하고,
    상기 제1 하부 칩은 칩 본딩 패드, 패드 구조물, 및 방열 구조물을 포함하고,
    상기 연결 패턴은 상기 상부 구조물과 연결되며 아래로 연장되어 상기 패드 구조물과 연결되고,
    상기 패드 구조물은 상기 칩 본딩 패드의 두께 보다 큰 두께를 갖고,
    상기 방열 구조물의 적어도 일부는 상기 패드 구조물의 적어도 일부와 동일한 높이 레벨에 배치되고,
    상기 칩 본딩 패드는 상기 패드 구조물 및 상기 연결 패턴과 수직 방향에서 중첩하지 않고,
    상기 수직 방향은 상기 하부 베이스의 상부면과 수직한 방향인 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 칩 본딩 패드와 상기 패드 구조물을 전기적으로 연결하는 재배선을 더 포함하고,
    상기 패드 구조물은 제1 패드 및 상기 제1 패드 상의 제2 패드를 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 방열 구조물은 제1 방열 패턴 및 상기 제1 방열 패턴 상의 제2 방열 패턴을 포함하고,
    상기 제1 방열 패턴은 상기 제1 패드와 동일한 레벨에 위치하고,
    상기 제1 방열 패턴은 상기 제1 패드의 물질과 동일한 물질을 포함하고,
    상기 제2 방열 패턴은 상기 제2 패드와 동일한 레벨에 위치하고,
    상기 제2 방열 패턴은 상기 제2 패드의 물질과 동일한 물질을 포함하는 반도체 패키지.
  4. 하부 반도체 패키지;
    상기 하부 반도체 패키지 상에 배치되고, 적어도 하나의 칩을 포함하는 상부 반도체 패키지; 및
    상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 배치되어 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하도록 구성된 연결 패턴을 포함하되,
    상기 하부 반도체 패키지는 하부 베이스 및 상기 하부 베이스 상에 배치되는 제1 하부 칩을 포함하고,
    상기 제1 하부 칩은 칩 패드, 패드 구조물, 방열 구조물, 및 상기 칩 패드와 상기 패드 구조물을 전기적으로 연결하도록 구성된 재배선을 포함하고,
    상기 칩 패드는 상기 패드 구조물 및 상기 연결 패턴과 수직 방향에서 중첩하지 않고,
    상기 수직 방향은 상기 하부 베이스의 상부면과 수직한 방향인 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 패드 구조물은 제1 패드 및 상기 제1 패드 상의 제2 패드를 포함하고,
    상기 칩 패드, 상기 재배선 및 상기 제1 패드는 일체로 형성되는 반도체 패키지.

  6. 하부 구조물;
    상기 하부 구조물 상의 상부 구조물; 및
    상기 하부 구조물과 상기 상부 구조물 사이에 배치되어 상기 하부 구조물과 상기 상부 구조물을 연결하는 연결 패턴을 포함하되,
    상기 하부 구조물은 하부 베이스 및 상기 하부 베이스 상의 제1 하부 칩을 포함하고,
    상기 제1 하부 칩은 칩 본딩 패드, 패드 구조물, 및 방열 구조물을 포함하고,
    상기 연결 패턴은 상기 상부 구조물과 연결되며 아래로 연장되어 상기 패드 구조물과 연결되고,
    상기 패드 구조물은 상기 칩 본딩 패드의 두께 보다 큰 두께를 갖고,
    상기 방열 구조물의 적어도 일부는 상기 패드 구조물의 적어도 일부와 동일한 높이 레벨에 배치되고,
    상기 제1 하부 칩은 상기 칩 본딩 패드와 상기 패드 구조물을 전기적으로 연결되도록 구성된 재배선을 더 포함하고,
    상기 패드 구조물은 제1 패드 및 상기 제1 패드 상의 제2 패드를 포함하고,
    상기 방열 구조물은 제1 방열 패턴 및 상기 제1 방열 패턴 상의 제2 방열 패턴을 포함하고,
    상기 제1 하부 칩은,
    실리콘 기판;
    상기 실리콘 기판 상의 하부 층;
    상기 하부 층 상의 상부 층; 및
    상기 하부 층과 상기 상부 층 사이의 중간 층을 더 포함하고,
    상기 칩 본딩 패드, 상기 패드 구조물 및 상기 방열 구조물은 상기 하부 층 상에 배치되고,
    상기 상부 층 및 상기 중간 층은,
    상기 상부 층 및 상기 중간 층을 관통하며 상기 칩 본딩 패드의 적어도 일부를 노출시키는 제1 개구부;
    상기 상부 층 및 상기 중간 층을 관통하며 상기 패드 구조물의 적어도 일부를 노출시키는 제2 개구부; 및
    상기 상부 층 및 상기 중간 층을 관통하며 상기 방열 구조물의 상기 제1 방열 패턴을 노출시키는 제3 개구부를 포함하고,
    상기 제1 방열 패턴은 상기 제1 패드 및 상기 재배선과 동일한 레벨에 배치되고,
    상기 제1 방열 패턴은 상기 제1 패드 및 상기 재배선과 동일한 물질을 포함하고,
    상기 제2 방열 패턴은 상기 제2 패드와 동일한 물질을 포함하고,
    상기 제2 방열 패턴의 물질은 상기 제1 방열 패턴의 물질과 다르고,
    상기 제2 방열 패턴 및 상기 제2 패드의 상부면들은 상기 상부 층의 상부면 보다 높은 레벨에 배치되고,
    상기 제2 방열 패턴 및 상기 제2 패드 각각의 두께는 상기 제1 방열 패턴, 상기 제1 패드, 상기 칩 본딩 패드 및 상기 재배선 각각의 두께 보다 큰 반도체 패키지.

  7. 제 1 항에 있어서,
    상기 하부 베이스는 제1 베이스 패드를 포함하고,
    상기 하부 구조물은 상기 칩 본딩 패드와 상기 제1 베이스 패드를 전기적으로 연결하는 와이어, 및 상기 제1 하부 칩 및 상기 와이어를 덮는 하부 몰드 층을 더 포함하는 반도체 패키지.

  8. 제 7 항에 있어서,
    상기 하부 베이스 상에 실장된 제2 하부 칩을 더 포함하되,
    상기 제2 하부 칩은 상기 제1 하부 칩과 상기 하부 베이스 사이에 배치되는 반도체 패키지.

  9. 제 7 항에 있어서,
    상기 하부 몰드 층은 상기 패드 구조물의 적어도 일부를 노출시키는 제1 개구부를 포함하고,
    상기 연결 패턴은 상기 상부 구조물과 접촉하며 아래로 연장되어 상기 하부 몰드 층의 상기 제1 개구부에 의해 노출되는 상기 패드 구조물과 접촉하는 반도체 패키지.

  10. 하부 구조물;
    상기 하부 구조물 상의 상부 구조물; 및
    상기 하부 구조물과 상기 상부 구조물 사이에 배치되어 상기 하부 구조물과 상기 상부 구조물을 연결하는 연결 패턴을 포함하되,
    상기 하부 구조물은 하부 베이스, 상기 하부 베이스 상의 하부 칩, 및 상기 하부 베이스 상에 배치되며 상기 하부 칩을 덮는 하부 몰드 층을 포함하고,
    상기 하부 칩은 패드 구조물 및 방열 구조물을 포함하고,
    상기 하부 몰드 층의 상부면은 상기 패드 구조물의 상부면 및 상기 방열 구조물의 상부면 보다 높은 높이 레벨에 위치하고,
    상기 하부 몰드 층은 상기 패드 구조물의 상부면의 적어도 일부를 노출시키는 제1 개구부를 갖고,
    상기 연결 패턴은 상기 상부 구조물과 접촉하며 아래로 연장되어 상기 제1 개구부에 의해 노출되는 상기 패드 구조물과 접촉하고,
    상기 방열 구조물의 적어도 일부는 상기 패드 구조물의 적어도 일부와 동일한 높이 레벨에 위치하는 반도체 패키지.

  11. 제 10 항에 있어서,
    상기 패드 구조물은 제1 패드 및 상기 제1 패드 상의 제2 패드를 포함하고,
    상기 방열 구조물은 상기 제1 패드 및 상기 제2 패드 중 적어도 하나와 동일한 높이 레벨에 배치되는 방열 패턴을 포함하는 반도체 패키지.

  12. 제 11 항에 있어서,
    상기 방열 구조물은 상기 제2 패드와 동일한 물질로 형성되는 방열 패턴 및 상기 방열 패턴 상의 캐핑 패턴을 포함하고,
    상기 방열 패턴의 적어도 일부는 상기 제2 패드의 적어도 일부와 동일한 높이 레벨에 위치하고,
    상기 연결 패턴은 상기 캐핑 패턴의 물질과 동일한 물질을 포함하고,
    상기 연결 패턴 및 상기 캐핑 패턴은 상기 방열 패턴 및 상기 제2 패드의 물질과 다른 물질을 포함하는 반도체 패키지.

  13. 제 10 항에 있어서,
    상기 제1 개구부 내에 배치되는 상기 연결 패턴은 폭이 넓어지다가 좁아지는 변곡 부를 갖는 반도체 패키지.

  14. 제 10 항에 있어서,
    상기 제1 개구부는 상기 패드 구조물의 상부면 및 상기 패드 구조물의 측면의 적어도 일부를 노출시키는 반도체 패키지.

  15. 제 10 항에 있어서,
    상기 하부 몰드 층은 상기 방열 구조물의 상부면을 덮는 반도체 패키지.

  16. 제 10 항에 있어서,
    상기 하부 몰드 층은 상기 방열 구조물의 적어도 일부를 노출시키는 제2 개구부를 더 포함하는 반도체 패키지.

  17. 제 16 항에 있어서,
    상기 제2 개구부에 의해 노출되는 상기 방열 구조물과 접촉하며 상부로 연장되어 상기 상부 구조물과 접촉하는 더미 패턴을 더 포함하되,
    상기 더미 패턴은 상기 연결 패턴의 물질과 동일한 물질을 포함하는 반도체 패키지.
  18. 하부 구조물;
    상기 하부 구조물 상에 배치되며 상기 하부 구조물과 이격되는 상부 구조물; 및
    상기 하부 구조물과 상기 상부 구조물 사이에 배치되어 상기 하부 구조물과 상기 상부 구조물을 연결하는 연결 패턴을 포함하되,
    상기 하부 구조물은 하부 베이스, 상기 하부 베이스 상의 제1 하부 칩, 상기 제1 하부 칩과 상기 하부 베이스 사이의 제2 하부 칩, 및 상기 제1 하부 칩을 덮는 하부 몰드 층을 포함하고,
    상기 제1 하부 칩은 기판 및 상기 기판 상에 배치되는 칩 본딩 패드, 패드 구조물 및 방열 구조물을 포함하고,
    상기 하부 몰드 층의 상부면은 상기 패드 구조물의 상부면 및 상기 방열 구조물의 상부면 보다 높은 높이 레벨에 위치하고,
    상기 하부 몰드 층은 상기 패드 구조물의 상부면의 적어도 일부를 노출시키는 제1 개구부를 갖고,
    상기 연결 패턴은 상기 제1 개구부에 의해 노출되는 상기 패드 구조물과 상기 상부 구조물을 연결하고,
    상기 방열 구조물의 적어도 일부는 상기 패드 구조물의 적어도 일부와 동일한 높이 레벨에 위치하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 하부 구조물과 상기 상부 구조물 사이의 빈 공간을 더 포함하되,
    상기 빈 공간은 상기 연결 패턴의 측면의 적어도 일부를 노출시키는 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 제1 하부 칩은 상기 기판 상에 배치되어 상기 칩 본딩 패드와 상기 패드 구조물을 전기적으로 연결하는 재배선을 더 포함하고,
    상기 하부 구조물은 상기 제1 하부 칩의 상기 칩 본딩 패드와 상기 하부 베이스의 베이스 패드를 전기적으로 연결하는 와이어를 더 포함하고,
    상기 방열 구조물은 방열 패턴 및 상기 방열 패턴 상의 캐핑 패턴을 포함하고,
    상기 패드 구조물은 제1 패드 및 상기 제1 패드 상의 제2 패드를 포함하고,
    상기 재배선은 상기 제1 패드와 상기 칩 본딩 패드를 전기적으로 연결하고,
    상기 방열 패턴은 상기 제2 패드의 물질과 동일한 물질로 형성되고,
    상기 연결 패턴은 상기 캐핑 패턴의 물질과 동일한 물질을 포함하는 반도체 패키지.
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