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KR102223969B1 - 서로 다른 문턱 전압을 갖는 트랜지스터를 포함하는 cmos 회로 및 그의 제조 방법 - Google Patents

서로 다른 문턱 전압을 갖는 트랜지스터를 포함하는 cmos 회로 및 그의 제조 방법 Download PDF

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KR102223969B1
KR102223969B1 KR1020170038609A KR20170038609A KR102223969B1 KR 102223969 B1 KR102223969 B1 KR 102223969B1 KR 1020170038609 A KR1020170038609 A KR 1020170038609A KR 20170038609 A KR20170038609 A KR 20170038609A KR 102223969 B1 KR102223969 B1 KR 102223969B1
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effect transistor
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웨이-이 왕
홍준구
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

서로 다른 문턱 전압을 갖는 트랜지스터를 포함하는 CMOS 회로 및 그의 제조 방법이 제공된다. CMOS 회로는, 기판, 및 상기 기판 상의 제1 및 제2 전계 효과 트랜지스터를 포함하되, 상기 제1 및 제2 전계 효과 트랜지스터 각각은, 복수의 컨택, 상기 컨택 중 하나에 연결된 소오스, 상기 컨택 중 다른 하나에 연결된 드레인, 게이트, 및 상기 게이트 및 컨택 사이에 형성된 스페이서를 포함하고, 상기 제1 전계 효과 트랜지스터의 상기 스페이서는, 상기 제2 전계 효과 트랜지스터의 상기 스페이서보다 더 큰 에어갭(airgap)을 포함한다.

Description

서로 다른 문턱 전압을 갖는 트랜지스터를 포함하는 CMOS 회로 및 그의 제조 방법 {COMPLIMENTARY METAL-OXIDE-SEMICONDUCTOR CIRCUIT HAVING TRANSISTORS WITH DIFFERENT THRESHOLD VOLTAGES AND METHOD OF MANUFACTURING THE SAME}
본 발명은 서로 다른 문턱 전압을 갖는 복수의 트랜지스터를 포함하는 CMOS(Complimentary Metal-Oxide-Semiconductor) 회로 및 그의 제조 방법에 관한 것이다.
집적 회로 장치의 크기가 감소함에 따라, 기판 상의 트랜지스터(예를 들어, 전계 효과 트랜지스터 또는 FET)의 밀도를 증가시키려는 시도가 이루어지고 있다. 또한, CMOS 회로의 다양한 FET가 서로 다른 문턱 전압을 갖도록 변형된 문턱 전압(Vt)을 갖는 FET를 포함하는 CMOS 회로와 같은 회로 장치를 제공하려는 시도가 있어 왔다. 이러한 회로 장치는 다중 문턱 전압(multi Vt) 회로 장치 또는 mVt 회로 장치로 불려 왔다.
다중 문턱 전압 회로 장치를 제조하는 종래의 방법은 트랜지스터의 게이트 내의 일함수 메탈(Work Function Metal; WFM) 스택의 두께를 변화시키는 것을 포함한다. n-타입 FET(nFET) 에 대한 WFM은 알루미늄, 하프늄, 티타늄 등과 같은 반응성 WFM을 포함할 수 있고, p-타입 FET(pFET)에 대한 WFM은 탄탈륨 나이트라이드(TaN), 티타늄 나이트라이드(TiN), 반응성 금속을 포함하거나 포함하지 않는 것 등을 포함할 수 있다.
트랜지스터에서 WFM 스택의 두께를 변화시키는 것(예를 들어, WFM 스택에서 특정 물질 또는 특정층의 두께를 증가시키는 것)이 트랜지스터의 유효 일함수(eWF)를 변화시킴으로써, 트랜지스터의 문턱 전압이 변화될 수 있다. 예를 들어, 미드갭(midgap) WFM의 두께를 증가시키면 eWF가 증가하고 반응성 WFM의 두께가 증가하면 eWF가 감소하는 것으로 나타났다. 그러나, 노드 크기가 계속적으로 감소함에 따라(예를 들어, 7nm 및 그 이하의 노드), 트랜지스터에서 WFM 스택에 이용 가능한 공간이 더욱 감소한다. 이와 같이 노드 크기가 감소함에 따라 문턱 전압을 변화시키기 위한 WFM 층의 두께를 증가시키는 것은 실용적이지 않을 수 있다. 또한, WFM 스택의 층을 형성하기 위한 현재의 제조 공정은 경제적으로 문턱 전압의 변경하는 방법에 대해 필수적인 정확성 및 반복성을 제공하지 못할 수도 있다.
트랜지스터에서 WFM 스택의 두께를 변화시키는 것과 관련된 단점을 고려하여, 트랜지스터의 문턱 전압을 변화시키기 위한 다른 방법들이 연구되어 왔다. 이러한 다른 방법은 WFM 스택을 변화시키지 않고, 트랜지스터의 실리콘(Si) 채널에 게르마늄(Ge)을 추가하는 것과, 리플레이스먼트 메탈 게이트를 형성하는 단계 중 트랜지스터의 고온 어닐링(예를 들어 직접 O2 어닐링)하는 것을 포함한다. 그러나, 이러한 접근법은 각각 계면 결함 상태의 증가(전자) 및 원하지 않게 증가하는 저항의 증가(후자)와 같은 다양한 결점을 가지며, 따라서 이러한 접근법을 덜 바람직하게 만든다.
본 발명이 해결하고자 하는 기술적 과제는 서로 다른 문턱 전압을 갖는 트랜지스터를 포함하는 CMOS 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 서로 다른 문턱 전압을 갖는 트랜지스터를 포함하는 CMOS 회로의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 CMOS(Complementary metal-oxide semiconductor) 회로는, 기판, 및 상기 기판 상의 제1 및 제2 전계 효과 트랜지스터를 포함하되, 상기 제1 및 제2 전계 효과 트랜지스터 각각은, 복수의 컨택, 상기 컨택 중 하나에 연결된 소오스, 상기 컨택 중 다른 하나에 연결된 드레인, 게이트, 및 상기 게이트 및 컨택 사이에 형성된 스페이서를 포함하고, 상기 제1 전계 효과 트랜지스터의 상기 스페이서는, 상기 제2 전계 효과 트랜지스터의 상기 스페이서보다 더 큰 에어갭(airgap)을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 전계 효과 트랜지스터의 상기 스페이서는, 상기 제2 전계 효과 트랜지스터의 상기 스페이서보다 낮은 전체 밀도(overall density)를 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 각각의 전계 효과 트랜지스터의 상기 게이트는 메탈 게이트와, 상기 메탈 게이트의 저면 및 주변부 주위에 형성된 고유전율 물질을 포함하되, 상기 각각의 메탈 게이트는 동일한 물질을 포함하고, 상기 제1 전계 효과 트랜지스터의 상기 메탈 게이트의 유효(effective) 일함수는 상기 제2 전계 효과 트랜지스터의 상기 메탈 게이트의 유효 일함수와 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 전계 효과 트랜지스터의 상기 스페이서는 상기 에어갭을 포함하지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 각각의 전계 효과 트랜지스터의 상기 게이트는 동일한 일함수 메탈을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 CMOS 회로의 제조 방법은, 기판 상에 제1 및 제2 전계 효과 트랜지스터를 형성하고, 상기 제1 전계 효과 트랜지스터의 스페이서를 선택적으로 식각하고, 상기 제1 전계 효과 트랜지스터에 다른 스페이서를 형성하는 것을 포함하되, 상기 다른 스페이서는 에어갭을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 전계 효과 트랜지스터 상에 연속적인 밀폐막(sealant layer)를 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 전계 효과 트랜지스터를 형성하는 것은, 리플레이스먼트(replacement) 메탈 게이트 공정을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 다른 스페이서를 형성하는 것은, CVD(Chemical Vapor Deposition) 공정, PE-CVD(Plasma-Enhanced Chemical Vapor Deposition) 공정, LP-CVD(Low-Pressure Chemical Vapor Deposition) 공정, RP-CVD(Reduced-Pressure Chemical Vapor Deposition) 공정 또는 ALD(Atomic Layer Deposition) 공정 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 다른 스페이서를 형성하는 것은 산소, 오존, 및/또는 산화 환경에서 TEOS(Tetraethyl orthosilicate)를 증착하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 다른 스페이서를 형성하는 것은 수소 또는 환원 환경(reducing environment)에서 실리콘 나이트라이드를 증착하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 CMOS 회로의 제조 방법은, 기판 상에 복수의 효과 트랜지스터를 형성하되, 상기 각각의 전계 효과 트랜지스터는 복수의 콘택, 상기 복수의 콘택 중 하나에 연결된 소오스, 상기 복수의 콘택 중 다른 하나에 연결된 드레인, 게이트 및 상기 게이트와 상기 콘택 사이의 스페이서를 포함하고, 상기 전계 효과 트랜지스터 중 일부의 전계 효과 트랜지스터에만 상기 스페이서를 식각하고, 상기 스페이서가 식각된 전계 효과 트랜지스터에 다른 스페이서를 형성하는 것을 포함하되, 상기 다른 스페이서는 에어갭을 포함한다.
본 발명의 몇몇 실시예에서, 상기 스페이서를 식각한 후, 및 상기 다른 스페이서를 형성하기 이전에, 상기 전계 효과 트랜지스터의 제1 그룹은 상기 스페이서를 포함하고, 상기 전계 효과 트랜지스터의 제2 그룹은 상기 게이트와 상기 콘택 사이에 빈 공극(unoccupied gap)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 다른 스페이서를 형성한 후에, 상기 제2 그룹의 전계 효과 트랜지스터는 상기 제1 그룹의 전계 효과 트랜지스터와 다른 문턱 전압을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 전계 효과 트랜지스터를 형성하는 것은 상기 게이트를 평탄화하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서를 식각하는 것은 상기 게이트를 평탄화한 직후에 수행될 수 있다.
본 발명의 몇몇 실시예에서, 상기 다른 스페이서를 형성하는 것은, CVD공정, PE-CVD 공정, LP-CVD 공정, RP-CVD 공정 또는 ALD 공정 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 다른 스페이서를 형성하는 것은 산소 및/또는 오존 환경에서 TEOS를 증착하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 다른 스페이서를 형성하는 것은, 수소 또는 환원 환경에서 실리콘 나이트라이드, 실리콘 옥시카보나이트라이드 또는 실리콘-보론-카바이드-나이트라이드를 증착하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 전계 효과 트랜지스터를 형성하는 것은 리플레이스먼트 메탈 게이트 공정을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판은 100 또는 110의 결정 배향(crystalline orientation)을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판은 벌크 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 종래의 전계 효과 트랜지스터(FET)를 도시한다.
도 2는 본 발명의 몇몇 실시예에 따른 FET를 도시한다.
도 3 내지 도 6은 본 발명의 몇몇 실시예에 따른 복수의 전계 효과 트랜지스터를 포함하는 CMOS 회로의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명은 서로 다른 문턱 전압을 갖는 복수의 트랜지스터를 포함하는 CMOS 회로 및 그 제조 방법의 다양한 실시예에 관한 것이다. 본 발명의 몇몇 실시예에서, CMOS 회로는 기판 및 기판 상의 복수의 전계 효과 트랜지스터를 포함한다. 전계 효과 트랜지스터 각각은, 복수의 콘택, 상기 콘택 중 하나에 접속된 소오스, 상기 컨택 중 다른 하나에 연결된 드레인, 게이트, 및 상기 게이트와 상기 콘택 사이의 스페이서를 포함하고, 상기 전계 효과 트랜지스터 중 하나의 스페이서는 상기 전계 효과 트랜지스터 중 다른 하나의 스페이서보다 큰 에어갭(airgap)을 가질 수 있다. 따라서, 서로 다른 문턱 전압을 갖는 트랜지스터(예를 들어, 다중 문턱 전압 CMOS 회로)를 포함하는 CMOS 회로가 제공된다.
본 발명의 다른 몇몇 실시예에서, 서로 다른 문턱 전압을 갖는 트랜지스터를 포함하는 CMOS 회로의 제조 방법이 제공된다. 본 발명의 몇몇 실시예에 따른 CMOS 회로는 예를 들어 마이크로 프로세서, 메모리 칩 또는 회로 등에 사용될 수 있다.
도 1은 종래의 전계 효과 트랜지스터(FET)(10)를 도시한다. FET(10)은 드레인(예를 들어 드레인 영역)(16)에 연결된 제1 컨택(또는 비아)(11) 과 소오스(예를 들어 소오스 영역)(17)에 연결된 제2 컨택(또는 비아)(12)을 포함한다. 드레인(16) 및 소오스(17)는 비도핑된(undoped) 반도체 채널(18)의 도핑된 영역일 수 있다. 비도핑된 반도체 채널(18)은 예를 들어, 실리콘(Si), 실리콘-게르마늄(SiGe) 또는 임의의 적합한 III-V족 반도체를 포함할 수 있다.
제1 및 제2 콘택(11, 12)는 메탈을 포함할 수 있고, 절연 물질을 통해 연장되어 드레인(16) 및 소오스(17)에 각각 접할 수 있다. 제1 및 제2 콘택(11, 12)은 각각 제1 및 제2 전극(예를 들어 드레인 및 소오스 전극)(16, 17)으로 지칭되거나, 또는 제1 및 제2 전극(16, 17)에 전기적으로 연결될 수 있다.
FET(10)은 게이트(즉, 게이트 영역) 주위 및 제1 및 제2 콘택(11, 12)과 게이트 사이로 연장되는 스페이서(13)를 더 포함한다. 스페이서(13)는 드레인 및 소오스(16, 17)와 제1 및 제2 콘택(11, 12)로부터 게이트를 절연하기 위한 전기 절연체로 작용하며, 또한 게이트에 대한 산소 확산 장벽으로 작용한다.
스페이서(13)는 실리콘 나이트라이드(예를 들어 Si3N4), 실리콘 산화물(예를 들어 SiO2), 실리콘 옥시 카보나이트라이드(SiOCN) 또는 실리콘-보론-카바이드-나이트라이드(SiBCN)과 같은 산화물 또는 질화물을 포함할 수 있다.
게이트는 일함수 메탈 게이트(예를 들어 리플레이스먼트 메탈 게이트)(14)와 메탈 게이트(14) 주위 및 하부로 연장되는 고유전율 물질(예를 들어 리플레이스먼트 고유전율 물질)(15)을 포함한다.
CMOS 회로는 이와 같은 복수의 FET(10)을 포함할 수 있다. 그러나, 단일 CMOS 회로의FET(10)들은 제조 휴욜을 증가시키기 위해 동일하거나 실질적으로 동일한 프로세스 조건들 하에서 일반적으로 동일하거나 실질적으로 동시에(즉, 함께) 제조되기 때문에, 각각의 FET(10)은 통상적으로 동일하거나 실질적으로 동일한 문턱 전압(Vt)를 가지며, FET(10)의 각각의 메탈 게이트(14)는 통상적으로 동일하거나 실질적으로 동일한 유효 일함수(eWF)를 갖는다.
다중 문턱 전압 CMOS 회로가 요구되는 경우, 상술한 것과 같이 각각의 FET의 필요한 문턱 전압에 따라, 다른 물질, 공정 조건 등과 같은 다른 공정을 이용하여 FET 중 다른 것들이 개별적으로 제조될 수 있다. 이러한 제조 방법은 제조 비용을 실질적으로 증가시키고 효율을 감소시킬 수 있으며, 먼저 형성된 FET들이, 나중에 형성된 FET의 형성 도중에 노출되는 공정 조건들에 의하여 부정적으로 영향받을 수 있다.
도 2는 본 발명의 몇몇 실시예에 따른 전계 효과 트랜지스터(FET, 21)를 도시한다. FET(21)은 드레인(예를 들어 드레인 영역)(160)에 연결된 제1 콘택(또는 비아)(110)과, 소오스(예를 들어 소오스 영역)(170)에 연결된 제2 콘택(또는 비아(120)을 포함한다. 제1 및 제2 콘택(110, 120)은 금속을 포함할 수 있고, 절연 물질을 통하여 연장되어 드레인(160) 및 소오스(170)에 각각 연결될 수 있다. 제1 및 제2 콘택(110, 120)은 각각 제1 및 제2 전극(예를 들어, 드레인 및 소오스 전극)(160, 170)으로 지칭되거나, 제1 및 제2 전극(160, 170)에 전기적으로 연결될 수 있다.
FET(21)은 게이트(즉, 게이트 영역) 주위와, 제1 및 제2 콘택(110, 120)과 게이트 사이로 연장되는 스페이서(130)를 더 포함한다. 게이트는 금속 게이트(예를 들어, 리플레이스먼트(replacement) 메탈 게이트)(140) 및 메탈 게이트(140) 주위 및 하부로 연장되는 고유전율 물질(예를 들어 리플레이스먼트 고유전율 물질)(150)을 포함한다.
FET(21)의 스페이서(130)는 에어갭(135)을 포함한다. 예를 들어, FET(21)의 스페이서(130)는, 에어갭을 포함하지 않는 FET(10)의 스페이서(13)보다 낮은 밀도(예를 들어, 낮은 전체 밀도)를 가질 수 있다. 후술하는 바와 같이, 에어갭(135)을 포함하는 스페이서(130)는 에어갭 Vt 쉬프터(AGVS)로 동작한다.
에어갭(135)은 스페이서(130)를 형성하는 산화물 또는 질화물(예를 들어, SiO2, Si3N4, SiOCN, SiBCN 등)의 유전 물질의 박막에 의해 둘러싸인다. 에어갭(135)은 스페이서(130)의 기생 커패시턴스를 감소시킨다.
에어갭(135)을 포함하는 스페이서(130)는 CVD(Chemical Vapor Deposition), PE-CVD(Plasma Enhanced Chemical Vapor Deposition), LP-CVD(Low-Pressure Chemical Vapor Deposition), RP-CVD(Reduced-Pressure Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 방법 또는 공정에 의해 형성될 수 있다.
스페이서(130)를 형성하는 공정은 예를 들어 μPa 내지 mPa 범위의 중간 진공(medium vacuum) 을 공정 조건으로 가질 수 있으며, 이는 에어갭(135) 내부의 진공이 스페이서(130)의 형성 중의 진공 조건보다 크거나 실질적으로 더 크도록 할 수 있다. 에어갭(135)의 나노(nano) 크기로 인하여, 에어갭(135)의 진공은 스페이서(130)의 형성 중 전체 프로세스 조건의 진공보다 크거나 실질적으로 더 크다. 그러므로, 에어갭(135)을 포함하는 스페이서(130)의 전체 절연 내력(dielectric strength)은, 스페이서(도 1의 13)와 스페이서(130)가 Si3N4와 같은 동일한 물질을 포함(또는 이로 구성되는 경우)하는 경우에도 에어갭(135)을 포함하지 않는 스페이서(도 1의 13)보다 크다.
또한, 스페이서(130)의 형성 공정(예를 들어, CVD, PE-CVD, LP-CVD, RP-CVD 또는 ALD 공정)은 플라즈마 어시스트(plasma assist)를 사용하거나 사용하지 않는 실란(SiH4), 아산화질소((N2O), 수소(H2) 등과 같은 다양한 적절한 가스를 이용한다. 메탈 게이트(140)는 이러한 가스에 노출되고, 메탈 게이트(예를 들어 메탈 게이트(140)의 WFM 스택) (140)의 유효 일함수(eWF)는 변화된다. 예를 들어, 스페이서(130)를 형성하기 위해 사용되는 전체 공정 단계는 메탈 게이트(140)의 WFM 스택 내에서 그 계면에서의 산소 결손 및 다이폴과 같은 산소 및 산소 유도체(oxygen derivatives)를 변화시킨다.
스페이서(130)의 형성 공정 중, 산화(oxidation) 환경이 존재할 때(예를 들어, 약 300°C 내지 약 500°C 의 온도 범위에서 산소 또는 오존과 함께 TEOS(Tetraethyl Orthosilicate)를 증착하여 스페이서(130)를 형성하는 경우), 메탈 게이트(140)의 유효 일함수는 증가하고, 스페이서(130)의 형성 공정 중 환원 환경(reduction environment)이 존재할 때(예를 들어 실리콘 질화물이 약 300°C 내지 약 800°C의 온도 범위에서 과량의 수소로 증착되어 스페이서(130)를 형성하는 경우), 메탈 게이트(140)의 유효 일함수는 감소한다. 따라서, 에어갭(135)을 포함하는 스페이서(130)를 형성하는 공정 조건에 따라 메탈 게이트(140)의 유효 일함수를 선택적으로 증가하거나 감소시킬 수 있다.
도 3 내지 도 6은 본 발명의 몇몇 실시예에 따른 복수의 전계 효과 트랜지스터를 포함하는 CMOS 회로의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 3을 참조하면, 도 3은 두 개의 FET(10, 20)을 포함하는 CMOS 회로(1000)의 개략도이고, 이들은 도 1을 참조하여 설명한 FET(10)과 유사하다. CMOS 회로(1000)가 두 개의 FET(10, 20)을 포함하는 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, CMOS 회로(1000)는 임의의 적절한 수의 FET을 포함할 수 있다.
또한, 후술하는 것과 같이, CMOS 회로에서 두 개 이상의 FET이 존재할 때, FET은 두 개 이상의 서로 다른 문턱 전압을 가질 수 있다. 또한, FET들(10, 20)은 본 발명의 기술 분야에서 공지된 임의의 적절한 방법에 따라 형성될 수 잇다. 예를 들어, FET들(10, 20)은 서로 동시에 또는 실질적으로 동시에 형성될 수 있다 (예를 들어 동시에(concurrently) 형성 또는 제조될 수 있다.).
도 4를 참조하면, FET(20) 중 하나가 변경된 문턱 전압을 갖도록 선택될 수 있고, 다른 하나의 FET(10)은 변경되지 않은 문턱 전압을 갖도록 선택될 수 있다. 그 다음, 변경된 문턱 전압을 갖도록 선택된 FET(20)은 스페이서(13)가 식각되어 제거되도록 선택되고 다른 하나의 FET(10)은 처리되지 않는다. 예를 들어, 메탈 게이트(14)가 증착되어 게이트를 형성한 다음이나(예를 들어 메탈 게이트(14)가 평탄화된 이후에) 밀폐막(sealant layer)(예를 들어 도 6의 190 참조)이 FET(10, 20) 상에 증착되기 이전에, 변경된 문턱 전압을 갖도록 선택된 FET(20)의 스페이서(13)는 선택적으로 식각되어 제거될 수 있다.스페이서(13)는 선택적으로 식각되어 제거될 수 있다.
도 5를 참조하면, 에어갭(135)을 포함하는 스페이서(130)가 FET(20)에 원래 존재하였던 스페이서(13)가 있던 위치에 형성되어 FET(예를 들어 문턱 전압이 쉬프트된 FET)(21)이 되고, CMOS 회로(1000)는 다중 문턱 전압 CMOS 회로(1001)로 변화한다. 상술한 것과 같이, 에어갭(135)을 포함하는 스페이서(130)는, CVD, PE-CVD, LP-CVD, RP-CVD 또는 ALD 공정으로, 예를 들어 TEOS(tetraethyl orthosilicate) 또는 실리콘 나이트라이드(예를 들어 Si3N4)를 증착하여 형성될 수 있다.
그리고, 상술한 것과 같이 에어갭(135)을 포함하는 스페이서(130)의 형성 방법은, 실란(SiH4) 가스, TEOS, 산소, 산소 함유 가스, 수소 가스를 활용하며, 메탈 게이트(14)는 스페이서(130)의 형성 중 상기 가스들에 노출된다. 실란(SiH4) 가스, TEOS, 산소, 산소 함유 가스, 수소 가스에 노출되는 경우, 메탈 게이트(14)의 WFM 스택의 유효 일함수는 스페이서(130) 형성 중의 공정 조건에 따라 변화하고, 메탈 게이트(140)는 메탈 게이트(14)와 다른 유효 일함수를 갖게 된다.
스페이서(130)의 형성 시 산화 환경을 이용함에 의하여, 메탈 게이트(140)의 WFM 스택의 유효 일함수는 증가한다. 이러한 경우에, 처리되지 않은 FET(예를 들어 에어갭을 포함하지 않은 FET(10))(10)은 낮은 문턱 전압을 갖는 nFET으로 간주되고, 처리된 FET(에어갭(135)을 포함하는 FET(21))(21)은 FET(10)의 Vt보다 큰 Vt를 갖는 보통 문턱 전압의 nFET으로 간주될 수 있다. 반면에, 처리되지 않은 FET(예를 들어, 에어갭을 포함하지 않는 FET(10))(10)은 높은 보통 전압을 갖는 pFET으로 간주될 수 있고 처리된 FET(예를 들어 에어갭(135)을 포함하는 FET(21))(21)은 FET(10)의 Vt보다 낮은 Vt를 갖는 pFET으로 간주될 수 있다.
스페이서를 형성할 때 환원 환경을 이용함으로써, 메탈 게이트(140)의 WFM 스택의 유효 일함수는 감소한다. 이러한 경우에, 처리되지 않은 FET(10)은 보통 문턱 전압을 갖는 nFET(nLVT)으로 간주되고, 처리된 FET(21)은 FET(10)의 Vt보다 낮은 Vt를 갖는 낮은 문턱 전압의 nFET으로 간주될 수 있다. 반면에, 처리되지 않은 FET(10)은 낮은 보통 전압을 갖는 pFET으로 간주될 수 있고, 처리된 FET(21)은 FET(10)의 Vt보다 높은 Vt를 갖는 pFET으로 간주될 수 있다.
도 6을 참조하면, 에어갭(135)을 포함하는 스페이서(130)를 형성한 이후에, 밀폐막(예를 들어, 연속적인 밀폐막)(190)이 FET(10, 21)을 모두 덮어 외부 환경으로부터 보호하도록 형성된다. 또한, 스페이서(130)의 형성 이후의 다중 문턱 전압 CMOS 회로(1001)의 모든 형성 공정은 비교적 저온 공정으로 진행될 수 있고, 따라서 후속의 산소 재분배가 감소되거나 최소화되어 에어갭 스페이서 형성 공정 단계로부터 얻어진 문턱 전압 쉬프트가 안정되도록 보장된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 21: FET 11, 12, 110, 120: 콘택
13, 130: 스페이서 14, 140: 메탈 게이트
15, 150: 고유전율 물질 16, 160: 드레인
17, 170: 소오스 18: 비도핑된 반도체 채널
135: 에어갭

Claims (12)

  1. 기판; 및
    상기 기판 상의 복수의 전계 효과 트랜지스터를 포함하되,
    상기 복수의 전계 효과 트랜지스터 각각은,
    복수의 컨택,
    상기 컨택 중 하나에 연결된 소오스,
    상기 컨택 중 다른 하나에 연결된 드레인,
    게이트, 및
    상기 게이트 및 컨택 사이에 형성된 스페이서를 포함하고,
    제1 전계 효과 트랜지스터의 상기 스페이서는, 제2 전계 효과 트랜지스터의 상기 스페이서보다 더 큰 에어갭(airgap)을 가지고,
    상기 제1 및 제2 전계 효과 트랜지스터의 상기 스페이서들은 상기 기판의 수직방향으로 상기 스페이서들의 하면으로부터 상기 스페이서들의 상면까지 동일한 높이를 갖는 CMOS(Complementary metal-oxide semiconductor) 회로.
  2. 제 1항에 있어서,
    상기 제1 전계 효과 트랜지스터의 상기 스페이서는, 상기 제2 전계 효과 트랜지스터의 상기 스페이서보다 낮은 전체 밀도(overall density)를 갖는, CMOS 회로.
  3. 제 1항에 있어서,
    상기 전계 효과 트랜지스터 각각의 상기 게이트는 메탈 게이트와, 상기 메탈 게이트의 저면 및 주변부 주위에 형성된 고유전율 물질을 포함하되,
    상기 각각의 메탈 게이트는 동일한 물질을 포함하고,
    상기 제1 전계 효과 트랜지스터의 상기 메탈 게이트의 유효(effective) 일함수는 상기 제2 전계 효과 트랜지스터의 상기 메탈 게이트의 유효 일함수와 다른, CMOS 회로.
  4. 제 1항에 있어서,
    상기 제2 전계 효과 트랜지스터의 상기 스페이서는 상기 에어갭을 포함하지 않는, CMOS 회로.
  5. 제 4항에 있어서,
    상기 각각의 전계 효과 트랜지스터의 상기 게이트는 동일한 일함수 메탈을 포함하는, CMOS 회로.
  6. 삭제
  7. 삭제
  8. 기판 상에 복수의 효과 트랜지스터를 형성하되, 상기 각각의 전계 효과 트랜지스터는 복수의 콘택, 상기 복수의 콘택 중 하나에 연결된 소오스, 상기 복수의 콘택 중 다른 하나에 연결된 드레인, 게이트 및 상기 게이트와 상기 콘택 사이의 제1 스페이서를 포함하고,
    상기 전계 효과 트랜지스터 중 일부에서만 상기 제1 스페이서를 식각하고; 및
    상기 제1 스페이서가 식각된 전계 효과 트랜지스터에 제2 스페이서를 형성하는 것을 포함하되,
    상기 제1 스페이서가 식각된 영역의, 상기 제2 스페이서는 에어갭을 포함하는 CMOS 회로의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 스페이서를 식각한 후, 및 상기 제2 스페이서를 형성하기 이전에, 상기 전계 효과 트랜지스터의 제1 그룹은 상기 제1 스페이서를 포함하고, 상기 전계 효과 트랜지스터의 제2 그룹은 상기 게이트와 상기 콘택 사이에 빈 공극(unoccupied gap)을 포함하는, CMOS 회로의 제조 방법.
  10. 제 8항에 있어서,
    상기 전계 효과 트랜지스터를 형성하는 것은 리플레이스먼트 메탈 게이트 공정을 포함하는, CMOS 회로의 제조 방법.
  11. 제 9항에 있어서,
    상기 제2 스페이서를 형성한 후, 상기 전계 효과 트랜지스터의 상기 제2 그룹은 상기 전계 효과 트랜지스터의 상기 제1 그룹과 다른 문턱 전압을 갖는 CMOS 회로의 제조 방법.
  12. 제 8항에 있어서,
    상기 제2 스페이서를 형성하는 것은, CVD공정, PE-CVD공정, LP-CVD공정, RP-CVD공정, 또는 ALD공정을 포함하는 CMOS 회로의 제조 방법.
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