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CN108807382B - 具有hkmg的半导体集成电路 - Google Patents

具有hkmg的半导体集成电路 Download PDF

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CN108807382B CN201810612049.0A CN201810612049A CN108807382B CN 108807382 B CN108807382 B CN 108807382B CN 201810612049 A CN201810612049 A CN 201810612049A CN 108807382 B CN108807382 B CN 108807382B
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Abstract

本发明公开了一种具有HKMG的半导体集成电路，包括：半导体器件形成于FDSOI衬底结构上，HKMG的功函数层的功函数大小趋于所述顶部半导体层的禁带宽度中间值；FDSOI衬底结构具有半导体器件的阈值电压的调节结构。半导体器件的阈值电压的调节结构包括反型沟道掺杂结构和施加衬底偏压结构。通过半导体器件的阈值电压的调节结构对半导体器件的阈值电压进行调节，抵消功函数层对所述半导体器件的阈值电压的影响，并形成阈值电压符合要求的半导体器件。本发明能使PMOS管和NMOS管的HKMG的结构统一，能消除PMOS管和NMOS管的HKMG不同时所产生的金属栅边界效应。

Description

具有HKMG的半导体集成电路
技术领域
本发明涉及一种半导体集成电路，特别涉及一种具有HKMG的半导体集成电路。
背景技术
HKMG具有高介电常数(HK)的栅介质层以及金属栅(MG)，故本领域中通常缩写为HKMG。如图1所示，是现有具有HKMG的SRAM的半位单元结构的版图；如图2所示，是现有沿图1中的AA线的两个相邻的第一PMOS管302和第二NMOS管301的剖面结构图，现有具有HKMG的SRAM的SRAM的单元结构中包括两个相邻的共用金属栅109 的第一PMOS管302和第二NMOS管301，第一PMOS管302的HKMG包括栅介质层和金属栅109，在所述栅介质层和所述金属栅109之间具有第一功函数层106和第二功函数层107，所述第一功函数层106为第一PMOS管302的功函数层；所述第二功函数层 107为第二NMOS管301的功函数层。
所述栅介质层和所述金属栅109都延伸到第二NMOS管301的形成区域中并同时为所述第一PMOS管302和所述第二NMOS管301共用。
所述第一功函数层106仅位于所述第一PMOS管302的形成区域中。
所述第二功函数层107叠加在所述第一功函数层106的表面并横向延伸到所述第二NMOS管301的形成区域中。
通常，所述第一功函数层106为的材料为TiN，所述第二功函数层107为的材料为TiAl，所述金属栅109的材料为Al或W。
在半导体衬底上形成有通过浅沟槽场氧101隔离出来的有源区，所述第一PMOS 管302对应的第一有源区102和所述第二NMOS管301对应的第二有源区103相邻。
所述第一有源区102中被所述HKMG所覆盖的区域形成有第一沟道区且所述第一沟道区的表面用于形成所述第一PMOS管302的沟道。
所述第二有源区103中被所述HKMG所覆盖的区域形成有第二沟道区且所述第二沟道区的表面用于形成所述第二NMOS管301的沟道。
所述栅介质层包括高介电常数层104。通常，所述高介电常数层104的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
所述栅介质层还包括界面层，所述界面层位于所述高介电常数层104和半导体衬底之间。通常，所述界面层的材料包括氧化硅。
所述栅介质层还包括第一阻障层105，所述第一阻障层105位于所述高介电常数层104和所述第一功函数层106之间。所述第一阻障层105的材料包括金属氮化物。通常，组成所述第一阻障层105的金属氮化物包括氮化钛或氮化钽。
在所述第二功函数层107和所述金属栅109之间还具有第二阻障层108。通常，所述第二阻障层108的材料为TiN或TaN，这里的TiN或TaN的意思包括所述第二阻障层108为TiN的单层或所述第二阻障层108为TaN的单层或所述第二阻障层108为 TiN叠加TaN的双层结构。
由图2所示，所述第一PMOS管302对应的具有HKMG的栅极结构201的叠层结构包括：所述高介电常数层104、所述第一阻障层105、所述第一功函数层106、所述第二功函数层107、所述第二阻障层108和所述金属栅109。
所述第二NMOS管301对应的具有HKMG的栅极结构202的叠层结构包括：所述高介电常数层104、所述第一阻障层105、所述第二功函数层107、所述第二阻障层108 和所述金属栅109。
图1的版图中显示了SRAM的一个位(bit)的单元结构的一半电路图即简称为半位单元结构的版图，在图1中还显示了一个第三NMOS管303。两个对称的图1所示的半位单元结构组成一个完整位单元结构。
目前28nm HKMG中,使用先HK即HK first+后MG即MG last制程工艺,主要是材料与制程这两者会令组件的功函数(work function，WF)层产生改变,进而影响组件特性.业界针对N管组件(PD)即NMOS管与P管组件(PU)即PMOS管的HKMG 材料选择上，N管组件的功函数层为TiAl，P管的功函数层为TiN。在HKMG整体制程过程,Al在后续热处理中容易扩散，会直接性地的改变或是影响组件的特性.尤其是SRAM区域,因为其组件密度高,N管组件与P管组件的相邻空间特别小并且共同使用一个闸极即栅极也即金属栅,导致SRAM组件更是是容易受影响.
HKMG工艺,目前有两种做法：
第一种方法为：N管组件与P管组件分别生成处理功函数(work function，WF) 层(layer),此种方式是制程复杂与成本高。
第二种方法为：先长成P管组件的work function层,再长成N管组件的workfunction层,此种方式较有竞争性与制程速度快,实施是先全面长成P管组件的workfunction层,再将N管组件位置上形成的P管组件的work function层给刻蚀掉,再长成N管组件的work function层,此时在静态随机存取内存区域因为N管组件即PD 与P管组件即PU共享同一个闸极,且距离非常接近,所以金属栅的Al元素为因为温度效应而横向迁移,影响P管组件的work function层,使其电性受改变；这种PD和 PU的边界处，金属栅的Al元素为因为温度效应而横向迁移到PU的work function 层使PU的电性改变的效应也称为金属栅边界效应。
现有具有HKMG的半导体集成电路通常同时集成了逻辑电路和SRAM为例实现良好的PMOS管和NMOS管的阈值电压(Vt)调节，功函数层的功函数值通常取半导体衬底材料的带边值，如：所述第一功函数层106即PMOS管的功函数层的功函数的大小通常取为趋于半导体衬底材料如硅的价带；所述第二功函数层107即NMOS管的功函数层的功函数的大小通常取为趋于半导体衬底材料如硅的导带。而PMOS管和NMOS管的功函数层的分开设置则又无法避免上述的金属栅边界效应。
发明内容
本发明所要解决的技术问题是提供一种具有HKMG的半导体集成电路，能消除金属栅边界效应的影响。
为解决上述技术问题，本发明提供的具有HKMG的半导体集成电路包括：
FDSOI衬底结构，所述FDSOI衬底包括底部半导体层，埋氧层和顶部半导体层，所述埋氧层形成于所述底部半导体层表面，所述顶部半导体层形成于所述埋氧层表面。
半导体集成电路包括多个半导体器件，所述半导体器件形成于所述顶部半导体层上，所述半导体器件的栅极结构为HKMG，所述HKMG包括栅介质层和金属栅，所述栅介质层包括高介电常数层，在所述栅介质层和所述金属栅之间具有功函数层，所述功函数层的功函数大小趋于所述顶部半导体层的禁带宽度中间值。
所述功函数层的功函数取趋于所述顶部半导体层的禁带宽度中间值会对所述半导体器件的阈值电压产生增加的影响。
所述FDSOI衬底结构中具有所述半导体器件的阈值电压的调节结构，所述半导体器件的阈值电压的调节结构包括反型沟道掺杂结构和施加衬底偏压结构，通过所述半导体器件的阈值电压的调节结构对所述半导体器件的阈值电压的调节抵消所述功函数层对所述半导体器件的阈值电压的影响并形成阈值电压符合要求的所述半导体器件。
进一步的改进是，所述半导体集成电路中的所述半导体器件包括PMOS管和NMOS管，所述PMOS管和所述NMOS管都采用相同的所述HKMG，通过相同的所述HKMG消除所述PMOS管和所述NMOS管的功函数层不同时所产生的金属栅边界效应。
进一步的改进是，所述半导体集成电路包括逻辑电路和SRAM。
进一步的改进是，所述逻辑电路和所述SRAM中的所有的所述PMOS管和所有的所述NMOS管的HKMG都采用相同的结构。
进一步的改进是，所述底部半导体层为底部硅层，所述埋氧层的材料为氧化硅，所述顶部半导体层为顶部硅层。
进一步的改进是，所述栅介质层还包括界面层，所述界面层位于所述高介电常数层和所述顶部半导体层之间。
进一步的改进是，所述栅介质层还包括第一阻障层，所述第一阻障层位于所述高介电常数层和所述功函数层之间。
进一步的改进是，在所述功函数层和所述金属栅之间还具有第二盖帽层。
进一步的改进是，在所述金属栅的材料为铝或钨。
进一步的改进是，所述第一阻障层的材料为TiN或TaN。这里的TiN或TaN意思包括：所述第一阻障层为TiN的单层；或所述第一阻障层为TaN的单层；所述第一阻障层为TiN叠加TaN的双层结构，通常TiN叠加TaN的双层结构也采用TiN/TaN表示。
进一步的改进是，所述界面层的材料包括氧化硅。
进一步的改进是，所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
进一步的改进是，所述HKMG为后栅极工艺结构，所述HKMG的形成区域通过伪栅极去除后的区域定义，所述半导体器件还包括：源区、漏区、侧墙、接触刻蚀停止层和层间膜，所述源区和所述漏区自对准形成于所述伪栅极两侧，所述侧墙形成于所述伪栅极的侧面。
进一步的改进是，所述埋氧层的厚度为20nm。
进一步的改进是，所述顶部半导体层3的厚度小于7nm。
和现有HKMG的功函数层的材料需要根据半导体器件的阈值电压的调节需要进行设置不同即PMOS管的功函数层的功函数大小根据半导体衬底的价带边进行设置以及 NMOS管的功函数层的功函数大小根据半导体衬底的导电边进行设置，本发明将HKMG 的功函数层的材料设置为功函数大小趋于顶部半导体层的禁带宽度中间值，功函数大小位于顶部半导体层的禁带宽度中间值的功函数层虽然对于PMOS管和NMOS管的阈值电压都会产生增加的影响；但是本发明还结合了半导体器件的衬底结构的设置，衬底结构采用FDSOI衬底结构，这种利用FDSOI衬底结构的反型沟道掺杂和衬底偏压实现对的半导体器件的阈值电压的调节，从而抵消功函数层对半导体器件的阈值电压的影响并形成阈值电压符合要求的半导体器件。
本发明采用功函数大小趋于顶部半导体层的禁带宽度中间值的功函数层，能够使得PMOS管和NMOS管的栅极结构即HKMG完全相同，从而能消除PMOS管和NMOS管的 HKMG不同时所产生的金属栅边界效应，从而能提高半导体器件特别是SRAM的PMOS 器件的电学性能，防止SRAM的PMOS器件的电学特性由于金属栅边界效应而产生偏移和扰动。
另外，相对于现有技术中PMOS管和NMOS管的HKMG分别采用不同的功函数层的结构，本发明的PMOS管和NMOS管的HKMG的功函数层相同，在工艺上本发明能节省至少一次光罩，从而使本发明具有较低的成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有具有HKMG的半导体集成电路的半位单元结构的版图；
图2是现有沿图1中的AA线的两个相邻的第一PMOS管和第二NMOS管的剖面结构图；
图3是本发明实施例具有HKMG的半导体集成电路的结构图；
图4A-图4C是本发明实施例器件的形成工艺的各步骤中的结构图；
图5是各种工艺条件下形成的功函数材料的功函数统计图。
具体实施方式
如图3所示，是本发明实施例具有HKMG的半导体集成电路的结构图；本发明实施例具有HKMG的半导体集成电路包括：
FDSOI衬底结构，所述FDSOI衬底包括底部半导体层1，埋氧层2和顶部半导体层3，所述埋氧层2形成于所述底部半导体层1表面，所述顶部半导体层3形成于所述埋氧层2表面。本发明实施例中，所述底部半导体层1为底部硅层，所述埋氧层2 的材料为氧化硅，所述顶部半导体层3为顶部硅层。
对于FDSOI工艺，具有如下典型特点：其使用的晶圆即底部半导体层1具有一层埋氧化硅(buried oxide,BOX)即本发明实施例对应的所述埋氧层2和一层超薄绝缘体上硅即顶部半导体层3,在本发明实施例中，晶圆通常由硅衬低组成，将硅衬底称为体硅，埋氧化硅层形成与体硅的表面，在埋氧化硅层表面形成的超薄硅即SOI称为顶层硅。在FDSOI中的超薄的顶层硅中形成超薄晶体管能很好地控制短沟道效应，进而可以降低供电电压；由于埋氧化硅层的存在，可以通过改变体偏压(body bias)进行阈值电压的调制；另外，基于FDSOI工艺可以直接沿用体CMOS的设计架构。
半导体集成电路包括多个半导体器件，所述半导体器件形成于所述顶部半导体层3上，所述半导体器件的栅极结构为HKMG，所述HKMG包括栅介质层和金属栅12，在所述栅介质层和所述金属栅12之间具有功函数层10，所述功函数层10的功函数大小趋于所述顶部半导体层3的禁带宽度中间值(Middle gap)，功函数取趋于所述顶部半导体层3的禁带宽度中间值的所述功函数层10也称为Middle gap WF。
所述功函数层10的功函数取趋于所述顶部半导体层3的禁带宽度中间值会对所述半导体器件的阈值电压产生增加的影响。也即，和现有技术中的半导体器件的功函数层的功函数值根据半导体衬底的带边进行选择相比，所述功函数层10的功函数取趋于所述顶部半导体层3的禁带宽度中间值时会增加半导体器件的阈值电压。
对于所述顶部半导体层3为顶部硅层的情形，所述顶部半导体层3的禁带宽度为1.1eV，硅的导带到真空能级的亲和势为4.05eV，所述顶部半导体层3的禁带宽度中间值约为4.65eV，所以所述功函数层10的功函数大小能取4.65eV左右。如图5所示，是各种工艺条件下形成的功函数材料的功函数统计图，横坐标显示了3种工艺条件，分别为沉积后，400℃退火后和800℃退火后；纵坐标为功函数大小；可以看出，各种功函数材料的功函数随着形成的工艺条件不同会产生相应的变化；另外，还能通过功函数材料的厚度来调节功函数的大小。所以，本发明实施例很容易通过对相应的功函数材料的厚度和退火工艺的调节来得到本发明实施例的功函数大小约为4.65eV的所述功函数层10。
所述FDSOI衬底结构具有降低所述半导体集成电路的阈值电压的调节结构，降低所述半导体器件的阈值电压的调节结构包括反型沟道掺杂和衬底偏压，通过所述半导体器件的阈值电压的调节结构对所述半导体器件的阈值电压的调节抵消所述功函数层10对所述半导体器件的阈值电压的影响并形成阈值电压符合要求的所述半导体器件。
所述半导体集成电路中的所述半导体器件包括PMOS管402和NMOS管401，所述PMOS管402和所述NMOS管401都采用相同的所述HKMG，通过相同的所述HKMG消除所述PMOS管402和所述NMOS管401的功函数层10不同时所产生的金属栅12边界效应。
所述半导体集成电路包括逻辑电路和SRAM。所述逻辑电路和所述SRAM中的所有的所述PMOS管402和所有的所述NMOS管401的HKMG都采用相同的结构。
在所述FDSOI衬底结构中还形成由浅沟槽场氧6。在所述底部半导体层1分别形成于对应的阱区，如所述PMOS管402的形成区域中形成有N阱，所述NMOS管401的形成区域中形成有P阱。所述顶部半导体层3也进行了相应的掺杂，如所述NMOS管 401的形成区域的所述顶部半导体层3中进行了P型掺杂并组成NMOS管401的体区 3a；所述PMOS管402的形成区域的所述顶部半导体层3中进行了N型掺杂并组成所述PMOS管402的体区3b。在所述FDSOI衬底结构中，所述埋氧层2和所述顶部半导体层3都为薄层结构，如所述埋氧层2为20nm厚，所述顶部半导体层3的厚度小于 7nm。这样，能容易通过调节位于所述顶部半导体层3中的体区3a的掺杂调节所述NMOS 管401的阈值电压以及通过调节的体区3b的掺杂调节所述PMOS管402的阈值电压，以及对所述体区3a加相应的衬底偏压实现对所述NMOS管401的阈值电压的调节和对所述体区3b加相应的衬底偏压实现对所述PMOS管402的阈值电压的调节。具体调节方法可以参考表一所示：
表一
Vt取值 阱区掺杂 衬底偏压 功函数层
HVt 标准掺杂 - Middle gap WF
RVt 反型掺杂 - Middle gap WF
LVt 反型掺杂 正向偏压 Middle gap WF
表一中，对于所述NMOS管401，阱区掺杂对应于所述体区3a的掺杂，衬底偏压对应于所述体区3a的偏压；对于所述PMOS管402，阱区掺杂对应于所述体区3b的掺杂，衬底偏压对应于所述体区3b的偏压。HVt表示高阈值电压，这时可以不对阱区掺杂进行改变，阈值电压会最高；RVt表示中间取值的阈值电压，这时能通过对阱区掺杂进行反型实现；LVt表示低取值的阈值电压，这时通过对阱区掺杂进行反型并进行衬底偏压即对衬底进行正向偏压实现。
本发明实施例中，所述栅介质层包括高介电常数层8。
所述栅介质层还包括界面层7，所述界面层7位于所述高介电常数层8和所述顶部半导体层3之间。
所述栅介质层还包括第一阻障层9，所述第一阻障层9位于所述高介电常数层8 和所述功函数层10之间。
在所述功函数层10和所述金属栅12之间还具有第二盖帽层11。通常，所述第二盖帽层11的材料为TiN。
在所述金属栅12的材料为铝或钨。
所述第一阻障层9的材料为TiN/TaN，即所述第一阻障层9为TiN叠加TaN的双层结构。在其它实施例中也能为：所述第一阻障层9为TiN的单层；或所述第一阻障层9为TaN的单层。
所述界面层7的材料包括氧化硅。
所述高介电常数层8的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
本发明实施例中，所述HKMG为后栅极工艺结构，所述HKMG的形成区域通过伪栅极去除后的区域定义，所述半导体器件还包括：源区、漏区、侧墙、接触刻蚀停止层 13和层间膜14，所述源区和所述漏区自对准形成于所述伪栅极两侧，所述侧墙形成于所述伪栅极的侧面。
对于所述NMOS管401，所述源区和所述漏区呈对称结构，分别包括了N型轻掺杂源漏区15和N型重掺杂的源漏区16。
对于所述PMOS管402，所述源区和所述漏区呈对称结构且都具有SiGe外延结构，分别包括了SiGe外延层17组成的P型轻掺杂源漏区和形成于SiGe外延层17表面的P型重掺杂的源漏区18。
层间膜14采用高深宽比工艺(HARP)氧化层组成。
所述侧墙包括了多层结构，图3中显示了所述侧墙由氮化硅侧墙和氧化硅侧墙叠加而成。
如图4A至图4C所示，是本发明实施例器件的形成工艺的各步骤中的结构图，图4A所示结构对应的步骤中，所述HKMG还没有形成，在需要形成所述HKMG的区域形成有所述伪栅极，所述伪栅极包括了多晶硅栅403和位于所述多晶硅栅403顶部的氮化硅膜404和氧化硅膜405。图4A中，所述NMOS管401的N型轻掺杂源漏区15和N 型重掺杂的源漏区16和所述PMOS管401的SiGe外延层17和P型重掺杂的源漏区 18在所述伪栅极的自对准下已经形成；侧墙也形成在所述伪栅极的侧面。所述接触刻蚀停止层13通常采用氮化硅组成，覆盖在形成了各源漏区和所述侧墙的衬底表面；所述层间膜14则形成在所述接触刻蚀停止层13表面上。
图4B所示结构对应的步骤中，进行了化学机械研磨(CMP)工艺进行平坦化，平坦化后所述层间膜14的表面和所述伪栅极的顶部表面相平，且所述伪栅极顶部的所述接触刻蚀停止层13和所述层间膜14都被去除；之后，所述伪栅极也都被去除。
如图4C所示，接着依次形成所述功函数层10、所述第二盖帽层11和所述金属栅12，所述功函数层10、所述第二盖帽层11和所述金属栅12主要形成于所述伪栅极被去除的区域并延伸到所述伪栅极区域外。
如图3所示，进行金属的CMP将所述HKMG区域外的所述功函数层10、所述第二盖帽层11和所述金属栅12都去除。
现有方法中PMOS管402的功函数层10的功函数大小根据半导体衬底的价带边进行设置，以及NMOS管401的功函数层10的功函数大小根据半导体衬底的导带边进行设置，现有HKMG的功函数层10的材料需要根据半导体器件的阈值电压的调节需要进行设置不同，本发明实施例将HKMG的功函数层10的材料设置为功函数大小趋于顶部半导体层3的禁带宽度中间值，功函数大小位于顶部半导体层3的禁带宽度中间值的功函数层10虽然对于PMOS管402和NMOS管401的阈值电压都会产生增加的影响；但是本发明实施例还结合了半导体器件的衬底结构的设置，衬底结构采用FDSOI衬底结构，这种利用FDSOI衬底结构的反型沟道掺杂和衬底偏压实现对的半导体器件的阈值电压的调节，从而抵消功函数层10对半导体器件的阈值电压的影响并形成阈值电压符合要求的半导体器件。
本发明实施例采用功函数大小趋于顶部半导体层3的禁带宽度中间值的功函数层10，能够使得PMOS管402和NMOS管401的栅极结构即HKMG完全相同，从而能消除 PMOS管402和NMOS管401的HKMG不同时所产生的金属栅12边界效应，从而能提高半导体器件特别是SRAM的PMOS器件的电学性能，防止SRAM的PMOS器件的电学特性由于金属栅12边界效应而产生偏移和扰动。
另外，相对于现有技术中PMOS管402和NMOS管401的HKMG分别采用不同的功函数层10的结构，本发明实施例的PMOS管402和NMOS管401的HKMG的功函数层10 相同，在工艺上本发明能节省至少一次光罩，从而使本发明实施例具有较低的成本。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (14)

1.一种具有HKMG的半导体集成电路，其特征在于，包括：
FDSOI衬底结构，所述FDSOI衬底包括底部半导体层，埋氧层和顶部半导体层，所述埋氧层形成于所述底部半导体层表面，所述顶部半导体层形成于所述埋氧层表面；
半导体集成电路包括多个半导体器件，所述半导体器件形成于所述顶部半导体层上，所述半导体器件的栅极结构为HKMG，所述HKMG包括栅介质层和金属栅，所述栅介质层包括高介电常数层，在所述栅介质层和所述金属栅之间具有功函数层，所述功函数层的功函数大小趋于所述顶部半导体层的禁带宽度中间值；
所述功函数层的功函数取趋于所述顶部半导体层的禁带宽度中间值会对所述半导体器件的阈值电压产生增加的影响；
所述FDSOI衬底结构中具有所述半导体器件的阈值电压的调节结构，所述半导体器件的阈值电压的调节结构包括反型沟道掺杂结构和施加衬底偏压结构，通过所述半导体器件的阈值电压的调节结构对所述半导体器件的阈值电压的调节抵消所述功函数层对所述半导体器件的阈值电压的影响并形成阈值电压符合要求的所述半导体器件；
所述半导体集成电路中的所述半导体器件包括PMOS管和NMOS管，所述PMOS管和所述NMOS管都采用相同的所述HKMG，通过相同的所述HKMG消除所述PMOS管和所述NMOS管的功函数层不同时所产生的金属栅边界效应。
2.如权利要求1所述的具有HKMG的半导体集成电路，其特征在于：所述半导体集成电路包括逻辑电路和SRAM。
3.如权利要求2所述的具有HKMG的半导体集成电路，其特征在于：所述逻辑电路和所述SRAM中的所有的所述PMOS管和所有的所述NMOS管的HKMG都采用相同的结构。
4.如权利要求3所述的具有HKMG的半导体集成电路，其特征在于：所述底部半导体层为底部硅层，所述埋氧层的材料为氧化硅，所述顶部半导体层为顶部硅层。
5.如权利要求4所述的具有HKMG的半导体集成电路，其特征在于：所述栅介质层还包括界面层，所述界面层位于所述高介电常数层和所述顶部半导体层之间。
6.如权利要求4所述的具有HKMG的半导体集成电路，其特征在于：所述栅介质层还包括第一阻障层，所述第一阻障层位于所述高介电常数层和所述功函数层之间。
7.如权利要求4所述的具有HKMG的半导体集成电路，其特征在于：在所述功函数层和所述金属栅之间还具有第二盖帽层。
8.如权利要求4所述的具有HKMG的半导体集成电路，其特征在于：在所述金属栅的材料为铝或钨。
9.如权利要求6所述的具有HKMG的半导体集成电路，其特征在于：所述第一阻障层的材料为TiN或TaN。
10.如权利要求5所述的具有HKMG的半导体集成电路，其特征在于：所述界面层的材料包括氧化硅。
11.如权利要求4所述的具有HKMG的半导体集成电路，其特征在于：所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
12.如权利要求1所述的具有HKMG的半导体集成电路，其特征在于：所述HKMG为后栅极工艺结构，所述HKMG的形成区域通过伪栅极去除后的区域定义，所述半导体器件还包括：源区、漏区、侧墙、接触刻蚀停止层和层间膜，所述源区和所述漏区自对准形成于所述伪栅极两侧，所述侧墙形成于所述伪栅极的侧面。
13.如权利要求1或4所述的具有HKMG的半导体集成电路，其特征在于：所述埋氧层的厚度为20nm。
14.如权利要求1或4所述的具有HKMG的半导体集成电路，其特征在于：所述顶部半导体层的厚度小于7nm。
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