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CN114678421A - 半导体结构及其形成方法 - Google Patents

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CN114678421A
CN114678421A CN202011553818.8A CN202011553818A CN114678421A CN 114678421 A CN114678421 A CN 114678421A CN 202011553818 A CN202011553818 A CN 202011553818A CN 114678421 A CN114678421 A CN 114678421A
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CN
China
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side wall
forming
layer
material layer
dielectric layer
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CN202011553818.8A
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邓武锋
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Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，基底上具有伪栅极结构；在伪栅极结构侧壁表面形成侧墙结构，侧墙结构包括第一侧墙、第二侧墙以及位于第一侧墙和第二侧墙之间的牺牲侧墙，且第一侧墙位于伪栅极结构侧壁表面；在基底上形成第一介质层，且第一介质层位于所述侧墙结构侧壁表面；形成所述侧墙结构之后，去除所述伪栅极结构，在所述第一介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构；在所述第一介质层内形成插塞开口以及位于所述插塞开口内的源漏插塞，且所述插塞开口暴露出第二侧墙侧壁表面；形成所述源漏插塞之后，去除所述牺牲侧墙，在所述第一侧墙和第二侧墙之间形成空腔。所述方法形成的半导体结构的性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
然而，现有技术形成的鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底上具有栅极结构；位于所述栅极结构侧壁表面的侧墙结构，所述侧墙结构包括：第一侧墙、第二侧墙以及位于所述第一侧墙和第二侧墙之间的空腔，且所述第一侧墙位于所述栅极结构侧壁表面，所述空腔的顶部表面高于栅极结构的顶表面，所述空腔的底部表面与栅极结构的底部表面齐平；位于栅极结构两侧基底上的源漏插塞，且所述源漏插塞位于所述第二侧墙侧壁表面。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有伪栅极结构；在所述伪栅极结构侧壁表面形成侧墙结构，所述侧墙结构包括第一侧墙、第二侧墙以及位于所述第一侧墙和第二侧墙之间的牺牲侧墙，且所述第一侧墙位于所述伪栅极结构侧壁表面；在所述基底上形成第一介质层，且所述第一介质层位于所述侧墙结构侧壁表面；形成所述侧墙结构之后，去除所述伪栅极结构，在所述第一介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构；在所述第一介质层内形成插塞开口以及位于所述插塞开口内的源漏插塞，且所述插塞开口暴露出第二侧墙侧壁表面；形成所述源漏插塞之后，去除所述牺牲侧墙，在所述第一侧墙和第二侧墙之间形成空腔。
可选的，所述侧墙结构的形成方法包括：在所述伪栅极结构顶部表面和侧壁表面、以及基底表面形成第一侧墙材料层；在所述第一侧墙材料层侧壁表面形成牺牲材料层；在所述牺牲材料层表面和第一侧墙材料层暴露出的表面形成第二侧墙材料层；回刻蚀所述第一侧墙材料层、牺牲材料层以及第二侧墙材料层，直至暴露出伪栅极结构顶部表面，使所述第一侧墙材料层形成所述第一侧墙，使所述牺牲材料层形成所述牺牲侧墙，使所述第二侧墙材料层形成第二侧墙。
可选的，所述牺牲材料层的形成方法包括：在所述第一侧墙材料层表面形成初始牺牲材料膜；回刻蚀所述初始牺牲材料膜，直至暴露出所述第一侧墙材料层顶部表面，形成所述牺牲材料层。
可选的，还包括：形成所述第二侧墙材料层之后，回刻蚀所述第一侧墙材料层、牺牲材料层以及第二侧墙材料层之前，在所述基底上形成牺牲结构，所述牺牲结构覆盖基底上的第二侧墙材料层表面，且暴露出所述伪栅极结构顶部上的第二侧墙材料层顶部表面；所述回刻蚀所述第一侧墙材料层、牺牲材料层以及第二侧墙材料层的过程，去除所述伪栅极结构顶部上的第二侧墙材料层和第一侧墙材料层，保留基底上的第一侧墙材料层和第二侧墙材料层。
可选的，所述第一侧墙和牺牲侧墙的材料不同；所述第二侧墙和牺牲侧墙的材料不同。
可选的，所述第一侧墙的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛；所述第二侧墙的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛；所述牺牲侧墙的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛。
可选的，还包括：形成所述第一侧墙材料层之后，形成所述牺牲材料层之前，在所述伪栅极结构两侧的基底内形成源漏掺杂区。
可选的，所述源漏掺杂区的形成方法包括：去除所述伪栅极结构两侧的基底，在所述基底内形成插塞开口；在所述插塞开口内形成源漏掺杂区。
可选的，在所述插塞开口内形成源漏掺杂区的方法包括：采用外延生长工艺在所述插塞开口内形成外延层；在形成所述外延层过程中采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂区。
可选的，所述源漏插塞顶部表面高于所述栅极结构顶部表面。
可选的，还包括：形成所述栅极结构之后，去除所述牺牲侧墙之前，在所述第一介质层表面和栅极结构表面形成第二介质层；在所述第一介质层和第二介质层内形成所述插塞开口。
可选的，所述插塞开口的形成方法包括：在所述第二介质层表面形成图形化层，所述图形化层暴露出源漏掺杂区上的第二介质层表面；以所述图形化层为掩膜，刻蚀所述第一介质层和第二介质层，直至暴露出源漏掺杂区表面，在所述第一介质层和第二介质层内形成所述插塞开口。
可选的，所述源漏插塞的形成方法包括：在所述插塞开口内和第二介质层表面形成源漏插塞材料层；平坦化所述源漏插塞材料层，直至暴露出所述第二介质层表面；在所述插塞开口内形成所述源漏插塞。
可选的，还包括：形成所述空腔之后，在所述栅极结构上形成第三介质层，且所述第三介质层封闭所述空腔顶部。
可选的，所述第三介质层的形成方法包括：在所述栅极结构顶部、第一侧墙顶部、第二侧墙顶部以及源漏插塞顶部表面和部分侧壁表面形成下层介质层，且所述下层介质层封闭所述空腔顶部；在所述下层介质层表面形成上层介质层，且所述上层介质层顶部表面高于所述源漏插塞顶部表面。
可选的，所述下层介质层的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺包括：离子增强型化学气相沉积工艺、高浓度等离子体沉积工艺或者高深宽比沉积工艺。
可选的，沿垂直于空腔侧壁方向上，所述空腔的尺寸范围为5纳米至10纳米。
可选的，在所述伪栅开口内形成栅极结构的方法包括：在所述伪栅开口底部表面形成界面层；在所述伪栅开口底部和侧壁表面以及第一介质层表面形成高K介质材料膜，且所述高K介质材料膜位于界面层表面；在所述高K介质材料膜表面形成功函数材料膜；在所述功函数材料膜表面形成栅极材料膜；平坦化所述高K介质材料膜、功函数材料膜以及栅极材料膜，直至暴露出第一介质层表面，使所述高K介质材料膜形成高K介质层，使所述功函数材料膜形成功函数层，使所述栅极材料膜形成栅极层，从而在所述伪栅开口内形成栅极结构。
可选的，所述基底包括：衬底和位于衬底表面的鳍部和隔离层，且所述隔离层覆盖部分鳍部侧壁表面；所述伪栅极结构位于所述隔离层表面且横跨所述鳍部。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，所述栅极结构侧壁表面具有侧墙结构，所述侧墙结构包括：第一侧墙、第二侧墙以及位于所述第一侧墙和第二侧墙之间的空腔，使得所述栅极结构的性能较好。同时，由于所述空腔为开口结构，空气填充于空腔内，所述空腔的介电常数较小，有利于降低栅极结构和其他器件之间的寄生电容，从而有利于提升半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，将所述伪栅极结构替代成栅极结构之后，去除所述第一侧墙侧壁表面的牺牲侧墙，在所述第一侧墙和第二侧墙之间形成空腔，由于所述栅极结构侧壁表面具有第一侧墙，所述第一侧墙能够对所述栅极结构起到保护作用，能够减少所述栅极结构的侧壁在后续的工艺受到损伤，使得所述栅极结构的性能较好。同时，所述第一侧墙和第二侧墙之间具有空腔，且所述第一侧墙位于栅极结构侧壁表面，由于所述空腔为开口结构，空气填充于空腔内，所述空腔的介电常数较小，有利于降低栅极结构和其他器件之间的寄生电容，从而有利于提升半导体结构的性能。
进一步，所述插塞开口暴露出第二侧墙侧壁表面，位于所述插塞开口内的源漏插塞位于第二侧墙侧壁表面，所述第二侧墙能够对源漏插塞起到保护作用，能够减少源漏插塞的侧壁在后续的工艺受到损伤，使得所述源漏插塞的性能较好。
进一步，由于回刻蚀所述第一侧墙材料层、牺牲材料层以及第二侧墙材料层的过程中，所述牺牲结构能够使基底上的第一侧墙材料层和第二侧墙材料层保留，使得在刻蚀形成插塞开口时，位于基底上的第一侧墙材料层和第二侧墙材料层能够作为刻蚀工艺的停止层，使得形成的插塞开口的形貌较好，且对源漏掺杂区造成的损伤较小，从而提高形成的半导体结构的性能。
进一步，沿垂直于空腔侧壁方向上，所述空腔的尺寸范围为5纳米至10纳米。若所述尺寸小于5纳米，则尺寸太小的空腔起到的隔离作用较弱，致使对降低栅极结构和其他器件之间的寄生电容的作用不明显；若所述尺寸大于10纳米，则不利于后续形成的第三介质层时能够将空腔顶部封闭，也容易使部分材料进入空腔内导致所述空腔的介电常数受到第三介质层材料的影响，不利于降低栅极结构和其他器件之间的寄生电容。
附图说明
图1至图4是一种现有半导体结构的形成方法各步骤的结构示意图；
图5至图16是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，半导体结构的性能较差。
以下结合附图进行详细说明，半导体结构的性能较差的原因，图1是一种半导体结构的结构示意图。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图4是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底上具有鳍部110和伪栅极结构120，所述伪栅极结构120横跨所述鳍部110，且所述伪栅极结构120位于所述鳍部110的部分顶部表面和侧壁表面；在所述伪栅极结构120侧壁表面形成侧墙130；在所述伪栅极结构120和侧墙130两侧的鳍部110内形成源漏掺杂区140。
请参考图2，在所述基底100上形成第一介质层150，所述第一介质层150覆盖所述侧墙130侧壁表面。
请参考图3，去除所述伪栅极结构120，在所述第一介质层150内形成伪栅开口(图中未示出)；在所述伪栅开口内形成栅极结构160。
请参考图4，形成所述栅极结构160之后，去除所述侧墙130，在所述第一介质层150内形成空腔170；在所述第一介质层150表面形成第二介质层180，所述第二介质层180位于所述空腔170顶部且将空腔170顶部封闭。
上述方法中，通过去除所述侧墙130，在所述第一介质层150内形成空腔170，具体的，所述空腔170为孔洞结构，空气填充于空腔170内，与侧墙130材料相比，空气的介电常数较小，所述以空腔170设置于栅极结构160的侧壁的方法，有助于减小栅极结构160和其他器件之间的电容，从而提高形成的半导体结构的性能。
然而，在去除所述侧墙130形成所述空腔170的过程中，所述栅极结构160的侧壁被暴露，容易受到刻蚀工艺的损伤，导致所述栅极结构170的性能降低，使得所述半导体结构的性能仍较差。
为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，其中结构包括：在所述伪栅极结构侧壁表面形成侧墙结构，所述侧墙结构包括第一侧墙、第二侧墙以及位于所述第一侧墙和第二侧墙之间的牺牲侧墙，且所述第一侧墙位于所述伪栅极结构侧壁表面；替代所述伪栅极结构形成栅极结构之后，去除所述牺牲侧墙，在所述第一侧墙和第二侧墙之间形成空腔，所述第一侧墙能够对所述栅极结构起到保护作用，能够减少所述栅极结构的侧壁在后续的工艺受到损伤，同时，位于第一侧墙和第二侧墙之间的空腔的介电常数较小，有利于降低栅极结构和其他器件之间的寄生电容，从而有利于提升半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图16是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图5，提供基底，所述基底上具有伪栅极结构210。
在本实施例中，所述基底包括：衬底201和位于衬底201上的鳍部202和隔离层(图中未示出)，且所述隔离层覆盖部分鳍部202侧壁表面。
在本实施例中，所述衬底201的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述鳍部202的材料为硅；在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述伪栅极结构210位于所述隔离层表面且横跨所述鳍部202。
所述隔离层可以起到电学隔离相邻鳍部202的作用。
在本实施例中，所述隔离层的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
在其他实施例中，所述基底为平面型衬底。
在本实施例中，所述伪栅极结构210的顶部表面具有硬掩膜结构。
所述硬掩膜结构，一方面，用于保护所述伪栅极结构210顶部表面，减少所述伪栅极结构210形貌受到影响；另一方面，用于作为后续刻蚀的停止层。
在本实施例中，所述硬掩膜结构包括：位于伪栅极结构210顶部表面的第一硬掩膜层(图中未示出)；位于所述第一硬掩膜层表面的第二硬掩膜层(图中未示出)。
在其他实施例中，所述硬掩膜结构还可以为单层结构。
接着，在所述伪栅极结构210侧壁表面形成侧墙结构，所述侧墙结构包括第一侧墙、第二侧墙以及位于所述第一侧墙和第二侧墙之间的牺牲侧墙，且所述第一侧墙位于所述伪栅极结构210侧壁表面，具体形成侧墙结构的过程中请参考图6至图9。
请参考图6，在所述伪栅极结构210顶部表面和侧壁表面、以及基底200表面形成第一侧墙材料层220。
所述第一侧墙材料层220为后续形成第一侧墙提供材料层。
所述第一侧墙材料层220的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛。在本实施例中，所述第一侧墙材料层220的材料为氮化硅。
在本实施例中，所述半导体结构的形成方法还包括：形成所述第一侧墙材料层220之后，后续形成所述牺牲材料层之前，在所述伪栅极结构210两侧的基底内形成源漏掺杂区204。
具体的，所述源漏掺杂区204位于伪栅极结构210两侧的鳍部202内。
需要说明的是，形成所述源漏掺杂区204的过程中，去除位于所述伪栅极结构210两侧基底表面和伪栅极结构210顶部表面的第一侧墙材料层220；形成所述源漏掺杂区204之后，在所述源漏掺杂区204表面和伪栅极结构210顶部表面形成补充侧墙材料层，所述补充侧墙材料层和位于伪栅极结构210侧壁表面的第一侧墙材料层共同作为后续制程的第一侧墙材料层220。
所述源漏掺杂区204的形成方法包括：去除所述伪栅极结构210两侧的基底，在所述基底内形成插塞开口(图中未示出)；在所述插塞开口内形成源漏掺杂区204。
在所述插塞开口内形成源漏掺杂区204的方法包括：采用外延生长工艺在所述插塞开口内形成外延层(图中未示出)；在形成所述外延层过程中采用原位掺杂工艺在所述外延层(图中未示出)内掺入所述源漏离子，形成所述源漏掺杂区204。
请参考图7，在所述第一侧墙材料层220侧壁表面形成牺牲材料层230。
所述牺牲材料层230为后续形成牺牲侧墙提供材料层。
所述牺牲材料层230和第一侧墙材料层220的材料不同，所述牺牲材料层230的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛。
在本实施例中，所述牺牲材料层230的材料为氧化硅。
所述牺牲材料层230的形成方法包括：在所述第一侧墙材料层220表面形成初始牺牲材料膜(图中未示出)；回刻蚀所述初始牺牲材料膜，直至暴露出所述第一侧墙材料层220顶部表面，形成所述牺牲材料层230。
请参考图8，在所述牺牲材料层230表面和第一侧墙材料层210暴露出的表面形成第二侧墙材料层240。
所述第二侧墙材料层240为后续形成第二侧墙提供材料层。
所述第二侧墙材料层240和所述牺牲材料层230的材料不同；所述第二侧墙材料层240的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛。
在本实施例中，所述第二侧墙材料层240的材料为氮化硅。
请参考图9，回刻蚀所述第一侧墙材料层220、牺牲材料层230以及第二侧墙材料层240，直至暴露出伪栅极结构210顶部表面，使所述第一侧墙材料层220形成所述第一侧墙221，使所述牺牲材料层230形成所述牺牲侧墙231，使所述第二侧墙材料层240形成第二侧墙241。
所述第一侧墙221、第二侧墙241以及位于所述第一侧墙221和第二侧墙241之间的第三侧墙构成侧墙结构(图中未标示)，位于所述伪栅极结构210两侧侧壁表面。
所述牺牲侧墙231为后续形成空腔占据空间。
具体的，所述伪栅极结构210顶部表面具有硬掩膜结构，回刻蚀所述第一侧墙材料层220、牺牲材料层230以及第二侧墙材料层240，直至停止在所述硬掩膜结构表面。
由于所述第一侧墙材料层220形成所述第一侧墙221，所述牺牲材料层230形成所述牺牲侧墙231，所述第二侧墙材料层240形成第二侧墙241，相应的，所述第一侧墙221和牺牲侧墙231的材料不同；所述第二侧墙241和牺牲侧墙231的材料不同，所述第一侧墙221的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛；所述第二侧墙241的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛；所述牺牲侧墙231的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛。
在本实施例中，所述半导体结构的形成方法还包括：形成所述第二侧墙材料层240之后，回刻蚀所述第一侧墙材料层220、牺牲材料层230以及第二侧墙材料层240之前，在所述基底上形成牺牲结构(图中未示出)，所述牺牲结构覆盖基底上的第二侧墙材料层240表面，且暴露出所述伪栅极结构210顶部上的第二侧墙材料层240顶部表面。
在本实施例中，由于形成所述牺牲结构，所述回刻蚀所述第一侧墙材料层220、牺牲材料层230以及第二侧墙材料层240的过程中，去除所述伪栅极结构210顶部上的第二侧墙材料层240和第一侧墙材料层220，保留基底上的第一侧墙材料层220和第二侧墙材料层230，从而使得所述保留于基底上的第一侧墙材料层220和第二侧墙材料层240能够作为后续形成源漏插塞的停止层。
请参考图10，在所述基底上形成第一介质层250，且所述第一介质层250位于所述侧墙结构侧壁表面。
所述第一介质层250的材料和第一侧墙221的材料不同；所述第一介质层250和第二侧墙241的材料不同。
在本实施例中，所述第一介质层250和牺牲侧墙231的材料相同，均为氧化硅。
所述第一介质层250的形成方法包括：在基底上形成覆盖所述伪栅极结构210和侧墙结构的介质材料层(图中未示出)，所述介质材料层的整个表面高于伪栅极结构210的顶部表面；去除高于伪栅极结构210顶部表面的介质材料层，从而形成第一介质层250。
在本实施例中，去除高于伪栅极结构210顶部表面的介质材料层的过程中，还去除位于伪栅极结构210顶部表面的硬掩膜结构和高于伪栅极结构210顶部的侧墙结构，剩余高度的侧墙结构的顶部表面齐平于所述伪栅极结构210的顶部表面。
请参考图11，形成所述侧墙结构之后，去除所述伪栅极结构210，在所述第一介质层250内形成伪栅开口260。
去除所述伪栅极结构210的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
在本实施例中，去除所述伪栅极结构210的工艺为湿法刻蚀工艺，能够较快去除所述伪栅极结构210，从而提高生产效率。
请参考图12，在所述伪栅开口260内形成栅极结构261。
在所述伪栅开口260内形成栅极结构261的方法包括：在所述伪栅开口261底部表面形成界面层(图中未示出)；在所述伪栅开口261底部和侧壁表面以及第一介质层250表面形成高K介质材料膜(图中未示出)，且所述高K介质材料膜位于界面层表面；在所述高K介质材料膜表面形成功函数材料膜(图中未示出)；在所述功函数材料膜表面形成栅极材料膜(图中未示出)；平坦化所述高K介质材料膜、功函数材料膜以及栅极材料膜，直至暴露出第一介质层250表面，使所述高K介质材料膜形成高K介质层(图中未示出)，使所述功函数材料膜形成功函数层(图中未示出)，使所述栅极材料膜形成栅极层(图中未示出)，从而在所述伪栅开口260内形成栅极结构261。
所述高K介质层的材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽或氧化铝中的一种或几种组合。在本实施例中，所述高K介质层的材料为氧化铪。
所述栅极层的材料包括金属，所述金属包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或几种组合。在本实施例中，所述栅极层的材料为钨。
所述功函数层的材料包括：N型功函数层和P型功函数层。
所述界面层的材料包括：二氧化硅，所述界面层能够有效减少鳍部和所述栅介质层之间的界面缺陷，从而改善界面态，有利于提高形成的半导体结构的性能。
接着，在所述第一介质层250内形成插塞开口以及位于所述插塞开口内的源漏插塞，且所述插塞开口暴露出第二侧墙241侧壁表面。
在本实施例中，所述源漏插塞的顶部表面高于所述栅极结构261的顶部表面，具体形成所述插塞开口和源漏插塞的过程请参考图13至图14。
请参考图13，在所述第一介质层250表面和栅极结构261表面形成第二介质层270；在所述第一介质层250和第二介质层270内形成插塞开口280。
在本实施例中，所述插塞开口280不仅暴露出第二侧墙241侧壁表面，还暴露出源漏掺杂区204表面。
所述第二介质层270的材料和第一侧墙221的材料不同；所述第二介质层270和第二侧墙241的材料不同。
在本实施例中，所述第二介质层270的材料和牺牲侧墙231的材料相同，均为氧化硅。
所述插塞开口280的形成方法包括：在所述第二介质层270表面形成图形化层(图中未示出)，所述图形化层暴露出源漏掺杂区204上的第二介质层表面270；以所述图形化层为掩膜，刻蚀所述第一介质层250和第二介质层270，直至暴露出源漏掺杂区204表面，在所述第一介质层250和第二介质层270内形成所述插塞开口280。
具体的，刻蚀所述第一介质层250和第二介质层270的过程中，还刻蚀保留在基底表面的部分第一侧墙材料层220(图9中所示)和第二侧墙材料层240(图9中所示)，直至暴露出源漏掺杂区204表面。
由于回刻蚀所述第一侧墙材料层、牺牲材料层以及第二侧墙材料层的过程中，所述牺牲结构能够使基底上的第一侧墙材料层220和第二侧墙材料层240保留，使得在刻蚀形成插塞开口280时，位于基底上的第一侧墙材料层220和第二侧墙材料层240能够作为刻蚀工艺的停止层，使得形成的插塞开口280的形貌较好，且对源漏掺杂区204造成的损伤较小，从而提高形成的半导体结构的性能。
请参考图14，在所述插塞开口280内形成源漏插塞281。
所述源漏插塞281位于所述源漏掺杂区204表面。
所述源漏插塞281的形成方法包括：在所述插塞开口280内和第二介质层270表面形成源漏插塞材料层(图中未示出)；平坦化所述源漏插塞材料层，直至暴露出所述第二介质层270表面；在所述插塞开口280内形成所述源漏插塞281。
由于所述插塞开口280暴露出第二侧墙241侧壁表面，位于所述插塞开口280内的源漏插塞281位于第二侧墙241侧壁表面，所述第二侧墙241能够对源漏插塞281起到保护作用，能够减少源漏插塞281的侧壁在后续的工艺受到损伤，使得所述源漏插塞281的性能较好。
具体的，所述源漏插塞材料层的形成方法包括：在所述插塞开口280底部和侧壁表面以及第二介质层270表面形成插塞阻挡材料膜；在所述插塞阻挡材料膜表面形成插塞导电材料膜，且所述插塞导电材料膜填充满所述插塞开口。
所述插塞阻挡材料膜用于增加插塞导电材料膜与第二介质层270和第一介质层220之间的粘附性。
请参考图15，形成所述源漏插塞281之后，去除所述牺牲侧墙230，在所述第一侧墙220和第二侧墙240之间形成空腔290。
具体的，去除所述牺牲侧墙230之前，去除所述第二介质层270，暴露出所述牺牲侧墙230；去除所述牺牲侧墙230，在所述第一侧墙220和第二侧墙240之间形成空腔290。
在本实施例中，所述第二介质层270和所述牺牲侧墙230的材料相同，能够通过同一刻蚀工艺，去除所述第二介质层270和牺牲侧墙230，从而节约工艺步骤，节省了工艺时间。
通过将所述伪栅极结构210替代成栅极结构261之后，去除所述第一侧墙221侧壁表面的牺牲侧墙231，在所述第一侧墙221和第二侧墙231之间形成所述空腔290，由于所述栅极结构261侧壁表面具有第一侧墙221，所述第一侧墙221能够对所述栅极结构261起到保护作用，能够减少所述栅极结构261的侧壁在后续的工艺受到损伤，使得所述栅极结构261的性能较好。同时，所述第一侧墙221和第二侧墙241之间具有空腔290，且所述第一侧墙221位于栅极结构261侧壁表面，由于所述空腔290为开口结构，空气填充于空腔290内，所述空腔290的介电常数较小，有利于降低栅极结构261和其他器件之间的寄生电容，从而有利于提升半导体结构的性能。
沿垂直于空腔290侧壁方向上，所述空腔290的尺寸范围为5纳米至10纳米。
所述空腔290的深度范围为10纳米至40纳米。
所述深度指的是沿垂直于基底表面方向上的尺寸。
沿垂直于空腔290侧壁方向上，所述空腔290的尺寸范围为5纳米至10纳米。若所述尺寸小于5纳米，则尺寸太小的空腔290起到的隔离作用较弱，致使对降低栅极结构261和其他器件之间的寄生电容的作用不明显；若所述尺寸大于10纳米，则不利于后续形成的第三介质层时能够将空腔290顶部封闭，也容易使部分材料进入空腔290内导致所述空腔290的介电常数受到第三介质层材料的影响，不利于降低栅极结构261和其他器件之间的寄生电容。
请参考图16，形成所述空腔290之后，在所述栅极结构261上形成第三介质层291，且所述第三介质层291封闭所述空腔290顶部。
所述第三介质层291的形成方法包括：在所述栅极结构261顶部、第一侧墙221顶部、第二侧墙241顶部以及源漏插塞291顶部表面和部分侧壁表面形成下层介质层2911，且所述下层介质层2911封闭所述空腔290顶部；在所述下层介质层2911表面形成上层介质层2912。
在本实施例中，所述上层介质层2912顶部表面高于所述源漏插塞281顶部表面。
所述下层介质层2911的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺包括：离子增强型化学气相沉积工艺(PECVD)、高浓度等离子体沉积工艺(HDP)或者高深宽比沉积工艺(HARP)。
在本实施例中，采用离子增强型化学气相沉积工艺形成所述下层介质层2911，所述工艺的填充性较差，有利于使膜层形成在空腔290顶部，从而将所述空腔290顶部封闭。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图15，包括：基底，所述基底上具有栅极结构261；位于所述栅极结构261侧壁表面的侧墙结构，所述侧墙结构包括：第一侧墙221、第二侧墙241以及位于所述第一侧墙221和第二侧墙241之间的空腔290，且所述第一侧墙221位于所述栅极结构261侧壁表面，所述空腔290的顶部表面高于栅极结构261的顶表面，所述空腔290的底部表面与栅极结构261的底部表面齐平；位于栅极结构261两侧基底上的源漏插塞281，且所述源漏插塞281位于所述第二侧墙241侧壁表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底上具有栅极结构；
位于所述栅极结构侧壁表面的侧墙结构，所述侧墙结构包括：第一侧墙、第二侧墙以及位于所述第一侧墙和第二侧墙之间的空腔，且所述第一侧墙位于所述栅极结构侧壁表面，所述空腔的顶部表面高于栅极结构的顶表面，所述空腔的底部表面与栅极结构的底部表面齐平；
位于栅极结构两侧基底上的源漏插塞，且所述源漏插塞位于所述第二侧墙侧壁表面。
2.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有伪栅极结构；
在所述伪栅极结构侧壁表面形成侧墙结构，所述侧墙结构包括第一侧墙、第二侧墙以及位于所述第一侧墙和第二侧墙之间的牺牲侧墙，且所述第一侧墙位于所述伪栅极结构侧壁表面；
在所述基底上形成第一介质层，且所述第一介质层位于所述侧墙结构侧壁表面；
形成所述侧墙结构之后，去除所述伪栅极结构，在所述第一介质层内形成伪栅开口；
在所述伪栅开口内形成栅极结构；
在所述第一介质层内形成插塞开口以及位于所述插塞开口内的源漏插塞，且所述插塞开口暴露出第二侧墙侧壁表面；
形成所述源漏插塞之后，去除所述牺牲侧墙，在所述第一侧墙和第二侧墙之间形成空腔。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述侧墙结构的形成方法包括：在所述伪栅极结构顶部表面和侧壁表面、以及基底表面形成第一侧墙材料层；在所述第一侧墙材料层侧壁表面形成牺牲材料层；在所述牺牲材料层表面和第一侧墙材料层暴露出的表面形成第二侧墙材料层；回刻蚀所述第一侧墙材料层、牺牲材料层以及第二侧墙材料层，直至暴露出伪栅极结构顶部表面，使所述第一侧墙材料层形成所述第一侧墙，使所述牺牲材料层形成所述牺牲侧墙，使所述第二侧墙材料层形成第二侧墙。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲材料层的形成方法包括：在所述第一侧墙材料层表面形成初始牺牲材料膜；回刻蚀所述初始牺牲材料膜，直至暴露出所述第一侧墙材料层顶部表面，形成所述牺牲材料层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：形成所述第二侧墙材料层之后，回刻蚀所述第一侧墙材料层、牺牲材料层以及第二侧墙材料层之前，在所述基底上形成牺牲结构，所述牺牲结构覆盖基底上的第二侧墙材料层表面，且暴露出所述伪栅极结构顶部上的第二侧墙材料层顶部表面；所述回刻蚀所述第一侧墙材料层、牺牲材料层以及第二侧墙材料层的过程，去除所述伪栅极结构顶部上的第二侧墙材料层和第一侧墙材料层，保留基底上的第一侧墙材料层和第二侧墙材料层。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一侧墙和牺牲侧墙的材料不同；所述第二侧墙和牺牲侧墙的材料不同。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛；所述第二侧墙的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛；所述牺牲侧墙的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：形成所述第一侧墙材料层之后，形成所述牺牲材料层之前，在所述伪栅极结构两侧的基底内形成源漏掺杂区。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区的形成方法包括：去除所述伪栅极结构两侧的基底，在所述基底内形成插塞开口；在所述插塞开口内形成源漏掺杂区。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述插塞开口内形成源漏掺杂区的方法包括：采用外延生长工艺在所述插塞开口内形成外延层；在形成所述外延层过程中采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂区。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，所述源漏插塞顶部表面高于所述栅极结构顶部表面。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：形成所述栅极结构之后，去除所述牺牲侧墙之前，在所述第一介质层表面和栅极结构表面形成第二介质层；在所述第一介质层和第二介质层内形成所述插塞开口。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述插塞开口的形成方法包括：在所述第二介质层表面形成图形化层，所述图形化层暴露出源漏掺杂区上的第二介质层表面；以所述图形化层为掩膜，刻蚀所述第一介质层和第二介质层，直至暴露出源漏掺杂区表面，在所述第一介质层和第二介质层内形成所述插塞开口。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述源漏插塞的形成方法包括：在所述插塞开口内和第二介质层表面形成源漏插塞材料层；平坦化所述源漏插塞材料层，直至暴露出所述第二介质层表面；在所述插塞开口内形成所述源漏插塞。
15.如权利要求2所述的半导体结构的形成方法，其特征在于，还包括：形成所述空腔之后，在所述栅极结构上形成第三介质层，且所述第三介质层封闭所述空腔顶部。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第三介质层的形成方法包括：在所述栅极结构顶部、第一侧墙顶部、第二侧墙顶部以及源漏插塞顶部表面和部分侧壁表面形成下层介质层，且所述下层介质层封闭所述空腔顶部；在所述下层介质层表面形成上层介质层，且所述上层介质层顶部表面高于所述源漏插塞顶部表面。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述下层介质层的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺包括：离子增强型化学气相沉积工艺、高浓度等离子体沉积工艺或者高深宽比沉积工艺。
18.如权利要求2所述的半导体结构的形成方法，其特征在于，沿垂直于空腔侧壁方向上，所述空腔的尺寸范围为5纳米至10纳米。
19.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述伪栅开口内形成栅极结构的方法包括：在所述伪栅开口底部表面形成界面层；在所述伪栅开口底部和侧壁表面以及第一介质层表面形成高K介质材料膜，且所述高K介质材料膜位于界面层表面；在所述高K介质材料膜表面形成功函数材料膜；在所述功函数材料膜表面形成栅极材料膜；平坦化所述高K介质材料膜、功函数材料膜以及栅极材料膜，直至暴露出第一介质层表面，使所述高K介质材料膜形成高K介质层，使所述功函数材料膜形成功函数层，使所述栅极材料膜形成栅极层，从而在所述伪栅开口内形成栅极结构。
20.如权利要求2所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底和位于衬底表面的鳍部和隔离层，且所述隔离层覆盖部分鳍部侧壁表面；所述伪栅极结构位于所述隔离层表面且横跨所述鳍部。
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