KR102211744B1 - 적층형 커패시터 - Google Patents
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Abstract
본 발명은, 커패시터 바디의 상하 면과 외부 전극의 도전성 수지층 사이에 충격흡수층을 배치하되, 충격흡수층의 길이가 도전성 수지층의 길이 보다 길게 형성되어, 커패시터 바디의 휨 강도 특성을 향상시킬 수 있는 적층형 커패시터를 제공한다.
Description
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이고 고용량이 보장되며 실장이 용이한 특징을 가지고 있어서, 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
최근 들어 칩 부품에 대한 높은 휨 강도 특성이 요구되고 있으며, 특히 전장 부품에 대한 업계의 관심이 높아지면서, 적층형 커패시터의 경우에도 자동차 또는 인포테인먼트 시스템에 사용되기 위해 고신뢰성 및 고강도 특성이 요구되고 있다.
수동부품소자의 고신뢰성을 달성하기 위해서는 기계적인 응력에 강한 신뢰성이 계속 요구되는데, 특히 전장용 적층형 커패시터의 경우 차체의 강한 진동에 견딜 수 있는 새로운 방안이 필요한 상황이다.
본 발명의 목적은 휨 강도 특성을 향상시킨 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 커패시터 바디의 상하 면과 외부 전극의 도전성 수지층 사이에 충격흡수층을 배치하되, 충격흡수층의 길이가 도전성 수지층의 길이 보다 길게 형성되는 적층형 커패시터를 제공한다.
본 발명의 바람직한 특징에 의하면, 상기 적층형 커패시터는, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 및 제3 및 제4 면을 연결하는 제1 방향으로 상기 커패시터 바디의 양 단부에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제1 및 제2 면에 배치되는 제1 및 제2 도전성 수지층; 상기 커패시터 바디의 제1 및 제2 면과 상기 제1 도전성 수지층 사이에 배치되는 제1 충격흡수층; 및 상기 커패시터 바디의 제1 및 제2 면과 상기 제2 도전성 수지층 사이에 배치되는 제2 충격흡수층; 을 포함하고, 상기 제1 및 제2 충격흡수층의 길이가 상기 제1 및 제2 도전성 수지층의 길이 보다 각각 길게 형성된다.
본 발명의 바람직한 특징에 의하면, 상기 제1 외부 전극은, 상기 커패시터 바디의 제3 면에 배치되는 제1 도전층; 상기 커패시터 바디의 제1, 제2, 제5, 제6 면에 배치되는 제1 충격흡수층; 및 상기 제1 도전층을 커버하고, 상기 제1 충격흡수층 중 일부를 커버하도록 상기 커패시터 바디의 제1, 제2, 제5, 제6 면의 일부까지 연장되는 제1 도전성 수지층; 을 포함할 수 있고, 상기 제2 외부 전극은, 상기 커패시터 바디의 제4 면에 배치되는 제2 도전층; 상기 커패시터 바디의 제1, 제2, 제5, 제6 면에 상기 제1 충격흡수층과 제1 방향으로 서로 이격되게 배치되는 제2 충격흡수층; 및 상기 제2 도전층을 커버하고, 상기 제2 충격흡수층 중 일부를 커버하도록 상기 커패시터 바디의 제1, 제2, 제5, 제6 면의 일부까지 연장되는 제2 도전성 수지층; 을 포함할 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 제1 및 제2 도전층이 구리(Cu)를 포함할 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 제1 및 제2 도전성 수지층이 도전성 금속과 에폭시를 포함할 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 제1 및 제2 도전성 수지층이 금속간 화합물과 에폭시를 포함할 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 제1 및 제2 충격흡수층이 절연 재료로 이루어질 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 제1 및 제2 충격흡수층이 에폭시를 포함할 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 제1 및 제2 충격흡수층이 금속 및 필러(filler)를 포함할 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 제1 및 제2 충격흡수층에서, 총 중량에 대하여 금속의 함량이 50중량% 이하이고, 상기 필러는 실리카(silica), 글라스 및 이산화지르코늄(ZrO2)을 포함할 수 있다.
본 발명의 바람직한 특징에 의하면, 제1 방향으로, 상기 제1 및 제2 충격흡수층의 길이의 합이 상기 커패시터 바디의 길이 대비 90% 이하일 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 제1 및 제2 충격흡수층의 각각의 두께가 10 ㎛ 이상일 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 제1 및 제2 도전성 수지층을 각각 커버하는 도금층을 더 포함할 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 도금층은, 상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 휨 강도 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1의 적층형 커패시터의 단면을 나타낸 사진이다.
도 4는 적층형 커패시터의 벤딩 테스트(Bending test) 방법을 설명하기 위한 정면도이다.
도 5는 도 4의 테스트 방법에 의한 벤딩 테스트 결과를 나타낸 그래프이다.
도 6은 도 1에 도금층이 더 형성된 것을 나타낸 사시도이다.
도 7은 도 2에 도금층이 더 형성된 것을 나타낸 단면도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1의 적층형 커패시터의 단면을 나타낸 사진이다.
도 4는 적층형 커패시터의 벤딩 테스트(Bending test) 방법을 설명하기 위한 정면도이다.
도 5는 도 4의 테스트 방법에 의한 벤딩 테스트 결과를 나타낸 그래프이다.
도 6은 도 1에 도금층이 더 형성된 것을 나타낸 사시도이다.
도 7은 도 2에 도금층이 더 형성된 것을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 예에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3은 도 1의 적층형 커패시터의 단면을 나타낸 사진이다.
도 1 내지 도 3을 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 140)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
또한, 본 실시 형태에서, 적층형 커패시터(100)의 실장 면은 도면 상에서 커패시터 바디(110)의 하면인 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면에 배치되는 제1 및 제2 외부 전극(130, 140)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(130, 140)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(130, 140)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 각각 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(130, 140)은 제1 및 제2 도전층(131, 141), 제1 및 제2 충격흡수층(132, 142), 및 제1 및 제2 도전성 수지층(133, 143)을 각각 포함한다.
제1 도전층(131)은 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)과 접속되는 부분이다.
제2 도전층(141)은 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)과 접속되는 부분이다.
또한, 제1 및 제2 도전층(131, 141)은 구리(Cu) 등의 금속을 포함할 수 있다.
제1 충격흡수층(132)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)과 제5 및 제6 면(5, 6)에 배치된다.
또한, 제1 충격흡수층(132)의 X방향의 길이는 후술하는 제1 도전성 수지층(133)의 X방향의 길이 보다 길게 형성될 수 있다.
이때, 제1 충격흡수층(132)의 길이는 각 기종 별로 정해져 있는 전극 사이즈의 1.0 배 이상이 되도록 할 수 있고, 제1 충격흡수층(132)의 두께는 10㎛ 이상이 되도록 하는 것이 바람직하다.
제2 충격흡수층(142)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)과 제5 및 제6 면(5, 6)에 형성되고, X방향으로 제1 충격흡수층(132)와 서로 이격되게 형성된다.
또한, 제2 충격흡수층(142)의 X방향의 길이는 후술하는 제2 도전성 수지층(143)의 X방향의 길이 보다 길게 형성될 수 있다.
이때, 제2 충격흡수층(142)의 길이는 각 기종 별로 정해져 있는 전극 사이즈의 1.0 배 이상이 되도록 할 수 있고, 제2 충격흡수층(142)의 두께는 10㎛ 이상이 되도록 하는 것이 바람직하다.
이러한 제1 및 제2 충격흡수층(132, 142)은 연신성이 있는 물질로 이루어질 수 있고, 예를 들어 폴리모 등으로 이루어질 수 있다.
또한, 제1 및 제2 충격흡수층(132, 142)은 절연 재료로 이루어질 수 있다. 이때, 제1 및 제2 충격흡수층(132, 142)은 에폭시를 포함할 수 있다.
다른 예로서, 제1 및 제2 충격흡수층(132, 142)은 금속과 필러(fiiller)를 포함할 수 있다. 상기 필러는 도포성을 개선하고 기계적 강도를 조정하는 등의 역할을 할 수 있다.
이때, 제1 및 제2 충격흡수층(132, 142)에서, 총 중량에 대하여 금속의 함량이 50중량% 이하이고, 상기 필러는 실리카(silica), 글라스 및 이산화지르코늄(ZrO2) 등의 비금속성 물질을 포함할 수 있다.
또한, 상기 필러는 소정 량의 금속성 물질과 각종 유기물을 더 포함할 수 있다.
이러한 필러는 제1 및 제2 충격흡수층(132, 142)의 초기 형성시 도포성, 내열성, 접착성 등을 조정하는 역할을 수행할 수 있다.
또한, 제1 및 제2 충격흡수층(132, 142)은 서로 붙는 것을 방지하기 위해, 커패시터 바디(110)의 표면에서 소정의 이격 거리를 갖도록 배치되는 것이 바람직하다.
이때, X방향으로, 제1 및 제2 충격흡수층(132, 142)의 길이의 합은 커패시터 바디(110)의 X방향의 길이 대비 90% 이하일 수 있다.
제1 및 제2 충격흡수층(132, 142)의 길이의 합이 커패시터 바디(110)의 X방향의 길이 대비 90%를 초과하면 제1 및 제2 충격흡수층이 서로 연결될 수 있다.
제1 도전성 수지층(133)은 기계적 응력에 대한 적층형 커패시터의 안정성을 향상시키는 역할을 하는 것으로서, 커패시터 바디(110)의 제3 면(3)에서 제1, 제2, 제5, 제6 면(1, 2, 5, 6)의 일부까지 각각 연장되고, 제1 도전층(131)을 커버하고, 제1 충격흡수층(132)은 그 중에서 일부만 커버되도록 형성된다.
이에 커패시터 바디(110)의 제1 및 제2 면(1, 2)과 제1 도전성 수지층(133) 사이에 제1 충격흡수층(132)이 배치될 수 있다.
제2 도전성 수지층(143)은 기계적 응력에 대한 적층형 커패시터의 안정성을 향상시키는 역할을 하는 것으로서, 커패시터 바디(110)의 제4 면(4)에서 제1, 제2, 제5, 제6 면(1, 2, 5, 6)의 일부까지 각각 연장되고, 제2 도전층(141)을 커버하고, 제2 절충격흡수층(142)은 그 중에서 일부만 커버되도록 형성된다.
이에 커패시터 바디(110)의 제1 및 제2 면(1, 2)과 제2 도전성 수지층(143) 사이에 제2 충격흡수층(142)이 배치될 수 있다.
또한, 제1 및 제2 도전성 수지층(133, 143)은 도전성 금속과 에폭시를 포함할 수 있다. 이때, 상기 도전성 금속은 구리 또는 니켈 등일 수 있다.
또한, 다른 예로서, 제1 및 제2 도전성 수지층(133, 143)은 금속간 화합물과 에폭시를 포함하여 이루어질 수 있다.
한편, 도 6 및 도 7에서와 같이, 제1 및 제2 외부 전극(130, 140)은 제1 및 제2 도전성 수지층(133, 143)을 각각 커버하도록 형성되는 도금층을 더 포함할 수 있다.
상기 도금층은, 제1 및 제2 도전성 수지층(133, 143)을 각각 커버하는 재1 및 제2 니켈(Ni) 도금층(134, 144)과, 제1 및 제2 니켈 도금층(134, 144)을 각각 커버하는 제1 및 제2 주석(Sn) 도금층(135, 145)을 포함할 수 있다
종래의 적층형 커패시터는, 낮은 탄성 계수를 가진 금속으로만 이루어진 외부전극층을 사용하여, 외부의 기계적 응력에 취약한 모습을 보인다.
이를 해결하기 위해, 연성이 좋은 수지와 금속 입자를 섞어서 사용하는 수지계 금속 페이스트를 도포하는 방법이 개시되어 있지만, 보다 더 높은 신뢰성을 요구하는 전장용 칩의 기준에는 여전히 미달되는 특성을 보이고 있다.
또한, 상기 수지계 금속 페이스트를 사용하는 외부 전극은 메탈 함량에 따라서 연성은 증가하지만 전기적 연결성은 감소할 수 있고, 반대로 연성이 감소하는 대신 전기적 연결성이 증가하는 트레이드 오프(Trade Off) 상황이 발생할 수 있다.
외부 전극의 조성 대신 전극의 밴드의 길이를 길게 가져가는 등의 구조적인 부분을 제어하는 방법을 통해 이 문제를 해결할 수 있으나, 밴드의 길이가 길어질 경우 두 전극 사이의 간격이 좁아지고, 그 결과로 소자의 단락(short)이 일어날 확률 역시 크게 증가하므로 이러한 구조적 제어 방법은 실제 적용이 어려운 실정이다.
본 발명은 이와 같은 기계적인 응력에 강한 적층형 커패시터를 제조하기 위하여 외부 전극의 구조를 특정한 것이다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 외부 전극 중 수지계 물질을 사용하는 층을 2중의 다른 조성과 구조를 가지는 층으로 구성하여 외부의 기계적 응력에도 적층형 커패시터가 보다 안정적으로 작동할 수 있도록 할 수 있다.
즉, 본 실시 예에서는, 외부 전극을 금속 성분은 없거나 적게 하고 연성은 우수한 충격흡수층과 연성은 조금 낮지만 전기적 연결성이 우수한 도전성 수지층의 2 중 구조로 하여, 이에 따라 적층형 커패시터의 기계적인 안정성을 증대시키면서 전기적 연결성은 확보하는 효과를 기대할 수 있다.
더불어, 본 실시 예에 따르면, 충격흡수층의 밴드 길이가 일반적인 적층형 커패시터에서와 달리 충격흡수층의 외측에 형성되는 도전성 수지층의 길이 보다 더 길게 형성됨으로써, 커패시터 바디에 걸리는 기계적 응력을 더욱 저감시킬 수 있다.
이때, 도전성 수지층은 일정 수준 이상의 전기적 연결성을 가지고 있어서, 적층형 커패시터가 문제 없이 작동하도록 설계될 수 있다.
또한, 충격흡수층과 도전성 수지층의 밴드 길이를 서로 이격된 거리가 일정 수준 유지되도록 조절하면, 혹시 발생할지 모르는 적층형 커패시터의 단락을 예방할 수 있다.
위와 같이 본 실시 예에 따르면, 전기적 연결성과 수명 가속 테스트 하에서의 안정성을 일정 수준 유지하면서도 기계적 응력 하에서의 적층형 커패시터의 신뢰성을 향상시킬 수 있는 효과를 기대할 수 있다.
실험 예
도 4는 적층형 커패시터의 벤딩 테스트(Bending test) 방법을 설명하기 위한 정면도이고, 도 5는 도 4의 테스트 방법에 의한 벤딩 테스트 결과를 나타낸 그래프이다.
도 4 및 도 5는, 충격흡수층의 적용 여부에 따른 커패시터 바디의 크랙(Crack) 발생 빈도를 시험하여 나타낸 것이다.
여기서, 비교 예는 외부 전극에 충격흡수층이 미적용된 적층형 커패시터이고, 실시 예는 도 1에 도시된 외부 전극이 충격흡수층을 포함하는 구조를 갖는 적층형 커패시터이다.
도 4를 참조하면, 크랙 발생 빈도는 기판에 실장된 적층형 커패시터를 실장 면을 누를 수 있는 장치에 위치시키고, 적층형 커패시터에서 실장 면의 반대 면을 6mm만큼 아래로 눌러 휨 크랙이 발생되는지를 확인하여 측정할 수 있다.
도 5를 참조하면, 풍격흡수층이 미적용된 비교 예의 경우 밴드가 커패시터 바디로부터 박리되는 필-오프(Peel Off) 또는 커패시터 바디가 깨지는 크랙(Crack) 불량이 30개의 샘플 중에서 29개 발생하였다.
그러나, 충격흡수층을 적용한 본 실시 예의 경우, 30개의 샘플 중에서 단 1개도 불량이 발생하지 않아 6mm의 휨 강도 테스트시 휨 강도의 보증이 가능한 것을 확인할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 132: 제1 및 제2 도전층
132, 142: 제1 및 제2 충격흡수층
133, 143: 제1 및 제2 도전성 수지층
134, 144: 제1 및 제2 니켈 도금층
135, 145: 제1 및 제2 주석 도금층
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 132: 제1 및 제2 도전층
132, 142: 제1 및 제2 충격흡수층
133, 143: 제1 및 제2 도전성 수지층
134, 144: 제1 및 제2 니켈 도금층
135, 145: 제1 및 제2 주석 도금층
Claims (13)
- 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 및
제3 및 제4 면을 연결하는 제1 방향으로 상기 커패시터 바디의 양 단부에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고,
상기 제1 외부 전극은, 상기 커패시터 바디의 제3 면에 배치되는 제1 도전층; 상기 제1 도전층을 커버하고, 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되게 배치되는 제1 도전성 수지층; 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면과 상기 제1 도전성 수지층 사이에 배치되는 제1 충격흡수층; 을 포함하고, 상기 제1 충격흡수층의 길이가 상기 제1 도전성 수지층의 길이 보다 길게 형성되고,
상기 제2 외부 전극은, 상기 커패시터 바디의 제4 면에 배치되는 제2 도전층; 상기 제2 도전층을 커버하고, 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되게 배치되는 제2 도전성 수지층; 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면과 상기 제2 도전성 수지층 사이에 배치되는 제2 충격흡수층; 을 포함하고, 상기 제2 충격흡수층의 길이가 상기 제2 도전성 수지층의 길이 보다 길게 형성되고,
상기 제1 및 제2 충격흡수층이 절연 재료로 이루어지는 적층형 커패시터.
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 도전층이 구리(Cu)를 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 도전성 수지층이 도전성 금속과 에폭시를 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 도전성 수지층이 금속간 화합물과 에폭시를 포함하는 적층형 커패시터.
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 충격흡수층이 에폭시를 포함하는 적층형 커패시터.
- 삭제
- 삭제
- 제1항에 있어서,
제1 방향으로, 상기 제1 및 제2 충격흡수층의 길이의 합이 상기 커패시터 바디의 길이 대비 90% 이하인 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 충격흡수층의 각각의 두께가 10 ㎛ 이상인 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 도전성 수지층을 각각 커버하는 도금층을 더 포함하는 적층형 커패시터.
- 제12항에 있어서,
상기 도금층은, 상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함하는 적층형 커패시터.
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