KR102494335B1 - 세라믹 전자 부품 - Google Patents

Abstract

본 발명의 일 실시형태에 따른 세라믹 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제1 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되는 제1 전도성 수지층을 포함하고, 상기 바디의 제3 면에 배치되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 전극층 및 상기 제2 전극층 상에 배치되는 제2 전도성 수지층을 포함하고, 상기 바디의 제4 면에 배치되는 제2 외부 전극; 을 포함하고, 상기 바디의 제3 면과 제4 면 간의 거리를 L, 상기 제1 및 제2 전극층의 두께를 ta, 상기 제1 및 제2 전도성 수지층의 두께를 tb로 정의할 때, tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상이다.

Description

세라믹 전자 부품{CERAMIC ELECTRONIC COMPONENT}

본 발명은 세라믹 전자 부품에 관한 것이다.

세라믹 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.

이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.

최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.

특히, 적층 세라믹 커패시터에 대한 높은 휨강도 특성이 요구되고 있어서, 이에 부합하기 위하여 내부 및 외부 구조 등의 개선이 필요한 실정이다.

한편, 적층 세라믹 커패시터의 고신뢰성을 확보하기 위한 방안으로, 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 스트레스에 의해 발생하는 크랙(crack) 발생을 방지하기 위해, 외부 전극에 전도성 수지층을 적용하는 기술이 개시되어 있다.

이러한 전도성 수지층은 적층 세라믹 커패시터의 외부 전극의 소결 전극층과 도금층 사이를 전기적 및 기계적으로 접합시켜주는 역할을 하고, 회로 기판 실장 중에 공정 온도에 따른 기계적 및 열적 응력 및 기판의 휨 충격으로부터 적층 세라믹 커패시터를 보호하는 역할을 더 한다.

그러나, 전도성 수지층은 저항이 높아 전도성 수지층이 없는 제품 대비　ESR(등가직렬저항: Equivalent Series Resistance)이 높은 문제가 있었다.

본 발명의 일 목적 중 하나는 신뢰성이 우수한 세라믹 전자 부품을 제공하기 위함이다.

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제1 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되는 제1 전도성 수지층을 포함하고, 상기 바디의 제3 면에 배치되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 전극층 및 상기 제2 전극층 상에 배치되는 제2 전도성 수지층을 포함하고, 상기 바디의 제4 면에 배치되는 제2 외부 전극; 을 포함하고, 상기 바디의 제3 면과 제4 면 간의 거리를 L, 상기 제1 및 제2 전극층의 두께를 ta, 상기 제1 및 제2 전도성 수지층의 두께를 tb로 정의할 때, tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상인 세라믹 전자 부품을 제공한다.

본 발명의 여러 효과 중 일 효과로서, 바디의 길이를 고려하여 외부 전극의 전극층 및 전도성 수지층의 두께를 조절함으로써, 휨강도를 개선하면서도 등가직렬저항(Equivalent series resistance,　ESR)을 저감시킬 수 있어 세라믹 전자 부품의 신뢰성을 향상시킬 수 있는 효과가 있다.

다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시형태에 따른 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 4의 (a)는 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이고, 도 4의 (b)는 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 5는 도 3의 P1 영역 확대도이다.
도 6는 도 3의 P2 영역 확대도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도면에서, X 방향은 제2 방향 또는 길이 방향, Y 방향은 제3 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향 또는 두께 방향으로 정의될 수 있다.

세라믹 전자 부품

도 1은 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다.

도 2는 본 발명의 일 실시형태에 따른 바디의 사시도를 개략적으로 도시한 것이다.

도 3은 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.

도 4의 (a)는 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이고, 도 4의 (b)는 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.

도 1 내지 도 4을 참조하면, 본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제1 내부 전극(121)과 연결되는 제1 전극층(131a) 및 상기 제1 전극층 상에 배치되는 제1 전도성 수지층(131b)을 포함하고, 상기 바디의 제3 면에 배치되는 제1 외부 전극(131); 및 상기 제2 내부 전극(122)과 연결되는 제2 전극층(132a) 및 상기 제2 전극층 상에 배치되는 제2 전도성 수지층(132b)을 포함하고, 상기 바디의 제4 면에 배치되는 제2 외부 전극(132); 을 포함하고, 상기 바디의 제3 면과 제4 면 간의 거리를 L, 상기 제1 및 제2 전극층의 두께를 ta, 상기 제1 및 제2 전도성 수지층의 두께를 tb로 정의할 때, tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상이다.

이하에서는 본 발명의 일 실시형태에 따른 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.

도 2를 참조하면, 제1 면(1)과 제2 면(2) 간의 거리를 바디의 두께(T), 제3 면(3)과 제4 면(4) 간의 거리를 바디의 길이(L), 제5 면(5)과 제6 면(6) 간의 거리를 바디의 폭(W)으로 정의할 수 있다.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.

상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.

내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.

제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.

도 1 내지 도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.

제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이때, 본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112)를 포함할 수 있다.

커버부(112)는 내부 전극(121, 122)을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 커버부(112)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 포함할 수 있다.

커버부(112)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.

본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은, 바디의 제3 면(3)에 배치되는 제1 외부 전극(131) 및 바디의 제4 면(4)에 배치되는 제2 외부 전극(132)을 포함한다.

제1 외부 전극(131)은 상기 제1 내부 전극(121)과 연결되는 제1 전극층(131a) 및 상기 제1 전극층(131a) 상에 배치되는 제1 전도성 수지층(131b)을 포함한다.

제2 외부 전극(132)은 상기 제2 내부 전극(122)과 연결되는 제2 전극층(132a) 및 상기 제2 전극층(132a) 상에 배치되는 제2 전도성 수지층(132b)을 포함한다.

제1 외부 전극(131)은 상기 제1 전도성 수지층(131b) 상에 배치되는 제1 Ni 도금층(131c) 및 상기 제1 Ni 도금층 상에 배치되는 제1 Sn 도금층(131d)을 더 포함할 수 있다.

제2 외부 전극(132)은 상기 제2 전도성 수지층(132b) 상에 배치되는 제2 Ni 도금층(132c) 및 상기 제2 Ni 도금층 상에 배치되는 제2 Sn 도금층(132d)을 더 포함할 수 있다.

상기 제1 및 제2 외부 전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있으며, 상기 제2 외부 전극(132)은 상기 제1 외부 전극(131)과 다른 전위에 연결될 수 있다.

상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.

상기 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.

상기 전도성 수지층(131b, 132b)은 전극층(131a, 132a) 상에 형성되며, 전극층(131a, 132a)을 완전히 덮는 형태로 형성될 수 있다.

즉, 바디(110)의 제3 면(3)에서부터 제1 전극층(131a)의 밴드부(B)의 끝단까지의 거리가 제1 도전성 수지층(131b)의 밴드부(B)의 끝단까지의 거리보다 짧을 수 있으며, 바디(110)의 제4 면(4)에서부터 제2 전극층(132a)의 밴드부(B)의 끝단까지의 거리가 제2 도전성 수지층(132b)의 밴드부(B)의 끝단까지의 거리보다 짧을 수 있다.

전도성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함할 수 있다.

상기 전도성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.

상기 전도성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.

상기 Ni 도금층(131c, 132c)은 전도성 수지층(131b, 132b) 상에 형성되며, 전도성 수지층(131b, 132b)을 완전히 덮는 형태로 형성될 수 있다.

상기 Sn 도금층(131d, 132d)은 Ni 도금층(131c, 132c) 상에 형성되며, Ni 도금층(131c, 132c)을 완전히 덮는 형태로 형성될 수 있다.

Sn 도금층(131d, 132d)은 실장 특성을 향상시키는 역할을 한다.

외부 전극(131, 132)은 바디의 제3 면(3) 또는 제4 면(4)에 배치되는 접속부(C)와 상기 접속부(C)에서 상기 제1 및 제2 면(1, 2)의 일부까지 연장되는 밴드부(B)를 포함할 수 있다.

이때, 밴드부(B)는 제1 및 제2 면(1, 2)의 일부뿐만 아니라, 접속부(C)에서 제5 및 제6 면(5, 6)의 일부까지도 연장될 수 있다.

이하, 제1 외부 전극(131)을 중심으로 설명하나, 제2 외부 전극(132)에도 동일하게 적용될 수 있다.

도 5는 도 3의 P1 영역 확대도이다.

도 2 및 도 5를 참조하면, 본 발명의 일 실시형태에 따른 세라믹 전자 부품에 있어서, 제3 면(3)과 제4 면(4) 간의 거리를 L, 제1 전극층(131a)의 두께를 ta, 제1 전도성 수지층(131b)의 두께를 tb로 정의할 때, tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상이다.

tb가 80㎛ 이상인 경우에는 제1 전도성 수지층(131b)의 두께가 너무 두껍기 때문에 ESR(등가직렬저항: Equivalent Series Resistance)이 높아질 우려가 있으므로 tb는 80㎛ 미만인 것이 바람직하며, 보다 바람직하게는 70㎛ 이하일 수 있다.

(ta+tb)/L*50이 1 미만인 경우에는 제1 전극층(131a) 및 제1 전도성 수지층(131b)의 두께가 응력을 스트레스를 완화하기에 불충분하므로 휨강도가 저하될 우려가 있다.

tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상을 만족함에 따라 휨강도를 개선하면서도 등가직렬저항(Equivalent series resistance,　ESR)을 저감시킬 수 있다.

이때, 상기 바디의 제5 면과 제6 면 간의 거리를 W로 정의할 때, (ta+tb)/W*100은 2 이상을 만족함으로써 휨강도를 보다 향상시킬 수 있다.

또한, Ni 도금층(131c, 132c)의 두께는 0.5 ㎛ 이상 7 ㎛ 미만일 수 있다.

Ni 도금층(131c, 132c)의 두께가 0.5 ㎛ 미만인 경우에는 납땜성을 확보하기 어려울 수 있으며, 7 ㎛ 초과인 경우에는 도금 응력에 의한 휨크랙 발생 빈도가 높아지기 때문에 휨강도 특성이 저하될 수 있다.

또한, Sn 도금층(131d, 132d)의 두께는 0.5 ㎛ 이사이 12 ㎛ 미만일 수 있다.

Sn 도금층(131d, 132d)의 두께가 0.5 ㎛ 미만인 경우에는 납땜성을 확보하기 어려울 수 있으며, 12 ㎛ 초과인 경우에는 도금 응력에 의한 휨크랙 발생 빈도가 높아지기 때문에 휨강도 특성이 저하될 수 있다.

도 6은 도 3의 P2 영역 확대도이다.

도 6을 참조하면, 본 발명의 일 실시형태에 따른 세라믹 전자 부품에 있어서, 상기 유전체층(111)의 두께(td)와 상기 내부전극(121, 122)의 두께(te)는 td ＞ 2*te 를 만족할 수 있다.

즉, 본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께(td)는 상기 내부 전극(121, 122)의 두께(te)의 2 배 보다 더 큰 것을 특징으로 한다.

일반적으로 고전압 전장용 전자 부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고전압 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 두께(td)를 상기 내부 전극(121, 122)의 두께(te)의 2 배 보다 더 크게 함으로써, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다.

상기 유전체층(111)의 두께(td)가 상기 내부전극(121, 122)의 두께(te)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다.

상기 내부전극의 두께(te)는 1 ㎛ 미만일 수 있으며, 상기 유전체층의 두께(td)는 2.8 ㎛ 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.

이하, 표 1에서는 전극층의 두께(ta), 도전성 수지층의 두께(tb), 바디의 길이(L) 및 폭(W)에 따른 휨강도 및 ESR(등가직렬저항, Equivalent series resistance)을 평가하여 나타내었다.

휨강도는 기판에 적층 세라믹 커패시터의 샘플들을 실장한 후 벤딩시 누름을 받는 중심부에서의 거리를 6mm로 설정하여 크랙이 발생하는지 여부를 관찰하여, 크랙이 발생하지 않은 경우 '○'로 표시하였으며, 크랙이 발생한 경우 'X'로 표시하였다.

ESR이 28.5mΩ 이하인 경우 '○'로 표시하였으며, 28.5mΩ 초과인 경우 'X'로 표시하였다.

샘플 번호	ta (㎛)	tb (㎛)	L (mm)	W (mm)	(ta+tb)/L*50	(ta+tb)/W*100	휨강도	ESR
1*	10	5	1.5	0.78	0.5	1.92	X	O
2	10	25	1.5	0.78	1.17	4.49	O	O
3	10	40	1.5	0.78	1.67	6.41	O	O
4	10	55	1.5	0.78	2.17	8.33	O	O
5	30	10	1.5	0.78	1.33	5.13	O	O
6	30	25	1.5	0.78	1.83	7.05	O	O
7	30	40	1.5	0.78	2.33	8.97	O	O
8	30	55	1.5	0.78	2.83	10.9	O	O
9	45	10	1.5	0.78	1.83	7.05	O	O
10	45	25	1.5	0.78	2.33	8.97	O	O
11	45	40	1.5	0.78	2.83	10.9	O	O
12	45	55	1.5	0.78	3.33	12.82	O	O
13*	20	20	3.3	2.5	0.61	1.6	X	O
14	20	50	3.3	2.5	1.06	2.8	O	O
15*	20	80	3.3	2.5	1.52	4	O	X
16*	20	110	3.3	2.5	1.97	5.2	O	X
17	50	20	3.3	2.5	1.06	2.8	O	O
18	50	50	3.3	2.5	1.52	4	O	O
19*	50	80	3.3	2.5	1.97	5.2	O	X
20*	50	110	3.3	2.5	2.42	6.4	O	X
21	80	20	3.3	2.5	1.52	4	O	O
22	80	50	3.3	2.5	1.97	5.2	O	O
23*	80	80	3.3	2.5	2.42	6.4	O	X
24*	80	110	3.3	2.5	2.88	7.6	O	X

*: 비교예

상기 표 1을 참조하면, 본 발명의 일 실시형태에 따라 tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상을 만족하는 경우 휨강도 특성이 우수하면서도 ESR이 낮은 것을 확인할 수 있다.

반면에, 샘플번호 1 및 13은 (ta+tb)/L*50이 1 미만으로 휨강도 특성이 열위하였으며, 샘플번호 15, 16, 19, 20, 23 및 24는 tb가 80㎛ 이상으로 ESR이 높게 나타났다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 세라믹 전자 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
112: 커버부
131, 132: 외부 전극

Claims (14)

1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디;
   상기 제1 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되는 제1 전도성 수지층을 포함하고, 상기 바디의 제3 면에 배치되는 제1 외부 전극; 및
   상기 제2 내부 전극과 연결되는 제2 전극층 및 상기 제2 전극층 상에 배치되는 제2 전도성 수지층을 포함하고, 상기 바디의 제4 면에 배치되는 제2 외부 전극; 을 포함하고,
   상기 바디의 제3 면과 제4 면 간의 거리를 L, 상기 바디의 제5 면과 제6면 간의 거리를 W, 상기 바디의 두께 방향 중앙부에서 측정한 상기 제1 및 제2 전극층의 두께를 ta, 상기 제1 및 제2 전도성 수지층의 두께를 tb로 정의할 때,
   tb는 20㎛ 이상 55㎛ 이하이며, (ta+tb)/L*50은 1.06 이상 3.33 이하이고, (ta+tb)/W*100은 2.8 이상 12.82 이하인
   세라믹 전자 부품.
   
2. 삭제
3. 제1항에 있어서,
   상기 제1 외부 전극은 상기 제1 전도성 수지층 상에 배치되는 제1 Ni 도금층 및 상기 제1 Ni 도금층 상에 배치되는 제1 Sn 도금층을 더 포함하고,
   상기 제2 외부 전극은 상기 제2 전도성 수지층 상에 배치되는 제2 Ni 도금층 및 상기 제2 Ni 도금층 상에 배치되는 제2 Sn 도금층을 더 포함하는
   세라믹 전자 부품.
   
4. 제3항에 있어서,
   상기 제1 및 제2 Ni 도금층의 두께는 0.5 ㎛ 이상 7 ㎛ 미만인
   세라믹 전자 부품.
   
5. 제3항에 있어서,
   상기 제1 및 제2 Sn 도금층의 두께는 0.5 ㎛ 이상 12 ㎛ 미만인
   세라믹 전자 부품.
   
6. 제1항에 있어서,
   상기 제1 및 제2 내부 전극의 두께는 1 ㎛ 미만이고, 상기 유전체층의 두께는 2.8 ㎛ 미만인
   세라믹 전자 부품.
   
7. 제1항에 있어서,
   상기 제1 및 제2 내부 전극의 두께를 te, 상기 유전체층의 두께를 td라 정의할 때,
   td > 2*te 를 만족하는
   세라믹 전자 부품.
   
8. 제1항에 있어서,
   상기 제1 및 제2 전극층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 글라스를 포함하는
   세라믹 전자 부품.
   
9. 제1항에 있어서,
   상기 제1 및 제2 전도성 수지층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 베이스 수지를 포함하는
   세라믹 전자 부품.
   
10. 제1항에 있어서,
    상기 tb는 40μm 이상 55μm 이하인
    세라믹 전자 부품.
    
11. 삭제
12. 삭제
13. 삭제
14. 제1항에 있어서,
    상기 L은 1.5mm 이상 3.3mm 이하인
    세라믹 전자 부품.
    

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