KR102653205B1 - 적층형 커패시터 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 제1 및 제2 내부 전극과 접속되는 복수의 외부 전극; 상기 커패시터 바디의 제1 면에 형성되는 절연층; 상기 절연층 상에 제3 및 제4 면을 연결하는 방향으로 서로 이격되게 배치되는 제1 및 제2 단자 전극; 및 상기 제1 및 제2 단자 전극과 상기 외부 전극을 전기적으로 연결하는 연결부재; 를 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.
Description
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 기판으로 전달되어 상기 기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 전자 제품의 저소음설계가 중요해지면서 위와 같이 MLCC에서 발생되는 어쿠스틱 노이즈가 이슈화되고 있으며, 특히 스마트폰과 같은 음성통신 기능을 가진 전자제품에서의 어쿠스틱 노이즈의 저감이 요구되고 있다.
본 발명의 목적은, 압전 진동을 저감하여 어쿠스틱 노이즈를 저감시킬 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 제1 및 제2 내부 전극과 접속되는 복수의 외부 전극; 상기 커패시터 바디의 제1 면에 형성되는 절연층; 상기 절연층 상에 제3 및 제4 면을 연결하는 방향으로 서로 이격되게 배치되는 제1 및 제2 단자 전극; 및 상기 제1 및 제2 단자 전극과 상기 외부 전극을 전기적으로 연결하는 연결부재; 를 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 압전 진동을 저감하여 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1A 및 도 1B는 본 발명의 제1 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이다.
도 3은 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 및 제2 외부 전극이 형성된 것을 나타낸 사시도이다.
도 4A 및 도 4B는 도 3에 절연층이 더 형성된 것을 나타낸 사시도이다.
도 5A 및 도 5B는 도 1에 도금층이 더 형성된 것을 나타낸 사시도이다.
도 6A 및 도 6B는 본 발명의 제2 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 7(a) 및 도 7(b)는 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이다.
도 8은 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 내지 제4 외부 전극이 형성된 것을 나타낸 사시도이다.
도 9A 및 도 9B는 도 8에 절연층이 더 형성된 것을 나타낸 사시도이다.
도 10A 및 도 10B는 도 6에 도금층이 더 형성된 것을 나타낸 사시도이다.
도 11은 본 발명의 제3 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 12는 도 11의 X-Z방향 단면도이다.
도 13은 도 5A의 적층형 커패시터가 기판에 실장된 상태를 도시한 사시도이다.
도 14는 도 10A의 적층형 커패시터가 기판에 실장된 상태를 도시한 사시도이다.
도 15는 종래의 적층형 커패시터의 사시도이다.
도 16은 도 15의 적층형 커패시터가 기판에 실장된 상태에서의 진동을 개략적으로 나타낸 단면도이다.
도 17은 도 13에서의 진동을 개략적으로 나타낸 단면도이다.
도 18은 본 발명의 적층형 커패시터가 LSI의 전원회로의 디커플링 커패시터로 사용되는 실시 예를 개략적으로 나타낸 회로도이다.
도 19는 도 18의 회로에서 전류의 변화 및 전압의 변동을 나타낸 그래프이다.
도 2(a) 및 도 2(b)는 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이다.
도 3은 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 및 제2 외부 전극이 형성된 것을 나타낸 사시도이다.
도 4A 및 도 4B는 도 3에 절연층이 더 형성된 것을 나타낸 사시도이다.
도 5A 및 도 5B는 도 1에 도금층이 더 형성된 것을 나타낸 사시도이다.
도 6A 및 도 6B는 본 발명의 제2 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 7(a) 및 도 7(b)는 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이다.
도 8은 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 내지 제4 외부 전극이 형성된 것을 나타낸 사시도이다.
도 9A 및 도 9B는 도 8에 절연층이 더 형성된 것을 나타낸 사시도이다.
도 10A 및 도 10B는 도 6에 도금층이 더 형성된 것을 나타낸 사시도이다.
도 11은 본 발명의 제3 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 12는 도 11의 X-Z방향 단면도이다.
도 13은 도 5A의 적층형 커패시터가 기판에 실장된 상태를 도시한 사시도이다.
도 14는 도 10A의 적층형 커패시터가 기판에 실장된 상태를 도시한 사시도이다.
도 15는 종래의 적층형 커패시터의 사시도이다.
도 16은 도 15의 적층형 커패시터가 기판에 실장된 상태에서의 진동을 개략적으로 나타낸 단면도이다.
도 17은 도 13에서의 진동을 개략적으로 나타낸 단면도이다.
도 18은 본 발명의 적층형 커패시터가 LSI의 전원회로의 디커플링 커패시터로 사용되는 실시 예를 개략적으로 나타낸 회로도이다.
도 19는 도 18의 회로에서 전류의 변화 및 전압의 변동을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(1, 2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(1, 2)의 선단을 연결하는 양면을 제3 및 제4 면(3, 4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(1, 2)과 제3 및 제4 면(3, 4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(5, 6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(1)은 실장 면과 동일한 개념으로 사용될 수 있다.
적층형
커패시터
도 1A 및 도 1B는 본 발명의 제1 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2(a) 및 도 2(b)는 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이고, 도 3은 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 및 제2 외부 전극이 형성된 것을 나타낸 사시도이고, 도 4A 및 도 4B는 도 3에 절연층이 더 형성된 것을 나타낸 사시도이다.
도 1 내지 도 4B를 참조하면, 본 발명의 제1 실시 예에 따른 적층형 커패시터(100)는, 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132), 커패시터 바디(110)의 제1 면(1)에 형성되는 절연층(150), 절연층(150) 상에 X방향으로 서로 이격되게 배치되는 제1 및 제2 단자 전극(141, 142), 제1 외부 전극(131)과 제1 단자 전극(141)을 전기적으로 연결하는 제1 연장부(141a) 및 제2 연장부(미도시) 및 제2 외부 전극(132)과 제2 단자 전극(142)을 전기적으로 연결하는 제3 연장부(142a) 및 제4 연장부(미도시)를 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 마진부로서 액티브 영역의 Z방향의 상하 측에 각각 배치되는 커버 영역을 포함할 수 있다.
상기 액티브 영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
상기 커버 영역은 커패시터 바디(110)의 Z방향의 상하 부에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버 영역은 단일 유전체층(111) 또는 2개 이상의 유전체층(111)을 상기 액티브 영역의 Z방향의 상하 외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.
제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110) 내에서 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 제1 및 제2 내부 전극(121, 122)에서 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극(121)은, X방향의 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출되고, 제2 내부 전극은 X 방향의 일단이 커패시터 바디의 제4 면(4)을 통해 노출된다.
제1 및 제2 외부 전극(131, 132)은 도전성 금속 및 글래스(glass)을 포함하는 도전성 페이스트에 의해 형성될 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 형성되어 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
제1 및 제2 단자 전극(141, 142)은 절연층(150) 상에 X방향으로 서로 이격되게 배치된다.
제1 단자 전극(141)은 양단에 제1 외부 전극(131)의 제1 밴드부 중 제5 및 제6 면에 형성된 부분과 각각 접속되도록 제1 연장부(41a) 및 제2 연장부(미도시)가 연장되게 형성된다.
제2 단자 전극(142)은 양단에 제2 외부 전극(132)의 제2 밴드부 중 제5 및 제6 면에 형성된 부분과 각각 접속되도록 제3 연장부(142a) 및 제4 연장부(미도시)가 연장되게 형성된다.
절연층(150)은 에폭시와 같은 열경화 수지, 절연성 세라믹 및 절연성 수지와 필러 중 선택된 적어도 1종 이상의 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예에서, 절연층(150)은 커패시터 바디(110)의 제1 면(1)의 전체와 제3 내지 제6 면(3-6) 중 하측 일부를 커버하도록 형성될 수 있다.
한편, 도 5A 및 도 5B에 도시된 바와 같이, 본 실시 예의 적층형 커패시터는, 제1 및 제2 외부 전극(131, 132), 제1 및 제2 단자 전극(141, 142) 및 제1 및 제2 연장부(141a, 142a) 상에 형성되는 도금층(161, 162)을 더 포함할 수 있다.
이때, 도금층(161, 162)은 니켈(Ni) 도금층과 주석(Sn) 도금층이 순서대로 적층된 구조일 수 있다.
변형 예
도 6A 및 도 6B는 본 발명의 제2 실시 예에 따른 적층형 커패시터(300)를 개략적으로 나타낸 사시도이고, 도 7(a) 및 도 7(b)는 본 발명의 제2 실시 예에 따른 적층형 커패시터(300)에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이고, 도 8은 본 발명의 제2 실시 예에 따른 적층형 커패시터(300)에서 커패시터 바디에 제1 내지 제4 외부 전극이 형성된 것을 나타낸 사시도이고, 도 9A 및 도 9B는 도 8에 절연층이 더 형성된 것을 나타낸 사시도이다.
여기서, 유전체층(111), 절연층(150) 및 제1 및 제2 단자 전극(141, 142) 의 구조는 앞서 설명한 제1 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 6A 및 도 9B를 참조하면, 제1 내부 전극(321)은 커패시터 바디(310)의 엣지로부터 이격되게 배치되는 제1 바디부(321a)와, 제1 바디부(321a)에서 커패시터 바디(100)의 제5 및 제6 면(5, 6)을 통해 각각 노출되도록 연장되는 제1 및 제2 리드부(321b, 321c)를 포함한다. 이때, 제1 내부 전극(321)은 커패시터 바디(310)의 제3 면(3)으로부터 이격되게 배치된다.
제2 내부 전극(322)은 커패시터 바디(310)의 엣지로부터 이격되게 배치되고 제1 바디부(321a)와 Z방향으로 오버랩되는 제2 바디부(322a)와, 제2 바디부(322a)에서 커패시터 바디(310)의 제5 및 제6 면(5, 6)을 통해 각각 노출되도록 연장되는 제3 및 제4 리드부(322b, 322c)를 포함한다. 이때, 제2 내부 전극(322)은 커패시터 바디(310)의 제4 면(4)으로부터 이격되게 배치된다.
또한, 제3 리드부(322b)는 제1 리드부(321b)와 X방향으로 이격되게 배치되고, 제4 리드부(322c)는 제2 리드부(321c)와 X방향으로 이격되게 배치된다.
본 실시 예의 적층형 커패시터(300)는 제1 내지 제4 외부 전극(331-334)을 포함한다.
제1 외부 전극(331)은 커패시터 바디(310)의 제5 면(5)에 형성되고, 제1 내부 전극(321)의 제1 리드부(321b)와 접속된다. 이때, 제1 외부 전극(331)은 양단이 커패시터 바디(310)의 제1 및 제2 면(1, 2)의 일부까지 연장되게 형성될 수 있다.
제2 외부 전극(332)은 커패시터 바디(310)의 제6 면(6)에 형성되고, 제1 내부 전극(321)의 제2 리드부(321c)와 접속된다. 이때, 제2 외부 전극(332)은 양단이 커패시터 바디(310)의 제1 및 제2 면(1, 2)의 일부까지 연장되게 형성될 수 있다.
제3 외부 전극(333)은 커패시터 바디(310)의 제5 면(5)에 제1 외부 전극(331)과 X방향으로 이격되게 형성되고, 제2 내부 전극(322)의 제3 리드부(322b)와 접속된다. 이때, 제3 외부 전극(333)은 양단이 커패시터 바디(310)의 제1 및 제2 면(1, 2)의 일부까지 연장되게 형성될 수 있다.
제4 외부 전극(334)은 커패시터 바디(310)의 제6 면(6)에 제2 외부 전극(332)과 X방향으로 이격되게 형성되고, 제2 내부 전극(322)의 제4 리드부(322c)와 접속된다. 이때, 제4 외부 전극(334)은 양단이 커패시터 바디(310)의 제1 및 제2 면(1, 2)의 일부까지 연장되게 형성될 수 있다.
제1 단자 전극(341)은, 일단으로부터 제1 외부 전극(331)에 접속되도록 제1 연장부(141a)가 연장되게 형성되고, 타단으로부터 제2 외부 전극(332)에 접속되도록 제2 연장부(미도시)가 연장되게 형성된다.
제2 단자 전극(342)은, 일단으로부터 제3 외부 전극(333)에 접속되도록 제3 연장부(342a)가 연장되게 형성되고, 타단으로부터 제4 외부 전극(334)에 접속되도록 제4 연장부(미도시)가 연장되게 형성된다.
한편, 도 10A 및 도 10B에 도시된 바와 같이, 본 실시 예의 적층형 커패시터(300)는, 제1 내지 제4 외부 전극(331-334), 제1 및 제2 단자 전극(341, 342) 및 제1 내지 제4 연장부 상에 도금층(361, 362)이 더 형성될 수 있다.
이때, 도금층(361, 362)은 니켈(Ni) 도금층과 주석(Sn) 도금층이 순서대로 적층된 구조일 수 있다.
도 11은 본 발명의 제3 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 12는 도 11의 X-Z방향 단면도이다.
여기서, 유전체층(111), 제1 및 제2 내부 전극, 제1 및 제2 외부 전극(131, 132), 절연층(150) 및 제1 및 제2 단자 전극(411, 412)의 구조는 앞서 설명한 제1 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 11 및 도 12를 참조하면, 본 실시 예의 적층형 커패시터(400)는 제1 및 제2 비아 전극(421, 422)을 포함한다.
절연층(150)에 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부 중 일부가 노출되도록 제1 및 제2 관통공(미도시)이 형성된다.
제1 비아 전극(421)은 제1 관통공을 통해 제1 단자 전극(411)에서 절연층(150)을 관통하여 제1 외부 전극(131)의 제1 밴드부 중 커패시터 바디(110)의 제1 면(1)에 형성된 부분에 접속하도록 형성된다.
제2 비아 전극(422)은 제2 관통공을 통해 제2 단자 전극(412)에서 절연층(150)을 관통하여 제2 외부 전극(132)의 제2 밴드부 중 커패시터 바디(110)의 제1 면(1)에 형성된 부분에 접속하도록 형성된다.
본 실시 예에서, 절연층(150)은 커패시터 바디(110)의 제1 면(1) 중 제1 및 제2 비아 전극(421, 422)이 관통되는 부분을 제외한 전체를 커버하도록 형성될 수 있다.
한편, 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 단자 전극(411, 412)에 도금층이 더 형성될 수 있다.
이때, 상기 도금층은 니켈(Ni) 도금층과 주석(Sn) 도금층이 순서대로 적층된 구조일 수 있다.
본 실시 예에 따르면, 단자 전극이 커패시터 바디에서 압전 진동량이 상대적으로 작은 커패시터 바디의 실장 면에만 형성되기 때문에, 적층형 커패시터(300)를 기판에 실장한 경우 솔더의 면적이 작아지게 된다. 이에 적층형 커패시터(300)로부터 기판으로 전달되는 진동이 감소되어 어쿠스틱 노이즈를 더 저감시킬 수 있다.
적층형
커패시터의 실장 기판
도 13을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터가 실장되는 기판(210)과 기판(210)의 상면에 X방향으로 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 포함한다.
상기 적층형 커패시터는 제1 및 제2 단자 전극 상에 형성된 도금층(161, 162)이 제1 및 제2 전극 패드(221, 222) 상에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 각각 고정되어 기판(210)과 전기적으로 연결될 수 있다.
도 14는 도 10A의 적층형 커패시터가 기판에 실장된 상태를 도시한 사시도로서, 여기서 적층형 커패시터의 구조를 제외한 구성은 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
또한, 도시되진 않았지만, 도 11의 적층형 커패시터도 유사한 구조로 기판에 실장할 수 있다.
도 15는 종래의 적층형 커패시터(10)의 사시도로서 커패시터 바디(1)으ㅢ 양 단에 외부 전극(2, 3)이 형성된 구조이고, 도 16은 도 15의 적층형 커패시터가 기판에 실장된 상태에서의 진동을 개략적으로 나타낸 단면도이고, 도 17은 도 13에서의 진동을 개략적으로 나타낸 단면도이다.
도 16을 참조하며, 종래의 적층형 커패시터(10)는 제1 및 제2 전극 패드(221', 222') 상에 형성되는 솔더(231', 232')의 면적이 커서 적층형 커패시터(10)의 외부 전극(2, 3)을 통해 기판(210)으로 전달되는 진동의 양이 크다.
그러나, 도 17을 참조하면, 본 발명의 일 실시 예에 의한 적층형 커패시터(100)는, 제1 및 제2 전극 패드(221, 222) 상에 형성되는 솔더(231, 232)의 면적이 종래 예에 비해 상대적으로 적고, 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 단자 전극(141, 142) 사이에 형성된 절연층(150)의 탄성력에 의해 압전 진동이 흡수됨으로써, 기판(210)으로 전달되는 압전 진동을 저감시켜 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 기판(210)의 변형이나 열 충격 등에 의해 발생하는 기계적 스트레스가 절연층(150)과 도전성 수지로 이루어진 제1 및 제2 단자 전극(141, 142)의 탄성력에 의해 완화되거나 억제됨으로써, 커패시터 바디(110)가 받는 손상을 방지할 수 있고, 이에 적층형 커패시터(100)의 신뢰성을 향상시킬 수 있다.
도 18은 본 발명의 적층형 커패시터가 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 실시 예를 개략적으로 나타낸 회로도이고, 도 19는 도 18의 회로에서 전류의 변화(l(t)) 및 전압의 변동(V(t))을 나타낸 그래프이다.
도 18 및 도 19를 참조하면, 전압 레귤레이터(voltage regulator)와 LSI 사이에 배치된 복수의 디커플링 커패시터는, LSI에 흐르는 급격하고 큰 전류의 변화와 배선 인덕턴스에 의해 발생하는 전압의 변동을 흡수하여 전원 전압을 안정시키는 역할을 하게 된다. 이때, 각각의 커패시터 간에 반공진(anti-resonance)이 유발되고 임피던스가 증가될 가능성이 있다.
본 실시 예에 의한 적층형 커패시터를 LSI 전원 회로에 사용되는 디커플링 커패시터로 적용한 경우, 커패시터 바디의 실장 면에 형성된 단자 전극에 의해 전류 패스(current path)가 감소되어 ESL이 저감될 수 있다.
따라서, 상기의 전류의 변화와 배선 인덕턴스에 의해 발생하는 전압의 변동을 잘 흡수하여 전원 임피던스를 크게 감소시킬 수 있다. 이에 LSI의 전원 노이즈에 대한 시스템의 안정성을 크게 향상시킬 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 300, 400: 적층형 커패시터
110, 310: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
141, 142: 제1 및 제2 단자 전극
150, 350: 절연층
161, 162: 도금층
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
321, 322: 제1 및 제2 내부 전극
321b, 321c, 322b, 322c: 제1 내지 제4 리드부
331-334: 제1 내지 제4 외부 전극
411, 412: 제1 및 제2 단자 전극
421, 422: 제1 및 제2 비아 전극
110, 310: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
141, 142: 제1 및 제2 단자 전극
150, 350: 절연층
161, 162: 도금층
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
321, 322: 제1 및 제2 내부 전극
321b, 321c, 322b, 322c: 제1 내지 제4 리드부
331-334: 제1 내지 제4 외부 전극
411, 412: 제1 및 제2 단자 전극
421, 422: 제1 및 제2 비아 전극
Claims (13)
- 삭제
- 삭제
- 삭제
- 삭제
- 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
상기 제1 및 제2 내부 전극과 접속되는 복수의 외부 전극;
상기 커패시터 바디의 제1 면에 형성되는 절연층;
상기 절연층 상에 제3 및 제4 면을 연결하는 방향으로 서로 이격되게 배치되는 제1 및 제2 단자 전극; 및
상기 제1 및 제2 단자 전극과 상기 외부 전극을 전기적으로 연결하는 연결부재; 를 포함하고,
상기 제1 내부 전극은 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 노출되는 제1 및 제2 리드부를 포함하고,
상기 제2 내부 전극은 상기 제1 및 제2 리드부와 제1 및 제2 면을 연결하는 방향으로 오버랩 되지 않도록 이격되게 배치되며 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 노출되는 제3 및 제4 리드부를 포함하고,
상기 외부 전극은, 상기 커패시터 바디의 제5 면에 서로 이격되게 배치되고 상기 제1 및 제3 리드부와 각각 접속되는 제1 및 제3 외부 전극과, 상기 커패시터 바디의 제6 면에 서로 이격되게 배치되고 상기 제2 및 제4 리드부와 각각 접속되는 제2 및 제4 외부 전극을 포함하고,
상기 연결부재는, 상기 제1 및 제2 단자 전극의 일단에서 상기 제1 및 제3 외부 전극까지 각각 연장되는 제1 및 제3 연장부와, 상기 제1 및 제2 단자 전극의 타단에서 상기 제2 및 제4 외부 전극까지 각각 연장되는 제2 및 제4 연장부를 포함하는 적층형 커패시터.
- 제5항에 있어서,
상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면으로부터 이격되게 배치되는 적층형 커패시터.
- 제5항에 있어서,
상기 제1 내지 제4 외부 전극이 상기 커패시터 바디의 제1 및 제2 면의 일부까지 연장되게 형성되는 적층형 커패시터.
- 제5항에 있어서,
상기 제1 내지 제4 외부 전극, 상기 제1 및 제2 단자 전극 및 상기 제1 내지 제4 연장부 상에 형성되는 도금층을 더 포함하는 적층형 커패시터.
- 제5항에 있어서,
상기 절연층이 상기 커패시터 바디의 제1 면과 제3 내지 제6 면 중 일부를 커버하도록 형성되는 적층형 커패시터.
- 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
상기 제1 및 제2 내부 전극과 접속되는 복수의 외부 전극;
상기 커패시터 바디의 제1 면에 형성되는 절연층;
상기 절연층 상에 제3 및 제4 면을 연결하는 방향으로 서로 이격되게 배치되는 제1 및 제2 단자 전극; 및
상기 제1 및 제2 단자 전극과 상기 외부 전극을 전기적으로 연결하는 연결부재; 를 포함하고,
상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고,
상기 외부 전극은, 상기 커패시터 바디의 제3 면에 형성되어 상기 제1 내부 전극과 접속되는 제1 접속부와 상기 제1 접속부에서 상기 커패시터 바디의 제1 및 제2 면의 일부와 제5 및 제6 면의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극과, 상기 커패시터 바디의 제4 면에 형성되어 상기 제2 내부 전극과 접속되는 제2 접속부와 상기 제2 접속부에서 상기 커패시터 바디의 제1 및 제2 면의 일부와 제5 및 제6 면의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극을 포함하고,
상기 연결부재는, 상기 제1 및 제2 단자 전극에서 상기 절연층을 관통하여 상기 제1 및 제2 밴드부 중 제1 면에 형성된 부분에 각각 직접 접촉되어 접속되는 제1 및 제2 비아 전극을 포함하는 적층형 커패시터.
- 제10항에 있어서,
상기 절연층이 상기 커패시터 바디의 제1 면 중 제1 및 제2 비아 전극이 관통되는 부분을 제외한 전체를 커버하도록 형성되는 적층형 커패시터.
- 제10항에 있어서,
상기 제1 및 제2 외부 전극, 및 상기 제1 및 제2 단자 전극에 형성되는 도금층을 더 포함하는 적층형 커패시터.
- 서로 이격되게 배치되는 복수의 전극 패드를 가지는 기판; 및
상기 전극 패드에 단자 전극이 접속되어 상기 기판 상에 실장되는 제5항 내지 제12항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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