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KR20210125625A - 3차원 반도체 메모리 장치 - Google Patents

3차원 반도체 메모리 장치 Download PDF

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Publication number
KR20210125625A
KR20210125625A KR1020200042500A KR20200042500A KR20210125625A KR 20210125625 A KR20210125625 A KR 20210125625A KR 1020200042500 A KR1020200042500 A KR 1020200042500A KR 20200042500 A KR20200042500 A KR 20200042500A KR 20210125625 A KR20210125625 A KR 20210125625A
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KR
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carbon
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grains
layer
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KR1020200042500A
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이상수
김재호
이우성
남필욱
지정근
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US17/036,594 priority patent/US11532639B2/en
Priority to CN202110372991.6A priority patent/CN113497050A/zh
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Abstract

3차원 반도체 메모리 장치가 제공된다. 이 장치는, 기판 상에 탄소함유층; 상기 탄소함유층 상에 교대로 적층되는 전극 층간절연막들과 전극층들; 상기 전극 층간절연막들과 상기 전극층들을 적어도 일부 관통하는 셀 수직 패턴; 및 상기 셀 수직 패턴과 상기 탄소함유층 사이에 개재되는 반도체 패턴을 포함하되, 상기 기판은 제 1 그레인들을 포함하고, 상기 반도체 패턴은 제 2 그레인들을 포함하고, 상기 제 2 그레인들의 평균 크기는 상기 제 1 그레인들의 평균 크기보다 작다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 3차원 반도체 메모리 장치는, 기판 상에 탄소함유층; 상기 탄소함유층 상에 교대로 적층되는 전극 층간절연막들과 전극층들; 상기 전극 층간절연막들과 상기 전극층들을 적어도 일부 관통하는 셀 수직 패턴; 및 상기 셀 수직 패턴과 상기 탄소함유층 사이에 개재되는 반도체 패턴을 포함하되, 상기 기판은 제 1 그레인들을 포함하고, 상기 반도체 패턴은 제 2 그레인들을 포함하고, 상기 제 2 그레인들의 평균 크기는 상기 제 1 그레인들의 평균 크기보다 작다.
본 발명의 일 양태에 따른 3차원 반도체 메모리 장치는, 주변회로 구조체; 상기 주변회로 구조체 상에 차례로 적층되는 기판 및 탄소함유층; 상기 탄소함유층 상에 배치되며, 교대로 적층되는 전극 층간절연막들과 전극층들을 포함하는 스택 구조체; 상기 스택 구조체의 적어도 일부를 관통하는 셀 수직 패턴; 상기 셀 수직 패턴과 상기 전극층들 사이에 개재되는 게이트 절연막; 및 상기 셀 수직 패턴과 이격되며 상기 스택 구조체를 관통하여 상기 탄소 함유층과 접하는 소오스 콘택 플러그를 포함하되, 상기 탄소함유막 내의 탄소 농도는 약 3~15 at.%이다.
본 발명의 다른 양태에 따른 3차원 반도체 장치는, 주변회로 구조체; 상기 주변회로 구조체 상에 차례로 적층되는 기판 및 탄소함유층; 상기 탄소함유층 상에 배치되며, 교대로 적층되는 전극 층간절연막들과 전극층들을 포함하는 스택 구조체; 상기 스택 구조체의 적어도 일부를 관통하는 셀 수직 패턴; 및 상기 셀 수직 패턴과 상기 탄소함유층 사이에 개재되는 반도체 패턴을 포함하되, 상기 기판과 상기 반도체 패턴은 모두 다결정 반도체막을 포함하고, 상기 기판은 제 1 결정립계들(grain boundary)을 포함하고, 상기 반도체 패턴은 제 2 경정립계들을 포함하고, 상기 제 2 결정립계들의 밀도는 상기 제 1 결정립계들의 밀도보다 크다.
본 발명의 개념에 따른 3차원 반도체 메모리 장치는 다결정 반도체막으로 이루어지는 기판과 반도체 패턴 사이에 탄소함유막이 개재될 수 있다. 이로써 탄소함유막에 의해 반도체 패턴은, 기판을 구성하는 제 1 그레인들의 평균 크기보다 작은, 제 2 그레인들을 가질 수 있다. 이로써 반도체 패턴들의 크기의 산포가 작아지고, 균일한 크기들의 반도체 패턴이 형성될 수 있다. 결과적으로 공정 불량을 줄이고, 반도체 메모리 장치의 신뢰도를 향상시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3a는 본 발명의 실시예들에 따라 도 2를 A-A’선으로 자른 3차원 반도체 메모리 장치의 단면도이다.
도 3b는 본 발명의 실시예들에 따라 도 2를 B-B’선으로 자른 3차원 반도체 메모리 장치의 단면도이다.
도 4a는 도 3b의 ‘P1’ 부분을 확대한 도면이다.
도 4b는 도 3b의 ‘P2’ 부분을 확대한 도면이다.
도 4c는 도 3b의 ‘P3’ 부분을 확대한 도면이다.
도 5a 내지 도 10a는 도 3a의 단면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5b 내지 도 10b는 도 3b의 단면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11a는 본 발명의 실시예들에 따라 도 2를 A-A’선으로 자른 3차원 반도체 메모리 장치의 단면도이다.
도 11b는 본 발명의 실시예들에 따라 도 2를 B-B’선으로 자른 3차원 반도체 메모리 장치의 단면도이다.
도 12는 도 11b의 ‘P4’ 부분을 확대한 도면이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 1a를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS), 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 연결하는 배선 구조체를 포함할 수 있다.
주변 로직 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
셀 어레이 구조체(CS)는, 평면적 관점에서, 주변 로직 구조체(PS)와 오버랩될 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다.
도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1b를 참조하면, 상기 메모리 블록들(BLK0~BLKn) 각각에서 셀 스트링들(CSTR)이 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있으며, 제 3 방향(D3)을 따라 연장될 수 있다. 복수개의 셀 스트링들(CSTR)이 비트 라인들(BL0-BL2) 각각에 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 상기 셀 스트링들(CSTR) 중 하나는 직렬 연결된 스트링 선택 트랜지스터들(SST21, SST11), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다. 상기 셀 스트링들(CSTR) 중 하나는 상기 제 11 스트링 선택 트랜지스터(SST11)와 메모리 셀 트랜지스터(MCT) 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 각각 연결된 더미 셀들(DMC)을 더 포함할 수 있다. 다른 셀 스트링들(CSTR)도 이와 동일/유사한 구조를 가질 수 있다.
상기 제 21 스트링 선택 트랜지스터(SST21)는 제 1 비트라인(BL1)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 상기 메모리 셀 트랜지스터들(MCT) 중에 하나의 셀 스트링(CSTR)에 연결된 메모리 셀 트랜지스터들(MCT)은 예를 들면 제 11 스트링 선택 트랜지스터(SST11)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터들(SST21, SST11)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 상기 제 11 스트링 선택 트랜지스터(SST11)는 제 11 스트링 선택 라인(SSL11)에 의해 제어될 수 있으며, 제 21 스트링 선택 트랜지스터(SST21)는 제 21 스트링 선택 라인(SSL21)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3a는 본 발명의 실시예들에 따라 도 2를 A-A'선으로 자른 3차원 반도체 메모리 장치의 단면도이다. 도 3b는 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 3차원 반도체 메모리 장치의 단면도이다. 도 4a는 도 3b의 'P1' 부분을 확대한 도면이다. 도 4b는 도 3b의 'P2' 부분을 확대한 도면이다. 도 4c는 도 3b의 'P3' 부분을 확대한 도면이다.
도 2, 3a 및 3b를 참조하면, 주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층된다. 상기 주변 회로 구조체(PS)는 주변 회로 기판(100)에 배치되는 주변 회로 트랜지스터들(PTR), 이들을 덮는 주변 층간절연막(102) 그리고 상기 주변 층간절연막(102) 내에 배치되는 주변 배선들(104)을 포함할 수 있다. 상기 주변 층간절연막(102) 상에 접착 절연막(5)이 배치될 수 있다. 상기 접착 절연막(5)은 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막 중 적어도 하나의 막을 포함할 수 있다. 상기 주변 회로 트랜지스터들(PTR)과 상기 주변 배선들(104)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 구성할 수 있다.
상기 접착 절연막(10) 상에 셀 어레이 구조체(CS)가 적층된다. 상기 셀 어레이 구조체(CS)는 셀 기판(10)을 포함한다. 상기 셀 기판(10)은 반도체막으로, 구체적으로 폴리실리콘막(또는 다결정실리콘막)으로 형성될 수 있다. 상기 셀 기판(10)에는 N형 또는 P형의 불순물이 도핑될 수 있다. 상기 셀 기판(10)은 불순물이 도핑되지 않은(un-doped)폴리실리콘막과 N형 또는 P형의 불순물이 도핑된 막의 이중막 구조를 포함할 수 있다. 상기 셀 기판(10)은 제 1 방향(D1)으로 나란히 배열되는 셀 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 상기 셀 어레이 구조체(CS)는 도 1b의 복수개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있으며 도 2에서는 상기 복수개의 메모리 블록들(BLK0~BLKn) 중에 하나의 메모리 블록(BLK)에 대한 평면도가 도시된다. 이웃하는 메모리 블록들(BLK) 사이에는 제 1 소오스 콘택 플러그들(CSPLG1)이 배치될 수 있다. 또한 하나의 메모리 블록(BLK)의 중심 부분에도 제 2 소오스 콘택 플러그(CSPLG2)가 배치되어 하나의 메모리 블록(BLK)를 제 2 방향(D2)으로 두 구역으로 나뉠 수 있다.
도 2의 평면도에서 상기 제 1 소오스 콘택 플러그(CSPLG1)은 제 1 방향으로 끊김 없이 길쭉한 라인 형태를 가질 수 있다. 그러나 상기 제 2 소오스 콘택 플러그(CSPLG2)는 상기 연결 영역(CNR)에서 불연속 구간(커팅 영역)이 존재한다. 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)과 상기 메모리 블록(BLK) 사이에 절연 물질로 이루어진 절연 스페이서(SS)가 배치될 수 있다. 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 셀 기판(10) 상에는 탄소함유막(30)이 배치될 수 있다. 상기 탄소함유막(30)은 탄소가 도핑된 실리콘막일 수 있다. 상기 탄소는 약 3~15 at.%의 농도로 도핑될 수 있다. 상기 탄소함유막(30) 상에는 제 1 스택 구조체(ST1)와 제 2 스택 구조체(ST2)가 차례로 적층된다.
상기 제 1 스택 구조체(ST1)는 버퍼 절연막(10) 및 교대로 적층된 제 1 전극층들(EL1)과 제 1 전극 층간절연막들(12)을 포함할 수 있다. 상기 제 2 스택 구조체(ST2)는 교대로 적층된 제 2 전극층들(EL2)과 제 2 전극 층간절연막들(14)을 포함할 수 있다. 상기 버퍼 절연막(11)은 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다. 상기 제 1 및 제 2 전극층들(EL1, EL2)은 예를 들면 텅스텐과 같은 금속을 함유할 수 있다. 상기 제 1 및 제 2 전극 층간절연막(12, 14)은 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 제 1 스택 구조체(ST1)와 제 2 스택 구조체(ST2)에는 이들을 관통하며 서로 이격된 제 1 그루브(GR1)과 제 2 그루브(GR2)가 형성될 수 있다. 상기 제 1 그루브(GR1) 안에 상기 제 1 및 소오스 콘택 플러그(CSPLG1)가 배치되고, 상기 제 2 그루브(GR2) 안에 상기 제 2 및 소오스 콘택 플러그(CSPLG2)가 배치될 수 있다.
상기 제 1 및 제 2 전극층들(EL1, EL2)의 단부(또는 패드부)는 상기 연결 영역(CNR)에서 계단 구조를 가질 수 있다. 상세하게, 상기 제 1 및 제 2 전극층들(EL1, EL2)은 셀 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 제 1 및 제 2 스택 구조체들(ST1, ST2)의 높이는 셀 영역(CAR)에서 멀어질수록 감소될 수 있다. 또한, 연결 영역(CNR)에서, 상기 제 1 및 제 2 전극층들(EL1, EL2)의 일측벽들은 제 1 방향(D1)을 따라 일정 간격으로 이격되어 배치될 수 있다. 상기 제 1 및 제 2 전극층들(EL1, EL2) 각각은 연결 영역(CNR)에서 패드부를 가질 수 있으며, 상기 제 1 및 제 2 전극층들(EL1, EL2)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 상기 제 2 전극층들(EL2) 중 최상층에 위치하는 것은 분리 절연 패턴(9)에 의해 제 1 방향(D1)으로 연장되는 다수개의 라인 패턴들로 분리될 수 있으며, 도 1b의 상기 11 내지 제 13 스트링 선택 라인들(SSL11, SSL12, SSL13)에 해당할 수 있다.
실시예들에 따르면, 본 발명의 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있다. 예를 들면, 상기 제 1 전극층들(EL1) 중 최하층에 위치하는 것은 도 1b의 접지 선택 라인들(GSL0-GSL2)에 해당할 수 있다. 최하층에 위치하는 것을 제외하고 나머지 상기 제 1 전극층들(EL1)과, 최상층에 위치하는 것을 제외하고 나머지 제 2 전극층들(EL2)은 도 1b의 워드라인들(WL0-WLn)과 더미 워드라인(DWL)에 해당할 수 있다. 상기 연결 영역(CNR)에서 상기 제 1 스택 구조체(ST1)의 단부는 제 1 평탄 절연막(44)으로 덮일 수 있고, 상기 제 2 스택 구조체(ST2)의 단부는 제 2 평탄 절연막(46)으로 덮일 수 있다. 상기 제 1 및 제 2 평탄 절연막들(44, 46)은 상기 전극 층간절연막들(12, 14)과 동일한 절연 물질을 포함할 수 있다.
도 2와 도 3a를 참조하면, 상기 셀 영역(CAR)에서 복수개의 셀 수직 패턴들(VS)이 상기 제 2 스택 구조체(ST2)와 상기 제 1 스택 구조체(ST1)의 일부를 관통한다. 도 3a에 도시되지는 않았지만, 도 2에서 상기 셀 영역(CAR)에서 상기 셀 수직 패턴들(VS) 사이에 제 1 더미 수직 패턴들(DVS1)이 배치될 수 있다. 메모리 블록(BLK)의 한 구역의 중심부에서 상기 제 1 더미 수직 패턴들(DVS1)은 제 1 방향(D1)을 따라 일렬로 배치될 수 있다. 상기 제 1 더미 수직 패턴들(DVS1)의 상부들 사이에 분리 절연 패턴들(9)이 배치될 수 있다. 상기 분리 절연 패턴들(9)은 상기 전극 층간절연막들(12, 14)과 동일한 절연 물질을 포함할 수 있다.
도 2 및 도 3b를 참조하면, 상기 연결 영역(CNR)에서 상기 제 2 스택 구조체(ST2)와 상기 제 1 스택 구조체(ST1)의 일부를 관통하는 복수개의 제 2 더미 수직 패턴들(DVS2)이 배치될 수 있다. 상기 제 2 더미 수직 패턴들(DVS2)의 폭은 상기 셀 수직 패턴들(VS) 및 상기 제 1 더미 수직 패턴들(DVS1)보다 폭이 더 클 수 있다.
도 4c 처럼, 상기 셀 수직 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)은 각각 제 1 수직 패턴(25)와 제 2 수직 패턴(27)을 포함할 수 있다. 상기 제 2 수직 패턴(27)은 게이트 절연막(GI)을 관통하여 반도체 패턴(EP)과 접할 수 있다. 상기 제 1 수직 패턴(25)은 상기 제 2 수직 패턴(27)과 상기 게이트 절연막(GI) 사이에 개재될 수 있다. 상기 제 1 수직 패턴(25) 및 상기 제 2 수직 패턴(27)은 모두 불순물이 도핑되거나 도핑되지 않은 실리콘 단결정막, 또는 폴리실리콘막(또는 다결정실리콘막)을 포함할 수 있다. 상기 셀 수직 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)은 각각 속이 빈 쉘(shell) 형태를 가질 수 있다.
도 3a 및 도 3b에서 상기 셀 수직 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)의 단면들은 각각 상기 제 1 스택 구조체(ST1)와 상기 제 2 스택 구조체(ST2) 사이의 경계에 인접하여 꺾인 형태를 가질 수 있다. 즉, 상기 셀 수직 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)의 측벽들은 각각 상기 제 1 스택 구조체(ST1)와 상기 제 2 스택 구조체(ST2) 사이의 경계에 인접하여 변곡점들을 가질 수 있다. 상기 셀 수직 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)의 내부는 매립 절연 패턴(29)으로 채워질 수 있다.
상기 셀 수직 패턴들(VS)과 상기 탄소 함유막(30) 사이 그리고 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)과 상기 탄소함유막(30) 사이에는 반도체 패턴들(EP)이 배치될 수 있다. 상기 반도체 패턴들(EP)은 예를 들면 반도체 에피택시얼막, 단결정 실리콘막 또는 폴리실리콘막(또는 다결정실리콘막)으로 형성될 수 있다. 상기 반도체 패턴들(EP)에는 상기 N형 또는 P형의 불순물이 도핑될 수 있다. 상기 반도체 패턴들(EP)은 적어도 한층의 제 1 전극층(EL1)을 관통할 수 있다. 상기 반도체 패턴들(EP)은 상기 탄소함유막(30)과 접할 수 있다. 상기 탄소함유막(30)은 상기 반도체 패턴들(EP)의 하부면들 및 하부 측벽들과 접할 수 있다.
도 3b, 4a 및 4b를 참조하면, 일 예에 있어서, 상기 셀 기판(10)과 상기 반도체 패턴들(EP) 모두 다결정 반도체막으로, 바람직하게는 다결정실리콘막으로 형성될 수 있다. 상기 셀 기판(10)과 상기 반도체 패턴들(EP) 모두 실리콘 그레인들을 포함할 수 있다. 구체적으로, 도 4a에 도시된 바와 같이 상기 셀 기판(10)은 제 1 그레인들(grains, GRA1)을 포함할 수 있다. 상기 반도체 패턴들(EP)은 도 4b에 도시된 바와 같이 제 2 그레인들(GRA2)을 포함할 수 있다. 상기 제 2 그레인들(GRA2)의 평균 크기는 상기 제 1 그레인들(GRA1)의 평균 크기보다 작을 수 있다. 예를 들면 상기 제 1 그레인들(GRA1)의 평균 크기는 약 50nm~400nm일 수 있다. 상기 제 2 그레인들(GRA2)의 평균 크기는 약 8~12nm일 수 있다. 도 4a에서 상기 셀 기판(10)은 제 1 그레인들(GRA1)의 경계들인 제 1 결정계립들(grain boundaries)을 포함할 수 있다. 도 4b에서 상기 반도체 패턴들(EP)은 제 2 그레인들(GRA2)의 경계들인 제 2 결정계립들을 포함할 수 있다. 상기 제 2 결정계립들의 수가 상기 제 1 결정계립들의 수보다 많을 수 있다. 상기 제 2 결정계립들의 밀도가 상기 제 1 결정계립들의 밀도보다 클 수 있다.
상기 제 2 그레인들(GRA2)의 균일도는 상기 제 1 그레인들(GRA1)의 균일도보다 우수할 수 있다. 즉, 상기 제 2 그레인들(GRA2)의 크기가 상기 제 1 그레인들(GRA1)보다 균일할 수 있다. 이와 같이 반도체 패턴들(EP)을 구성하는 제 2 그레인들(GRA2)의 균일도가 좋으면, 상기 반도체 패턴들(EP)의 크기의 산포도 감소될 수 있다. 'Worst on cell current 열화' 등의 문제를 방지하고, 반도체 메모리 소자의 신뢰도를 향상시킬 수 있다.
도시하지는 않았지만, 상기 셀 수직 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)도 모두 다결정 반도체막을, 바람직하게는 다결정실리콘막을 포함할 수 있으며, 상기 반도체 패턴들(EP)처럼, 도 4b에 도시된 바와 같이 제 2 그레인들(GRA2)을 포함할 수 있다. 또한 상기 탄소함유막(30) 내의 실리콘 그레인들의 크기는 도 4a의 제 1 그레인들(GRA1) 보다 작을 수 있고, 도 4b의 제 2 그레인들(GRA2)과 동일/유사할 수 있다. 상기 탄소함유막(30)은 실리콘 그레인들 사이에 탄소들이 결합된 형태를 가질 수 있다.
도 3b 및 도 4c를 참조하면, 상기 셀 수직 패턴들(VS)과 상기 제 1 및 제 2 스택 구조체들(ST1, ST2) 사이 그리고 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)과 상기 제 1 및 제 2 스택 구조체들(ST1, ST2) 사이에는 게이트 절연막(GI)이 개재될 수 있다. 상기 게이트 절연막들(GI)은 각각 도 4c처럼 터널 절연막(TL), 전하 저장막(SN) 및 블로킹 절연막(BCL)을 포함할 수 있다. 상기 전하 저장막(SN)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(SN)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막(SN)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블로킹 절연막(BCL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 상기 게이트 절연막(GI)과 상기 전극층들(EL1, EL2) 사이에는 고유전막(HL)이 개재될 수 있다. 상기 고유전막(HL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 금속 산화막을 포함할 수 있다. 상기 고유전막(HL)은 연장되어 상기 전극층들(EL1, EL2)과 상기 전극 층간절연막들(12, 14) 사이에 각각 개재될 수 있다.
상기 게이트 절연막들(GI)은 각각 상기 반도체 패턴들(EP)의 상부면들을 일부 덮을 수 있다. 상기 셀 수직 패턴들(VS), 상기 제 1 더미 수직 패턴들(DVS1) 및 상기 제 2 더미 수직 패턴들(DVS2)은 각각 상기 게이트 절연막들(GI)을 관통하여 상기 반도체 패턴들(EP)과 접할 수 있다.
도 3b를 참조하면, 상기 셀 수직 패턴들(VS) 및 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2) 각각의 상단에 비트라인 도전 패드(34)가 형성될 수 있다. 비트라인 도전 패드(34)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 상기 셀 수직 패턴들(VS) 상에 위치하는 비트라인 도전 패드(34)는 비트 라인(BL)과 연결될 수 있다. 그러나 상기 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2) 상에 위치하는 비트라인 도전 패드(34)는 비트 라인(BL)과 연결되지 않는다. 최하층에 위치하는 제 1 전극층(EL1)과 상기 반도체 패턴들(EP)과 사이에는 접지 게이트 절연막(33)이 개재될 수 있다. 상기 접지 게이트 절연막(33)은 예를 들면 실리콘 산화막을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 제 2 스택 구조체(ST2) 상에는 제 1 층간절연막(20)과 제 2 층간절연막(22)이 차례로 적층된다. 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)과 절연 스페이서(SS)는 상기 제 1 층간절연막(20), 상기 제 2 스택 구조체(ST2) 및 상기 제 1 스택 구조체(ST1)를 관통하여 상기 탄소함유막(30)과 접할 수 있다. 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)아래에서 상기 탄소함유막(30) 내에 공통 소오스 영역(CSR)이 배치될 수 있다. 상기 공통 소오스 영역(CSR)에는 N형의 또는 P형의 불순물이 도핑될 수 있다.
계속해서, 상기 제 2 층간절연막(22) 상에는 비트라인들(BL)이 배치될 수 있다. 상기 비트라인들(BL)은 상기 제 2 층간절연막(22) 및 상기 제 1 층간절연막(20)을 관통하는 비트라인 플러그들(BPLG)을 통해 셀 수직 패턴들(VS) 상의 비트라인 도전 패드들(34)과 전기적으로 연결될 수 있다. 상기 연결 영역(CNR)에서 관통 비아(TVS)은 상기 제 2 층간절연막(22), 상기 제 1 층간절연막(20), 상기 제 2 평탄 절연막(46), 상기 제 1 평탄 절연막(44), 상기 접착 절연막(5) 및 상기 주변 층간절연막(102)의 일부를 관통하여 주변 배선들(104) 중 하나와 접할 수 있다. 상기 관통 비아(TVS) 상에는 도전 패드(39)가 위치할 수 있다. 상기 비트라인들(BL)은 제 3 층간절연막(24)으로 덮일 수 있다. 상기 제 3 층간절연막(24) 상에는 비트라인 연결배선(35)이 위치할 수 있다. 상기 비트라인 연결배선(35)은 상기 제 3 층간절연막(24)을 관통하는 제 1 콘택 플러그(31)와 제 2 콘택 플러그(32)를 통해 상기 비트라인들(BL) 중 하나와 상기 관통 비아(TVS)을 전기적으로 연결시킬 수 있다. 이로써 상기 비트라인들(BL)은 주변회로 구조체(PS)(예를 들면, 페이지 버퍼 회로)와 전기적으로 연결될 수 있다. 도시하지는 않았지만, 상기 관통 비아(TVS)은 복수개로 배치될 수 있다. 상기 관통 비아들(TVS) 중 일부는 상기 전극층들(EL1, EL2)의 단부들과 전기적으로 연결될 수도 있다. 상기 전극층들(EL1, EL2)은 예를 들면 주변회로 구조체(PS)의 로우/컬럼 디코더 회로와 전기적으로 연결될 수 있다. 상기 제 3 층간절연막(24) 상에는 상기 비트라인 연결 배선(35)과 이격되는 제 1 셀 배선(36)이 위치할 수 있다. 상기 비트라인 연결 배선(35)과 상기 제 1 셀 배선(36)은 제 4 층간절연막(26)으로 덮일 수 있다. 상기 제 4 층간절연막(26) 상에는 제 2 셀 배선들(38)이 배치될 수 있다.
도 5a 내지 도 10a는 도 3a의 단면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 5b 내지 도 10b는 도 3b의 단면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5a 및 도 5b를 참조하면, 먼저 주변회로 구조체(PS)를 형성한다. 이를 위해 주변회로 기판(100)에 주변회로 트랜지스터들(PTR)을 형성하고 이들을 덮는 주변 층간절연막(102)과 이들과 전기적으로 연결되는 주변 배선들(104)을 형성한다. 상기 주변 층간절연막(102) 상에 접착 절연막(5)을 적층한다. 상기 접착 절연막(5) 상에 셀 기판(10)을 형성한다. 상기 셀 기판(10)은 비정질 실리콘막을 증착하여 형성될 수 있다. 상기 셀 기판(10) 상에 탄소함유막(30)을 형성한다. 상기 탄소함유막(30)은 탄소가 도핑된 반도체막으로 형성될 수 있다. 구체적으로 상기 탄소함유막(30)은 탄소가 도핑된 실리콘막으로 형성될 수 있다. 상기 탄소함유막(30)은 비정질실리콘막을 증착하면서 동시에 인시튜 방법으로 탄소를 도핑하여 형성될 수 있다. 또는 상기 탄소함유막(30)은 비정질실리콘막을 증착한 후에 이온주입 공정 또는 GPD(Gas-Phase Doping) 공정을 진행하여 비정질실리콘막 내에 탄소를 주입할 수 있다. 이때 탄소는 상기 탄소함유막(30) 내에 3~15 at.%농도로 도핑될 수 있다. 즉, 상기 탄소함유막(30)은 3~15 at.%농도의 탄소를 함유할 수 있다. 상기 탄소함유막(30)을 형성한 후에 열처리 공정을 진행하여 상기 셀 기판(10)을 구성하는 비정질 실리콘막을 다결정실리콘막으로 바꿔준다. 이로써 상기 셀 기판(10)은 도 4a의 제 1 그레인들(GRA1)을 가질 수 있다. 또한 상기 탄소함유막(30)은 탄소가 균일하게 도핑된 폴리실리콘막으로 바뀔 수 있다. 또한 상기 탄소함유막(30) 내에서 실리콘 그레인들은 도핑된 탄소들에 의해 크게 자라지 못하고 작은 크기를 가지게 된다. 예를 들면 상기 탄소함유막(30) 내의 실리콘 그레인들의 크기는 도 4a의 제 1 그레인들(GRA1) 보다 작을 수 있고, 도 4b의 제 2 그레인들(GRA2)과 동일/유사할 수 있다. 상기 탄소함유막(30) 상에 버퍼 절연막(11)을 형성한다. 상기 열처리 공정은 로(furnace), RTP(Rapid Thermal Process), 레이저 등을 이용할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 버퍼 절연막(11) 상에 제 1 희생막들(S1)과 제 1 전극 층간절연막들(12)을 교대로 반복 적층하여 제 1 예비 스택 구조체(PST1)를 형성한다. 상기 제 1 희생막들(S1)은 상기 버퍼 절연막(11) 및 상기 제 1 전극 층간절연막들(12)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 버퍼 절연막(11) 및 상기 제 1 전극 층간절연막들(12)은 실리콘 산화막으로 형성되고, 상기 제 1 희생막들(S1)은 실리콘질화막으로 형성될 수 있다.
트리밍 공정과 식각 공정을 교대로 반복 진행하여 상기 연결 영역(CNR)에서 상기 제 1 예비 스택 구조체(PST1)의 단부를 계단 형태로 형성할 수 있다. 이때 상기 연결 영역(CNR)에서 상기 버퍼 절연막(11), 상기 탄소함유막(30) 및 상기 셀 기판(10)도 식각되어 상기 접착 절연막(5)의 상부면이 노출될 수 있다. 상기 접착 절연막(5)의 전면 상에 제 1 평탄 절연막(44)을 적층하고 CMP 공정을 진행하여 상기 제 1 예비 스택 구조체(PST1)의 단부를 덮는 상기 제 1 평탄 절연막(44)을 남긴다. 상기 제 1 예비 스택 구조체(PST1)를 식각하여 복수개의 하부홀들(BH)을 형성한다. 상기 하부홀들(BH)은 상기 탄소함유막(30)을 노출시킬 수 있다. 상기 하부홀들(BH)은 후속의 셀 수직 패턴(VS)과 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)의 위치를 한정할 수 있다.
계속해서, SEG(Selective Epitaxial Growth) 공정을 진행하여 상기 하부홀들(BH) 안에 반도체 패턴(EP)을 형성할 수 있다. 이때 상기 반도체 패턴(EP)은 상기 탄소함유막(30) 상에서 실리콘막의 에피택시얼 성장이 이루어질 수 있다. 상기 탄소함유막(30) 내의 실리콘 그레인들의 크기가 작아졌기에, 상기 탄소함유막(30) 상에서 자라는 상기 반도체 패턴(EP)은 도 4b를 참조하여 설명한 제 2 그레인들(GRA2)을 가질 수 있다. SEG 공정 동안 상기 탄소함유막(30)은 상기 셀 기판(10)의 상기 제 1 그레인들(GRA1)의 형태가 상기 반도체 패턴(EP)으로 전사되는 것을 막으며, 상기 반도체 패턴(EP)이 상기 제 1 그레인들(GRA1)보다 작은 크기의 제 2 그레인들(GRA2)을 가지도록 한다. 이로써 상기 반도체 패턴들(EP)의 크기도 균일해져 크기 산포가 줄어들 수 있다. 상기 반도체 패턴(EP)을 형성할 때 인시튜 도핑으로 N형 또는 P형의 불순물을 도핑할 수 있다.
상기 하부홀들(BH) 안을 희생 매립 패턴(50)으로 채울 수 있다. 상기 희생 매립 패턴(50)은 ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon), 및 실리콘산화질화막 중에 선택되는 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
상기 제 1 예비 스택 구조체(PST1) 상에 제 2 희생막들(S2) 및 제 2 전극 층간절연막들(14)을 교대로 반복 적층하여 제 2 예비 스택 구조체(PST2)를 형성한다. 상기 제 2 희생막들(S2)은 상기 제 1 희생막들(S1)과 동일한 물질을 포함할 수 있다. 상기 제 2 전극 층간절연막들(14)은 상기 제 1 전극 층간절연막들(12)과 동일한 물질을 포함할 수 있다. 트리밍 공정과 식각 공정을 교대로 반복 진행하여 상기 연결 영역(CNR)에서 상기 제 2 예비 스택 구조체(PST2)의 단부를 계단 형태로 형성할 수 있다. 이때 상기 제 1 예비 스택 구조체(PST1)의 단부와 상기 제 1 평탄 절연막(44)의 상부면이 노출될 수 있다. 상기 제 2 예비 스택 구조체(PST2) 상에 제 2 평탄 절연막(46)을 적층하고 CMP(Chemical Mechanical Polishing) 공정을 진행하여 상기 제 2 예비 스택 구조체(PST2)의 단부를 덮는 상기 제 2 평탄 절연막(46)을 남긴다. 도 5a를 참조하여 상기 제 2 예비 스택 구조체(PST2)의 상부의 상기 제 2 전극 층간절연막들(14)과 최상층의 제 2 희생막(S2)을 식각하여 그루브를 형성하고 이를 채워 분리 절연 패턴(9)을 형성할 수 있다. 상기 제 2 예비 스택 구조체(PST2)를 식각하여 복수개의 상부홀들(UH)을 형성한다. 상기 상부홀들(UH)은 각각 상기 희생 매립 패턴들(50)을 노출시킬 수 있다.
도 7a 및 도 7b를 참조하면, 상기 상부홀들(UH)을 통해 상기 희생 매립 패턴들(50)을 제거하여 상기 반도체 패턴들(EP)을 노출시킬 수 있다. 이로써 상기 하부홀들(BH)과 상기 상부홀들(UH)이 각각 연결된 수직홀들(VH)이 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 수직홀들(VH)의 내측벽을 덮는 게이트 절연막(GI)을 형성한다. 그리고 반도체막을 콘포말하게 적층하고 매립 절연막으로 상기 수직홀들(VH)을 채울 수 있다. 상기 반도체막과 상기 매립 절연막에 대하여 에치백 공정을 진행하여 상기 수직홀들(VH) 안에 셀 수직 패턴들(VS), 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2) 및 매립 절연 패턴(29)을 형성할 수 있다. 이때 도 6a 및 도 6b를 참조하여 설명한 바와 같이, 상기 반도체 패턴들(EP)의 크기 산포가 줄어들어 상기 반도체 패턴들(EP)이 균일한 크기를 가지므로, 상기 게이트 절연막(GI), 상기 셀 수직 패턴들(VS), 제 1 및 제 2 더미 수직 패턴들(DVS1, DVS2)을 형성하는 식각 공정들에서 식각 깊이가 균일해져, 공정 불량이 발생하는 것을 방지할 수 있다.
계속해서, 상기 매립 절연 패턴(29)의 상부를 리세스시키고 도전막으로 채워 비트라인 도전 패드(34)를 형성한다. 상기 제 2 예비 스택 구조체(PST2) 상에 제 1 층간절연막(20)을 적층한다. 상기 셀 영역(CAR)에서 상기 제 1 층간절연막(20), 상기 제 2 예비 스택 구조체(PST2) 및 제 1 예비 스택 구조체(PST1)를 식각하여 상기 탄소함유막(30)을 노출시키는 제 1 그루브(GR1)와 제 2 그루브(GR2)를 형성할 수 있다. 이온주입 공정을 진행하여 제 1 그루브(GR1)와 제 2 그루브(GR2)를 통해 상기 탄소함유막(30) 내에 공통 소오스 영역(CSR)을 형성할 수 있다.
도 8a 및 도 8b 그리고 도 9a 및 도 9b를 참조하면, 상기 제 1 그루브(GR1)와 제 2 그루브(GR2)를 통해 상기 제 1 희생막들(S1)과 제 2 희생막들(S2)을 제거한다. 이로써 상기 제 1 희생막들(S1)이 위치하던 곳에 제 1 빈 영역들(R1)이 형성되고 상기 제 2 희생막들(S2)이 위치하던 곳에 제 2 빈 영역들(R2)이 형성될 수 있다. 상기 제 1 빈 영역들(R1)에 상기 반도체 패턴(EP)의 측면과 상기 제 1 전극 층간절연막들(12)의 상하부면들이 노출될 수 있다. 상기 제 2 빈 영역들(R2)에 상기 제 2 전극 층간절연막들(14)의 상하부면들이 노출될 수 있다.
도 9a 및 도 9b, 그리고 도 10a 및 도 10b를 참조하면, 열산화 공정을 진행하여 상기 반도체 패턴(EP)의 측벽에 접지 게이트 절연막(33)을 형성한다. 고유전막(도 4c의 HL)을 콘포말하게 형성하고 도전막을 증착하여 상기 제 1 및 제 2 빈공간들(R1, R2)을 채울 수 있다. 상기 제 1 및 제 2 그루브들(GR1, GR2) 안의 상기 도전막을 제거하여 상기 제 1 및 제 2 빈공간들(R1, R2)에 각각 제 1 및 제 2 전극층들(EL1, EL2)을 형성할 수 있다. 그리고 상기 제 1 및 제 2 그루브들(GR1, GR2)의 내측벽을 덮는 절연 스페이서(SS)를 형성하고, 상기 제 1 및 제 2 그루브들(GR1, GR2) 안에 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)을 형성할 수 있다.
후속으로 도 3a 및 도 3b를 참조하여, 상기 제 1 층간절연막(20) 상에 제 2 층간절연막(22)을 형성한다. 상기 셀 영역(CAR)에서 상기 제 2 층간절연막(22)과 상기 제 1 층간절연막(20)을 관통하는 비트라인플러그(BPLG)를 형성할 수 있다. 그리고 상기 연결 영역(CNR)에서 관통 비아(TVS)을 형성할 수 있다. 후속으로 비트라인들(BL), 도전 패드(39), 배선들(35, 36, 38) 및 제 3 및 제 4 층간절연막들(24, 26)을 형성할 수 있다.
도 11a는 본 발명의 실시예들에 따라 도 2를 A-A'선으로 자른 3차원 반도체 메모리 장치의 단면도이다. 도 11b는 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 3차원 반도체 메모리 장치의 단면도이다. 도 12는 도 11b의 'P4' 부분을 확대한 도면이다.
도 11a 및 도 11b를 참조하면, 주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층된다. 상기 셀 어레이 구조체(CS)는 도 3a 및 도 3b와 유사하되, 제 1 스택 구조체(ST1)와 셀 기판(10) 사이에 소오스층(SCL)이 개재되는 차이점을 가질 수 있다. 상기 소오스층(SCL)은 제 1 소오스 패턴(SP1)과 그 아래의 제 2 소오스 패턴(SP2)을 포함할 수 있다. 상기 제 1 소오스 패턴(SP1)과 상기 제 1 전극층(EL1) 사이에 전극 층간절연막(12)이 개재될 수 있다. 상기 제 1 소오스 패턴(SP1)과 상기 제 2 소오스 패턴(SP2)은 각각 예를 들면 N형 또는 P형의 불순물이 도핑된 실리콘 단결정 패턴 또는 폴리실리콘 패턴을 포함할 수 있다. 특히 상기 제 2 소오스 패턴(SP2)은 탄소를 더 포함할 수 있다. 상기 제 2 소오스 패턴(SP2)은 도 3a 및 도 3b의 탄소함유막(30)에 대응될 수 있다. 상기 제 2 소오스 패턴(SP2)에 함유된 탄소의 농도는 3~15 at.%일 수 있다.
도 12를 참조하면, 상기 제 2 소오스 패턴(SP2)은 상기 게이트 절연막(GI)을 관통하여 상기 셀 수직 패턴들(VS)과 각각 접할 수 있다. 상기 셀 수직 패턴들(VS)과 상기 셀 기판(10) 사이에는 각각 잔여 터널 절연막(TLr), 잔여 전하 저장막(SNr) 및 잔여 블로킹 절연막(BCLr)이 개재될 수 있다.
본 예에서 상기 셀 기판(10)은 도 4a를 참조하여 설명한 제 1 그레인들(GRA1)을 가질 수 있다. 상기 셀 수직 패턴들(VS)은 도 4b를 참조하여 설명한 제 2 그레인들(GRA2)을 가질 수 있다. 그 외의 구성은 도 3a, 도 3b, 도 4a 및 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11a 및 도 11b의 3차원 반도체 메모리 장치를 제조하는 과정은 다음과 같다. 도 6a 및 도 6b에서 셀 기판(10) 상에, 탄소함유막(30)을 형성 없이, 희생 소오스층(미도시)과 제 1 소오스 패턴(SP1)을 순차적으로 적층한다. 그리고 상기 제 1 소오스 패턴(SP1) 상에 예비 스택 구조체들(PST1, PST2)을 형성한다. 이때 반도체 패턴들(EP)은 형성되지 않는다. 도 9a 및 도 9b 그리고 도 10a 및 도 10b를 참조하여 전극층들(EL1, EL2)을 형성한 후에, 상기 희생 소오스층을 제거하고, 상기 희생 소오스 층이 있던 곳에 제 2 소오스 패턴(SP2)을 형성한다. 이때 상기 제 2 소오스 패턴(SP2)은 N형 또는 P형의 불순물과 탄소가 도핑된 반도체막으로 형성될 수 있다. 후속의 고온의 배선 형성 공정 등에서 상기 셀 수직 패턴(VS)을 구성하는 폴리실리콘막의 결정화가 이루어질 수 있다. 이때 상기 셀 수직 패턴(VS)이 상기 탄소를 함유하는 제 2 소오스 패턴(SP2)과 접하므로, 상기 셀 수직 패턴(VS)은 도 4b와 같이 작은 크기의 제 2 그레인들(GRA2)을 가질 수 있다. 그 외의 공정은 도 5a 내지 도 10b를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 탄소함유층;
    상기 탄소함유층 상에 교대로 적층되는 전극 층간절연막들과 전극층들;
    상기 전극 층간절연막들과 상기 전극층들을 적어도 일부 관통하는 셀 수직 패턴; 및
    상기 셀 수직 패턴과 상기 탄소함유층 사이에 개재되는 반도체 패턴을 포함하되,
    상기 기판은 제 1 그레인들을 포함하고,
    상기 반도체 패턴은 제 2 그레인들을 포함하고,
    상기 제 2 그레인들의 평균 크기는 상기 제 1 그레인들의 평균 크기보다 작은 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 기판은 제 1 결정립계들(grain boundary)을 포함하고,
    상기 반도체 패턴은 제 2 경정립계들을 포함하고,
    상기 제 2 결정립계들의 밀도는 상기 제 1 결정립계들의 밀도보다 큰 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 그레인들의 평균 크기는 약 50nm~400nm이고,
    상기 제 2 그레인들의 평균 크기는 약 8nm ~12nm인 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 탄소함유막 내의 탄소 농도는 약 3~15 at.%인 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 탄소함유막은 상기 반도체 패턴의 하부 측면들과 접하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 기판 아래에 배치되며, 상기 전극층들 또는 셀 수직 패턴 중 적어도 하나와 전기적으로 연결되는 주변회로 구조체를 더 포함하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 셀 수직 패턴과 이격되며 상기 전극 층간절연막들과 상기 전극층들을 관통하여 상기 탄소 함유층과 접하는 소오스 콘택 플러그를 더 포함하는 3차원 반도체 메모리 장치.
  8. 주변회로 구조체;
    상기 주변회로 구조체 상에 차례로 적층되는 기판 및 탄소함유층;
    상기 탄소함유층 상에 배치되며, 교대로 적층되는 전극 층간절연막들과 전극층들을 포함하는 스택 구조체;
    상기 스택 구조체의 적어도 일부를 관통하는 셀 수직 패턴;
    상기 셀 수직 패턴과 상기 전극층들 사이에 개재되는 게이트 절연막; 및
    상기 셀 수직 패턴과 이격되며 상기 스택 구조체를 관통하여 상기 탄소 함유층과 접하는 소오스 콘택 플러그를 포함하되,
    상기 탄소함유막 내의 탄소 농도는 약 3~15 at.%인 3차원 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 스택 구조체와 상기 탄소 함유층 사이에 배치되는 소오스 패턴을 더 포함하며,
    상기 탄소함유층은 상기 게이트 절연막을 관통하여 상기 셀 수직 패턴의 측벽과 접하는 3차원 메모리 장치.
  10. 주변회로 구조체;
    상기 주변회로 구조체 상에 차례로 적층되는 기판 및 탄소함유층;
    상기 탄소함유층 상에 배치되며, 교대로 적층되는 전극 층간절연막들과 전극층들을 포함하는 스택 구조체;
    상기 스택 구조체의 적어도 일부를 관통하는 셀 수직 패턴; 및
    상기 셀 수직 패턴과 상기 탄소함유층 사이에 개재되는 반도체 패턴을 포함하되,
    상기 기판과 상기 반도체 패턴은 모두 다결정 반도체막을 포함하고,
    상기 기판은 제 1 결정립계들(grain boundary)을 포함하고,
    상기 반도체 패턴은 제 2 경정립계들을 포함하고,
    상기 제 2 결정립계들의 밀도는 상기 제 1 결정립계들의 밀도보다 큰 3차원 반도체 메모리 장치.
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