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KR102160122B1 - 액정 표시장치 - Google Patents

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KR102160122B1
KR102160122B1 KR1020140119610A KR20140119610A KR102160122B1 KR 102160122 B1 KR102160122 B1 KR 102160122B1 KR 1020140119610 A KR1020140119610 A KR 1020140119610A KR 20140119610 A KR20140119610 A KR 20140119610A KR 102160122 B1 KR102160122 B1 KR 102160122B1
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liquid crystal
pixel
thin film
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정지현
이재균
이루다
권향명
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엘지디스플레이 주식회사
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Abstract

본 발명은 데이터 라인과 화소전극 사이의 기생 정전용량의 편차를 방지하여 화질저하를 방지할 수 있는 액정 표시장치에 관한 것으로, 복수의 데이터 및 게이트 라인들, 복수의 데이터 라인을 각각 커버하는 복수의 보상패턴들, 복수의 데이터 라인들과 상기 복수의 게이트 라인들의 교차부마다 형성된 복수의 박막 트랜지스터들, 복수의 게이트 및 데이터 라인들의 교차에 의해 정의되는 화소영역들 내에 각각 형성되며, 복수의 박막 트랜지스터들에 각각 접속되는 복수의 화소전극들, 및 복수의 화소전극들과 보호막을 사이에 두고 중첩되도록 배치되는 공통전극을 포함한다. 복수의 보상패턴들의 일단부들은 상기 복수의 화소전극들과 각각 일정 거리 이격되도록 배치되어 있다.

Description

액정 표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정 표시장치에 관한 것으로, 보다 구체적으로 데이터 라인과 화소전극 사이의 기생 정전용량의 편차를 방지하여 화질저하를 방지할 수 있는 액정 표시장치에 관한 것이다.
최근, 표시장치 중 우수한 화질과 경량, 박형, 저전력의 특징으로 액정 표시장치가 많이 이용되고 있다. 액정 표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광 투과율을 제어함으로써 화상을 표시한다. 액정 표시장치는 액정 셀들이 매트릭스 형태로 배열된 액정패널과, 액정패널을 구동하기 위한 구동부를 구비한다.
액정 패널은 박막 트랜지스터(Thin Film Transistor) 어레이 기판과 컬러필터 어레이 기판을 포함한다. 박막 트랜지스터 어레이 기판은 게이트 전극, 반도체층, 소스전극 및 드레인 전극을 포함하는 박막 트랜지스터와, 박막 트랜지스터에 연결된 화소전극과, 화소전극와 대향 배치되며 화소전극과의 사이에 전계를 형성하기 위한 공통전극을 포함한다. 컬러필터 어레이 기판은 컬러필터와 블랙 매트릭스를 포함한다.
이와 같이 구성된 액정 표시장치는 액정의 열화를 방지함과 동시에 표시품질을 향상시키기 위해 액정 패널을 인버전 방식으로 구동한다. 인버전 구동방식으로는 프레임 인버전 방식(frame inversion method), 라인 인버전 방식(line inversion method), 컬럼 인버전 방식(column inversion method), 도트 인버전 방식(dot inversion method), Z-인버전 방식(Z-inversion method) 등이 있다.
이들 인버전 구동방식 중 Z-인버전 방식은 박막 트랜지스터와 화소전극이 데이터 라인을 따라 좌측과 우측에 번갈아 배치되는 지그재그 형태로 배열되어 있는 데이터 라인들에 컬럼 인버전 방식으로 화소신호를 공급하는 방법이다. 즉, Z-인버전 방식은 컬럼 인버전 방식의 개선된 구조로서, 회로 구동방식은 컬럼 인버전 방식을 이용하고 있으나, 액정패널의 박막 트랜지스터의 방향을 각 라인 마다 반대로 형성하여 화면표시는 도트 인버전 방식과 동일하게 구현하는 방식이다. Z-인버전 방식에 따르면 도트 인버전 방식과 유사한 효과를 가지면서 소비전력을 현저하게 절감할 수 있다.
이하, 도 1을 참조하여 종래의 Z-인버전 방식의 액정 표시장치에 대해 설명하기로 한다. 도 1은 종래의 Z-인버전 방식 방식의 화소 어레이를 도시한 평면도이다.
도 1을 참조하면, 종래의 Z-인버전 방식의 액정 표시장치의 박막 트랜지스터 어레이 기판은 서로 교차되도록 배치된 복수의 게이트 라인들(G1, G2)과 복수의 데이터 라인들(D1, D2, D3)을 포함한다.
복수의 게이트 라인들(G1, G2)과 복수의 데이터 라인들(D1, D2, D3)의 교차에 의해 화소영역이 정의되며, 각 화소영역에는 화소전극(P1, P2, P3, P4)이 배치된다.
복수의 게이트 라인들(G1, G2)과 복수의 데이터 라인들(D1, D2, D3)이 교차되는 영역에는 박막 트랜지스터들이(TFT1, TFT2, TFT3, TFT4)가 배치된다. 이들 박막 트랜지스터(TFT1, TFT2, TFT3, TFT4)는 데이터 라인(DL1, DL2, DL3)을 따라 좌측과 우측에 번갈아 배치되는 지그재그 형태로 배열된다. 이에 따라 화소전극들(P1, P2, P3, P4) 또한 지그재그 패턴으로 형성된다. 즉, 박막 트랜지스터들(TFT1, TFT2, TFT3, TFT4)과 화소전극은(P1, P2, P3, P4)은 데이터 라인(D1, D2, D3)을 따라 좌측과 우측으로 번갈아 배열되므로 동일한 컬럼에 포함되는 박막 트랜지스터들(TFT1와 TFT3, 또는 TFT2와 TFT4)과 화소전극들(P1과 P3 또는 P2와 P4)은 수평라인 마다 인접한 서로 다른 데이터 라인(D1과 D2, 또는 D2와 D3)과 번갈아 접속된다.
그런데 Z-인버전 방식의 액정 표시장치의 경우, 박막 트랜지스터 어레이 기판의 제조공정에서, 데이터 라인들(DL1, DL2, DL3), 소스전극들(SE) 및 드레인 전극들(DE)의 형성을 위한 소스/드레인 레이어(source and drain layer) 형성 공정과 화소전극(P1, P2, P3, P4)을 형성하기 위한 화소전극 레이어 공정시 공정 편차가 발생할 수 있다. 이러한 공정편차에 의해 소스/드레인 레이어와 화소전극 레이어 사이에 시프트(shift)가 발생하는 경우, 화소전극(P3, P4)과 데이터 라인(D1, D2, D3) 사이의 기생 정전용량에 차이가 발생하게 된다.
이하, 도 2를 참조하여 공정편차로 인해 기생용량의 차이가 발생하는 것에 대해 상세히 설명하기로 한다. 도 2는 공정편차에 의해 소스/드레인 레이어와 화소전극 레이어 사이에 시프트(shift)가 발생하는 경우 데이터 라인과 화소라인 사이의 기생 정전용량의 변화를 설명하기 위한 도면이다. 도 2의 (a)는 정상적으로 데이터 라인과 화소전극이 형성된 상태를 나타낸 도면이고, 도 2의 (b)는 공정편차에 의해 화소전극들(P1, P2)이 도면의 좌측으로 시프트된 경우를 나타낸 도면이며, 도 2의 (c)는 공정편차에 의해 화소전극들(P1, P2)이 도면의 우측으로 시프트된 경우를 나타낸 도면이다.
도 2의 (a)를 참조하면, 정상적인 경우는 데이터 라인(D2)과 좌우 양측의 화소전극들(P1, P2) 간의 간격이 동일하므로 데이터 라인(D2)과 화소전극들(P1, P2) 간의 간격 차이에 기인한 기생 정전용량의 편차는 발생하지 않는다.
그러나, 도 2의 (b) 및 (c)에 도시된 바와 같이 공정편차에 의해 화소전극(P)이 어느 일측(예를 들면, 좌측 또는 우측)으로 시프트되어 형성된 경우, 데이터 라인(D2)과 좌우 양측의 화소전극들(P1, P2) 간의 간격이 달라지게 되므로 데이터 라인(D2)과 화소전극들(P1, P2) 간의 간격 차이에 기인한 기생 정전용량의 편차가 발생한다.
게다가 Z-인버전 방식의 액정 표시장치에서는 데이터 라인(D2)의 좌측 화소전극(P1)과 우측 화소전극(P2)이 서로 상반된 극성의 화소신호를 충전하기 때문에, 서로 상반된 극성을 유지하는 데이터 라인(D2)(-)과 좌측의 화소전극(P1)(+) 사이의 전압편차는 서로 동일한 극성을 유지하는 데이터 라인(D2)(-)과 우측의 화소전극(P1)(-) 사이의 전압편차보다 커지거나 작아지게 된다. 따라서, 데이터 라인(D2)(-)과 좌측의 화소전극(P1)(+) 사이의 제 1 기생 정전용량과 데이터 라인(D2)(-)과 우측의 화소전극(P1)(-) 사이의 제 2 기생 정전용량 사이에 용량편차가 더욱 커지게 된다.
이러한 화소전극과 데이터 라인 사이의 기생 정전용량의 편차는 Z-인버전 구동에 의해 동일 데이터 라인에 접속된 화소영역에 킥백 전압(kick back voltage, △Vp)의 차이를 발생시키므로, 잔상이나 플리커와 같은 화질저하 현상을 일으킨다.
따라서, 화소전극과 데이터 라인 사이의 기생 정전용량의 편차를 방지할 수 있는 액정 표시장치에 대한 필요성이 제기되었다.
본 발명은 상술한 문제점을 해소시키기 위한 것으로, 데이터 라인과 화소전극 사이의 기생 정전용량의 편차를 방지함으로써 화질저하를 방지할 수 있는 액정 표시장치를 제공하는 것을 목적으로 한다.
본 발명에 따르는 액정 표시장치는 복수의 데이터 및 게이트 라인들, 복수의 데이터 라인을 각각 커버하는 복수의 보상패턴들, 복수의 데이터 라인들과 상기 복수의 게이트 라인들의 교차부마다 형성된 복수의 박막 트랜지스터들, 복수의 게이트 및 데이터 라인들의 교차에 의해 정의되는 화소영역들 내에 각각 형성되며, 복수의 박막 트랜지스터들에 각각 접속되는 복수의 화소전극들, 및 복수의 화소전극들과 보호막을 사이에 두고 중첩되도록 배치되는 공통전극을 포함한다. 복수의 보상패턴들의 일단부들은 상기 복수의 화소전극들과 각각 일정 거리 이격되도록 배치되어 있다.
상기 구성에서, 복수의 보상패턴들과 복수의 화소전극은 동일 물질로 형성된다.
또한, 데이터 라인은 박막 트랜지스터의 게이트 전극을 커버하는 게이트 절연막 상에 형성되고, 복수의 화소전극들은 상기 게이트 절연막 상에 형성되며, 상기 복수의 보상패턴들 각각과 그 양측에 위치하는 화소전극들 사이의 거리는 동일하게 설정된다.
본 발명에 따르는 다른 액정 표시장치는 서로 교차하도록 배열되는 복수의 데이터 라인들 게이트 라인들, 복수의 데이터 라인들 및 게이트 라인들의 교차부마다 형성된 복수의 박막 트랜지스터들, 복수의 데이터 라인 각각으로부터 이격되어 그 양측에 배열되는 1쌍의 보상패턴들, 복수의 게이트 라인들 및 데이터 라인들의 교차에 의해 정의되는 화소영역들 내에 각각 형성되며, 복수의 박막 트랜지스터들에 각각 접속되는 복수의 화소전극들, 및 복수의 화소전극들과 보호막을 사이에 두고 중첩되도록 배치되는 공통전극을 포함한다. 복수의 화소전극들의 각각은 상기 1쌍의 보상패턴들 중 어느 하나의 일부분을 커버하도록 형성된다.
상기 구성에서, 복수의 보상패턴들과 복수의 데이터 라인들은 동일 물질로 형성된다.
또한, 데이터 라인은 박막 트랜지스터의 게이트 전극을 커버하는 게이트 절연막 상에 형성되고, 복수의 데이터 라인들과 1쌍의 보상패턴들은 게이트 절연막 상에 형성되고, 복수의 데이터 라인들 각각과 그 양측에 위치하는 보상패턴들 사이의 거리는 동일하게 설정된다.
본 발명에 따르는 액정 표시장치에 의하면, 공정편차가 발생하더라도 데이터 라인과 그 양측의 화소전극들 사이의 거리는 동일하게 유지되기 때문에 기생 정전용량의 편차가 발생하지 않으며 이에 따라 잔상이나 플리커와 같은 화질저하를 방지할 수 있는 효과를 얻을 수 있다.
도 1은 종래의 Z-인버전 방식 방식의 화소 어레이를 도시한 평면도,
도 2는 공정편차에 의해 소스/드레인 레이어와 화소전극 레이어 사이에 시프트가 발생하는 경우 데이터 라인과 화소라인 사이의 기생 정전용량의 변화를 설명하기 위한 도면,
도 3은 본 발명의 실시예에 따른 액정 표시장치를 도시한 블록도,
도 4는 본 발명의 실시예에 따르는 액정 표시장치의 화소 어레이(10)의 일례를 도시한 회로도,
도 5는 본 발명의 제 1 실시예에 따르는 액정 표시장치의 1화소를 도시한 평면도,
도 6은 도 5에 도시된 I-I'라인을 따라 취한 단면도,
도 7은 본 발명의 제 2 실시예에 따르는 액정 표시장치의 1화소를 도시한 평면도,
도 8은 도 7에 도시된 II-II'라인을 따라 취한 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3을 참조하여 본 발명의 실시예에 따르는 액정 표시장치에 대해 상세히 설명하기로 한다. 도 3은 본 발명의 실시예에 따른 액정 표시장치를 도시한 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 액정 표시장치는 화소 어레이(10)가 형성된 액정표시패널, 소스 드라이브 IC(12), 및 타이밍 콘트롤러(11)를 구비한다. 액정표시패널의 아래에는 액정표시패널에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.
액정표시패널은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판을 포함한다. 액정표시패널에는 화소 어레이(10)가 형성된다. 화소 어레이(10)는 데이터 라인들과 데이터 라인트들의 교차 구조에 의해 매트릭스 형태로 배열되는 액정 셀들을 포함하며, 데이터를 표시한다. 화소 어레이(10)의 하부 유리기판에는 데이터 라인들, 데이터 라인트들, 박막 트랜지스터들(Thin Film Transistors, TFTs), 박막 트랜지스터에 접속된 액정 셀의 화소전극, 및 액정 셀의 화소전극에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 화소 어레이(10)의 액정 셀들 각각은 박막 트랜지스터를 통해 데이터전압을 충전하는 화소전극과 공통전압이 인가되는 공통전극의 전압차에 의해 구동되어 빛의 투과양을 조정함으로써 데이터를 표시한다. 화소 어레이(10)의 구체적인 구조에 대하여는 도 4를 참조하여 상세히 설명하기로 한다.
액정표시패널의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부 유리기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 화소전극과 함께 하부 유리기판 상에 형성된다.
액정표시패널의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
본 발명의 액정 표시장치는 TN 모드(Twisted Nematic mode), VA 모드(Vertical Alignment mode), IPS 모드(In Plane Switching mode), FFS 모드(Fringe Field Switching mode)뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정 표시장치는 투과형 액정 표시장치, 반투과형 액정 표시장치, 반사형 액정 표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정 표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
소스 드라이브 IC들(12)은 TCP(Tape Carrier Package, 15) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 액정표시패널의 하부 유리기판에 접합되고, 소스 PCB(Printed Circuit Board)(14)에 접속된다. 소스 드라이브 IC들(12)은 COG(Chip On Glass) 공정에 의해 액정표시패널의 하부 유리기판 상에 접착될 수도 있다. 소스 드라이브 IC들(12) 각각의 데이터 출력채널들은 화소 어레이(10)의 데이터 라인들에 1:1로 접속된다.
소스 드라이브 IC들(12) 각각은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터를 입력받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 데이터전압으로 변환하여 출력채널들을 통해 화소 어레이(10)의 데이터 라인들(DL)에 공급한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)의 제어 하에 이웃한 데이터 라인들(DL)에 서로 상반된 극성의 데이터전압들을 공급하고, 각각의 데이터 라인들(DL)에 공급되는 데이터전압의 극성을 1 프레임기간 동안 동일하게 유지한다. 따라서, 소스 드라이브 IC들(12)은 도 4에 도시된 바와 같이 극성이 컬럼 인버전 형태로 반전되는 데이터전압들을 출력한다.
게이트 구동회로(13)는 타이밍 콘트롤러(11)로부터의 게이트 타이밍 제어신호에 응답하여 화소어레이의 데이터 라인트들(GL)에 게이트펄스(또는 스캔펄스)를 순차적으로 공급한다. 게이트 구동회로(13)는 TCP 상에 실장되어 TAB 공정에 의해 액정표시패널의 하부 유리기판에 접합되거나, GIP(Gate In Panel) 공정에 의해 화소 어레이(10)와 동시에 하부 유리기판 상에 직접 형성될 수 있다. 게이트 구동회로(13)는 도 2와 같이 화소 어레이(10)의 양측에 배치되거나 화소 어레이(10)의 일측에 배치될 수 있다.
타이밍 콘트롤러(11)는 외부의 시스템 보드로부터 입력되는 디지털 비디오 데이터를 소스 드라이브 IC들(12)에 공급한다. 그리고 타이밍 콘트롤러(11)는 소스 드라이브 IC들(12)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(11)는 콘트롤 PCB(16) 상에 실장된다. 콘트롤 PCB(16)와 소스 PCB(14)는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판(17)을 통해 연결된다.
다음으로, 도 4를 참조하여 본 발명의 실시예에 따르는 액정 표시장치의 화소 어레이에 대해 설명하기로 한다. 도 4는 본 발명의 실시예에 따르는 액정 표시장치의 화소 어레이(10)의 일례를 도시한 회로도이다.
도 4를 참조하면, 화소 어레이(10)는 서로 교차하도록 배열되는 m 개의 데이터 라인들(D1~Dm)(m은 자연수)과 게이트 라인들(G1~Gn), 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)의 교차에 의해 형성되는 박막 트랜지스터들(T11, T12, T13, ..., T21, T22, T23, ...), 및 화소전극들(P11, P12, P13, ..., P21, P22, P23 ...)을 포함하는 액정 셀들 구비한다. 박막 트랜지스터들(T11, T12, T13, ..., T21, T22, T23, ...)은 게이트 펄스에 응답하여 데이터 라인들(D1~Dm)로부터의 화소신호를 액정 셀들의 화소전극들(P11, P12, P13, ..., P21, P22, P23 ...)에 공급한다.
박막 트랜지스터들(T11, T12, T13, ..., T21, T22, T23, ...)과 화소전극들(P11, P12, P13, ..., P21, P22, P23 ...)은 그 위치가 데이터 라인(D1~Dm)을 따라 데이터 라인(D1~Dm)의 좌측과 우측에 번갈아 배치되도록 지그재그로 배열된다. 즉, 동일한 컬럼(column)에 포함되는 박막 트랜지스터들과 화소전극들은 각 수평라인(LINE#1~LINE#n) 마다 인접한 서로 다른 데이터 라인에 번갈아 접속된다.
예를 들어 첫 번째 컬럼의 첫 번째 수평라인(LINE#1)에 포함되는 박막 트랜지스터(T11)와 화소전극(P11)은 데이터 라인(D1)에 접속되고, 첫 번째 컬럼의 두 번째 수평라인(LINE#2)에 포함되는 박막 트랜지스터(T21)과 화소전극(P21)은 데이터 라인(D2)에 접속되며, 첫 번째 컬럼의 세 번째 수평라인(LINE#3)에 포함되는 박막 트랜지스터(T31)과 화소전극(P31)은 데이터 라인(D1)에 접속된다.
또, 두 번째 컬럼의 첫 번째 수평라인(LINE#1)에 포함되는 박막 트랜지스터(T12)와 화소전극(P12)은 데이터 라인(D2)에 접속되고, 두 번째 컬럼의 두 번째 수평라인(LINE#2)에 포함되는 박막 트랜지스터(T22)과 화소전극(P22)은 데이터 라인(D3)에 접속되며, 두 번째 컬럼의 세 번째 수평라인(LINE#3)에 포함되는 박막 트랜지스터(T32)과 화소전극(P32)은 데이터 라인(D2)에 접속된다.
이와 같이 홀수 번째 게이트 라인(G1, G3, ...)에 접속된 홀수 번째 수평라인의 박막 트랜지스터(T11, T12, T13, ..., T31, T32, T33, ...)와 화소전극은 좌측으로 인접하는 데이터 라인(D, D2, D3)에 각각 접속되고, 짝수 번째 게이트 라인(G2, G4, ...)에 접속된 짝수 번째 수평라인의 박막 트랜지스터(D21, D22, D23, ...)와 화소전극(P21, P22, P23, ...)은 우측으로 인접하는 데이터 라인(D2, D4, ...)에 각각 접속된다.
이에 따라 홀수 번째 수평라인(LINE#1, LINE#3, ...)의 화소전극(P11, P12, P13, ..., P31, P32, P33, ...)은 좌측에 인접한 데이터 라인(D1, D2, D3)으로부터공급되는 화소신호를 박막 트랜지스터(T11, T12, T13, ..., T31, T32, T33...)를 통해 충전하게 된다. 반면, 짝수 번째 수평라인(LINE#2, LINE#4, ...)의 화소전극(P21, P22, P23, ...)은 우측에 인접한 데이터 라인(D2, D3, D4)으로부터 공급되는 화소신호를 박막 트랜지스터(T11, T12, T13, ..., T31, T32, T33...)를 통해 충전하게 된다.
상술한 바와 같이, 본 발명의 실시예에 따르는 액정 표시장치는홀수 번째 데이터 라인들과 우수 번째 데이터 라인들에는 서로 상반된 극성의 화소신호가 입력되고, 그 극성은 컬럼 인버전 방식으로 프레임 단위로 반전된다. 이와 같이, 컬럼 인버전 방식으로 화소신호가 공급되는 데이터 라인을 기준으로 화소전극이 지그재그로 배치되므로, 화소전극을 포함하는 액정 셀은 도트 인버전 방식으로 구동된다.
따라서, 본 발명의 실시예에 따르는 액정 표시장치는 도트 인버전 방식으로 구동되는 액정 셀들에 의해 화질이 향상되고 데이터 라인은 컬럼 인버전 방식으로 화소신호를 공급하므로 도트 인버전 방식으로 화소신호를 공급하는 경우보다 소비전력을 절감할 수 있는 효과를 얻을 수 있다.
한편, 본 발명의 실시예에 따르는 액정 표시장치에서는 각 데이터 라인 상에 데이터 라인을 커버하는 보상패턴이 화소전극과 일정 거리 이격되어 형성되거나, 화소전극과 일부분이 중첩된 보상패턴이 데이터 라인과 일정거리 이격되어 형성된다. 따라서, 데이터 라인과 그 양측의 화소전극들 사이의 거리가 공정편차에 의해 차이가 발생하더라도 기생 정전용량의 차이가 발생하지 않게 된다.
이하, 도 5 및 도 6을 참조하여 기생 정전용량의 차이가 발생되지 않도록 한 본 발명의 제 1 실시예에 따르는 액정 표시장치에 대해 보다 상세히 설명하기로 한다. 도 5는 본 발명의 제 1 실시예에 따르는 액정 표시장치의 1화소를 도시한 평면도이고, 도 6은 도 5에 도시된 I-I'라인을 따라 취한 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 제 1 실시예에 따르는 액정 표시장치는 기판(SUB) 상에 형성된 게이트 라인(G1), 게이트 라인(G1)과 교차되는 데이터 라인들(D2, D3), 데이터 라인들(D2, D3)을 각각 커버하는 보상패턴들(CP2, CP3), 게이트 라인(G1) 및 데이터 라인들(D2, D3)의 교차로 정의된 셀 영역마다 형성된 박막 트랜지스터(T), 박막 트랜지스터(T)에 접속된 화소전극(P12), 및 화소전극(P12)과 중첩되도록 배치된 공통전극(COM) 등을 포함한다.
박막 트랜지스터는 기판(SUB) 상에 형성되는 게이트 라인(G1)으로부터 연장되는 게이트 전극(G)과, 게이트 전극(G)을 커버하는 게이트 절연막(GI) 상에 형성되는 반도체 활성층(A)과, 반도체 활성층(A) 상에 형성되며 반도체 활성층(A)의 일부 영역을 노출시키도록 서로 분리되어 대향 배치되는 소스전극(S) 및 드레인 전극(D)을 포함한다.
데이터 라인들(D2, D3)과 화소전극들(P11,P12, P13)은 게이트 절연막(GI) 상에 형성된다.
보상패턴들(CP2, CP3)은 데이터 라인들(D2, D3)을 각각 커버하도록 형성된다. 보상패턴들(CP2, CP3) 각각과 그 양측에 배치되는 화소전극들(P11, P12; P12, P13) 사이의 거리는 동일하게 설정된다. 도 5 및 도 6에 도시된 바와 같이 보상패턴(CP2, CP4)과 화소전극들(P11, P12, P13)은 ITO, IZO, GZO와 같은 투명 도전성 물질을 이용한 동일 공정으로 형성된다.
따라서, 데이터 라인 형성 공정 후, 화소전극 형성 공정에서 공정편차에 의해 화소전극이 시프트되더라도, 보상패턴이 데이터 라인을 커버하고(즉, 보상패턴과 데이터 라인이 전기적으로 접속되고) 화소전극과 보상패턴이 동시에 형성되기 때문에, 보상패턴과 그 양측에 위치하는 화소전극들 사이의 거리는 일정하게 유지되게 된다.
상술한 바와 같이 본 발명의 제 1 실시예에 따르는 액정 표시장치에 의하면, 공정편차가 발생하더라도 데이터 라인과 그 양측의 화소전극들 사이의 거리는 동일하게 유지되기 때문에 기생 정전용량의 편차가 발생하지 않으며 이에 따라 잔상이나 플리커와 같은 화질저하를 방지할 수 있는 효과를 얻을 수 있다.
다음으로, 도 7 및 도 8을 참조하여 기생 정전용량의 차이가 발생되지 않도록 한 본 발명의 제 2 실시예에 따르는 액정 표시장치에 대해 보다 상세히 설명하기로 한다. 도 7은 본 발명의 제 2 실시예에 따르는 액정 표시장치의 1화소를 도시한 평면도이고, 도 8은 도 7에 도시된 I-I'라인을 따라 취한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 제 2 실시예에 따르는 액정 표시장치는 기판(SUB) 상에 형성된 게이트 라인(G1), 게이트 라인(G1)과 교차되는 데이터 라인들(D2, D3), 게이트 라인(G1) 및 데이터 라인들(D2, D3)의 교차로 정의된 셀 영역마다 형성된 박막 트랜지스터(T), 데이터 라들(D2, D3)인 각각으로부터 이격되어 그 양측에 배열되는 1쌍의 보상패턴들(CP2a, CP2b; CP3a, CP3b), 박막 트랜지스터(T)에 접속된 화소전극(P12), 및 화소전극(P12)과 중첩되도록 배치된 공통전극(COM) 등을 포함한다.
박막 트랜지스터는 기판(SUB) 상에 형성되는 게이트 라인(G1)으로부터 연장되는 게이트 전극(G)과, 게이트 전극(G)을 커버하는 게이트 절연막(GI) 상에 형성되는 반도체 활성층(A)과, 반도체 활성층(A) 상에 형성되며 반도체 활성층(A)의 일부 영역을 노출시키도록 서로 분리되어 대향 배치되는 소스전극(S) 및 드레인 전극(D)을 포함한다.
데이터 라인들(D2, D3)과 그 양측에 각각 형성되는 1쌍의 보상패턴들(CP2a, CP2b; CP3a, CP3b)은 게이트 절연막(GI) 상에 형성된다. 데이터 라인들(D2, D3) 각각과 그 양측에 배치되는 1쌍의 보상패턴들(CP2a, CP2b; CP3a, CP3b) 사이의 거리는 동일하게 설정된다.
데이터 라인(D2) 양측에 배치되는 화소전극들(P11, P12) 각각은 데이터 라인(D2) 양측에 배치되는 1쌍의 보상패턴들(CP2a, CP2b)의 적어도 일부를 커버하도록 형성된다.
데이터 라인들(D2; D3) 각각과 그 양측에 배치되는 1쌍의 보상패턴들(CP2a, CP2b; CP3a, CP3b) 사이의 거리는 동일하게 설정된다. 도 7 및 도 8에 도시된 바와 같이 보상패턴들(CP2a, CP2b; CP3a, CP3b)과 데이터 라인들(D2, D3)은 도전성 금속물질을 이용한 동일 공정으로 형성된다.
따라서, 데이터 라인(D2, D3)과 보상패턴(CP2a, CP2b; CP3a, CP3b) 형성 공정 후, 화소전극 형성 공정에서 공정편차에 의해 화소전극이 시프트되더라도, 화소전극이 보상패턴을 커버하고(즉, 화소전극과 보상패턴이 전기적으로 접속되고), 데이터 라인과 보상패턴이 동시에 형성되기 때문에, 데이터 라인과 그 양측에 위치하는 보상패턴들 사이의 거리는 일정하게 유지되게 된다.
따라서, 본 발명의 제 2 실시예에 따르는 액정 표시장치에 의하면, 공정편차가 발생하더라도 데이터 라인과 그 양측의 화소전극들에 접속된 보상패턴들 사이의 거리는 동일하게 유지되기 때문에 기생 정전용량의 편차가 발생하지 않으며 이에 따라 잔상이나 플리커와 같은 화질저하를 방지할 수 있는 효과를 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들어 본 발명의 실시예에서는 특정 화소 어레이 구조를 갖는 Z-인버전 방식의 액정 표시장치를 예로 들어 설명하였지만 공정편차에 의해 데이터 라인과 화소전극 사이의 기생 정전용량의 편차가 발생하는 모든 액정 표시장치에 적용될 수 있다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
D1~Dm: 데이터 라인 G1~Gn: 게이트 라인
COM: 공통전극 CP2, CP3, CP2a, CP2b; CP3a, CP3b: 보상패턴
P11, P12, P13, ..., P21, P22, P23, ...P31, P32, P33...: 화소전극
T11, T12, T13, ..., T21, T22, T23, ...T31, T32, T33...: 박막 트랜지스터

Claims (6)

  1. 서로 교차하도록 배열되는 복수의 데이터 라인들과 복수의 게이트 라인들;
    상기 복수의 데이터 라인들을 각각 커버하는 복수의 보상패턴들;
    상기 복수의 데이터 라인들과 상기 복수의 게이트 라인들의 교차부마다 형성된 복수의 박막 트랜지스터들;
    상기 복수의 게이트 라인들과 상기 데이터 라인들의 교차에 의해 정의되는 화소영역들 내에 각각 형성되며, 상기 복수의 박막 트랜지스터들에 각각 접속되는 복수의 화소전극들; 및
    상기 복수의 화소전극들과 보호막을 사이에 두고 중첩되도록 배치되는 공통전극을 포함하며,
    상기 복수의 보상패턴들의 일단부들은 상기 복수의 화소전극들과 각각 일정 거리 이격되도록 배치되고,
    상기 복수의 데이터 라인들은 상기 복수의 박막 트랜지스터들의 게이트 전극들을 커버하는 게이트 절연막 상에 배치되어 상기 게이트 절연막과 직접 접촉하는 것을 특징으로 하는 액정 표시장치.
  2. 제 1 항에 있어서,
    상기 복수의 보상패턴들과 상기 복수의 화소전극은 동일 물질로 형성되는 것을 특징으로 하는 액정 표시장치.
  3. 제 1 항에 있어서,
    상기 복수의 화소전극들은 상기 게이트 절연막 상에 형성되며, 상기 복수의 보상패턴들 각각과 그 양측에 위치하는 화소전극들 사이의 거리는 동일한 것을 특징으로 하는 액정 표시장치.
  4. 서로 교차하도록 배열되는 복수의 데이터 라인들과 복수의 게이트 라인들;
    상기 복수의 데이터 라인들과 상기 복수의 게이트 라인들의 교차부마다 형성된 복수의 박막 트랜지스터들;
    상기 복수의 데이터 라인 각각으로부터 이격되어 그 양측에 배열되는 1쌍의 보상패턴들;
    상기 복수의 게이트 라인들과 상기 데이터 라인들의 교차에 의해 정의되는 화소영역들 내에 각각 형성되며, 상기 복수의 박막 트랜지스터들에 각각 접속되는 복수의 화소전극들; 및
    상기 복수의 화소전극들과 보호막을 사이에 두고 중첩되도록 배치되는 공통전극을 포함하며,
    상기 복수의 화소전극들의 각각은 상기 1쌍의 보상패턴들 중 어느 하나의 일부분을 커버하고,
    상기 복수의 보상패턴들과 상기 복수의 데이터 라인들은 동일 물질로 형성되는 것을 특징으로 하는 액정 표시장치.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 데이터 라인은 박막 트랜지스터의 게이트 전극을 커버하는 게이트 절연막 상에 형성되고,
    상기 복수의 데이터 라인들과 상기 1쌍의 보상패턴들은 상기 게이트 절연막 상에 형성되고, 상기 복수의 데이터 라인들 각각과 그 양측에 위치하는 보상패턴들 사이의 거리는 동일한 것을 특징으로 하는 액정 표시장치.
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