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KR102137103B1 - 웨이퍼 레벨 패키징을 위한 집적 방식 - Google Patents

웨이퍼 레벨 패키징을 위한 집적 방식 Download PDF

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KR102137103B1
KR102137103B1 KR1020180113219A KR20180113219A KR102137103B1 KR 102137103 B1 KR102137103 B1 KR 102137103B1 KR 1020180113219 A KR1020180113219 A KR 1020180113219A KR 20180113219 A KR20180113219 A KR 20180113219A KR 102137103 B1 KR102137103 B1 KR 102137103B1
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sacrificial oxide
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KR1020180113219A
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핑-인 리우
창-밍 우
정-훼이 펭
청-이 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

MEMS(Microelectromechanical system) 구조물 및 MEMS 디바이스를 형성하는 방법이 제공되며, CMOS(complementary metal-oxide-semiconductor) 웨이퍼 위에, 제1 희생 산화물 층 및 제1 금속 콘택 패드를 포함하는 제1 금속화 구조물을 형성하는 것을 포함한다. MEMS 웨이퍼 위에, 제2 희생 산화물 층 및 제2 금속 콘택 패드를 포함하는 제2 금속화 구조물이 형성된다. 그 다음, 제1 금속화 구조물과 제2 금속화 구조물이 함께 본딩된다. 제1 금속화 구조물과 제2 금속화 구조물이 함께 본딩된 후에, 제2 희생 산화물 층 위에 MEMS 요소를 형성하도록 MEMS 웨이퍼를 패터닝 및 에칭한다. MEMS 요소가 형성된 후에, MEMS 요소가 축을 중심으로 자유롭게 움직일 수 있도록 제1 희생 산화물 층 및 제2 희생 산화물 층을 제거한다.

Description

웨이퍼 레벨 패키징을 위한 집적 방식{AN INTEGRATION SCHEME FOR WAFER LEVEL PACKAGING}
본 출원은 2017년 9월 27일 출원된 미국 가출원 번호 제62/563,977호의 우선권을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
가속도계, 압력 센서 및 자이로스코프와 같은 MEMS(Microelectromechanical systems) 디바이스는 많은 현대 전자 디바이스에 널리 사용되는 것으로 나타났다. 예를 들어, MEMS 가속도계는 일반적으로 자동차(예컨대, 에어백 전개 시스템), 태블릿 컴퓨터, 또는 스마트폰에서 발견된다. 많은 응용에 대하여, MEMS 디바이스는 MEMS 시스템을 형성하도록 ASIC(application-specific integrated circuit)에 전기적으로 접속된다. 일반적으로, 완전한 MEMS 시스템을 형성하기 위해 복수의 웨이퍼들이 함께 본딩된다(예컨대, 용융(fusion), 공융(eutectic) 등).
MEMS 구조물 및 MEMS 디바이스를 형성하는 방법이 제공되며, CMOS(complementary metal-oxide-semiconductor) 웨이퍼 위에, 제1 희생 산화물 층 및 제1 금속 콘택 패드를 포함하는 제1 금속화 구조물(metallization structure)을 형성하는 것을 포함한다. MEMS 웨이퍼 위에, 제2 희생 산화물 층 및 제2 금속 콘택 패드를 포함하는 제2 금속화 구조물이 형성된다. 그 다음, 제1 금속화 구조물과 제2 금속화 구조물이 함께 본딩된다. 제1 금속화 구조물과 제2 금속화 구조물이 함께 본딩된 후에, 제2 희생 산화물 층 위에 MEMS 요소를 형성하도록 MEMS 웨이퍼를 패터닝 및 에칭한다. MEMS 요소가 형성된 후에, MEMS 요소가 축을 중심으로 자유롭게 움직일 수 있도록 제1 희생 산화물 층 및 제2 희생 산화물 층을 제거한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a는 본 개시의 웨이퍼를 패키징하는 개선된 방법에 따라 형성된 MEMS 디바이스의 일부 실시예의 단면도를 예시한다.
도 1b는 도 1a에 예시된 MEMS 디바이스의 일부분의 일부 실시예의 확대된 단면도를 예시한다.
도 1c는 선 A-A에 따른 도 1b의 평면도의 일부분의 일부 실시예를 예시한다.
도 2 내지 도 6은, 먼저 다수의 CMOS 집적 회로(IC; integrated circuit)를 포함하는 CMOS 웨이퍼를 다수의 MEMS IC를 포함하는 MEMS 웨이퍼에 하이브리드(hybrid) 본딩한 다음 MEMS 웨이퍼에 캡 웨이퍼를 용융 본딩함으로써 MEMS 디바이스를 제조하는 방법의 일부 실시예의 일련의 단면도들을 예시한다.
도 7은 본 개시의 웨이퍼를 패키징하는 개선된 방법에 따라 MEMS 디바이스를 형성하는 방법의 일부 실시예를 예시한다.
도 8 내지 도 12는, 먼저 다수의 CMOS IC를 포함하는 CMOS 웨이퍼를 다수의 MEMS IC를 포함하는 MEMS 웨이퍼에 하이브리드 본딩한 다음 MEMS 웨이퍼에 캡 웨이퍼를 용융 본딩함으로써 MEMS 디바이스를 제조하는 방법의 일부 추가 실시예의 일련의 단면도들을 예시한다.
도 13 내지 도 17은, 먼저 다수의 CMOS IC를 포함하는 CMOS 웨이퍼를 다수의 MEMS IC를 포함하는 MEMS 웨이퍼에 하이브리드 본딩한 다음 MEMS 웨이퍼에 캡 웨이퍼를 용융 본딩함으로써 MEMS 디바이스를 제조하는 방법의 일부 추가 실시예의 일련의 단면도들을 예시한다.
이제 도면을 참조하여 본 개시가 기재될 것이며, 전반에 걸쳐 유사한 참조 번호는 유사한 요소를 지칭하는 데에 사용되고, 예시된 구조는 반드시 실축척대로 도시된 것은 아니다. 이 상세한 설명 및 대응하는 도면은 어떠한 방식으로든 본 개시의 범위를 한정하지 않으며, 상세한 설명 및 도면은 단지 본 발명의 개념이 나타낼 수 있는 일부 방식을 예시하기 위한 몇몇 예를 제공하는 것일 뿐임을 알아야 할 것이다.
본 개시는 이러한 개시의 상이한 특징들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
가속도계 및 자이로스코프와 같은 일부 MEMS 디바이스는 캐비티(cavity) 내에 배열되는 이동가능 요소 및 이웃하는 고정 전극 플레이트를 포함한다. 이동가능 요소는 가속도, 압력, 또는 중력과 같은 외부 자극에 응답하여 고정 전극 플레이트에 대하여 이동가능하거나 유연하다. 이동가능 요소와 고정 전극 플레이트의 용량 결합을 통해 이동가능 요소와 고정 전극 플레이트 사이의 간격 변동이 검출되고, 부가의 프로세싱을 위해 측정 회로에 전송된다.
가속도계 및 자이로스코프와 같은 일부 MEMS 디바이스는 최적의 성능을 위해 캐비티가 기밀 밀폐될(hermetically sealed) 것을 요구할 수 있다. 예를 들어, 기밀 밀폐된 캐비티 내의 이동가능 요소를 포함하는 MEMS 디바이스는 제조자가 이동가능 요소를 둘러싸는 환경 요인(예컨대, 압력, 가스 조성 등)을 제어할 수 있게 해준다. 이러한 제어는 MEMS 디바이스가 원하는 자극을 정확하게 측정할 수 있음을 보장하고, MEMS 디바이스의 수명을 증가시킬 수 있다. 반면에, 가스 센서 및 습도 센서와 같은 일부 MEMS 디바이스는 원하는 자극을 정확하게 측정하기 위해 주변 환경에 개방되는 비기밀(non-hermetically) 밀폐되는 환경을 요구한다.
일부 방법에 따른 MEMS 디바이스의 벌크 제조 동안, 캡 웨이퍼(캡 기판으로도 불림)가 형성되며, 이는 복수의 MEMS 디바이스를 포함할 수 있는 MEMS 웨이퍼(MEMS 기판으로도 불림) 위에 배열되고 MEMS 웨이퍼에 본딩될 수 있다. 캡 웨이퍼는 통상적으로 용융 본드에 의해 MEMS 웨이퍼에 본딩된다. 하나의 예에 따르면, MEMS 웨이퍼의 표면 위에 공융 본딩 하부구조물이 형성된다. 캡 웨이퍼와 MEMS 웨이퍼가 함께 본딩된 후에, 예를 들어 이동가능 요소를 생성하도록 다양한 패터닝 및 에칭 방법을 사용함으로써, MEMS 디바이스가 MEMS 웨이퍼 내에 더 형성된다.
일부 실시예에서, 캡 웨이퍼와 MEMS 웨이퍼가 함께 본딩된 후에, 연관된 MEMS 디바이스를 위한 지원 로직을 포함할 수 있는 CMOS 웨이퍼(CMOS 기판으로도 불림)가 MEMS 웨이퍼에 본딩된다. COMS 웨이퍼는 통상적으로 공융 본딩을 위한 공융 본딩 하부구조물을 사용하여 MEMS 웨이퍼에 본딩된다. CMOS 웨이퍼가 MEMS 기판에 본딩되면, 웨이퍼는 각각이 적어도 하나의 MEMS 디바이스를 포함하는 다이들로 단일화되며(singulated), 패키징이 완료된다.
이동가능 또는 플렉시블 부분들로 인해, MEMS 디바이스는 종래의 CMOS 회로로는 직면하지 않았던 여러 가지 제작 난제를 갖는다. 하나의 난제는, 품질 기밀 밀폐 및 전기적 특성을 보장하면서 시간당 본딩될 수 있는 MEMS 웨이퍼의 수를 증가시키는 것이다. 또다른 난제는, 웨이퍼 패키징 동안 일어날 수 있는 불량 오버레이 정확도의 부정적인 영향을 제한하는 것이다. 예를 들어, 통상의 MEMS 웨이퍼 레벨 패키징에 있어서(예컨대, 캡 웨이퍼가 공융 본드에 의해 MEMS 웨이퍼에 본딩되는 경우), 공융 본딩 재료(예컨대, 게르마늄)가 캡 웨이퍼와 MEMS 웨이퍼 사이에 배치되어야 하고 MEMS 웨이퍼도 또한 공융 프로세스를 보장하도록 특정 재료(예컨대, AlCu)를 포함하여야 한다. 그 다음, 공융 본드 프로세스는 비교적 높은 온도 및 높은 압력에서 수행된다. 이들 프로세스 파라미터 때문에, 시간당 비교적 적은 수의 MEMS 웨이퍼(예컨대, 시간당 1-2 웨이퍼)만 공융 본딩 프로세스를 거칠 수 있으며, 이는 MEMS 디바이스를 제조하는 비용을 증가시킨다. 또한, 이들 프로세스 파라미터로 인해, 공융 본딩 프로세스는 정확한 오버레이 제어를 보장하는 것을 어렵게 하고 비교적 큰 오버레이 보정(예컨대, 8-10 μm)을 요구할 수 있으며, 이는 MEMS 디바이스에서의 임계 치수의 감소를 제한한다. 따라서, 품질 기밀 밀폐 및 전기적 특성을 달성하면서 시간당 본딩되는 웨이퍼의 수를 증가시키고 오버레이 제어를 증가시키는 웨이퍼 레벨 패키징 방법이 MEMS 디바이스의 신뢰성 및 비용을 개선할 것이다.
본 개시는, 시간당 제조될 수 있는 MEMS 디바이스의 수를 증가시키고(예컨대, 시간당 5-10 웨이퍼) MEMS 웨이퍼 패키징의 오버레이 정확도를 개선하는(예컨대, 약 1 μm 이하의 오버레이 보정), 웨이퍼를 패키징하는 개선된 방법(및 관련 장치)에 관한 것이다. 일부 실시예에서, 방법은 CMOS 웨이퍼 위에 제1 금속화 구조물을 형성하고 MEMS 웨이퍼 위에 제2 금속화 구조물을 형성하는 것을 포함한다. 제1 금속화 구조물은 제1 희생 산화물 층, 제1 금속 콘택 패드, 및 제1 층간 유전체(ILD; interlayer dielectric) 재료를 포함한다. 제2 금속화 구조물은 제2 희생 산화물 층, 제2 금속 콘택 패드, 및 제2 ILD 재료를 포함한다. 그 다음, 제1 금속화 구조물의 상부 표면이 제2 금속화 구조물의 상부 표면에 하이브리드(hybrid) 본딩된다. 제1 금속화 구조물과 제2 금속화 구조물이 함께 본딩된 후에, 예를 들어 MEMS 웨이퍼를 패터닝하고 그 후에 제1 및 제2 희생 층을 에칭함으로써, MEMS 디바이스가 MEMS 웨이퍼에 형성된다. MEMS 디바이스가 MEMS 웨이퍼에 형성된 후에, 캡 웨이퍼가 MEMS 웨이퍼에 용융 본딩된다. 따라서, 개선된 방법은 공융 본드를 제거하도록 통상의 MEMS 웨이퍼 패키징 프로세스를 변경하기 때문에, 이 개선된 방법은 시간당 제조될 수 있는 MEMS 디바이스의 수를 증가시키고 웨이퍼 패키징의 오버레이 정확도를 개선한다.
도 1a는 본 개시의 웨이퍼를 패키징하는 개선된 방법에 따라 형성된 MEMS 디바이스(100)의 일부 실시예의 단면도를 예시한다.
도 1a에 예시된 바와 같이, MEMS 디바이스(100)는 CMOS 기판(102)을 포함한다. CMOS 기판(102)은 임의의 유형의 반도체 바디(예컨대, 단결정질 실리콘/CMOS 벌크, SiGe, SOI(silicon on insulator) 등)를 포함할 수 있다. CMOS 기판(102)은 또한 하나 이상의 반도체 디바이스(예컨대, 트랜지스터, 저항, 다이오드 등)를 포함할 수 있다. 일부 실시예에서, 반도체 디바이스는 FEOL(front-end-of-line) 프로세스에서 CMOS 기판(102) 위에/내에 배치된다. 예를 들어, 반도체 디바이스는, CMOS 기판(102) 위에 그리고 소스(110)와 드레인(112) 사이에 배치된 게이트 스택(108)(예컨대, 하이 k 유전체 위에 배치된 금속 게이트)을 포함하는 트랜지스터일 수 있으며, 소스(110) 및 드레인(112)은 CMOS 기판(102) 내에 배치된다.
금속화 구조물(118)이 CMOS 기판(102) 위에 배치된다. 일부 실시예에서, 금속화 구조물(118)은 BEOL(back-end-of-line) 프로세스에서 형성된다. 금속화 구조물(118)은 복수의 전도성 특징부, 예를 들어 ILD 재료(126) 내에 형성된 전도성 콘택(116), 전도성 라인(120), 전도성 비아(122), 및 콘택 패드(148)를 포함할 수 있다. 전도성 특징부는 구리, 알루미늄, 금, 은 또는 다른 적합한 금속과 같은 금속을 포함할 수 있다. ILD 재료(126)는 실리콘 이산화물(SiO2) 또는 로우 k 유전체 재료와 같은 다른 적합한 산화물을 포함할 수 있다.
전도성 콘택(116)은 반도체 디바이스(예컨대, 게이트, 소스, 드레인 등)의 일부를 전도성 라인(120)에 전기적으로 연결하도록 구성된다. 일부 실시예에서, 금속화 구조물(118)은 서로 위에 배치된 하나 이상의 금속 층(예컨대, 금속 층 1, 금속 층 2 등)을 포함할 수 있다. 각각의 금속 층은 전도성 라인(120)을 포함할 수 있고, 전도성 비아(122)가 전도성 라인(120)을 제1 금속 층으로부터 제2 금속 층의 전도성 라인(120)에 접속시킬 수 있다. 일부 전도성 비아(122)는 전도성 라인(120)을 콘택 패드(148)에 접속시킨다. 일부 실시예에서, 금속화 구조물(118) 내에 복수의 콘택 패드(148)가 배치되어 있다. 일부 실시예에서, 콘택 패드(148)는 금속화 구조물 개구(128)를 완전히 둘러쌀 수 있다. 다른 실시예에서, 시일 링(seal ring)(도시되지 않음)이 금속화 구조물 개구(128)를 둘러쌀 수 있다. 콘택 패드(148)는 금속화 구조물(118) 및 ILD 재료(126)의 상부 표면과 공면을 이루는(coplanar) 상부 표면을 포함할 수 있다.
또한, 금속화 구조물 개구(128)는 금속화 구조물(118) 내에 배치된다. 금속화 구조물 개구(128)의 하부 경계는 금속화 구조물(118)의 상부 표면에 의해 정의될 수 있다. 금속화 구조물 개구(128)의 측부(side) 경계는 금속화 구조물(118)의 측벽에 의해 정의될 수 있다. 금속화 구조물 개구(128)의 상부 경계는 금속화 구조물(118)의 최상부(uppermost) 표면과 공면을 이룰 수 있다. 일부 실시예에서, 금속화 구조물 개구(128)의 하부 경계는 금속화 구조물(118)의 최상부 표면과 CMOS 기판(102)의 최상부 표면 사이에 배치된다. 일부 실시예에서, vHF(vapor hydrofluoric) 배리어(130)가, 금속화 구조물 개구(128)의 측부 경계를 정의하는 금속화 구조물(118)의 측벽을 따라 그리고 금속화 구조물 개구(128)의 하부 경계를 정의하는 금속화 구조물(118)의 상부 표면의 일부 위에 배치된다. 다른 실시예에서, vHF 배리어(130)는 금속화 구조물 개구(128)의 하부 경계를 정의하는 금속화 구조물(118)의 전체 상부 표면 위에 배치될 수 있다.
이동가능 MEMS 요소(134)를 포함하는 MEMS 기판(132)이 금속화 구조물(118) 위에 배치된다. MEMS 기판(132)은 임의의 유형의 반도체 바디(예컨대, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수 있다. 다양한 실시예에서, MEMS 기판(132)은 고정 전극 플레이트에 이웃하는 이동가능 MEMS 요소(134)를 갖는 하나 이상의 MEMS 디바이스를 포함할 수 있다. 예를 들어, 일부 실시예에서, MEMS 디바이스는 가속도계, 자이로스코프, 디지털 컴퍼스, 및/또는 압력 센서일 수 있다.
일부 실시예에서, 캐비티(138)를 포함하는 캡 기판(136)이 MEMS 기판(132) 위에 배치된다. 캐비티(138)의 하부 경계는 캡 기판(136)의 상부 표면에 의해 정의될 수 있다. 캐비티(138)의 측부 경계는 캡 기판(136)의 측벽에 의해 정의될 수 있다. 캐비티(138)의 상부 경계는 캡 기판(136)의 최상부 표면과 공면을 이룰 수 있다. 캡 기판(136)은 임의의 유형의 반도체 바디(예컨대, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수 있다. 유전체 본딩 층(140)이 캡 기판(136)과 MEMS 기판(132) 사이에 배치될 수 있다. 일부 실시예에서, 유전체 본딩 층(140)은 산화물(예컨대, SiO2)을 포함할 수 있다. 다른 실시예에서, 캡 기판(136)은 유전체 본딩 층(140) 없이 MEMS 기판(132)에 본딩될 수 있다.
다양한 실시예에서, 아웃가스(outgas) 층(142)이 캐비티(138)의 하부 경계를 정의하는 캡 기판(136)의 상부 표면 상에 배치될 수 있다. 일부 실시예에서, 아웃가스 층(142)은 유전체 재료(예컨대, SiO2)를 포함할 수 있다. 다른 실시예에서, 아웃가스 층(142)은 폴리실리콘 또는 임의의 적합한 금속을 포함할 수 있다. 예를 들어, 아웃가스 층(142)은 캐비티(138)의 하부 경계를 정의하는 캡 기판(136)의 상부 표면의 일부 상에 배치된 유전체 재료를 포함할 수 있다. 다른 실시예에서, 아웃가스 층(142)은 캐비티(138)의 측부 경계를 정의하는 캡 기판(136)의 전체 측벽을 따라 그리고 캐비티(138)의 하부 경계를 정의하는 캡 기판(136)의 전체 상부 표면 상에 배치될 수 있다. 아웃가스 층(142)은 캐비티(138) 안의 최종 압력을 조절하도록 구성된다. 아웃가스 층(142)의 두께 또는 아웃가스 층(142)이 커버하는 영역을 변경함으로써, 캐비티(138) 안의 최종 압력이 제어될 수 있다.
일부 실시예에서, 금속화 구조물(118)은 제1 부분(예컨대, 본드 인터페이스(150) 아래) 및 제2 부분(예컨대, 본드 인터페이스(150) 위)을 포함할 수 있다. 예를 들어, 금속화 구조물(118)은 본드 인터페이스(150)를 따라 금속화 구조물(118)의 제2 부분에 하이브리드 본딩되는 금속화 구조물(118)의 제1 부분을 포함할 수 있다. 일부 실시예에서, 금속화 구조물(118)의 제1 부분이 금속화 구조물(118)의 제2 부분에 하이브리드 본딩되기 전에, 금속화 구조물(118)의 제1 부분이 CMOS 기판(102) 위에 형성되고 금속화 구조물(118)의 제2 부분이 MEMS 웨이퍼 위에 형성된다. 본드 인터페이스(150)는 제1 콘택 패드(146)와 제2 콘택 패드(148) 간의 금속-금속 본드를 포함할 수 있다. 또한, 본드 인터페이스(150)는 ILD 재료(126)의 제1 부분과 ILD 재료(126)의 제2 부분 간의 비금속-비금속 본드를 포함할 수 있다. 또한, 일부 실시예에서, 본드 인터페이스(150)는 vHF 배리어(130)의 제1 부분과 vHF 배리어(130)의 제2 부분 간의 본드를 포함할 수 있다. 본드 인터페이스(150)를 가짐으로써, 시간당 형성되는 MEMS 디바이스의 수 및 MEMS 디바이스와 연관된 오버레이 정확도가 개선될 수 있다.
본드 인터페이스(150)의 특징의 일부를 보다 명확하게 도시하기 위해, 도 1b는 본드 인터페이스(150) 주변의 영역의 확대도를 도시한 확대된 뷰잉 영역(144)을 예시한다. 본드 인터페이스(150)는 제1 콘택 패드 폭(W1)을 갖는 제1 콘택 패드(146)를 포함할 수 있다. 본드 인터페이스(150)는 또한 제2 콘택 패드 폭(W2)을 갖는 제2 콘택 패드(148)를 포함할 수 있다. 일부 실시예에서, 제1 콘택 패드 폭(W1)은 제2 콘택 패드 폭(W2)과 실질적으로 동일하다. 다른 실시예에서, 제1 콘택 패드 폭(W1)은 제2 콘택 패드 폭(W2)과 상이할 수 있다. 다양한 실시예에서, 제1 콘택 패드(146)와 제2 콘택 패드(148)의 본딩 동안 오정렬로 인해, 제1 콘택 패드(146)의 제1 측벽이 제2 콘택 패드(148)의 제1 측벽으로부터 제1 오프셋 폭(Woff,1)만큼 오프셋될 것이고, 제1 콘택 패드(146)의 제2 측벽이 제2 콘택 패드(148)의 제2 측벽으로부터 제2 오프셋 폭(Woff,2)만큼 오프셋될 것이다. 일부 실시예에서, 제1 오프셋 폭(Woff,1)은 제2 오프셋 폭(Woff,2)과 실질적으로 동일할 수 있다. 다른 실시예에서, 제1 오프셋 폭(Woff,1)은 제2 오프셋 폭(Woff,2)과 상이할 수 있다.
본드 인터페이스(150)의 특징의 일부를 보다 명확하게 하기 위해, 도 1c는 선 A-A를 따라 도 1b의 평면도의 일부분의 일부 실시예를 예시한다. 제1 콘택 패드(146)는 제1 콘택 패드 깊이(D1)를 포함하고 제2 콘택 패드(148)는 제2 콘택 패드 깊이(D2)를 포함한다. 일부 실시예에서, 제1 콘택 패드 깊이(D1)는 제2 콘택 패드 깊이(D2)와 실질적으로 동일하다. 다른 실시예에서, 제1 콘택 패드 깊이(D1)는 제2 콘택 패드 깊이(D2)와 상이할 수 있다. 다양한 실시예에서, 제1 콘택 패드(146)와 제2 콘택 패드(148)의 본딩 동안 오정렬로 인해, 제1 콘택 패드(146)의 제3 측벽이 제2 콘택 패드(148)의 제3 측벽으로부터 제1 오프셋 깊이(Doff,1)만큼 오프셋될 것이고, 제1 콘택 패드(146)의 제4 측벽이 제2 콘택 패드(148)의 제4 측벽으로부터 제2 오프셋 깊이(Doff,2)만큼 오프셋될 것이다. 일부 실시예에서, 제1 오프셋 깊이(Doff,1)는 제2 오프셋 깊이(Doff,2)와 실질적으로 동일할 수 있다. 다른 실시예에서, 제1 오프셋 깊이(Doff,1)는 제2 오프셋 깊이(Doff,2)와 상이할 수 있다.
또한, ILD 재료(126)는 제1 부분 및 제2 부분(도 1a 내지 도 1c에는 도시되지 않음)을 포함할 수 있으며, 이 또한 폭 오프셋 및 깊이 오프셋을 갖는다. 일부 실시예에서, vHF 배리어(130)도 또한 제1 부분 및 제2 부분(도 1a 내지 도 1c에는 도시되지 않음)을 포함할 수 있으며, 이는 폭 오프셋 및 깊이 오프셋을 갖는다.
또한, 일부 실시예에서, 제1 오프셋 폭(Woff,1) 및 제2 오프셋 폭(Woff,2)은 x축을 따른 오프셋을 정의하고, 제1 오프셋 깊이(Doff,1) 및 제2 오프셋 깊이(Doff,2)는 y축을 따른 오프셋을 정의한다. 제1 오프셋 폭(Woff,1)은 제1 오프셋 깊이(Doff,1)와 실질적으로 동일할 수 있다. 다른 실시예에서, 제1 오프셋 폭(Woff,1)는 제1 오프셋 깊이(Doff,1)와 상이할 수 있다. 일부 실시예에서, 제2 오프셋 폭(Woff,2)은 제2 오프셋 깊이(Doff,2)와 실질적으로 동일할 수 있다. 다른 실시예에서, 제2 오프셋 폭(Woff,2)은 제2 오프셋 깊이(Doff,2)와 상이할 수 있다.
도 2 내지 도 6은, 먼저 다수의 CMOS 집적 회로(IC)를 포함하는 CMOS 웨이퍼를 다수의 MEMS IC를 포함하는 MEMS 웨이퍼에 하이브리드 본딩한 다음 MEMS 웨이퍼에 캡 웨이퍼를 용융 본딩함으로써 MEMS 디바이스를 제조하는 방법의 일부 실시예의 일련의 단면도들을 예시한다.
도 2는 CMOS IC(201) 위의 MEMS IC(217)(반전된 방식으로 도시되어 있음)의 일부 실시예의 단면도를 예시한다. 단일 CMOS IC(201) 및 단일 MEMS IC(217)만 예시되어 있지만, 이는 단순화된 표현인 것이며 CMOS 웨이퍼(102) 및 MEMS 웨이퍼(218)는 통상적으로 복수의 IC를 포함한다는 것을 알아야 할 것이다. CMOS IC(201)는 CMOS 웨이퍼(102)(CMOS 기판으로도 불림) 위에 배치된 제1 금속화 구조물(202)을 포함할 수 있다. CMOS 웨이퍼(102)는 임의의 유형의 반도체 바디(예컨대, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수 있다. CMOS IC(201)는 또한 CMOS 웨이퍼(102) 위에/내에 배치된 하나 이상의 반도체 디바이스를 포함할 수 있다. 예를 들어, 하나 이상의 반도체 디바이스는 게이트 스택(108)(예컨대, 하이 k 유전체 위에 배치된 금속 게이트), 소스(110), 및 드레인(112)을 포함하는 트랜지스터일 수 있다. 일부 실시예에서, CMOS 웨이퍼(102)의 하부 표면은 CMOS IC(201)의 하부 표면을 정의한다.
제1 금속화 구조물(202)은 복수의 전도성 구조물, 예를 들어 제1 금속화 구조물 ILD 재료(212) 사이에 배치된 제1 금속화 구조물 전도성 콘택(204), 제1 금속화 구조물 전도성 라인(206), 제1 금속화 구조물 전도성 비아(208), 및 제1 금속화 구조물 콘택 패드(210)를 포함할 수 있다. 예를 들어, 제1 금속화 구조물 전도성 콘택(204)은 게이트 스택(108)의 게이트 전극을 제1 금속화 구조물 전도성 라인(206)에 연결할 수 있다. 일부 실시예에서, 제1 금속화 구조물(202)은 서로 위에 배치된 하나 이상의 금속 층(예컨대, 금속 층 1, 금속 층 2 등)을 포함할 수 있다. 일부 실시예에서, 각각의 금속 층은 하나 이상의 제1 금속화 구조물 전도성 라인(206) 및 하나 이상의 제1 금속화 구조물 전도성 비아(208)를 포함할 수 있다. 일부 제1 금속화 구조물 전도성 비아(208)는 제1 금속화 구조물 전도성 라인(206)을, 제1 금속화 층(202)의 상부 표면에 근접하게 배치되는 제1 금속화 구조물 콘택 패드(210)에 연결한다.
또한, 일부 실시예에서, 제1 금속화 구조물(202)은 제1 희생 산화물 층(214)(예컨대, SiO2)을 포함한다. 제1 vHF 배리어(216)가 제1 희생 산화물 층(214)의 측벽과 제1 금속화 구조물 ILD 재료(212)의 부분 사이에 배치될 수 있다. 제1 vHF 배리어(216)는 또한, 제1 희생 산화물 층(214)의 하부 표면의 부분(들)(또는 전체 하부 표면)과 제1 금속화 구조물 ILD 재료(212)의 부분(들) 사이에 배치될 수 있다. 일부 실시예에서, 제1 vHF 배리어 층(216)은 예를 들어 산화알루미늄(AlO2), 실리콘-리치(silicon-rich) 질화물, 티타늄 텅스텐(TiW), 또는 비정질 실리콘으로 제조된다. 제1 vHF 배리어(216)를 형성한 후에, SiO2를 포함할 수 있는 제1 희생 산화물 층(214)이 반도체 퇴적 프로세스(들), 예를 들어 고밀도 플라즈마 CVD 프로세스에 의해 제1 vHF 배리어(216) 위에 형성될 수 있다. 일부 실시예에서, 제1 금속화 구조물(202)의 실질적으로 평면인 상부 표면을 형성하도록 제1 금속화 구조물(202)의 상부 표면에 대해 화학 기계적 연마(CMP) 프로세스가 사용될 수 있다. 일부 실시예에서, 제1 금속화 구조물(202)의 상부 표면은 제1 금속화 구조물 콘택 패드(210)의 상부 표면, 제1 vHF 층(216)의 상부 표면, 제1 금속화 구조물 ILD 재료(212)의 상부 표면, 및/또는 제1 희생 산화물 층(214)의 상부 표면을 포함할 수 있다. 일부 실시예에서, 제1 금속화 구조물(202)의 상부 표면은 CMOS IC(201)의 상부 표면을 정의한다.
일부 실시예에서, MEMS IC(217)는 MEMS 웨이퍼(218)(MEMS 기판으로도 불림) 위에 배치된 제2 금속화 구조물(220)을 포함할 수 있다. MEMS 웨이퍼(218)는 실리콘/CMOS 벌크, SiGe 등과 같은 임의의 유형의 반도체 바디를 포함할 수 있다. 일부 실시예에서, MEMS 웨이퍼(218)의 하부 표면은 MEMS IC(217)의 하부 표면을 정의한다. 제2 금속화 구조물(220)은 복수의 전도성 특징부, 예를 들어 제2 금속화 구조물 ILD 재료(222) 내에 배치된 제2 금속화 구조물 전도성 콘택(도시되지 않음), 제2 금속화 구조물 전도성 라인(도시되지 않음), 제2 금속화 구조물 전도성 비아(도시되지 않음), 및 제2 금속화 구조물 콘택 패드(224)를 포함할 수 있다. 예를 들어, 제2 금속화 구조물 전도성 콘택은 반도체 디바이스를 제2 금속화 구조물 전도성 라인에 연결할 수 있다. 일부 실시예에서, 제2 금속화 구조물(220)은 서로 위에 배치된 하나 이상의 금속 층(예컨대, 금속 층 1, 금속 층 2 등)을 포함할 수 있다. 일부 실시예에서, 각각의 금속 층은 하나 이상의 제2 금속화 구조물 전도성 라인 및 하나 이상의 제2 금속화 구조물 전도성 비아를 포함할 수 있다. 일부 제2 금속화 구조물 전도성 비아는 제2 금속화 구조물 전도성 라인을, 제2 금속화 층(220)의 상부 표면에 근접하게 배치되는 제2 금속화 구조물 콘택 패드(224)에 연결한다.
또한, 제2 금속화 구조물(220)은 제2 희생 산화물 층(226)(예컨대, SiO2)을 포함할 수 있다. 제2 vHF 배리어(228)가 제2 희생 산화물 층(226)의 측벽과 제2 금속화 구조물 ILD 재료(222)의 부분 사이에 배치될 수 있다. 제2 vHF 배리어(228)는 또한, 제2 희생 산화물 층(226)의 하부 표면의 부분(들)(또는 전체 하부 표면)과 제2 금속화 구조물 ILD 재료(222)의 부분(들) 사이에 배치될 수 있다. 일부 실시예에서, 제2 vHF 배리어 층(228)은 예를 들어 산화알루미늄(AlO2), 실리콘-리치 질화물, 티타늄 텅스텐(TiW), 또는 비정질 실리콘으로 제조된다. 제2 금속화 구조물(220)이 형성된 후에, 제2 금속화 구조물(220)의 실질적으로 평면인 상부 표면을 형성하도록 제2 금속화 구조물(220)의 상부 표면에 대해 CMP 프로세스가 사용될 수 있다. 일부 실시예에서, 제2 금속화 구조물(220)의 상부 표면은 제2 금속화 구조물 콘택 패드(224)의 상부 표면, 제2 vHF 층(228)의 상부 표면, 제2 금속화 구조물 ILD 재료(222)의 상부 표면, 및/또는 제2 희생 산화물 층(226)의 상부 표면을 포함할 수 있다. 일부 실시예에서, 제2 금속화 구조물(220)의 상부 표면은 MEMS IC(217)의 상부 표면을 정의한다.
도 3은 제1 금속화 구조물(202)의 상부 표면이 제2 금속화 구조물(220)의 상부 표면에 본딩되어 있는 일부 실시예의 단면도를 예시한다. 일부 실시예에서, 제1 금속화 구조물(202)의 상부 표면 및 제2 금속화 구조물(220)의 상부 표면은 하이브리드 본딩을 위한 상부 표면을 준비하도록 활성화 프로세스(예컨대, 플라즈마 활성화)를 거칠 수 있다. 일부 실시예에서, 상부 표면은 또한, 예를 들어 탈이온 H2O에의 노출, NH4OH에의 노출, 희석 플루오르화수소산에의 노출, 및/또는 브러시, 메가소닉 클리너 등의 사용을 포함한 세척 프로세스를 거칠 수 있다.
그 다음, 제2 금속화 구조물 콘택 패드(224)가 예를 들어 광 감지에 의해 제1 금속화 구조물 콘택 패드(210)와 정렬된다. 또한, 제1 금속화 구조물 ILD 재료(212), 제1 vHF 배리어(216), 및 제1 희생 산화물 층(214)의 상부 표면은 각각 제2 금속화 구조물 ILD(222), 제2 vHF 배리어(228), 및 제2 희생 산화물 층(226)의 상부 표면과 정렬된다. 정렬 후에, 제1 금속화 구조물(202)의 상부 표면은 하이브리드 본드에 의해 제2 금속화 구조물(220)의 상부 표면에 본딩될 수 있다. 비교적 낮은 온도(예컨대, 상온)에서 비교적 짧은 기간 동안 압력을 가함으로써, 제1 금속화 구조물(202)의 상부 표면과 제2 금속화 구조물(220) 간의 비교적 약한 본드가 형성된다. 비교적 약한 본드에 의해 상부 표면들이 함께 본딩된 후에, 충분한 본딩 강도를 보장하기 위해, 본딩된 웨이퍼에 제1 금속화 구조물(202) 및 제2 금속화 구조물(220)에 배치된 재료의 화학적 조성에 기초하여 비교적 높은 온도(예컨대, 400℃ - 1000℃)에서 어닐링 프로세스(예컨대, 퍼니스 어닐(furnace anneal))가 가해진다.
하이브리드 본딩 프로세스의 결과, 제1 금속화 구조물 콘택 패드(210)와 제2 금속화 구조물 콘택 패드(224) 사이에 형성되는 금속-금속 본드가 된다. 제2 금속화 구조물 ILD 재료(222)와 제1 금속화 구조물 ILD 재료(212) 사이에도 비금속-비금속 본드가 형성된다. 또한, 일부 실시예에서, 제1 vHF 배리어(216)와 제2 vHF 배리어(228) 사이의 본드가 형성된다. 다른 유형의 웨이퍼-웨이퍼 본딩(예컨대, 용융 본딩)과 같이 하나의 유형의 본드만 형성하는 것이 아니라, 하이브리드 본딩 프로세스는 단일 본딩 프로세스를 사용하여 2개의 개별 본드 유형을 형성한다.
도 4는 제1 금속화 구조물(202)이 제2 금속화 구조물(220)에 본딩된 후에 MEMS 웨이퍼(218)가 박형화, 패터닝 및 에칭되어 패터닝된 MEMS 웨이퍼(410)를 형성하는 일부 실시예의 단면도를 예시한다. 일부 실시예에서, MEMS 웨이퍼(218)의 하부 표면이 제1 두께(t1)로부터 제2 두께(t2)로 박형화될 수 있다. MEMS 웨이퍼(218)의 두께는 예를 들어 습식 에칭, 건식 에칭, 및/또는 CMP에 의해 감소될 수 있다. MEMS 웨이퍼(218)는 앞의 두께 감소 프로세스에 의해 야기된 임의의 손상을 보정하도록 그리고 MEMS 웨이퍼(218)의 하부 표면이 실질적으로 매끄러움을 보장하도록 후속 CMP 프로세스를 거칠 수 있다. 일부 실시예에서, 그 후에 산화물 층(도시되지 않음)(예컨대, SiO2, SiOxNy, Si3N4))이 예를 들어 고밀도 플라즈마 CVD 프로세스에 의해 MEMS 웨이퍼(218) 위에 퇴적될 수 있다. 산화물 층(도시되지 않음)은 산화물 층의 상부 표면이 실질적으로 매끄러움을 보장하도록 후속 CMP 프로세스를 거칠 수 있다.
MEMS 웨이퍼(218)는 패터닝 및 에칭되어 패터닝된 MEMS 웨이퍼(410)를 형성한다. 패터닝된 MEMS 웨이퍼(410)는 예를 들어 검증 질량(proof mass)일 수 있는 MEMS 요소(412)를 포함한다. 일부 실시예에서, MEMS 요소(412)는 박형화된 MEMS 웨이퍼(218)의 하부 표면에 포토레지스트를 도포함으로써(예컨대, 스핀 코팅) 형성될 수 있다. 그 다음, 광원(예컨대, UV 광)이 포토레지스트를 패터닝하도록 포토마스크를 통해 투사된다. 그 다음, 박형화된 MEMS 웨이퍼(218)는 MEMS 요소(412)를 형성하도록 에칭 프로세스(예컨대, 플라즈마 에칭, 습식 에칭, 또는 이들의 조합)를 거친다.
도 4는 또한 본딩된 금속화 구조물(402)을 형성하도록 함께 본딩된 제1 금속화 구조물(202) 및 제2 금속화 구조물(220)을 예시한다. 일부 실시예에서, 본딩된 금속화 구조물(402)은 본딩된 콘택 패드(404), 본딩된 vHF 배리어(414), 본딩된 희생 산화물 구조물(416), 제1 금속화 구조물 전도성 콘택(204), 제1 금속화 구조물 전도성 라인(206), 및 본딩된 ILD 재료(406) 사이에 배치된 제1 금속화 구조물 전도성 비아(208)를 포함한다. 본딩된 희생 산화물 구조물(416)은 본딩 인터페이스(408)에서 함께 본딩된 제1 희생 산화물 층(216) 및 제2 희생 산화물 층(226)을 포함한다. 본딩된 vHF 배리어(414)는 본딩 인터페이스(408)에서 함께 본딩된 제1 vHF 배리어(216) 및 제2 vHF 배리어(228)를 포함한다. 본딩된 ILD 재료(406)는 본딩 인터페이스(408)에서 함께 본딩된 제1 금속화 구조물 ILD 재료(212) 및 제2 금속화 구조물 ILD 재료(222)를 포함한다. 본딩된 콘택 패드(404)는 본딩 인터페이스(408)에서 함께 본딩된 제1 금속화 구조물 콘택 패드(210) 및 제2 금속화 구조물 콘택 패드(224)를 포함한다.
일부 실시예에서, 본딩된 콘택 패드(404)는 제2 부분(예컨대, 본딩 인터페이스(408) 위)으로부터 폭만큼 오프셋된 제1 부분(예컨대, 본딩 인터페이스(408) 아래)을 갖는 측벽을 가질 수 있다. 예를 들어, 본딩된 콘택 패드(404)의 제1 부분은 제1 폭(W1)을 가질 수 있고, 본딩된 콘택 패드(404)의 제2 부분은 제2 폭(W2)을 가질 수 있다. 일부 실시예에서, 제1 폭(W1)은 제2 폭(W2)과 실질적으로 동일하다. 다른 실시예에서, 제1 폭(W1)은 제2 폭(W2)과 상이할 수 있다. 다양한 실시예에서, 제1 금속화 구조물 콘택 패드(210)와 제2 금속화 구조물 콘택 패드(224)의 본딩 동안 오정렬로 인해, 본딩된 콘택 패드(404)의 제1 부분의 제1 측벽이 본딩된 콘택 패드(404)의 제2 부분의 제1 측벽으로부터 제1 오프셋 폭(Woff,1)만큼 오프셋될 것이고, 본딩된 콘택 패드(404)의 제1 부분의 제2 측벽이 본딩된 콘택 패드(404)의 제2 부분의 제2 측벽으로부터 제2 오프셋 폭(Woff,2)만큼 오프셋될 것이다. 일부 실시예에서, 제1 오프셋 폭(Woff,1)은 제2 오프셋 폭(Woff,2)과 실질적으로 동일할 수 있다. 다른 실시예에서, 제1 오프셋 폭(Woff,1)은 제2 오프셋 폭(Woff,2)과 상이할 수 있다. 본딩된 구조물(예컨대, 본딩된 콘택 패드(404), 본딩된 vHF 배리어(414), 및/또는 본딩된 희생 산화물 구조물(416))의 각각은 오프셋되는 측벽을 가질 수 있다.
또한, 일부 실시예에서, 본딩된 콘택 패드(404)의 제1 부분은 제1 깊이(D1)를 갖고, 본딩된 콘택 패드(404)의 제2 부분은 제2 깊이(D2)를 갖는다. 일부 실시예에서, 제1 깊이(D1)는 제2 깊이(D2)와 실질적으로 동일하다. 다른 실시예에서, 제1 깊이(D1)는 제2 깊이(D2)와 상이할 수 있다. 다양한 실시예에서, 제1 금속화 구조물 콘택 패드(210)와 제2 금속화 구조물 콘택 패드(224)의 본딩 동안 오정렬로 인해, 본딩된 콘택 패드(404)의 제1 부분의 제3 측벽이 본딩된 콘택 패드(404)의 제2 부분의 제3 측벽으로부터 제1 오프셋 깊이(Doff,1)만큼 오프셋될 것이고, 본딩된 콘택 패드(404)의 제1 부분의 제4 측벽이 본딩된 콘택 패드(404)의 제2 부분의 제4 측벽으로부터 제2 오프셋 깊이(Doff,2)만큼 오프셋될 것이다. 일부 실시예에서, 제1 오프셋 깊이(Doff,1)는 제2 오프셋 깊이(Doff,2)와 실질적으로 동일할 수 있다. 다른 실시예에서, 제1 오프셋 깊이(Doff,1)는 제2 오프셋 깊이(Doff,2)와 상이할 수 있다.
도 5는 이동가능 MEMS 요소(504)를 생성하도록 본딩된 금속화 구조물(402)에 본딩된 금속화 구조물 개구(502)를 형성하는 일부 실시예의 단면도를 예시한다. 예를 들어, 패터닝된 MEMS 웨이퍼(410)가 형성된 후에, 본딩된 희생 산화물 구조물(416)은 플루오르화 수소 에칭 프로세스(예컨대, 증기 또는 습식)에 의해 제거되어 본딩된 금속화 구조물 개구(502)를 형성할 수 있다. 다른 실시예에서, 희생 산화물 구조물(416)을 제거하도록 다른 에칭 프로세스(들)가 사용될 수 있다. 본딩된 금속화 구조물 개구(502)를 형성함으로써, 축을 중심으로 자유롭게 움직일 수 있는 이동가능 MEMS 요소(504)가 형성된다.
도 6은 캡 웨이퍼(602)가 패터닝된 MEMS 웨이퍼(410)의 하부 표면에 용융 본딩되는 일부 실시예의 단면도를 예시한다. 캡 웨이퍼(602)는 임의의 유형의 반도체 바디(예컨대, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수 있다. 캡 웨이퍼(602)는 캡 웨이퍼 캐비티(604)를 포함할 수 있다. 캡 웨이퍼 캐비티(604)의 하부 경계는 캡 웨이퍼(602)의 상부 표면에 의해 정의될 수 있다. 캡 웨이퍼 캐비티(604)의 측부 경계는 캡 웨이퍼(602)의 측벽에 의해 정의될 수 있다. 캡 웨이퍼 캐비티(604)의 상부 경계는 캡 웨이퍼(602)의 최상부 표면과 공면을 이룰 수 있다. 캡 웨이퍼 캐비티(604)는 이동가능 MEMS 요소가 축을 중심으로 자유롭게 움직일 수 있음을 보장한다.
일부 실시예에서, 아웃가스 층(608)이 캡 웨이퍼 캐비티(604)의 하부 경계를 정의하는 캡 웨이퍼(602)의 상부 표면 상에 배치될 수 있다. 아웃가스 층(608)은 폴리실리콘 또는 임의의 적합한 금속을 포함할 수 있다. 일부 실시예에서, 아웃가스 층(608)은 유전체 재료(예컨대, SiO2)를 포함할 수 있다. 예를 들어, 일부 실시예에서, 유전체 층이 캡 웨이퍼 캐비티(604)의 하부 경계를 정의하는 캡 웨이퍼(602)의 상부 표면의 일부 상에 배치될 수 있다. 다른 실시예에서, 아웃가스 층(608)은 캡 웨이퍼 캐비티(604)의 측부 경계를 정의하는 캡 웨이퍼(602)의 전체 측벽을 따라 그리고 캡 웨이퍼 캐비티(604)의 하부 경계를 정의하는 캡 웨이퍼(602)의 전체 상부 표면 상에 배치될 수 있다. 아웃가스 층(608)은 캡 웨이퍼(602)가 패터닝된 MEMS 웨이퍼(410)에 용융 본딩된 후에 캡 웨이퍼 캐비티(604) 안의 최종 압력을 조절하도록 형성된다. 아웃가스 층(608)의 두께를 변경함으로써, 캡 웨이퍼 캐비티(604) 안의 최종 압력이 제어될 수 있다.
용융 본딩 전에, 일부 실시예에서, 캡 웨이퍼(602) 위에 유전체 본딩 층(606)(예컨대, SiO2)이 배치될 수 있다. 다른 실시예에서, 캡 웨이퍼(602)는 유전체 본딩 층(606) 없이 패터닝된 MEMS 웨이퍼(410)에 용융 본딩될 수 있다. 예를 들어, 유전체 본딩 층(606)이 캡 웨이퍼(602) 위에 형성된 후에, 캡 웨이퍼가 반전되고(도 6에 도시된 바와 같이), 패터닝된 MEMS 웨이퍼(410) 위에 정렬된다. 그 다음, 예를 들어 정렬 진공 용융 본드에 의해 캡 웨이퍼(602)가 패터닝된 MEMS 웨이퍼(410)에 용융 본딩된다. 충분한 본드 강도를 보장하기 위해, 본딩된 패터닝된 MEMS 웨이퍼(410)와 캡 웨이퍼(602)에는 패터닝된 MEMS 웨이퍼(410) 및 캡 웨이퍼(602)의 화학적 조성(예컨대, Si-SiO2 또는 Si-Si)에 기초하여 비교적 높은 온도에서 어닐링 프로세스(예컨대, 퍼니스 어닐)가 가해진다. 하이브리드 본딩 프로세스와는 달리, 용융 본딩 프로세스는 단일 본딩 프로세스에서 단일 본드 유형을 형성한다. 캡 웨이퍼(602)가 MEMS 웨이퍼(410)에 본딩되면, 웨이퍼는 각각이 적어도 하나의 MEMS 디바이스를 포함하는 다이들로 단일화되고, 패키징이 완료된다.
도 7은 본 개시의 웨이퍼를 패키징하는 개선된 방법에 따라 MEMS 디바이스를 형성하는 방법(700)의 일부 실시예를 예시한다. 개시된 방법(700) 및 여기에 예시 및/또는 기재된 다른 방법은 일련의 동작들 또는 이벤트들로서 여기에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시된 동작 전부가 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는 데에 요구되는 것이 아닐 수 있고, 여기에 도시된 동작 중의 하나 이상이 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
702에서, 제1 금속화 구조물이 CMOS 웨이퍼 위에 형성된다. 동작 702의 예는 앞서 예시된 도 2에 관련하여 볼 수 있다.
704에서, 제2 금속화 구조물이 MEMS 웨이퍼 위에 형성된다. 동작 704의 예는 앞서 예시된 도 2에 관련하여 볼 수 있다.
706에서, 제1 금속화 구조물의 상부 표면이 제2 금속화 구조물의 상부 표면에 하이브리드 본딩된다. 동작 706의 예는 앞서 예시된 도 3에 관련하여 볼 수 있다.
708에서, MEMS 웨이퍼가 패터닝 및 에칭되어 MEMS 요소를 형성한다. 동작 708의 예는 앞서 예시된 도 4에 관련하여 볼 수 있다.
710에서, 제1 희생 산화물 층 및 제2 희생 산화물 층이 제거된다. 동작 710의 예는 앞서 예시된 도 5에 관련하여 볼 수 있다.
712에서, 캡 웨이퍼가 MEMS 웨이퍼의 하부 표면에 용융 본딩된다. 동작 712의 예는 앞서 예시된 도 6에 관련하여 볼 수 있다.
도 8 내지 도 12는, 먼저 다수의 CMOS IC를 포함하는 CMOS 웨이퍼를 다수의 MEMS IC를 포함하는 MEMS 웨이퍼에 하이브리드 본딩한 다음 MEMS 웨이퍼에 캡 웨이퍼를 용융 본딩함으로써 MEMS 디바이스를 제조하는 방법의 일부 추가 실시예의 일련의 단면도들을 예시한다.
도 8은 CMOS IC(201) 위의 MEMS IC(217)(반전된 방식으로 도시되어 있음)의 일부 추가의 실시예의 단면도를 예시한다. 예시된 대로, 희생 산화물 층(802)이 제1 금속화 구조물(202) 내가 아니라 제2 금속화 구조물(220) 내에 형성된다. 일부 실시예에서, vHF 배리어(804)가 희생 산화물 층(802)의 측벽(들)과 제2 금속화 구조물 ILD 재료(222) 사이에 형성될 수 있다. 다른 실시예에서, vHF 배리어(804)는 또한 희생 산화물 층(802)의 상부 표면 및/또는 제2 금속화 구조물(220)의 상부 표면의 일부 위에 형성될 수 있다.
도 9는 제1 금속화 구조물(202)의 상부 표면이 제2 금속화 구조물(220)의 상부 표면에 본딩되어 있는 일부 추가의 실시예의 단면도를 예시한다. 예시된 대로, 제1 금속화 구조물(202)의 상부 표면과 제2 금속화 구조물(222)의 상부 표면이 하이브리드 본드에 의해 함께 본딩된다. 일부 실시예에서, 희생 산화물 층(802)이 제2 금속화 구조물(220)에만 형성되기 때문에, 희생 산화물 층(802)의 상부 표면과 vHF 배리어(804)의 상부 표면이 제1 금속화 구조물 ILD 재료(212)의 상부 표면에 본딩된다.
도 10은 제1 금속화 구조물(202)이 제2 금속화 구조물(220)에 본딩된 후에 MEMS 웨이퍼(218)가 박형화, 패터닝 및 에칭되어 패터닝된 MEMS 웨이퍼(410)를 형성하는 일부 추가의 실시예의 단면도를 예시한다.
도 11은 이동가능 MEMS 요소(504)를 생성하도록 본딩된 금속화 구조물(402)에 본딩된 금속화 구조물 개구(502)를 형성하는 일부 실시예의 단면도를 예시한다. 예를 들어, 패터닝된 MEMS 웨이퍼(410)가 형성된 후에, 희생 산화물 구조물(802)은 플루오르화 수소 에칭 프로세스(예컨대, 증기 또는 습식)에 의해 제거되어 본딩된 금속화 구조물 개구(502)를 형성할 수 있다. 다른 실시예에서, 희생 산화물 구조물(802)을 제거하도록 다른 에칭 프로세스(들)가 사용될 수 있다. 본딩된 금속화 구조물 개구(502)를 형성함으로써, 축을 중심으로 자유롭게 움직일 수 있는 이동가능 MEMS 요소(504)가 형성된다.
도 12는 캡 웨이퍼(602)가 패터닝된 MEMS 웨이퍼(410)의 하부 표면에 용융 본딩되는 일부 추가의 실시예의 단면도를 예시한다.
도 13 내지 도 17은, 먼저 다수의 CMOS IC를 포함하는 CMOS 웨이퍼를 다수의 MEMS IC를 포함하는 MEMS 웨이퍼에 하이브리드 본딩한 다음 MEMS 웨이퍼에 캡 웨이퍼를 용융 본딩함으로써 MEMS 디바이스를 제조하는 방법의 일부 추가의 실시예의 일련의 단면도들을 예시한다.
도 13은 CMOS IC(201) 위의 MEMS IC(217)(반전된 방식으로 도시되어 있음)의 일부 추가의 실시예의 단면도를 예시한다.
도 14는 제1 금속화 구조물(202)의 상부 표면이 제2 금속화 구조물(220)의 상부 표면에 본딩되어 있는 일부 추가의 실시예의 단면도를 예시한다.
도 15는 제1 금속화 구조물(202)이 제2 금속화 구조물(220)에 본딩된 후에 MEMS 웨이퍼(218)가 박형화, 패터닝 및 에칭되어 패터닝된 MEMS 웨이퍼(410)를 형성하는 일부 추가의 실시예의 단면도를 예시한다.
도 16은 이동가능 MEMS 요소(504)를 생성하도록 본딩된 금속화 구조물(402)에 본딩된 금속화 구조물 개구(502)를 형성하는 일부 추가의 실시예의 단면도를 예시한다.
도 17은 캡 웨이퍼(1702)가 패터닝된 MEMS 웨이퍼(410)의 하부 표면에 용융 본딩되는 일부 추가의 실시예의 단면도를 예시한다. 예시된 대로, 일부 실시예에서, 캡 웨이퍼(1702) 위에 캡 웨이퍼 유전체 층(1704)(예컨대, SiO2)이 형성될 수 있다. 예를 들어, 캡 웨이퍼 유전체 층(1704)은 예를 들어 ALD, PVD, CVD 또는 PECVD에 의해 캡 웨이퍼(1702)의 상부 표면 상에 형성될 수 있다. 캡 웨이퍼 유전체 층(1704)이 형성된 후에, 다양한 반도체 프로세스(예컨대, 건식/습식 에칭과 결합된 포토리소그래피)를 이용해 캡 웨이퍼 캐비티(604)가 캡 웨이퍼(1702) 및 캡 웨이퍼 유전체 층(1704)에 형성될 수 있다. 일부 실시예에서, 아웃가스 층(1706)이, 캡 웨이퍼 유전체 층(1704)의 상부 표면 위에, 캡 웨이퍼 캐비티(604)의 측부 경계를 정의하는 캡 웨이퍼(602)의 측벽을 따라, 그리고/또는 캡 웨이퍼 캐비티(604)의 하부 경계를 정의하는 캡 웨이퍼(602)의 상부 표면 상에 형성될 수 있다.
따라서, 상기로부터 알 수 있듯이, 본 개시는, 시간당 제조될 수 있는 MEMS 디바이스의 수를 증가시키고 MEMS 웨이퍼 패키징의 오버레이 정확도를 개선하는, 웨이퍼를 패키징하는 개선된 방법(및 관련 장치)에 관한 것이다.
하나의 실시예에서, 웨이퍼를 패키징하는 방법은, CMOS 웨이퍼 위에 제1 금속화 구조물을 형성하는 것을 포함하며, 제1 금속화 구조물은 제1 희생 산화물 층 및 제1 금속 콘택 패드를 포함한다. 제2 금속화 구조물이 MEMS 웨이퍼 위에 형성되며, 제2 금속화 구조물은 제2 희생 산화물 층 및 제2 금속 콘택 패드를 포함한다. 제1 금속화 구조물과 제2 금속화 구조물은 함께 본딩되며, 제1 희생 산화물 층의 상부 표면이 제2 희생 산화물 층의 상부 표면에 본딩되고 제1 금속 콘택 패드의 상부 표면이 제2 금속 콘택 패드의 상부 표면에 본딩된다. 제1 금속화 구조물과 제2 금속화 구조물이 함께 본딩된 후에, MEMS 웨이퍼를 패터닝 및 에칭한다. 제1 금속화 구조물과 제2 금속화 구조물이 함께 본딩된 후에, 이동가능 MEMS 요소를 형성하도록 제1 희생 산화물 층 및 제2 희생 산화물 층을 제거한다.
다른 실시예에서, 웨이퍼를 패키징하는 방법은, 제1 웨이퍼 위에 제1 금속화 구조물을 형성하는 것을 포함하며, 제1 금속화 구조물은 제1 금속 콘택 패드를 포함한다. 제2 금속화 구조물이 제2 웨이퍼 위에 형성되며, 제2 금속화 구조물은 희생 산화물 층 및 제2 금속 콘택 패드를 포함한다. 제1 금속화 구조물과 제2 금속화 구조물은 함께 하이브리드 본딩된다. 제1 금속화 구조물과 제2 금속화 구조물이 함께 본딩된 후에, 제2 웨이퍼의 두께를 감소시킨다. 제2 웨이퍼의 두께를 감소시킨 후에, 희생 산화물 층 위에 MEMS 요소를 형성하도록 제2 웨이퍼를 패터닝 및 에칭한다. MEMS 요소를 형성하도록 제2 웨이퍼가 패터닝 및 에칭된 후에, 희생 산화물 층을 에칭하하며, 희생 산화물 층을 에칭함으로써 MEMS 요소가 축을 중심으로 자유롭게 움직일 수 있게 한다.
일부 실시예에서, MEMS 디바이스는 COMS 기판 위에 배치된 반도체 디바이스를 포함한다. 제2 금속 콘택 패드의 상부 표면에 인접한 제1 금속 콘택 패드를 포함하는 금속화 구조물이 CMOS 기판 위에 배치되고 반도체 디바이스를 제1 금속 콘택 패드 및 제2 금속 콘택 패드에 접속시키도록 구성되며, 제1 금속 콘택 패드는 제1 축을 따라 제2 금속 콘택 패드의 제1 최외측 측벽으로부터 오프셋되는 제1 최외측 측벽을 갖는다. 금속화 구조물 개구가 금속화 구조물 내에 배치되며, 금속화 구조물의 최상부 표면과 CMOS 기판의 최상부 표면 사이에 배치된 하부 경계를 갖는다. MEMS 기판이 금속화 구조물 위에 배치되며, MEMS 기판 내에 이동가능 요소가 배치되고, 이동가능 요소의 최외측 측벽은 금속화 구조물 개구의 최외측 측벽 내에 배치된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. MEMS(Microelectromechanical system)를 패키징하는 방법에 있어서,
CMOS(complementary metal-oxide-semiconductor) 웨이퍼 위에, 제1 희생 산화물 층 및 제1 금속 콘택 패드를 포함하는 제1 금속화 구조물을 형성하는 단계;
MEMS 웨이퍼 위에, 제2 희생 산화물 층 및 제2 금속 콘택 패드를 포함하는 제2 금속화 구조물을 형성하는 단계;
상기 제1 금속화 구조물을 상기 제2 금속화 구조물에 본딩하는 단계로서, 상기 제1 희생 산화물 층의 상부 표면이 상기 제2 희생 산화물 층의 상부 표면에 본딩되고 상기 제1 금속 콘택 패드의 상부 표면이 상기 제2 금속 콘택 패드의 상부 표면에 본딩되는 것인, 상기 본딩 단계;
상기 제1 금속화 구조물과 상기 제2 금속화 구조물이 함께 본딩된 후에, 상기 MEMS 웨이퍼를 패터닝 및 에칭하는 단계; 및
상기 제1 금속화 구조물과 상기 제2 금속화 구조물이 함께 본딩된 후에, 이동가능 MEMS 요소를 형성하도록 상기 제1 희생 산화물 층 및 상기 제2 희생 산화물 층을 제거하는 단계를 포함하는, MEMS를 패키징하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 금속화 구조물은 하이브리드(hybrid) 본드에 의해 상기 제2 금속화 구조물에 본딩되고, 상기 하이브리드 본드는, 상기 제1 희생 산화물 층의 상부 표면과 상기 제2 희생 산화물 층의 상부 표면 간의 비금속-비금속 본드 및 상기 제1 금속 콘택 패드의 상부 표면과 상기 제2 금속 콘택 패드의 상부 표면 간의 금속-금속 본드 둘 다를 형성하는 것인, MEMS를 패키징하는 방법.
실시예 3. 실시예 2에 있어서,
상기 제1 희생 산화물 층 및 상기 제2 희생 산화물 층이 제거된 후에, 캡 웨이퍼 캐비티(cavity)를 포함하는 캡 웨이퍼를 상기 MEMS 웨이퍼의 하부 표면에 본딩하는 단계를 더 포함하는, MEMS를 패키징하는 방법.
실시예 4. 실시예 3에 있어서, 상기 캡 웨이퍼는 용융 본드(fusion bond)에 의해 상기 MEMS 웨이퍼에 본딩되는 것인, MEMS를 패키징하는 방법.
실시예 5. 실시예 4에 있어서, 상기 제1 희생 산화물 층 및 상기 제2 희생 산화물 층은 증기 플루오르화수소 에칭(vapor hydrofluoric etch)에 의해 제거되는 것인, MEMS를 패키징하는 방법.
실시예 6. 실시예 5에 있어서, 상기 캡 웨이퍼가 상기 MEMS 웨이퍼에 본딩되기 전에 상기 캡 웨이퍼 위에 유전체 본딩 층을 형성하는 단계를 더 포함하고, 상기 유전체 본딩 층의 상부 표면이 상기 MEMS 웨이퍼에 본딩되는 것인, MEMS를 패키징하는 방법.
실시예 7. 실시예 6에 있어서, 상기 캡 웨이퍼 캐비티의 하부 부분 위에 아웃가스(outgas) 층을 형성하는 단계를 더 포함하고, 상기 아웃가스 층의 최외측 측벽은 상기 캡 웨이퍼 캐비티의 측벽으로부터 폭만큼 떨어져 있는 것인, MEMS를 패키징하는 방법.
실시예 8. 실시예 7에 있어서, 상기 제1 금속화 구조물은 상기 제1 희생 산화물 층의 측벽 및 상기 제1 희생 산화물 층의 하부 표면의 일부를 따라 배치된 제1 vHF(vapor hydrofluoric) 배리어를 포함하고, 상기 제2 금속화 구조물은 상기 제2 희생 산화물 층의 측벽 및 상기 제2 희생 산화물 층의 하부 표면의 일부를 따라 배치된 제2 vHF 배리어를 포함하는 것인, MEMS를 패키징하는 방법.
실시예 9. MEMS를 패키징하는 방법에 있어서,
제1 웨이퍼 위에, 제1 금속 콘택 패드를 포함하는 제1 금속화 구조물을 형성하는 단계;
제2 웨이퍼 위에, 희생 산화물 층 및 제2 금속 콘택 패드를 포함하는 제2 금속화 구조물을 형성하는 단계;
상기 제1 금속화 구조물을 상기 제2 금속화 구조물에 하이브리드 본딩하는 단계;
상기 제1 금속화 구조물과 상기 제2 금속화 구조물이 함께 본딩된 후에, 상기 제2 웨이퍼의 두께를 감소시키는 단계;
상기 제2 웨이퍼의 두께를 감소시킨 후에, 상기 희생 산화물 층 위에 MEMS 요소를 형성하도록 상기 제2 웨이퍼를 패터닝 및 에칭하는 단계; 및
상기 MEMS 요소를 형성하도록 상기 제2 웨이퍼가 패터닝 및 에칭된 후에, 상기 희생 산화물 층을 에칭하는 단계를 포함하고,
상기 희생 산화물 층을 에칭함으로써 상기 MEMS 요소가 축을 중심으로 자유롭게 움직일 수 있는 것인, MEMS를 패키징하는 방법.
실시예 10. 실시예 9에 있어서,
상기 희생 산화물 층이 에칭된 후에, 제3 웨이퍼 캐비티를 포함하는 제3 웨이퍼를 상기 제2 웨이퍼의 하부 표면에 본딩하는 단계를 더 포함하는, MEMS를 패키징하는 방법.
실시예 11. 실시예 10에 있어서, 상기 제3 웨이퍼는 용융 본드에 의해 상기 제2 웨이퍼에 본딩되는 것인, MEMS를 패키징하는 방법.
실시예 12. 실시예 11에 있어서, 상기 제3 웨이퍼 캐비티의 하부 부분 위에 아웃가스 층을 형성하는 단계를 더 포함하고, 상기 아웃가스 층의 최외측 측벽은 상기 제3 웨이퍼 캐비티의 측벽으로부터 폭만큼 떨어져 있는 것인, MEMS를 패키징하는 방법.
실시예 13. 실시예 12에 있어서,
상기 제3 웨이퍼 위에 제3 웨이퍼 유전체 층을 형성하는 단계; 및
상기 제3 웨이퍼가 상기 제2 웨이퍼에 본딩되기 전에 상기 제3 웨이퍼 위에 유전체 본딩 층을 형성하는 단계를 더 포함하는, MEMS를 패키징하는 방법.
실시예 14. 실시예 11에 있어서, 상기 제2 금속화 구조물은 상기 희생 산화물 층의 측벽을 따라 배치된 vHF 배리어를 포함하는 것인, MEMS를 패키징하는 방법.
실시예 15. 실시예 13에 있어서, 상기 희생 산화물 층은 증기 플루오르화수소 에칭에 의해 에칭되는 것인, MEMS를 패키징하는 방법.
실시예 16. MEMS 디바이스에 있어서,
COMS 기판 위에 배치된 반도체 디바이스;
제2 금속 콘택 패드의 상부 표면에 인접한 제1 금속 콘택 패드를 포함하는 금속화 구조물로서, 상기 CMOS 기판 위에 배치되며, 상기 반도체 디바이스를 상기 제1 금속 콘택 패드 및 상기 제2 금속 콘택 패드에 접속시키도록 구성되고, 상기 제1 금속 콘택 패드는 제1 축을 따라 상기 제2 금속 콘택 패드의 제1 최외측 측벽으로부터 오프셋되는 제1 최외측 측벽을 갖고, 금속화 구조물 개구가 상기 금속화 구조물 내에 배치되며 상기 금속화 구조물의 최상부 표면과 상기 CMOS 기판의 최상부 표면 사이에 배치된 하부 경계를 갖는 것인, 상기 금속화 구조물; 및
상기 금속화 구조물 위에 배치된 MEMS 기판을 포함하고,
상기 MEMS 기판 내에 이동가능 요소가 배치되며, 상기 이동가능 요소의 최외측 측벽은 상기 금속화 구조물 개구의 최외측 측벽 내에 배치되는 것인, MEMS 디바이스.
실시예 17. 실시예 16에 있어서, 상기 제1 금속 콘택 패드는, 상기 제1 축에 수직인 제2 축을 따라 상기 제2 금속 콘택 패드의 제2 최외측 측벽으로부터 오프셋되는 제2 최외측 측벽을 갖는 것인, MEMS 디바이스.
실시예 18. 실시예 17에 있어서, 상기 제1 금속 콘택 패드의 최상부 표면이 상기 금속화 구조물의 상기 최상부 표면을 정의하는 것인, MEMS 디바이스.
실시예 19. 실시예 18에 있어서, 상기 이동가능 요소의 최하부 표면이 상기 금속화 구조물의 상기 최상부 표면과 공면을 이루는(coplanar) 것인, MEMS 디바이스.
실시예 20. 실시예 19에 있어서,
상기 금속화 구조물 위에 배치된 캡 웨이퍼 캐비티를 포함하는 캡 기판을 더 포함하고, 상기 이동가능 요소의 최외측 측벽은 상기 캡 웨이퍼 캐비티의 최외측 측벽 내에 배치되는 것인, MEMS 디바이스.

Claims (10)

  1. MEMS(Microelectromechanical system)를 패키징하는 방법에 있어서,
    CMOS(complementary metal-oxide-semiconductor) 웨이퍼 위에, 제1 희생 산화물 층 및 제1 금속 콘택 패드를 포함하는 제1 금속화 구조물을 형성하는 단계;
    MEMS 웨이퍼 위에, 제2 희생 산화물 층 및 제2 금속 콘택 패드를 포함하는 제2 금속화 구조물을 형성하는 단계;
    상기 제1 금속화 구조물을 상기 제2 금속화 구조물에 본딩하는 단계로서, 상기 제1 희생 산화물 층의 상부 표면이 상기 제2 희생 산화물 층의 상부 표면에 본딩되고 상기 제1 금속 콘택 패드의 상부 표면이 상기 제2 금속 콘택 패드의 상부 표면에 본딩되는 것인, 상기 본딩 단계;
    상기 제1 금속화 구조물과 상기 제2 금속화 구조물이 함께 본딩된 후에, 상기 MEMS 웨이퍼를 패터닝 및 에칭하는 단계; 및
    상기 제1 금속화 구조물과 상기 제2 금속화 구조물이 함께 본딩된 후에, 이동가능 MEMS 요소를 형성하도록 상기 제1 희생 산화물 층 및 상기 제2 희생 산화물 층을 제거하는 단계를 포함하는, MEMS를 패키징하는 방법.
  2. 청구항 1에 있어서, 상기 제1 금속화 구조물은 하이브리드(hybrid) 본드에 의해 상기 제2 금속화 구조물에 본딩되고, 상기 하이브리드 본드는, 상기 제1 희생 산화물 층의 상부 표면과 상기 제2 희생 산화물 층의 상부 표면 간의 비금속-비금속 본드 및 상기 제1 금속 콘택 패드의 상부 표면과 상기 제2 금속 콘택 패드의 상부 표면 간의 금속-금속 본드 둘 다를 형성하는 것인, MEMS를 패키징하는 방법.
  3. 청구항 2에 있어서,
    상기 제1 희생 산화물 층 및 상기 제2 희생 산화물 층이 제거된 후에, 캡 웨이퍼 캐비티(cavity)를 포함하는 캡 웨이퍼를 상기 MEMS 웨이퍼의 하부 표면에 본딩하는 단계를 더 포함하는, MEMS를 패키징하는 방법.
  4. 청구항 3에 있어서, 상기 캡 웨이퍼는 용융 본드(fusion bond)에 의해 상기 MEMS 웨이퍼에 본딩되는 것인, MEMS를 패키징하는 방법.
  5. 청구항 4에 있어서, 상기 제1 희생 산화물 층 및 상기 제2 희생 산화물 층은 증기 플루오르화수소 에칭(vapor hydrofluoric etch)에 의해 제거되는 것인, MEMS를 패키징하는 방법.
  6. 청구항 5에 있어서, 상기 캡 웨이퍼가 상기 MEMS 웨이퍼에 본딩되기 전에 상기 캡 웨이퍼 위에 유전체 본딩 층을 형성하는 단계를 더 포함하고, 상기 유전체 본딩 층의 상부 표면이 상기 MEMS 웨이퍼에 본딩되는 것인, MEMS를 패키징하는 방법.
  7. 청구항 6에 있어서, 상기 캡 웨이퍼 캐비티의 하부 부분 위에 아웃가스(outgas) 층을 형성하는 단계를 더 포함하고, 상기 아웃가스 층의 최외측 측벽은 상기 캡 웨이퍼 캐비티의 측벽으로부터 폭만큼 떨어져 있는 것인, MEMS를 패키징하는 방법.
  8. 청구항 7에 있어서, 상기 제1 금속화 구조물은 상기 제1 희생 산화물 층의 측벽 및 상기 제1 희생 산화물 층의 하부 표면의 일부를 따라 배치된 제1 vHF(vapor hydrofluoric) 배리어를 포함하고, 상기 제2 금속화 구조물은 상기 제2 희생 산화물 층의 측벽 및 상기 제2 희생 산화물 층의 하부 표면의 일부를 따라 배치된 제2 vHF 배리어를 포함하는 것인, MEMS를 패키징하는 방법.
  9. MEMS를 패키징하는 방법에 있어서,
    제1 웨이퍼 위에, 제1 금속 콘택 패드를 포함하는 제1 금속화 구조물을 형성하는 단계;
    제2 웨이퍼 위에, 희생 산화물 층 및 제2 금속 콘택 패드를 포함하는 제2 금속화 구조물을 형성하는 단계;
    상기 제1 금속화 구조물을 상기 제2 금속화 구조물에 하이브리드 본딩하는 단계;
    상기 제1 금속화 구조물과 상기 제2 금속화 구조물이 함께 본딩된 후에, 상기 제2 웨이퍼의 두께를 감소시키는 단계;
    상기 제2 웨이퍼의 두께를 감소시킨 후에, 상기 희생 산화물 층 위에 MEMS 요소를 형성하도록 상기 제2 웨이퍼를 패터닝 및 에칭하는 단계; 및
    상기 MEMS 요소를 형성하도록 상기 제2 웨이퍼가 패터닝 및 에칭된 후에, 상기 희생 산화물 층을 에칭하는 단계를 포함하고,
    상기 희생 산화물 층을 에칭함으로써 상기 MEMS 요소가 축을 중심으로 자유롭게 움직일 수 있는 것인, MEMS를 패키징하는 방법.
  10. MEMS 디바이스에 있어서,
    CMOS 기판 위에 배치된 반도체 디바이스;
    제2 금속 콘택 패드의 상부 표면에 인접한 제1 금속 콘택 패드를 포함하는 금속화 구조물로서, 상기 CMOS 기판 위에 배치되며, 상기 반도체 디바이스를 상기 제1 금속 콘택 패드 및 상기 제2 금속 콘택 패드에 접속시키도록 구성되고, 상기 제1 금속 콘택 패드는 제1 축을 따라 상기 제2 금속 콘택 패드의 제1 최외측 측벽으로부터 오프셋되는 제1 최외측 측벽을 갖고, 금속화 구조물 개구가 상기 금속화 구조물 내에 배치되며 상기 금속화 구조물의 최상부 표면과 상기 CMOS 기판의 최상부 표면 사이에 배치된 하부 경계를 갖는 것인, 상기 금속화 구조물; 및
    상기 금속화 구조물 위에 배치된 MEMS 기판을 포함하고,
    상기 MEMS 기판 내에 이동가능 요소가 배치되며, 상기 이동가능 요소의 최외측 측벽은 상기 금속화 구조물 개구의 최외측 측벽 내에 배치되는 것인, MEMS 디바이스.
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