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JP6128906B2 - 半導体装置 - Google Patents

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Description

本発明は、電界効果トランジスタを有する半導体装置に関する。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路(IC)などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはIn−Ga−Zn系酸化物を用いたトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている(特許文献1及び特許文献2参照)。
特開2007−123861号公報 特開2007−96055号公報
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜及びゲート絶縁膜の界面またはゲート絶縁膜中に捕獲準位(界面準位ともいう。)があると、トランジスタのしきい値電圧の変動、及びトランジスタがオン状態となるときにドレイン電流が一桁変化するのに必要なゲート電圧を示すサブスレッショルド係数(S値)の増大の原因となる。この結果、トランジスタごとに電気特性がばらつくという問題がある。
また、酸化物半導体膜及びゲート絶縁膜の界面またはゲート絶縁膜中に捕獲準位が含まれると、経時変化や光ゲートBT(Bias−Temperature)ストレス試験により、トランジスタの電気特性、代表的にはしきい値電圧が変動してしまうという問題がある。
そこで、本発明の一態様は、酸化物半導体を用いた半導体装置において、電気特性を向上させることを課題の一とする。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高い半導体装置を作製することを課題の一とする。
本発明の一態様は、ゲート電極と、ゲート電極の一部とゲート絶縁膜を介して重なる酸化物半導体膜と、酸化物半導体膜に接する一対の電極とを有するトランジスタにおいて、酸化物半導体膜に接する絶縁膜の一以上を膜密度が高く、且つ欠陥の少ない絶縁膜で形成することを特徴とする。
本発明の一態様は、ゲート電極と、ゲート電極の一部とゲート絶縁膜を介して重なる酸化物半導体膜と、酸化物半導体膜に接する一対の電極とを有するトランジスタにおいて、ゲート絶縁膜を、膜密度が2.26g/cm以上2.63g/cm以下であり、電子スピン共鳴法によって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下である絶縁膜で形成することを特徴とする。
本発明の一態様は、ゲート電極と、ゲート電極の一部とゲート絶縁膜を介して重なる酸化物半導体膜と、酸化物半導体膜に接する一対の電極と、酸化物半導体膜のゲート絶縁膜と接する面と反対の面において接する絶縁膜と、を有するトランジスタにおいて、ゲート絶縁膜及び絶縁膜を、膜密度が2.26g/cm以上2.63g/cm以下であり、電子スピン共鳴法によって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下である絶縁膜で形成することを特徴とする。
なお、ゲート絶縁膜、及びゲート絶縁膜の反対側の面において酸化物半導体膜と接する絶縁膜は、酸化シリコンまたは酸化窒化シリコンである。
酸化物半導体膜を有するトランジスタにおいて、酸化物半導体膜に接する絶縁膜に、膜密度が高く、欠陥の少ない絶縁膜を用いることで、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の一形態を説明する回路図である。 半導体装置の一形態を示す回路図である。 半導体装置の一形態を示すブロック図である。 半導体装置の一形態を示すブロック図である。 半導体装置の一形態を示すブロック図である。 試料のスピン密度を説明する図である。 試料の膜密度を説明する図である。 トランジスタのしきい値電圧の変動を説明する図である。
以下では、本発明の実施の形態及び実施例について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第1、第2、第3などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、フォトリソグラフィ工程で形成したマスクはエッチング工程後に除去するものとする。
(実施の形態1)
本実施の形態では、本発明の一態様である半導体装置、及び当該半導体装置の作製方法について図面を参照して説明する。
図1(A)乃至図1(C)に、半導体装置が有するトランジスタ10の上面図及び断面図を示す。図1(A)はトランジスタ10の上面図であり、図1(B)は、図1(A)の一点鎖線A−B間の断面図であり、図1(C)は、図1(A)の一点鎖線C−D間の断面図である。なお、図1(A)では、明瞭化のため、基板11、下地絶縁膜13、トランジスタ10の構成要素の一部(例えば、ゲート絶縁膜17)、絶縁膜23などを省略している。
図1(B)及び図1(C)に示すトランジスタ10は、下地絶縁膜13上に形成されるゲート電極15と、下地絶縁膜13及びゲート電極15上に形成されるゲート絶縁膜17と、ゲート絶縁膜17を介して、ゲート電極15と重なる酸化物半導体膜19と、酸化物半導体膜19に接する一対の電極21と、を有する。また、ゲート絶縁膜17、酸化物半導体膜19、及び一対の電極21を覆う絶縁膜23を有する。
本実施の形態に示すトランジスタ10は、ゲート絶縁膜17が、膜密度が高く、且つ欠陥の少ない絶縁膜で形成されている。代表的には、ゲート絶縁膜17の膜密度が2.26g/cm以上、理論膜密度である2.63g/cm以下、好ましくは2.30g/cm以上2.63g/cm以下であり、ゲート絶縁膜17の膜密度が高い。また、電子スピン共鳴法(ESR)によって計測される信号において、シリコンのタングリングボンドを示すE’−center(g値が2.001)に現れる信号のスピン密度が2×1015spins/cm以下、さらに好ましくは検出下限(1×1015spins/cm)以下であり、ゲート絶縁膜17に含まれるシリコンのダングリングボンドが極めて少ない。このため、当該ゲート絶縁膜17を有するトランジスタ10のしきい値電圧の変動が少なく、トランジスタ10は優れた電気特性を有する。
上記ゲート絶縁膜17となる絶縁膜としては、例えば厚さ5nm以上400nm以下、より好ましくは10nm以上300nm以下、より好ましくは50nm以上250nm以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
以下に、トランジスタ10の他の構成の詳細について説明する。
基板11の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板11として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、SOI基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板11として用いてもよい。
また、基板11として、可撓性基板を用い、可撓性基板上に直接、下地絶縁膜13及びトランジスタ10を形成してもよい。または、基板11と下地絶縁膜13の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板11より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ10は耐熱性の劣る基板や可撓性の基板にも転載できる。
下地絶縁膜13としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁膜13として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板11から酸化物半導体膜19へ、アルカリ金属、水、水素等の不純物が拡散することを抑制できる。
ゲート電極15は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極15は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極15は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極15とゲート絶縁膜17との間に、In−Ga−Zn系酸窒化物半導体膜、In−Sn系酸窒化物半導体膜、In−Ga系酸窒化物半導体膜、In−Zn系酸窒化物半導体膜、Sn系酸窒化物半導体膜、In系酸窒化物半導体膜、金属窒化膜(InN、ZnN等)等を設けることが好ましい。これらの膜は5eV以上、好ましくは5.5eV以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、In−Ga−Zn系酸窒化物半導体膜を用いる場合、少なくとも酸化物半導体膜19より高い窒素濃度、具体的には7原子%以上のIn−Ga−Zn系酸窒化物半導体膜を用いる。
酸化物半導体膜19は、少なくともインジウム(In)若しくは亜鉛(Zn)を含むことが好ましい。または、InとZnの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい。
スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)、アルミニウム(Al)、またはジルコニウム(Zr)等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)等がある。
例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物、Al−Zn系金属酸化物、Zn−Mg系金属酸化物、Sn−Mg系金属酸化物、In−Mg系金属酸化物、In−Ga系金属酸化物、In−W系金属酸化物、三元系金属酸化物であるIn−Ga−Zn系金属酸化物(IGZOとも表記する)、In−Al−Zn系金属酸化物、In−Sn−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物、In−Hf−Zn系金属酸化物、In−La−Zn系金属酸化物、In−Ce−Zn系金属酸化物、In−Pr−Zn系金属酸化物、In−Nd−Zn系金属酸化物、In−Sm−Zn系金属酸化物、In−Eu−Zn系金属酸化物、In−Gd−Zn系金属酸化物、In−Tb−Zn系金属酸化物、In−Dy−Zn系金属酸化物、In−Ho−Zn系金属酸化物、In−Er−Zn系金属酸化物、In−Tm−Zn系金属酸化物、In−Yb−Zn系金属酸化物、In−Lu−Zn系金属酸化物、四元系金属酸化物であるIn−Sn−Ga−Zn系金属酸化物、In−Hf−Ga−Zn系金属酸化物、In−Al−Ga−Zn系金属酸化物、In−Sn−Al−Zn系金属酸化物、In−Sn−Hf−Zn系金属酸化物、In−Hf−Al−Zn系金属酸化物を用いることができる。
なお、ここで、例えば、In−Ga−Zn系金属酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
また、酸化物半導体として、InMO(ZnO)(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、InSnO(ZnO)(n>0、且つ、nは整数)で表記される材料を用いてもよい。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)、In:Ga:Zn=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:2(=1/2:1/6:1/3)の原子数比のIn−Ga−Zn系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系金属酸化物やその組成の近傍の酸化物を用いるとよい。なお、金属酸化物の原子数比は、誤差として上記の原子数比のプラスマイナス20%の変動を含む。
しかし、これらに限られず、必要とする半導体特性及び電気特性(電界効果移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性及び電気特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、In−Sn−Zn系金属酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系金属酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
また、酸化物半導体膜19に形成することが可能な金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
また、酸化物半導体膜19は、非晶質構造、単結晶構造、または多結晶構造であってもよい。
また、酸化物半導体膜19は、例えば非単結晶を有してもよい。非単結晶は、例えば、CAAC(C Axis Aligned Crystal)、多結晶、微結晶、非晶質部の一以上を有する。非晶質部は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよりも欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−OS(C Axis Aligned Crystal Oxide Semiconductor)と呼ぶ。酸化物半導体膜19は、例えばCAAC−OSを有してもよい。CAAC−OSは、例えば、c軸配向し、a軸または/およびb軸はマクロに揃っていない。
酸化物半導体膜19は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10nm未満のサイズの微結晶(ナノ結晶ともいう。)を膜中に含む。
酸化物半導体膜19は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜19が、CAAC−OS、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜19は、例えば、単結晶を有してもよい。
酸化物半導体膜19は、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、CAAC−OS膜がある。
ここでCAAC−OS膜の詳細について説明する。CAAC−OS膜に含まれる結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる結晶部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には明確な粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
CAAC−OS膜に含まれる結晶部は、例えばc軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な方向から見て金属原子が三角形状または六角形状に配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好ましくは−5°以上5°以下の範囲も含まれることとする。
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のc軸は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
また、酸化物半導体膜19は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜19を、第1の酸化物半導体膜と第2の酸化物半導体膜の積層として、第1の酸化物半導体膜と第2の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第1の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い、第2の酸化物半導体膜に第1の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金属酸化物を用いてもよい。
また、第1の酸化物半導体膜と第2の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第1の酸化物半導体膜の原子数比をIn:Ga:Zn=1:1:1とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=3:1:2としてもよい。また、第1の酸化物半導体膜の原子数比をIn:Ga:Zn=1:3:2とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=2:1:3としてもよい。なお、各酸化物半導体膜の原子数比は、誤差として上記の原子数比のプラスマイナス20%の変動を含む。
この時、第1の酸化物半導体膜と第2の酸化物半導体膜のうち、ゲート電極に近い側(チャネル側)の酸化物半導体膜のInとGaの含有率をIn>Gaとするとよい。またゲート電極から遠い側(バックチャネル側)の酸化物半導体膜のInとGaの含有率をIn≦Gaとするとよい。
酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌道が重なるため、In>Gaの組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を備える。また、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、In≦Gaの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性を備える。
チャネル側にIn>Gaの組成となる酸化物半導体を適用し、バックチャネル側にIn≦Gaの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度および信頼性をさらに高めることが可能となる。
また、第1の酸化物半導体膜と第2の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体、またはCAAC−OSを適宜組み合わせた構成としてもよい。また、第1の酸化物半導体膜と第2の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜19の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
酸化物半導体膜19の厚さは、1nm以上100nm以下、更に好ましくは1nm以上50nm以下、更に好ましくは1nm以上30nm以下、更に好ましくは3nm以上20nm以下とすることが好ましい。
酸化物半導体膜19において、アルカリ金属またはアルカリ土類金属の濃度は、1×1018atoms/cm以下、さらに好ましくは2×1016atoms/cm以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
酸化物半導体膜19には、5×1018atoms/cm以下の窒素が含まれてもよい。
一対の電極21は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
絶縁膜23は、厚さが30nm以上500nm以下、好ましくは100nm以上400nm以下の、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよく、積層または単層で設ける。
なお、絶縁膜23として、ゲート絶縁膜17と同様に、膜密度が高く、且つ欠陥の少ない絶縁膜、代表的には、膜密度が2.26g/cm以上、理論膜密度である2.63g/cm以下、好ましくは2.30g/cm以上2.63g/cm以下であり、電子スピン共鳴法によって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下、さらに好ましくは検出下限(1×1015spins/cm)以下である絶縁膜を用いることで、トランジスタのしきい値電圧の変動を抑制することができる。
なお、酸化物半導体膜19がインジウムを含む金属酸化物で形成される場合、絶縁膜23に1×1015atoms/cm以上5×1017atoms/cm以下のインジウムが含まれる。これは、絶縁膜23の成膜の際に酸化物半導体膜19に含まれるインジウムが絶縁膜23へと拡散するためである。なお、絶縁膜23の成膜温度が高くなるにつれ、例えば350℃以上であると、絶縁膜23に含まれるインジウムの含有量が増加する。
次に、図1に示す半導体装置が有するトランジスタの作製方法について、図2を用いて説明する。
図2(A)に示すように、基板11上に下地絶縁膜13及びゲート電極15を形成し、ゲート電極15上にゲート絶縁膜17を形成する。次に、ゲート絶縁膜17上に酸化物半導体膜18を形成する。
下地絶縁膜13は、スパッタリング法、CVD法等により形成する。ここでは、厚さ100nmの酸化窒化シリコン膜をCVD法により形成する。
ゲート電極15の形成方法を以下に示す。はじめに、スパッタリング法、CVD法、蒸着法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極15を形成する。この後、マスクを除去する。
なお、ゲート電極15は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
ここでは、厚さ100nmのタングステン膜をスパッタリング法により形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜をドライエッチングして、ゲート電極15を形成する。
ゲート絶縁膜17は、プラズマCVD装置の真空排気された処理室内に載置された基板を300℃以上400℃以下、さらに好ましくは320℃以上380℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を30Pa以上250Pa以下、さらに好ましくは40Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm以上0.5W/cm以下、さらに好ましくは0.26W/cm以上0.35W/cm以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
ゲート絶縁膜17の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素、乾燥空気等がある。
ゲート絶縁膜17の成膜条件において、高周波電力のパワー密度を上記のように高いパワー密度とすることで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、シリコンを含む堆積性気体の酸化が進む。さらに、基板温度を、上記温度とすることで、シリコン及び酸素の結合力が強くなる。これらの結果、ゲート絶縁膜として膜密度が高く、且つシリコンのダングリングボンドの少ない絶縁膜、即ち膜密度が高く、且つ欠陥の少ない酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
ここでは、厚さ250nmの酸化窒化シリコン膜をCVD法により形成することで、ゲート絶縁膜17を形成する。
酸化物半導体膜18は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等により形成する。
スパッタリング法で酸化物半導体膜18を形成する場合、プラズマを発生させるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、希ガス及び酸素の混合ガス雰囲気を適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜18の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜18を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を150℃以上750℃以下、好ましくは150℃以上450℃以下、さらに好ましくは200℃以上350℃以下として、酸化物半導体膜18を成膜することで、CAAC−OS膜を形成することができる。
なお、CAAC−OS膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上基板歪み点未満、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
スパッタリング用ターゲットの一例として、In−Ga−Zn系金属酸化物ターゲットについて以下に示す。
InO粉末、GaO粉末およびZnO粉末を所定のmol数比で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn系金属酸化物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで、所定のmol数比は、例えば、InO粉末、GaO粉末およびZnO粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、粉末の種類、およびその混合するmol数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
次に、図2(B)に示すように、ゲート絶縁膜17上であって、ゲート電極15の一部と重なるように、素子分離された酸化物半導体膜19を形成する。酸化物半導体膜18上にフォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜18の一部をエッチングすることで、素子分離された酸化物半導体膜19を形成することができる。
また、酸化物半導体膜19として印刷法を用いることで、素子分離された酸化物半導体膜19を直接的に形成することができる。
ここでは、スパッタリング法により、厚さ35nmの酸化物半導体膜18を形成した後、当該酸化物半導体膜18上にマスクを形成し、酸化物半導体膜18の一部を選択的にエッチングすることで、酸化物半導体膜19を形成する。こののち、マスクを除去する。
次に、図2(C)に示すように、一対の電極21を形成する。
一対の電極21の形成方法を以下に示す。はじめに、スパッタリング法、CVD法、蒸着法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜をエッチングして、一対の電極21を形成する。この後、マスクを除去する。
ここでは、スパッタリング法により厚さ50nmのタングステン膜、厚さ400nmのアルミニウム膜、及び厚さ100nmのチタン膜を順にスパッタリング法により積層する。次に、チタン膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜、アルミニウム膜、及びチタン膜をドライエッチングして、一対の電極21を形成する。
なお、一対の電極21を形成した後、エッチング残渣を除去するため、洗浄処理をすることが好ましい。この洗浄処理を行うことで、一対の電極21の短絡を抑制することができる。当該洗浄処理は、TMAH(Tetramethylammonium Hydroxide)溶液などのアルカリ性の溶液、希フッ酸、シュウ酸、リン酸などの酸性の溶液、または水を用いて行うことができる。
次に、図2(D)に示すように、絶縁膜23を形成する。
絶縁膜23は、CVD法またはスパッタリング法により形成する。
なお、ゲート絶縁膜17と同様の条件を用いて、絶縁膜23として膜密度が高く、且つ欠陥の少ない絶縁膜を形成してもよい。
または、プラズマCVD装置の真空排気された処理室内に載置された基板を180℃以上250℃以下、さらに好ましくは180℃以上230℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を100Pa以上250Pa以下、さらに好ましくは100Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm以上0.5W/cm以下、さらに好ましくは0.25W/cm以上0.35W/cm以下の高周波電力を供給する条件により、絶縁膜23として、酸化シリコン膜または酸化窒化シリコン膜を形成してもよい。
絶縁膜23の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
絶縁膜23の成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、シリコンを含む堆積性気体の酸化が進むため、絶縁膜23中における酸素含有量が化学量論比よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。これらの結果、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成することができる。即ち、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を絶縁膜23として設けることで、加熱処理により酸化物半導体膜19に酸素を拡散させ、酸化物半導体膜19に含まれる酸素欠損を補填することが可能である。
次に、加熱処理を行う。該加熱処理の温度は、代表的には、150℃以上基板歪み点未満、好ましくは250℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。
該加熱処理は、電気炉、RTA(Rapid Thermal Anneal)装置等を用いることができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、絶縁膜23から酸化物半導体膜19への酸素拡散時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気(水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウム等)の雰囲気下で行えばよい。
ここでは、窒素及び酸素雰囲気で、350℃、1時間の加熱処理を行う。
以上の工程により、しきい値電圧のばらつきが少なく、優れた特性を有するトランジスタを作製することができる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
次に、図1と異なる構造のトランジスタについて、図3及び図4を用いて説明する。ここでは、図1に示すトランジスタ10と比較して、ゲート絶縁膜及び酸化物半導体膜上に設ける絶縁膜を積層構造とする形態について、図3を用いて説明する。
図3に示すトランジスタ30は、基板11上に設けられる下地絶縁膜13と、下地絶縁膜13上に形成されるゲート電極15とを有する。また、下地絶縁膜13及びゲート電極15上に、絶縁膜31及び絶縁膜32で構成されるゲート絶縁膜33が形成され、ゲート絶縁膜33を介して、ゲート電極15と重なる酸化物半導体膜20と、酸化物半導体膜20に接する一対の電極21とを有する。また、ゲート絶縁膜33、酸化物半導体膜20、及び一対の電極21上には、絶縁膜34及び絶縁膜36で構成される保護膜37が形成される。
また、ゲート絶縁膜33が絶縁膜31及び絶縁膜32の積層構造である。絶縁膜31として、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn系金属酸化物などを用いればよい。また、絶縁膜31として、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜31に加熱により酸素が脱離する膜を用いることで、絶縁膜32及び酸化物半導体膜20の界面における界面準位を低減することが可能であり、電気特性のばらつきの少ないトランジスタを得ることができる。また、絶縁膜31として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜20からの酸素の外部への拡散と、外部から酸化物半導体膜20への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁膜31として、ハフニウムシリケート(HfSiO)、窒素が添加されたハフニウムシリケート(HfSi)、窒素が添加されたハフニウムアルミネート(HfAl)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料を用いることでトランジスタのゲートリークを低減できる。
なお、絶縁膜31としては、厚さ5nm以上400nm以下で、上記列挙した材料を適宜用いる絶縁膜を形成する。絶縁膜32として、厚さ5nm以上400nm以下の酸化シリコン膜または酸化窒化シリコン膜を形成する。なお、絶縁膜31及び絶縁膜32の厚さは、2つの絶縁膜の合計の厚さが図1に示すトランジスタ10のゲート絶縁膜17の範囲となるように、適宜選択すればよい。
また、酸化物半導体膜20が、酸化雰囲気で発生したプラズマに曝されている。酸化雰囲気としては、酸素、オゾン、一酸化二窒素等の雰囲気がある。さらには、プラズマ処理において、平行平板型のプラズマCVD装置を用い、上部電極にバイアスを印加し、基板11が搭載される下部電極にバイアスを印加しない状態で発生させたプラズマに酸化物半導体膜を曝すことが好ましい。この結果、ダメージが少なく、且つ酸素が酸化物半導体膜20に供給されるため、酸化物半導体膜20に含まれる酸素欠損量を低減することができる。
また、トランジスタ30は、酸化物半導体膜20に接するように、絶縁膜32及び絶縁膜34が形成されている。絶縁膜32及び絶縁膜34は、図1に示すゲート絶縁膜17と同様に、膜密度が高く、且つ欠陥の少ない絶縁膜で形成されている。代表的には、膜密度が2.26g/cm以上、理論膜密度である2.63g/cm以下、好ましくは2.30g/cm以上2.63g/cm以下であり、電子スピン共鳴法によって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下、さらに好ましくは検出下限(1×1015spins/cm)以下である絶縁膜で形成されている。このため、当該絶縁膜32を有するゲート絶縁膜33を有するトランジスタ30のしきい値電圧の変動が少なく、トランジスタ30は優れた電気特性を有する。また、膜密度が高い絶縁膜で形成されている絶縁膜32を有することで、基板11、下地絶縁膜13、ゲート電極15、及び絶縁膜31からの不純物が酸化物半導体膜20に混入するのを抑制することができる。また、絶縁膜34を有することで、絶縁膜34を形成した後の加熱処理工程において、酸化物半導体膜20からの酸素脱離量を低減すること可能であり、酸化物半導体膜20の酸素欠損量を低減することができる。
なお、酸化物半導体膜20がインジウムを含む金属酸化物で形成される場合、絶縁膜34に1×1015atoms/cm以上5×1017atoms/cm以下のインジウムが含まれる。これは、絶縁膜34の成膜の際に酸化物半導体膜20に含まれるインジウムが絶縁膜34へと拡散するためである。なお、絶縁膜34の成膜温度が高くなるにつれ、例えば350℃以上であると、絶縁膜34に含まれるインジウムの含有量が増加する。
絶縁膜32及び絶縁膜34としては、酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。
絶縁膜36として、厚さが30nm以上500nm以下、好ましくは100nm以上400nm以下の、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよく、積層または単層で設ける。なお、絶縁膜36として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を設けてもよい。
トランジスタ30は、酸化雰囲気で発生したプラズマに曝され、酸素欠損の少ない酸化物半導体膜を有する。また、当該酸化物半導体膜は、密度が高く、且つ欠陥の少ない絶縁膜32、絶縁膜34で露出部が覆われている。このため、トランジスタのしきい値電圧の変動及び電気特性のばらつきが少ない、優れた電気特性を有するトランジスタとなる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、優れた電気特性を有するトランジスタとなる。
次に、図3に示すトランジスタの作製方法について、図4を用いて説明する。
図4(A)に示すように、基板11上に図2に示す工程と同様に、下地絶縁膜13及びゲート電極15を形成する。次に、ゲート絶縁膜33として機能する絶縁膜31及び絶縁膜32を形成する。
絶縁膜31としては、CVD法またはスパッタリング法を用いて形成する。絶縁膜32として、トランジスタ10のゲート絶縁膜17と同様の条件を用いることで、膜密度が高く、欠陥の少ない酸化シリコン膜または酸化窒化シリコン膜を形成する。
ここでは、絶縁膜31として、CVD法により、厚さ50nmの窒化シリコン膜を形成する。また、絶縁膜32として、トランジスタ10のゲート絶縁膜17と同様の条件を用いて、厚さ200nmの酸化窒化シリコン膜を形成する。当該条件により、膜密度が高く、且つ欠陥の少ない酸化窒化シリコン膜を形成することができる。
ここでは、ゲート絶縁膜33の厚さを厚くすることで、さらに好ましくは抵抗率が5×1013Ω・cm以上1×1015Ω・cm以下の窒化シリコン膜と、酸化窒化シリコン膜とを積層することで、後に形成されるトランジスタのゲート電極15と、酸化物半導体膜20または一対の電極21との間に発生する静電気破壊を抑制することができる。
次に、図4(B)に示すように、図2に示す工程と同様に、ゲート絶縁膜33上に酸化物半導体膜19を形成する。
次に、図4(C)に示すように、一対の電極21を形成する。次に、酸化物半導体膜19を酸化雰囲気で発生させたプラズマに曝し、酸化物半導体膜19に酸素22を供給し、図4(D)に示す酸化物半導体膜20を形成する。酸化雰囲気としては、酸素、オゾン、一酸化二窒素等の雰囲気がある。さらに、プラズマ処理において、基板11が搭載される下部電極にバイアスを印加しない状態で発生したプラズマを酸化物半導体膜19に曝さすことが好ましい。この結果、酸化物半導体膜19にダメージを与えず、且つ酸素を供給することが可能である。
ここでは、プラズマCVD装置の処理室に一酸化二窒素を導入し、処理室に設けられる上部電極に27.12MHzの高周波電源を用いて150Wの高周波電力を供給して発生させた酸素プラズマに酸化物半導体膜19を曝す。
次に、酸化物半導体膜20及び一対の電極21上に絶縁膜34を形成する。ここでは、トランジスタ10のゲート絶縁膜17と同様の条件を用いて、厚さ10nmの酸化窒化シリコン膜を形成する。当該条件により、膜密度が高く、且つ欠陥の少ない酸化窒化シリコン膜を形成することができる。
次に、絶縁膜34に酸素35を添加してもよい。絶縁膜34に酸素35を添加する方法としては、イオン注入法、イオンドーピング法、プラズマ処理等がある。この結果、絶縁膜34を、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とすることができる。
次に、図4(E)に示すように、絶縁膜34上に絶縁膜36を形成する。絶縁膜36として、プラズマCVD装置の真空排気された処理室内に載置された基板を180℃以上250℃以下、さらに好ましくは180℃以上230℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を100Pa以上250Pa以下、さらに好ましくは100Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm以上0.5W/cm以下、さらに好ましくは0.25W/cm以上0.35W/cm以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
次に、図2に示す工程と同様に、加熱処理を行う。
以上の工程により、しきい値電圧のマイナスシフトが抑制されたトランジスタを作製することができる。また、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、実施の形態1と異なる構造のトランジスタについて、図5を用いて説明する。本実施の形態に示すトランジスタ100は、実施の形態1に示すトランジスタと比較して、トップゲート構造のトランジスタである点が異なる。
図5(A)乃至図5(C)に、トランジスタ100の上面図及び断面図を示す。図5(A)はトランジスタ100の上面図であり、図5(B)は、図5(A)の一点鎖線A−B間の断面図であり、図5(C)は、図5(A)の一点鎖線C−D間の断面図である。なお、図5(A)では、明瞭化のため、基板101、下地絶縁膜103、トランジスタ100の構成要素の一部(例えば、ゲート絶縁膜109)、絶縁膜113などを省略している。
図5に示すトランジスタ100は、下地絶縁膜103上に形成される酸化物半導体膜105と、酸化物半導体膜105に接する一対の電極107と、下地絶縁膜103、酸化物半導体膜105、及び一対の電極107に接するゲート絶縁膜109と、ゲート絶縁膜109を介して酸化物半導体膜105と重なるゲート電極111とを有する。また、ゲート絶縁膜109及びゲート電極111を覆う絶縁膜113を有する。また、ゲート絶縁膜109及び絶縁膜113の開口部110において、一対の電極107と接する配線115とを有してもよい。
本実施の形態に示すトランジスタ100は、一対の電極107及びゲート電極111がゲート絶縁膜109を介して重なっている。このため、酸化物半導体膜105において、ゲート絶縁膜109を介してゲート電極111と対向する領域がチャネル領域として機能し、一対の電極107と接する領域がソース領域及びドレイン領域として機能する。即ち、チャネル領域と、ソース領域及びドレイン領域とが接している。チャネル領域と、ソース領域及びドレイン領域との間に抵抗となる領域がないため、オン電流及び電界効果移動度が高いトランジスタが得られる。
本実施の形態に示すトランジスタ100は、ゲート絶縁膜109が、膜密度が高く、且つ欠陥の少ない絶縁膜で形成されている。代表的には、ゲート絶縁膜109の膜密度が2.26g/cm以上、理論膜密度である2.63g/cm以下、好ましくは2.30g/cm以上2.63g/cm以下であるため、ゲート絶縁膜17の膜密度が高い。また、電子スピン共鳴法(ESR)によって計測される信号において、シリコンのタングリングボンドを示すE’−center(g値が2.001)に現れる信号のスピン密度が2×1015spins/cm以下、さらに好ましくは検出下限(1×1015spins/cm)以下であるため、ゲート絶縁膜109に含まれるシリコンのダングリングボンドが極めて少ない。このため、当該ゲート絶縁膜109を有するトランジスタ100のしきい値電圧の変動が少なく、トランジスタ100は優れた電気特性を有する。
上記ゲート絶縁膜109としては、例えば酸化シリコン、酸化窒化シリコン等がある。
なお、酸化物半導体膜105がインジウムを含む金属酸化物で形成される場合、ゲート絶縁膜109に1×1015atoms/cm以上5×1017atoms/cm以下のインジウムが含まれる。これは、ゲート絶縁膜109の成膜の際に酸化物半導体膜105に含まれるインジウムがゲート絶縁膜109へと拡散するためである。なお、ゲート絶縁膜109の成膜温度が高くなるにつれ、例えば350℃以上であると、ゲート絶縁膜109に含まれるインジウムの含有量が増加する。
以下に、トランジスタ100の他の構成の詳細について説明する。
基板101は、実施の形態1に示す基板11に列挙する基板を適宜用いることができる。
下地絶縁膜103は、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱処理により酸化物半導体膜に酸素を拡散させることができる。下地絶縁膜103の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。
下地絶縁膜103は、50nm以上、好ましくは200nm以上3000nm以下、好ましくは300nm以上1000nm以下とする。下地絶縁膜103を厚くすることで、下地絶縁膜103の酸素脱離量を増加させることができると共に、下地絶縁膜103及び後に形成される酸化物半導体膜との界面における界面準位を低減することが可能である。
ここで、「加熱により酸素の一部が脱離する」とは、TDS(Thermal Desorption Spectroscopy:昇温脱離ガス分光法)分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm以上、好ましくは3.0×1020atoms/cm以上であることをいう。
上記構成において、加熱により酸素の一部が脱離する絶縁膜は、酸素が過剰な酸化シリコン(SiO(X>2))であってもよい。酸素が過剰な酸化シリコン(SiO(X>2))とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
ここで、TDS分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下に説明する。
TDS分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、及び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の脱離量(NO2)は、数式1で求めることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数32のものとしてCHOHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
O2=NH2/SH2×SO2×α (数式1)
H2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式1の詳細に関しては、特開平6−275697公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×1016atoms/cmの水素原子を含むシリコンウェハを用いて測定する。
また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量についても見積もることができる。
なお、NO2は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の脱離量は、酸素分子の脱離量の2倍となる。
下地絶縁膜103から酸化物半導体膜105に酸素が供給されることで、下地絶縁膜103及び酸化物半導体膜105の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の下地絶縁膜103及び酸化物半導体膜105の界面に捕獲されることを抑制することができ、電気特性の変動の少ないトランジスタを得ることができる。
即ち、酸化物半導体膜105に酸素欠損が生じると、下地絶縁膜103と酸化物半導体膜105との界面において電荷が捕獲され、当該電荷がトランジスタの電気特性に影響してしまうところ、下地絶縁膜103に、加熱により酸素が脱離する絶縁膜を設けることで、酸化物半導体膜105及び下地絶縁膜103の界面準位を低減し、酸化物半導体膜105及び下地絶縁膜103の界面における電荷捕獲の影響を小さくすることができる。
なお、下地絶縁膜103として、ゲート絶縁膜109と同様の、膜密度が高く、且つ欠陥の少ない絶縁膜、代表的には、膜密度が2.26g/cm以上、理論膜密度である2.63g/cm以下、好ましくは2.30g/cm以上2.63g/cm以下であり、電子スピン共鳴法によって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下である絶縁膜を用いてもよい。または、下地絶縁膜103を積層構造とし、酸化物半導体膜105側に、ゲート絶縁膜109と同様の、膜密度が高く、且つ欠陥の少ない絶縁膜、代表的には、膜密度が2.26g/cm以上2.63g/cm以下であり、電子スピン共鳴法によって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下、さらに好ましくは検出下限(1×1015spins/cm)以下である絶縁膜を用いることで、トランジスタのしきい値電圧の変動を抑制することができる。
酸化物半導体膜105は、実施の形態1に示す酸化物半導体膜19と同様に形成することができる。
一対の電極107は、実施の形態1に示す一対の電極21と同様に形成することができる。なお、一対の電極107において、チャネル幅方向における長さが酸化物半導体膜105より長く、更にはチャネル長方向と交差する端部を覆う構造とし、一対の電極107及び酸化物半導体膜105の接触面積を増大させることで、酸化物半導体膜105と一対の電極107との接触抵抗を低減することが可能であり、トランジスタのオン電流を高めることができる。
ゲート電極111は、実施の形態1に示すゲート電極15と同様に形成することができる。また、絶縁膜113は、実施の形態1に示す絶縁膜23と同様に形成することができる。
配線115は、一対の電極107に列挙する材料を適宜用いることができる。
次に、図5に示すトランジスタの作製方法について、図6を用いて説明する。
図6(A)に示すように、基板101上に下地絶縁膜103を形成する。次に、下地絶縁膜103上に酸化物半導体膜105を形成する。
下地絶縁膜103は、スパッタリング法、CVD法等により形成する。
下地絶縁膜103として、加熱により酸素の一部が脱離する酸化絶縁膜をスパッタリング法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を6%以上100%以下にすることが好ましい。
また、下地絶縁膜103としてCVD法で酸化絶縁膜を形成する場合、原料ガス由来の水素または水が酸化絶縁膜中に混入される場合がある。このため、CVD法で酸化絶縁膜を形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。
さらに、CVD法で形成した酸化絶縁膜に、酸素を導入することで、加熱により脱離する酸素量を増加させることができる。酸化絶縁膜に酸素を導入する方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等がある。
ここで、酸化物半導体膜105は、実施の形態1に示す酸化物半導体膜19と同様の形成方法を適宜用いることができる。
また、CAAC−OS膜に含まれる結晶部の配向を高めるためには、酸化物半導体膜の下地絶縁膜である、下地絶縁膜103の表面の平坦性を高めることが好ましい。代表的には、下地絶縁膜103の平均面粗さ(Ra)を、1nm以下、0.3nm以下、または0.1nm以下とすることが好ましい。なお、本明細書等において、平均面粗さ(Ra)とは、JISB0601:2001(ISO4287:1997)で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。また、平坦化処理としては、化学的機械的研磨(Chemical Mechanical Polishing:CMP)処理、ドライエッチング処理、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極とする電界をかけて、表面の微細な凹凸を平坦化するプラズマ処理(いわゆる逆スパッタ)等の一または複数を適用することができる。
次に、加熱処理を行うことが好ましい。当該加熱処理により、下地絶縁膜103に含まれる酸素の一部を、下地絶縁膜103及び酸化物半導体膜105の界面近傍に拡散させることができる。この結果、下地絶縁膜103及び酸化物半導体膜105の界面近傍における界面準位を低減することができる。
加熱処理の温度は、代表的には、150℃以上基板歪み点未満、好ましくは250℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は3分〜24時間とする。
なお、後に酸化物半導体膜105となる酸化物半導体膜を下地絶縁膜103上に形成し、上記加熱処理を行った後、該酸化物半導体膜の一部をエッチングして、酸化物半導体膜105を形成してもよい。当該工程により、下地絶縁膜103に含まれる酸素において、より多くの酸素を下地絶縁膜103及び酸化物半導体膜105の界面近傍に拡散させることができる。
次に、図6(B)に示すように、一対の電極107を形成する。一対の電極107は実施の形態1に示す一対の電極21と同様の形成方法を適宜用いることができる。または、印刷法またはインクジェット法により一対の電極107を形成することができる。
次に、図6(C)に示すように、ゲート絶縁膜109を形成した後、ゲート絶縁膜109上にゲート電極111を形成する。
ゲート絶縁膜109は、実施の形態1に示すゲート絶縁膜17と同様の形成方法を適宜用いることで、膜密度が高く、欠陥の少ない酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
また、CAAC−OS膜は、被形成面または表面に沿って酸素が移動しやすい。このため、素子分離した酸化物半導体膜105の側面から酸素の脱離が生じやすく、酸素欠損が形成されやすい。しかしながら、酸化物半導体膜105上に加熱により酸素の一部が脱離する酸化絶縁膜と、当該酸化絶縁膜上に金属酸化膜をゲート絶縁膜109として設けることにより、酸化物半導体膜105の側面からの酸素脱離を抑制することが可能である。この結果、酸化物半導体膜105の側面の導電性の上昇を抑制することを抑制することができる。
ゲート電極111は、実施の形態1に示すゲート電極15の形成方法を適宜用いることができる。
次に、図6(D)に示すように、ゲート絶縁膜109及びゲート電極111上に絶縁膜113を形成した後、一対の電極107に接続する配線115を形成する。
絶縁膜113は、実施の形態1に示す絶縁膜23と同様に形成することができる。
次に、実施の形態1と同様に、加熱処理を行う。該加熱処理の温度は、代表的には、150℃以上基板歪み点未満、好ましくは250℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。
配線115は、スパッタリング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導電膜をエッチングして形成する。導電膜上に形成するマスクは、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。この後マスクを除去する。また、配線115をデュアルダマシン法で形成してもよい。
以上の工程により、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、実施の形態1及び実施の形態2と異なる構造のトランジスタについて、図7を用いて説明する。本実施の形態に示すトランジスタ120は、実施の形態2に示すトランジスタ100と比較して、ゲート電極が一対の電極が重なっていない点が異なる。また、酸化物半導体膜にドーパントが添加されている点が異なる。
図7(A)及び図7(B)に、トランジスタ120の上面図及び断面図を示す。図7(A)はトランジスタ120の上面図であり、図7(B)は、図7(A)の一点鎖線A−B間の断面図である。なお、図7(A)では、明瞭化のため、基板101、下地絶縁膜103、トランジスタ120の構成要素の一部(例えば、ゲート絶縁膜109)、絶縁膜113などを省略している。
図7(B)に示すトランジスタ120は、下地絶縁膜103上に形成される酸化物半導体膜121と、酸化物半導体膜121に接する一対の電極107と、下地絶縁膜103、酸化物半導体膜121、及び一対の電極107に接するゲート絶縁膜109と、ゲート絶縁膜109を介して酸化物半導体膜121と重なるゲート電極129とを有する。また、ゲート絶縁膜109及びゲート電極129を覆う絶縁膜113を有する。また、ゲート絶縁膜109及び絶縁膜113の開口部110(図7(A)参照。)において、一対の電極107と接する配線115とを有してもよい。
本実施の形態に示すトランジスタ120は、酸化物半導体膜121において、ゲート電極129とゲート絶縁膜109を介して重なる第1の領域123と、ドーパントが添加された一対の第2の領域125と、一対の電極107と接する一対の第3の領域127とを有する。なお、第1の領域123及び第3の領域127には、ドーパントが添加されていない。第1の領域123を挟むように一対の第2の領域125が設けられる。また、第1の領域123及び第2の領域125を間に挟むように一対の第3の領域127が設けられる。
第1の領域123は、トランジスタ120においてチャネル領域として機能する。第3の領域127において一対の電極107と接する領域は、一対の電極107によって酸素の一部が一対の電極107に拡散し、酸素欠損ができ、n型化する。このため、第3の領域127の一部はソース領域及びドレイン領域として機能する。第2の領域は、ドーパントが添加され、導電率が高いため、低抵抗領域として機能し、チャネル領域と、ソース領域及びドレイン領域との間の抵抗を低減することができる。このため、トランジスタ120のオン電流及び電界効果移動度を高めることができる。
第2の領域125に添加されるドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上とが適宜組み合わされて含まれていてもよい。
また、一対の第2の領域125に含まれるドーパントの濃度は、5×1018atoms/cm以上1×1022atoms/cm以下、好ましくは5×1018atoms/cm以上5×1019atoms/cm未満とする。
第2の領域125はドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第1の領域123及び第3の領域127と比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、第2の領域125の導電性を低下させることになる。
第2の領域125は、導電率が0.1S/cm以上1000S/cm以下、好ましくは10S/cm以上1000S/cm以下とすることが好ましい。
次に、本実施の形態に示すトランジスタ120の作製方法について、図6及び図7を用いて説明する。
実施の形態2と同様に、図6(A)乃至図6(B)の工程を経て、基板101上に下地絶縁膜103を形成し、下地絶縁膜103上に酸化物半導体膜121を形成し、酸化物半導体膜121上に一対の電極107を形成する。次に、酸化物半導体膜121及び一対の電極107上にゲート絶縁膜109を形成し、ゲート絶縁膜109を介して、酸化物半導体膜121の一部と重なるように、ゲート電極129を形成する。
ここで、露光装置の解像限界以下の幅にまで微細化されたゲート電極の形成方法の一例について説明する。ゲート電極129の形成に用いるマスクに対してスリミング処理を行い、より微細な構造のマスクとすることが好ましい。スリミング処理としては、例えば、酸素ラジカルなどを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細な構造に加工できる処理であれば、アッシング処理以外の方法を用いてもよい。また、スリミング処理によって形成されるマスクによって、トランジスタのチャネル長が決定されることになるため、制御性の良好な処理を適用することが好ましい。スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは、1/2以下、より好ましくは1/3以下の幅にまで微細化することが可能である。例えば、形成されたマスクの幅は、20nm以上2000nm以下、好ましくは50nm以上350nm以下を達成することができる。また、スリミングしたマスクを後退させながら、導電膜をエッチングすることで、露光装置の解像限界以下の幅にまで微細化されたゲート電極129を形成することができる。
次に、一対の電極107及びゲート電極129をマスクとして、酸化物半導体膜121にドーパントを添加する。酸化物半導体膜121にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。
また、上記酸化物半導体膜121へのドーパントの添加は、酸化物半導体膜121を覆って、ゲート絶縁膜109が形成されている状態を示したが、酸化物半導体膜121が露出している状態でドーパントの添加を行ってもよい。
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、酸化物半導体膜121に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置、プラズマCVD装置などを用いることができる。
なお、ドーパントの添加処理は、基板101を加熱しながら行ってもよい。
ここでは、イオンインプランテーション法により、リンを酸化物半導体膜121に添加する。
この後、加熱処理を行う。当該加熱処理の温度は、代表的には、150℃以上450℃以下、好ましくは250℃以上325℃以下とする。または、250℃から325℃まで徐々に温度上昇させながら加熱してもよい。
当該加熱処理により、第2の領域125の導電率を高めることができる。なお、当該加熱処理において、第1の領域123、第2の領域125,及び第3の領域127は、多結晶構造、非晶質構造、またはCAAC−OSとなる。
こののち、実施の形態2と同様に、絶縁膜113を形成し、加熱処理を行った後、配線115を形成して、図7に示すトランジスタ120を形成することができる。
以上の工程により、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、実施の形態1乃至実施の形態3と異なる構造のトランジスタについて、図8を用いて説明する。本実施の形態に示すトランジスタ130は、他の実施の形態に示すトランジスタと比較して、酸化物半導体膜の構造が異なり、チャネル領域と、ソース領域及びドレイン領域との間に、電界緩和領域を有する。
図8(A)及び図8(B)に、トランジスタ130の上面図及び断面図を示す。図8(A)はトランジスタ130の上面図であり、図8(B)は、図8(A)の一点鎖線A−B間の断面図である。なお、図8(A)では、明瞭化のため、基板101、下地絶縁膜103、トランジスタ130の構成要素の一部(例えば、ゲート絶縁膜109)、絶縁膜113などを省略している。
図8(B)に示すトランジスタ130は、下地絶縁膜103上に形成される酸化物半導体膜131と、酸化物半導体膜131に接する一対の電極139と、下地絶縁膜103、酸化物半導体膜131、及び一対の電極139に接するゲート絶縁膜109と、ゲート絶縁膜109を介して酸化物半導体膜131と重なるゲート電極129とを有する。また、ゲート絶縁膜109及びゲート電極129を覆う絶縁膜113を有する。また、ゲート絶縁膜109及び絶縁膜113の開口部110において、一対の電極139と接する配線115とを有してもよい。
本実施の形態に示すトランジスタ130は、酸化物半導体膜131において、ゲート電極とゲート絶縁膜109を介して重なる第1の領域133と、ドーパントが添加された一対の第2の領域135と、一対の電極139と接し、且つドーパントが添加された一対の第3の領域137とを有する。なお、第1の領域133には、ドーパントが添加されていない。第1の領域133を挟むように一対の第2の領域135が設けられる。また、第1の領域133及び第2の領域135を間に挟むように一対の第3の領域137が設けられる。
第2の領域135及び第3の領域137に添加されるドーパントとしては、実施の形態3に示す第2の領域125と同様のドーパントを適宜用いることができる。
また、第2の領域135及び第3の領域137に含まれるドーパントの濃度及び導電率は、実施の形態3に示す第2の領域125と同様のドーパントの濃度とすることができる。なお、本実施の形態においては、第2の領域135より第3の領域137の方がドーパントの濃度及び導電率が高い。
第1の領域133は、トランジスタ130においてチャネル領域として機能する。第2の領域135は、電界緩和領域として機能する。第3の領域137において一対の電極139と接する領域は、一対の電極139の材料によっては酸素の一部が一対の電極139に拡散し、酸素欠損ができ、n型化する。また、第3の領域137にはドーパントが添加され、導電率が高いため、第3の領域137及び一対の電極139のコンタクト抵抗をさらに低減することができる。このため、トランジスタ130のオン電流及び電界効果移動度を高めることができる。
なお、一対の電極139は、第3の領域137にドーパントを添加させるために、膜厚を薄くすることが好ましく、代表的には、10nm以上100nm以下、好ましくは20nm以上50nm以下とする。
次に、本実施の形態に示すトランジスタ130の作製方法について、図6及び図8を用いて説明する。
実施の形態2と同様に、図6(A)及び図6(B)の工程を経て、基板101上に下地絶縁膜103を形成し、下地絶縁膜103上に酸化物半導体膜131を形成し、酸化物半導体膜131上に一対の電極139(図8(B)参照。)を形成する。次に、酸化物半導体膜131及び一対の電極139上にゲート絶縁膜109を形成し、ゲート絶縁膜109を介して、酸化物半導体膜131の一部と重なるように、ゲート電極129を形成する。
次に、ゲート電極129をマスクとして、酸化物半導体膜131にドーパントを添加する。ドーパントの添加方法は、実施の形態3に示す方法を適宜用いることができる。なお、本実施の形態では、第2の領域135と共に、第3の領域137にもドーパントを添加する。さらに、第2の領域135より第3の領域137の方がドーパントの濃度が高い。このため、ドーパント濃度のプロファイルのピークが第3の領域137となるように、添加方法の条件を適宜用いる。このとき、第3の領域137は一対の電極139と重なるが、第2の領域135は、一対の電極139と重ならない。このため、第2の領域135では、ドーパント濃度のプロファイルのピークが下地絶縁膜103となるため、第2の領域135におけるドーパントの濃度は、第3の領域137より低くなる。
この後、加熱処理を行う。当該加熱処理の温度は、代表的には、150℃以上450℃以下、好ましくは250℃以上325℃以下とする。または、250℃から325℃まで徐々に温度上昇させながら加熱してもよい。
当該加熱処理により、第2の領域135及び第3の領域137の導電率を高めることができる。なお、当該加熱処理において、第1の領域133、第2の領域135、及び第3の領域137は、多結晶構造、非晶質構造、またはCAAC−OSとなる。
こののち、実施の形態2と同様に、絶縁膜113を形成し、加熱処理を行った後、配線115を形成して、図8に示すトランジスタ130を形成することができる。
本実施の形態に示すトランジスタ130は、酸化物半導体膜131において、チャネル領域となる第1の領域133と、ソース領域及びドレイン領域として機能する第3の領域137の間に、電界緩和領域として機能する第2の領域135を有する。このため、実施の形態2に示すトランジスタ100と比較して、トランジスタの劣化を抑制することができる。また、一対の電極139と接する第3の領域137にドーパントが含まれるため、一対の電極139及び第3の領域137の接触抵抗をさらに低減することが可能であり、オン電流を高めたトランジスタを作製することができる。また、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
(実施の形態5)
本実施の形態では、実施の形態1乃至実施の形態4と異なる構造のトランジスタについて、図9を用いて説明する。
図9(A)に示すトランジスタ210は、基板101上に設けられる下地絶縁膜103と、下地絶縁膜103上に形成される酸化物半導体膜211と、下地絶縁膜103及び酸化物半導体膜211に接するゲート絶縁膜109と、ゲート絶縁膜109を介して酸化物半導体膜211と重なるゲート電極129とを有する。また、ゲート絶縁膜109及びゲート電極129を覆う絶縁膜217と、ゲート絶縁膜109及び絶縁膜217の開口部において、酸化物半導体膜211と接する配線219を有する。
本実施の形態に示すトランジスタ210は、酸化物半導体膜211は、ゲート電極129とゲート絶縁膜109を介して重なる第1の領域213と、ドーパントが添加された一対の第2の領域215とを有する。なお、第1の領域213には、ドーパントが添加されていない。また、第1の領域213を挟むように一対の第2の領域215が設けられる。
第1の領域213は、トランジスタ210においてチャネル領域として機能する。第2の領域215はソース領域及びドレイン領域として機能する。
第2の領域215に添加されるドーパントとしては、実施の形態3に示す第2の領域125と同様のドーパントを適宜用いることができる。
また、第2の領域215に含まれるドーパントの濃度及び導電率は、実施の形態3に示す第2の領域125と同様のドーパントの濃度とすることができる。
図9(B)に示すトランジスタ220は、基板101上に設けられる下地絶縁膜103と、下地絶縁膜103上に設けられる酸化物半導体膜211と、酸化物半導体膜211に接する、ソース電極及びドレイン電極として機能する一対の電極225と、酸化物半導体膜211の少なくとも一部と接するゲート絶縁膜223と、ゲート絶縁膜223上であって、且つ酸化物半導体膜211と重畳するゲート電極129とを有する。
また、ゲート電極129の側面に接するサイドウォール絶縁膜221を有する。また、下地絶縁膜103、ゲート電極129、サイドウォール絶縁膜221、及び一対の電極225上に絶縁膜217を有する。また、絶縁膜217の開口部において、一対の電極225と接する配線219を有する。
図9(B)に示すトランジスタにおいて、酸化物半導体膜211は、ゲート電極129とゲート絶縁膜223を介して重なる第1の領域213と、ドーパントが添加された一対の第2の領域215とを有する。なお、第1の領域213には、ドーパントが添加されていない。第1の領域213を挟むように一対の第2の領域215が設けられる。
トランジスタの一対の電極225の端部が、サイドウォール絶縁膜221上に位置し、更に酸化物半導体膜211において、一対の電極225が、ドーパントを含む一対の第2の領域215の露出部を全て覆っている。このため、チャネル長方向におけるソース電極−ドレイン電極間の距離(より正確には、一対の電極225と接する酸化物半導体膜211の間の距離)を、サイドウォール絶縁膜221の幅で制御することができる。つまりマスクを用いてパターンを形成するのが困難な微細なデバイスにおいて、酸化物半導体膜211と接する一対の電極225のチャネル側の端部を、マスクを用いずに形成させることができる。また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低減することができる。
本実施の形態に示すトランジスタ210、220に設けられるゲート絶縁膜109、223は、膜密度が高く、欠陥の少ない絶縁膜である。この結果、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
(実施の形態6)
本実施の形態では、実施の形態1乃至実施の形態5と異なる構造のトランジスタについて、図10を用いて説明する。本実施の形態に示すトランジスタは、酸化物半導体膜を介して対向する複数のゲート電極を有することを特徴とする。なお、本実施の形態では、実施の形態2に示すトランジスタを用いて説明するが、適宜他の実施の形態と組み合わせることができる。
図10に示すトランジスタ230は、基板101上に設けられるゲート電極231と、ゲート電極231を覆う絶縁膜233を有する。また、絶縁膜233上に形成される酸化物半導体膜105と、酸化物半導体膜105に接する一対の電極107と、絶縁膜233、酸化物半導体膜105、及び一対の電極107に接するゲート絶縁膜109と、ゲート絶縁膜109を介して酸化物半導体膜105と重なるゲート電極111とを有する。また、ゲート絶縁膜109及びゲート電極111を覆う絶縁膜113を有する。また、ゲート絶縁膜109及び絶縁膜113の開口部において、一対の電極107と接する配線115とを有してもよい。
ゲート電極231は、実施の形態1に示すゲート電極15と同様に形成することができる。なお、ゲート電極231は、後に形成される絶縁膜233の被覆性を高めるために、側面がテーパ形状であることが好ましく、基板101とゲート電極231の側面のなす角度は、20度以上70度以下、好ましくは30度以上60度以下とする。
絶縁膜233は、実施の形態2に示す下地絶縁膜103と同様に形成することができる。なお、後に、絶縁膜233上に酸化物半導体膜105を形成するため、絶縁膜233の表面は平坦であることが好ましい。このため、後に絶縁膜233となる絶縁膜を基板101及びゲート電極231上に形成した後、当該絶縁膜を平坦化処理して、表面の凹凸が少ない絶縁膜233を形成する。
本実施の形態に示すトランジスタ230は、酸化物半導体膜105を介して対向するゲート電極231及びゲート電極111を有する。ゲート電極231とゲート電極111に異なる電位を印加することで、トランジスタ230のしきい値電圧を制御し、好ましくは、しきい値電圧をプラスシフトさせることができる。
本実施の形態に示すトランジスタ230に設けられるゲート絶縁膜109は、膜密度が高く、欠陥の少ない絶縁膜である。この結果、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
(実施の形態7)
本実施の形態では、実施の形態1乃至実施の形態6に示すトランジスタにおいて、酸化物半導体膜中に含まれる水素濃度を低減したトランジスタの作製方法について説明する。ここでは、代表的に実施の形態1及び実施の形態2を用いて説明するが、適宜他の実施の形態と組み合わせることができる。なお、本実施の形態に示す工程の一以上と、実施の形態1及び実施の形態2に示すトランジスタの作製工程とが組み合わさればよく、全て組み合わせる必要はない。
実施の形態1に示す酸化物半導体膜19及び実施の形態2に示す酸化物半導体膜105において、水素濃度を5×1018atoms/cm未満、好ましくは1×1018atoms/cm以下、より好ましくは5×1017atoms/cm以下、さらに好ましくは1×1016atoms/cm以下とすることが好ましい。
酸化物半導体膜19、105に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子(あるいは酸素が脱離した部分)には欠損が形成されてしまう。また、水素が酸素と結合することで、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の水素濃度を低減することが可能である。このため、水素をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、しきい値電圧のマイナスシフトを低減することができ、またトランジスタのソース電極及びドレイン電極の間に生じるリーク電流を、代表的には、チャネル幅あたりのオフ電流を数yA/μm〜数zA/μmにまで低減することが可能であり、トランジスタの電気特性を向上させることができる。
酸化物半導体膜19中の水素濃度を低減する第1の方法として、酸化物半導体膜19を形成する前に、加熱処理またはプラズマ処理により、基板11、下地絶縁膜13、ゲート電極15、ゲート絶縁膜17それぞれに含まれる水素または水を脱離させる方法がある。この結果、後の加熱処理において、基板11乃至ゲート絶縁膜17に付着または含有する水素若しくは水が、酸化物半導体膜19中に拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、100℃以上基板の歪み点未満の温度で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素(亜酸化窒素、一酸化窒素、二酸化窒素等)を用いる。なお、実施の形態2乃至実施の形態6においては、酸化物半導体膜105を形成する前に、加熱処理またはプラズマ処理により、基板101及び下地絶縁膜103それぞれに含まれる水素または水を脱離させる。
酸化物半導体膜19、105中の水素濃度を低減する第2の方法として、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水等を取り除く方法がある。この結果、酸化物半導体膜中への水素または水等の混入を低減することが可能である。
酸化物半導体膜19、105中の水素濃度を低減する第3の方法として、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を150℃以上750℃以下、好ましくは150℃以上450℃以下、さらに好ましくは200℃以上350℃以下として、酸化物半導体膜を成膜する方法がある。この方法により、酸化物半導体膜中への水素または水等の混入を低減することが可能である。
ここで、酸化物半導体膜19、105中に含まれる水素濃度を低減することが可能なスパッタリング装置について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを1×10−10Pa・m/秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への水素または水等の混入を低減することができる。
また、スパッタリング装置の処理室の排気として、ドライポンプ等の粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプ等の高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素及び水の排気能力が低い。さらに、水素の排気能力の高いスパッタイオンポンプまたは水の排気能力の高いクライオポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度大きくすることができる。ベーキングは100℃以上450℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
このように、酸化物半導体膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素または水等の混入を低減することができる。
酸化物半導体膜19、105中の水素濃度を低減する第4の方法として、原料ガスに水素を含む不純物が除去された高純度ガスを用いる方法がある。この結果、酸化物半導体膜中への水素または水等の混入を低減することが可能である。
酸化物半導体膜19、105中の水素濃度を低減する第5の方法として、酸化物半導体膜を形成した後、加熱処理を行う方法がある。当該加熱処理により、酸化物半導体膜の脱水素化または脱水化をすることができる。
加熱処理の温度は、代表的には、150℃以上基板歪み点未満、好ましくは250℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は3分〜24時間とする。
なお、図2(B)及び図6(A)に示すように、素子分離した酸化物半導体膜19、105を形成した後、上記脱水素化または脱水化のための加熱処理を行ってもよい。このような工程を経ることで、脱水素化または脱水化のための加熱処理において、ゲート絶縁膜17または下地絶縁膜103に含まれる水素または水等を効率よく放出させることができる。
また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
以上の酸化物半導体膜中の水素濃度を低減する第1の方法乃至第5の方法の一以上を実施の形態1乃至実施の形態6に示すトランジスタの作製方法に組み合わせることで、水素または水等をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域に有するトランジスタを作製することができる。この結果、しきい値電圧のマイナスシフトを低減することができ、またトランジスタのソース電極及びドレイン電極の間に生じるリーク電流を、代表的には、チャネル幅あたりのオフ電流を数yA/μm〜数zA/μmにまで低減することが可能であり、トランジスタの電気特性を向上させることができる。以上のことから、本実施の形態により、しきい値のマイナスシフトが低減され、リーク電流が低く、優れた電気特性を有するトランジスタを作製することができる。
(実施の形態8)
本実施の形態では、下部に第1の半導体材料を用いたトランジスタを有し、上部に第2の半導体材料を用いたトランジスタを有する半導体装置であって、第1の半導体材料を用いたトランジスタに半導体基板を用いた構造を、図11を用いて説明する。
図11は、下部に第1の半導体材料を用いたトランジスタを有し、上部に第2の半導体材料を用いたトランジスタを有する半導体装置の断面構成を示す一例である。ここで、第1の半導体材料と第2の半導体材料とは異なる材料を用いる。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体または多結晶半導体を用いることが好ましい。単結晶半導体を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、チャネル幅あたりのオフ電流が数yA/μm〜数zA/μm程度と十分低い特性を利用した回路に用いることができる。これらのことから、図11に示す半導体装置を用いて、例えば低消費電力の論理回路を構成することもできる。なお、第1の半導体材料として、有機半導体材料などを用いてもよい。
トランジスタ704a、トランジスタ704b及びトランジスタ704cはそれぞれ、nチャネル型トランジスタ(NMOSFET)またはpチャネル型トランジスタ(PMOSFET)のいずれも用いることができる。ここでは、トランジスタ704a及びトランジスタ704bとしてpチャネル型のトランジスタを示し、トランジスタ704cとしてnチャネル型のトランジスタを示す。図11に示す例においては、トランジスタ704a及びトランジスタ704bは、STI(Shallow Trench Isolation)702によって他の素子と絶縁分離されている。一方、トランジスタ704cは、STI702によってトランジスタ704a及び704bと絶縁分離されている。STI702を用いることにより、LOCOSによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、トランジスタの構造の微細化が要求されない半導体装置においてはSTI702の形成は必ずしも必要ではなく、LOCOS等の素子分離手段を用いることもできる。
図11におけるトランジスタ704a、トランジスタ704b及びトランジスタ704cは、それぞれ基板701中に設けられたチャネル領域と、チャネル領域を挟むように設けられた不純物領域705(ソース領域及びドレイン領域ともいう)と、チャネル領域上に設けられたゲート絶縁膜706と、ゲート絶縁膜706上にチャネル領域と重畳するように設けられたゲート電極707、708とを有する。ゲート電極は加工精度を高めるための第1の材料からなるゲート電極707と、配線として低抵抗化を目的とした第2の材料からなるゲート電極708を積層した構造とすることができるが、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上このような状態を含めてトランジスタとよぶ場合がある。
また、基板701中に設けられた不純物領域705には、コンタクトプラグ714aが接続されている。ここでコンタクトプラグ714aは、トランジスタ704a等のソース電極やドレイン電極としても機能する。また、不純物領域705とチャネル領域の間には、不純物領域705と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、LDD領域やエクステンション領域としてチャネル領域近傍の電界分布を制御する機能を果たす。ゲート電極707、708の側壁には絶縁膜709を介してサイドウォール絶縁膜710を有する。絶縁膜709やサイドウォール絶縁膜710を用いることで、LDD領域やエクステンション領域を形成することができる。
また、トランジスタ704a、トランジスタ704b及びトランジスタ704cは、絶縁膜711により被覆されている。絶縁膜711には保護膜としての機能を持たせることができ、外部からチャネル領域への不純物の侵入を防止することができる。また、絶縁膜711をCVD法による窒化シリコン等の材料とすることで、チャネル領域に単結晶シリコンを用いた場合には加熱処理によって、単結晶シリコンの水素化を行うことができる。また、絶縁膜711に引張応力または圧縮応力を有する絶縁膜を用いることで、チャネル領域を構成する半導体材料に歪みを与えることができる。nチャネル型のトランジスタの場合にはチャネル領域となるシリコン材料に引張応力を、pチャネル型のトランジスタの場合にはチャネル領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの移動度を向上させることができる。
ここでは、図11におけるトランジスタ750は、実施の形態2に示すトランジスタ100と同様の構造を有する。さらに、トランジスタ750の下地絶縁膜はバリア膜724、絶縁膜725a、絶縁膜725bの3層構造であり、下地絶縁膜を介して、トランジスタ750の酸化物半導体膜と対向するゲート電極751を有する。絶縁膜725aは、水素、水、及び酸素のブロッキング効果を有する絶縁膜で形成することが好ましく、代表的には酸化アルミニウム膜で形成する。絶縁膜725bは、実施の形態2に示す下地絶縁膜103を適宜用いることができる。
なお、トランジスタ750としてここでは実施の形態2に示すトランジスタ100を用いて説明したが、実施の形態1乃至実施の形態7で示したトランジスタを適宜用いることができる。
第2の半導体材料を用いたトランジスタ750は、必要な回路構成に応じて下層のトランジスタ704a等の第1の半導体材料を用いたトランジスタと電気的に接続する。図11においては、一例としてトランジスタ750のソース電極またはドレイン電極がトランジスタ704aのソース電極またはドレイン電極と電気的に接続している構成を示している。
第2の半導体材料を用いたトランジスタ750のソース電極またはドレイン電極の一方は、トランジスタ750のゲート絶縁膜726、絶縁膜727、絶縁膜728、絶縁膜729を貫通するコンタクトプラグ730bを介して、トランジスタ750よりも上方に形成された配線734aと接続する。ゲート絶縁膜726、絶縁膜727は、実施の形態1乃至実施の形態7で示した構造、材料を適宜用いることができる。
配線734aは、絶縁膜731中に埋め込まれている。配線734aは、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。低抵抗な導電性材料を用いることで、配線734aを伝播する信号のRC遅延を低減することができる。配線734aに銅を用いる場合には、銅のチャネル領域への拡散を防止するため、バリア膜733を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜733は配線734aとは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜731に設けられた開口の内壁に析出させて形成しても良い。
絶縁膜731には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、BPSG(Boron Phosphorus Silicate Glass)、PSG(Phosphorus Silicate Glass)、炭素を添加した酸化シリコン(SiOC)、フッ素を添加した酸化シリコン(SiOF)、Si(OCを原料とした酸化シリコンであるTEOS(Tetraethyl orthosilicate)、HSQ(Hydrogen Silsesquioxane)、MSQ(Methyl Silsesquioxane)、OSG(Organo Silicate Glass)、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率(k=4.0〜4.5)では高く、kが3.0以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にCMP処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質(ポーラス)化させて低誘電率化することができる。絶縁膜731は、スパッタリング法、CVD法、スピンコート法(Spin On Glass:SOGともいう)を含む塗布法等により形成する。
絶縁膜731上には、絶縁膜732を設けてもよい。絶縁膜732は、配線材料を絶縁膜731中に埋め込んだ後、CMP等による平坦化処理を行う際のエッチングストッパとして機能する。
配線734a上には、バリア膜735が設けられており、バリア膜735上に保護膜740が設けられている。バリア膜735は銅等の配線材料の拡散を防止することを目的とした膜である。バリア膜735は、配線734aの上面のみに限らず、絶縁膜731、732上に形成してもよい。バリア膜735は、窒化シリコンやSiC、SiBON等の絶縁性材料で形成することができる。
配線734aはコンタクトプラグ730aを介して、バリア膜724よりも下層に設けられた配線723と接続する。コンタクトプラグ730aは、コンタクトプラグ730bと異なり、バリア膜724、絶縁膜725a、絶縁膜725b、ゲート絶縁膜726、絶縁膜727、絶縁膜728、絶縁膜729を貫通して配線723と電気的に接続している。従って、コンタクトプラグ730aは、コンタクトプラグ730bに比べ高さが高い。コンタクトプラグ730aとコンタクトプラグ730bとで径を等しくした場合には、コンタクトプラグ730aの方がアスペクト比は大きくなるが、コンタクトプラグ730aとコンタクトプラグ730bとで異なった径とすることもできる。なお、コンタクトプラグ730aは一の材料で形成した一続きのものとして記しているが、例えばバリア膜724、絶縁膜725a、及び絶縁膜725bを貫通するコンタクトプラグと、ゲート絶縁膜726、絶縁膜727、絶縁膜728、及び729を貫通するコンタクトプラグとに分離して別々に形成してもよい。
配線723は、配線734a、734bと同様にバリア膜722、724により被覆され、絶縁膜720中に埋め込まれて設けられている。図11に示すように、配線723は上部の配線部分と、下部のビアホール部分から構成される。下部のビアホール部分は下層の配線718と接続する。該構造の配線723はいわゆるデュアルダマシン法等により形成することができる。また、上下層の配線間の接続はデュアルダマシン法によらず、コンタクトプラグを用いて接続してもよい。絶縁膜720上には、CMP等による平坦化処理を行う際のエッチングストッパとして機能する絶縁膜721を設けてもよい。
配線723が電気的に接続する配線718についても、既述したトランジスタ750の上層の配線層と同様の構成により形成することができる。シリコン等の第1の半導体材料をチャネル領域に用いたトランジスタ704aは、絶縁膜711、絶縁膜712、絶縁膜713を貫通するコンタクトプラグ714aを介して配線718と接続する。シリコン等の第1の半導体材料をチャネル領域に用いたトランジスタ704cのゲート電極は、絶縁膜711、絶縁膜712、絶縁膜713を貫通するコンタクトプラグ714bを介して配線718と接続する。配線718は、既述した配線734a、734bと同様にバリア膜717、719により被覆され、絶縁膜715中に埋め込まれて設けられている。絶縁膜715上には、CMP等による平坦化処理を行う際のエッチングストッパとして機能する絶縁膜716を設けてもよい。
以上のように、半導体装置の下部に設けられた第1の半導体材料を用いたトランジスタ704aは、複数のコンタクトプラグ及び複数の配線を介して、上部に設けられた第2の半導体材料を用いたトランジスタ750と電気的に接続する。半導体装置を以上のような構成とすることで、高速動作性能を有する第1の半導体材料を用いたトランジスタと、オフ電流が極めて小さい第2の半導体材料を用いたトランジスタとを組み合わせ、低消費電力化が可能な高速動作の論理回路を有する半導体装置、一例としては記憶装置、中央演算処理装置(CPU)等を作製することができる。
このような半導体装置は、既述の構成に限らず、発明の趣旨を逸脱しない範囲において、任意に変更が可能である。例えば、説明においては第1の半導体材料を用いたトランジスタと、第2の半導体材料を用いたトランジスタの間の配線層は2層として説明したが、これを1層あるいは3層以上とすることもでき、また配線を用いることなく、コンタクトプラグのみによって両トランジスタを直接接続することもできる。この場合、例えばシリコン貫通電極(Through Silicon Via:TSV)技術を用いることもできる。また、配線は銅等の材料を絶縁膜中に埋め込むことで形成する場合について説明したが、例えばバリア膜、配線材料層、及びバリア膜の三層構造としてフォトリソグラフィ工程により配線パターンに加工したものを用いてもよい。
特に、銅配線を第1の半導体材料を用いたトランジスタ704a、704bと第2の半導体材料を用いたトランジスタ750との間の階層に形成する場合には、第2の半導体材料を用いたトランジスタ750の製造工程において付加する熱処理の影響を十分考慮する必要がある。換言すれば、第2の半導体材料を用いたトランジスタ750の製造工程において付加する熱処理の温度を配線材料の性質に適合するように留意する必要がある。例えば、トランジスタ750の構成部材に対して高温で熱処理を行った場合、銅配線では熱応力が発生し、これに起因したストレスマイグレーションなどの不都合が生じるためである。
ここで、図11に示す半導体装置に含まれる論理回路の一形態について、図12を用いて説明する。ここでは、論理回路の一形態として、NOR型回路及びNAND型回路を用いて説明する。
図12(A)はNOR型回路の回路図であり、図12(B)はNAND型回路の回路図である。
図12(A)示すNOR型回路において、トランジスタ761及びトランジスタ762は、pチャネル型トランジスタである。トランジスタ763及びトランジスタ764はnチャネル型トランジスタであり、先の実施の形態のいずれかで説明したトランジスタを適用できる。
図12(B)に示すNAND型回路において、トランジスタ771及びトランジスタ774はpチャネル型トランジスタである。トランジスタ772及びトランジスタ773はnチャネル型トランジスタであり、先の実施の形態のいずれかで説明したトランジスタを適用できる。なお、図12(A)、(B)に記載したOSとは、トランジスタ763、トランジスタ764、トランジスタ772、及びトランジスタ773に、先の実施の形態のいずれかで説明したトランジスタを適用できることを示す。
なお、図12(A)、(B)に示すNOR型回路及びNAND型回路において、トランジスタ763、トランジスタ764、トランジスタ772、及びトランジスタ773には、図11に示したような、酸化物半導体膜を介して複数のゲート電極を有するトランジスタ750も適用できる。このような構造とすることで、複数のゲート電極に異なる電位を印加することで、トランジスタのしきい値電圧を制御し、好ましくは、しきい値電圧をプラスシフトさせることができる。または、複数のゲート電極に同電位を印加することで、トランジスタのオン電流を増加させることができる。
ここで、図12(A)に示すNAND型回路の断面構造を図11を用いて説明する。図12(A)に示すトランジスタ761及びトランジスタ762は図11に示すトランジスタ704a及びトランジスタ704bに相当する。また、図12(A)に示すトランジスタ763が図11に示すトランジスタ750に相当する。なお、図12(A)に示すトランジスタ762及びトランジスタ763のゲート電極の接続部、並びにトランジスタ764は省略している。
本実施の形態に示すトランジスタ750、トランジスタ763、トランジスタ764、トランジスタ772、及びトランジスタ773に設けられるゲート絶縁膜として、膜密度が高く、欠陥の少ない絶縁膜を用いることで、トランジスタのしきい値電圧の変動が少なく、電気特性のばらつきの少ない、優れた電気特性を有するトランジスタを作製することができる。また、経時変化や光ゲートBTストレス試験による電気特性の変動の少ない、信頼性の高い半導体装置を作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
(実施の形態9)
先の実施の形態で示した半導体装置の一例としては、中央演算処理装置、マイクロプロセッサ、マイクロコンピュータ、記憶装置、イメージセンサ、電気光学装置、発光表示装置等がある。また、該半導体装置をさまざまな電子機器に適用することができる。電子機器としては、例えば、表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、時計、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、スマートフォン、電子書籍、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器、空調設備、食器洗浄器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、DNA保存用冷凍庫、懐中電灯、工具、煙感知器、医療機器、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電気自動車、ハイブリッド車、プラグインハイブリッド車、装軌車両、原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船等がある。本実施の形態では、先の実施の形態で示した半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図13乃至図16を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のSRAMは、図13(A)に示すように1つのメモリセルがトランジスタ801〜806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100〜150Fである。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。
それに対して、DRAMはメモリセルが図13(B)に示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかしながら、トランジスタ811に先の実施の形態で説明した、オフ電流の低いトランジスタを用いることで、保持容量812の電荷を長時間保持することが可能であり頻繁なリフレッシュは不要である。したがって、消費電力を低減することができる。
図14に携帯機器のブロック図を示す。図14に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906は、中央演算処理装置(CPU907)、DSP908、インターフェイス(IF)909を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、CPU907に含まれる、データや命令を記憶するための主記憶装置、及び高速でデータの書き込みと読み出しができるレジスタ、キャッシュなどの緩衝記憶装置に、先の実施の形態で説明した半導体装置を採用することにより、CPUの消費電力が十分に低減することができる。
図15に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。図15に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955及びメモリコントローラ951により構成されている。また、メモリ回路は、信号線から入力された画像データ(入力画像データ)、メモリ952、及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。
まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。
入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。
このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図16に電子書籍のブロック図を示す。図16はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。
ここでは、図16のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、CVD法により酸化窒化シリコン膜を形成する際に生じる欠陥及び酸化窒化シリコン膜の膜密度について説明する。
はじめに、酸化窒化シリコン膜を形成する際に生じる欠陥について説明する。具体的には、石英基板上に酸化窒化シリコン膜を形成した試料のESR測定結果を用いて説明する。
まず、作製した試料について説明する。作製した試料は、石英基板上に厚さ200nmの酸化窒化シリコン膜を形成した構造の試料である。
石英基板をプラズマCVD装置の処理室内に設置し、処理室内に流量100sccmのシラン及び流量3000sccmの一酸化二窒素を原料ガスとして供給し、処理室内の圧力を40Paに制御し、27.12MHzの高周波電源で電力を供給して酸化窒化シリコン膜を形成した。なお、基板温度は350℃とした。また、該プラズマCVD装置は6000cmである平行平板型のプラズマCVD装置である。供給する電力(電力密度)は300W(0.05W/cm)、1000W(0.17W/cm)、1500W(0.26W/cm)の3条件とし、それぞれを比較試料1、試料1、試料2とする。
そして、試料1及び試料2、並びに比較試料1についてESR測定を行った。ESR測定は下記の条件で行った。測定温度は室温(25℃)とし、9.2GHzの高周波電力(マイクロ波パワー)は20mWとし、磁場の向きは作製した試料1、試料2及び比較試料1の酸化窒化シリコン膜の表面と平行とし、酸化窒化シリコン膜に含まれるシリコンのダングリングボンドに由来するg=2.001に現れる信号のスピン密度の検出下限は1.0×1015spins/cmであった。
ESR測定の結果を図17に示す。図17(A)は、試料1及び試料2、並びに比較試料1における酸化窒化シリコン膜の1次微分曲線を示す。図17(A)から、g値が2.001において、比較試料1より試料1及び試料2の方が、信号強度が小さいことが分かる。
図17(B)は、酸化窒化シリコン膜を形成する際に供給する電力と、酸化窒化シリコン膜のg=2.001に現れる信号のスピン密度との関係を表した図である。スピン密度が小さいほど酸化窒化シリコン膜に含まれるシリコンのダングリングボンドである欠損は少ないといえる。供給する電力が1000Wの場合、試料1におけるg=2.001に現れる信号のスピン密度は1.3×1015spins/cmであった。また、供給する電力が1500Wの場合、試料2におけるg=2.001に現れる信号のスピン密度は検出下限以下であった。比較試料1におけるg=2.001に現れる信号のスピン密度は1.7×1016spins/cmであった。
図17より、酸化窒化シリコン膜を形成する際に供給する電力を増大するとスピン密度が低減する傾向にあると確認できた。
次に、酸化窒化シリコン膜の膜密度について説明する。具体的には、上記試料1及び試料2、並びに比較試料1のXRR(X線反射率法)測定結果を説明する。
試料1及び試料2、並びに比較試料1の膜密度の測定結果を図18に示す。図18は酸化窒化シリコン膜を形成する際に供給する電力と、酸化窒化シリコン膜の膜密度との関係を表した図である。
供給する電力が1000Wの場合、試料1における膜密度は2.33g/cmであった。供給する電力が1500Wの場合、試料2における膜密度は2.31g/cmであった。一方、供給する電力が300Wの場合、比較試料1における膜密度は2.29g/cmであった。
図18より、酸化窒化シリコン膜を形成する際に供給する電力が1000W以上であると膜密度が増加する傾向にあると確認できた。
ここで、試料1の酸化窒化シリコン膜の水素濃度及び窒素濃度を表1に示す。
Figure 0006128906
以上のことから、プラズマCVD装置の真空排気された処理室内に載置された基板を300℃以上400℃以下、さらに好ましくは320℃以上380℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を30Pa以上250Pa以下、さらに好ましくは40Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm以上0.5W/cm以下、さらに好ましくは0.26W/cm以上0.35W/cm以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成することで、膜密度が高く、代表的には、膜密度が2.26g/cm以上2.63g/cm以下であり、シリコンのダングリングボンドである欠陥が少ない、代表的にはESRによって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下である酸化窒化シリコン膜を形成することができることがわかる。また、酸化物半導体膜を有するトランジスタにおいて、当該酸化窒化シリコン膜を酸化物半導体膜に接する絶縁膜として設けることで、優れた電気特性を有するトランジスタを作製することができる。
本実施例は、本発明の一態様である半導体装置の光ゲートBT試験の結果について説明する。具体的には本発明の一態様であるトランジスタのしきい値電圧の変動量について説明する。
はじめに、トランジスタの作製工程について説明する。本実施例では図2を参照して説明する。
まず、基板11としてガラス基板を用い、基板11の加熱処理を行った。当該加熱処理は、温度を480℃とし、窒素を含む雰囲気で1時間行った。次に、基板11上に下地絶縁膜13を形成した。
下地絶縁膜13として厚さ100nmの窒化シリコン膜及び厚さ150nmの酸化窒化シリコン膜を積層形成した。
次に、下地絶縁膜13上にゲート電極15を形成した。
スパッタリング法で厚さ100nmのタングステン膜を形成し、フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該タングステン膜の一部をエッチングし、ゲート電極15を形成した。
次に、ゲート電極15上に厚さ50nmの窒化シリコン膜及び厚さ200nmの酸化シリコン膜が積層されたゲート絶縁膜17を形成する。
窒化シリコン膜は、シラン50sccm、窒素5000sccmをプラズマCVD装置の処理室に供給し、処理室内の圧力を60Paに制御し、27.12MHzの高周波電源を用いて1500Wの電力を供給して形成した。酸化窒化シリコン膜は、シラン100sccm、一酸化二窒素3000sccmをプラズマCVD装置の処理室に供給し、処理室内の圧力を40Paに制御し、27.12MHzの高周波電源を用いて1500Wの電力を供給して形成した。また、該窒化シリコン膜及び該酸化窒化シリコン膜は、基板温度を350℃として形成した。なお、酸化窒化シリコン膜の成膜条件は、実施の形態1に示すトランジスタ10のゲート絶縁膜17の成膜条件を用いた。
次に、ゲート絶縁膜17を介してゲート電極15に重なる酸化物半導体膜18を形成した。
酸化物半導体膜18としては、CAAC−OS膜である厚さ35nmのIGZO膜をスパッタリング法で形成した。IGZO膜は、スパッタリングターゲットをIn:Ga:Zn=1:1:1(原子数比)のターゲットとし、スパッタリングガスとして50sccmのArと50sccmの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を0.6Paに制御し、5kWの直流電力を供給して形成した。なお、IGZO膜を形成する際の基板温度は170℃とした。
ここまでの工程で得られた構成は図2(A)を参照できる。
次に、フォトリソグラフィ工程により該IGZO膜上にマスクを形成し、該マスクを用いて該IGZO膜の一部をエッチングした。その後、エッチングされたIGZO膜に加熱処理を行い、酸化物半導体膜19を形成した。
次に、加熱処理を行った。ここでは、窒素雰囲気で行う第1の加熱処理と、第1の加熱処理の後酸素雰囲気で行う第2の加熱処理を行った。第1の加熱処理及び第2の加熱処理の温度は共に450℃とし、処理時間は共に1時間とした。
ここまでの工程で得られた構成は図2(B)を参照できる。
次に、酸化物半導体膜19に接する一対の電極21を形成した。
ゲート絶縁膜17及び酸化物半導体膜19上に導電膜を形成し、フォトリソグラフィ工程により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、一対の電極21を形成した。なお、該導電膜は、厚さ100nmのチタン膜上に厚さ400nmのアルミニウム膜を形成し、該アルミニウム膜上に厚さ100nmのチタン膜を形成した。
ここまでの工程で得られた構成は図2(C)を参照できる。
次に、加熱処理を行った。当該加熱処理は、温度を300℃とし、窒素を含む雰囲気で1時間行った。
次に、ゲート絶縁膜17、酸化物半導体膜19、及び一対の電極21上に絶縁膜23を形成した。
ここまでの工程で得られた構成は図2(D)を参照できる。
絶縁膜23を形成した後、ここまでの工程で得られた構成に加熱処理を行った。当該加熱処理は、窒素雰囲気で行う第1の加熱処理と、第1の加熱処理の後、酸素雰囲気で行う第2の加熱処理を行った。第1の加熱処理及び第2の加熱処理の温度は共に300℃とし、処理時間は共に1時間とした。
次に、絶縁膜23上に厚さ1.5μmのアクリル層を形成した。次に、アクリル層の一部をエッチングして、一対の電極を露出させた後、一対の電極に接続する画素電極を形成した。ここでは、画素電極として、スパッタリング法により、厚さ100nmのITOを形成した。
以上の工程により、本発明の一態様であるトランジスタを作製した。なお、以上の工程により作製したトランジスタを試料Xとする。
ここで、比較例となるトランジスタの作製工程について説明する。比較例となるトランジスタ(以下、試料Yとする。)は、上記試料Xのゲート絶縁膜17を下記のようにして形成したトランジスタであり、他の工程は全て同じである。試料Yのゲート絶縁膜17は、試料Xと同様に窒化シリコン膜及び酸化窒化シリコン膜の積層構造であり、酸化窒化シリコン膜を以下の条件で形成した。なお、窒化シリコン膜の成膜条件は試料Xと同様である。
試料Yの酸化窒化シリコン膜は、シラン100sccm、窒素3000sccmをプラズマCVD装置の処理室に供給し、処理室内の圧力を40Paに制御し、27.12MHzの高周波電源を用いて300Wの電力を供給して形成した。また、該窒化シリコン膜及び該酸化窒化シリコン膜は、基板温度を350℃として形成した。なお、酸化窒化シリコン膜の成膜条件は、実施の形態1に示すトランジスタ10のゲート絶縁膜17とは異なる成膜条件を用いた。
次に、試料X及び試料Yの光ゲートBT試験を行った。ここでは、光ゲートBT試験として、基板温度を80℃、ゲート絶縁膜に印加する電界強度を1.2MV/cm、印加時間を2000秒とし、3000lxの白色光を発する白色LEDを用い、ゲート電極に負の電圧を印加する光マイナスゲートBT試験を行った。
光マイナスゲートBT試験方法とトランジスタのVg−Id特性の測定方法について説明する。光マイナスゲートBT試験の対象となるトランジスタの初期特性を測定するため、基板温度を25℃とし、ソース電極−ドレイン電極間の電圧(以下、ドレイン電圧という。)を1V、10Vとし、ソース電極−ゲート電極間の電圧(以下、ゲート電圧という。)を−30V〜+30Vまで変化させたときのソース電極−ドレイン電極の間に生じる電流(以下、ドレイン電流という。)の変化特性、すなわちVg−Id特性を測定した。
次に、基板温度を80℃まで上昇させた後、トランジスタのソース電極およびドレイン電極の電位を0Vとした。続いて、ゲート絶縁膜へ印加される電界強度が1.2MV/cmとなるようにゲート電極に電圧を印加した。ここでは、トランジスタのゲート絶縁膜の厚さが250nmであるため、ゲート電極に−30Vを印加し、そのまま2000秒保持した。
次に、ゲート電極、ソース電極およびドレイン電極へ電圧を印加したまま、基板温度を25℃まで下げた。基板温度が25℃になった後、ゲート電極、ソース電極およびドレイン電極への電圧の印加を終了させた。
次に、初期特性の測定と同じ条件でVg−Id特性を測定し、光マイナスゲートBT試験後のVg−Id特性を得た。
初期特性のしきい値電圧と光マイナスゲートBT試験後のしきい値電圧の差(ΔVth)を図19に示す。縦軸にΔVthを示す。試料Xと比較して、試料Yはしきい値電圧の変動量が大きいことがわかる。このことから、トランジスタのゲート絶縁膜として、膜密度が高く、シリコンのダングリングボンド量の少ないゲート絶縁膜を用いることで、光マイナスゲートBT試験におけるしきい値電圧の変動量が少ないことが分かる。

Claims (5)

  1. ゲート電極と、
    前記ゲート電極の一部とゲート絶縁膜を介して重なる領域を有する酸化物半導体膜と、
    前記ゲート電極と前記ゲート絶縁膜との間の窒化物半導体膜と、
    前記酸化物半導体膜に接する領域を有する一対の電極と、を有し、
    前記ゲート絶縁膜は、膜密度が2.26g/cm以上2.63g/cm以下であり、
    電子スピン共鳴法によって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下であることを特徴とする半導体装置。
  2. 請求項1において、
    前記酸化物半導体膜は、前記ゲート絶縁膜を介して前記ゲート電極上に設けられ、
    前記酸化物半導体膜の露出部を覆う絶縁膜を有し、
    前記絶縁膜は、膜密度が2.26g/cm以上2.63g/cm以下であり、
    電子スピン共鳴法によって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下であることを特徴とする半導体装置。
  3. 請求項1において、
    前記ゲート電極は、前記ゲート絶縁膜を介して前記酸化物半導体膜上に設けられ、
    前記酸化物半導体膜の前記ゲート絶縁膜と接する面とは反対の面において接する領域を有する絶縁膜を有し、
    前記絶縁膜は、膜密度が2.26g/cm以上2.63g/cm以下であり、
    電子スピン共鳴法によって計測される信号において、g値が2.001に現れる信号のスピン密度が2×1015spins/cm以下であることを特徴とする半導体装置。
  4. 請求項2又は請求項3において、
    前記絶縁膜は、酸化シリコンまたは酸化窒化シリコンであることを特徴とする半導体装置。
  5. 請求項1乃至請求項4のいずれか一項において、
    前記ゲート絶縁膜は、酸化シリコンまたは酸化窒化シリコンであることを特徴とする半導体装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
KR20230003262A (ko) * 2012-07-20 2023-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
WO2014061535A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9299855B2 (en) 2013-08-09 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dual gate insulating layers
US9443987B2 (en) 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW202203465A (zh) 2013-10-10 2022-01-16 日商半導體能源研究所股份有限公司 液晶顯示裝置
KR102283814B1 (ko) 2013-12-25 2021-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9318618B2 (en) * 2013-12-27 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9401432B2 (en) * 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10985196B2 (en) * 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
WO2016128853A1 (en) * 2015-02-09 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
WO2017029576A1 (en) * 2015-08-19 2017-02-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9412590B1 (en) 2015-08-31 2016-08-09 United Microelectronics Corp. Manufacturing method of oxide semiconductor device
TWI605587B (zh) 2015-11-02 2017-11-11 聯華電子股份有限公司 半導體元件及其製造方法
US9749567B2 (en) 2015-11-29 2017-08-29 United Microelectronics Corp. Operating method of image sensor
JP2018049919A (ja) * 2016-09-21 2018-03-29 株式会社ジャパンディスプレイ 表示装置
CN111418073A (zh) * 2017-12-08 2020-07-14 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
JP2019121696A (ja) * 2018-01-05 2019-07-22 株式会社ジャパンディスプレイ 半導体装置およびその製造方法
KR102389163B1 (ko) * 2020-04-09 2022-04-22 한국기계연구원 미세패턴이 형성된 유연신장 필름의 제조방법

Family Cites Families (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
CN1052116C (zh) 1994-06-15 2000-05-03 精工爱普生株式会社 薄膜半导体器件的制造方法
US5834827A (en) 1994-06-15 1998-11-10 Seiko Epson Corporation Thin film semiconductor device, fabrication method thereof, electronic device and its fabrication method
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
WO1997047046A1 (fr) * 1996-06-06 1997-12-11 Seiko Epson Corporation Procede de fabrication de transistor a couche mince, afficheur a cristaux liquides ainsi que dispositif electroniques produits selon ce procede
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4307635B2 (ja) * 1999-06-22 2009-08-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6835669B2 (en) * 2000-07-21 2004-12-28 Canon Sales Co., Inc. Film forming method, semiconductor device and semiconductor device manufacturing method
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003124117A (ja) * 2001-10-16 2003-04-25 Sharp Corp 半導体装置および半導体装置の製造方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US20070287221A1 (en) 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
JP2008159640A (ja) * 2006-12-20 2008-07-10 Seiko Epson Corp ゲート絶縁膜、ゲート絶縁膜の製造方法、ゲート絶縁膜の評価方法、半導体素子、電子デバイスおよび電子機器
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR102228220B1 (ko) 2009-07-03 2021-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5601821B2 (ja) * 2009-11-11 2014-10-08 三菱電機株式会社 薄膜トランジスタおよびその製造方法
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101623961B1 (ko) * 2009-12-02 2016-05-26 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
WO2011108374A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102505248B1 (ko) 2010-12-03 2023-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP2013149953A (ja) 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法

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