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KR102104058B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR102104058B1
KR102104058B1 KR1020130115700A KR20130115700A KR102104058B1 KR 102104058 B1 KR102104058 B1 KR 102104058B1 KR 1020130115700 A KR1020130115700 A KR 1020130115700A KR 20130115700 A KR20130115700 A KR 20130115700A KR 102104058 B1 KR102104058 B1 KR 102104058B1
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South Korea
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trench
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pattern
substrate
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KR1020130115700A
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Inventor
이자영
장세명
Original Assignee
삼성전자 주식회사
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Publication date
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Abstract

제1 영역에서 제1 트렌치에 의해 정의되고 제1 방향으로 연장되는 제1 직선을 따라 일렬로 배치되는 복수의 제1 활성 영역과, 상기 제1 영역의 주위에서 제2 트렌치에 의해 정의되는 제2 활성 영역을 포함하는 반도체 소자를 제공한다. 제2 트렌치의 저면을 이루는 기판의 표면 중 제1 직선의 연장선상에서 선택되는 적어도 하나의 지점에는 제2 트렌치의 저면 중 다른 지점보다 더 낮은 레벨로 리세스된 적어도 하나의 딥 트렌치가 형성되어 있다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 셀 어레이 영역과 상기 셀 어레이 영역 근방에 위치되는 코아 영역 또는 주변회로 영역 (이하, "주변 회로 영역"이라 함)에 소자분리 영역을 가지는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집적화 및 고성능화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자도 고집적화 및 고성능화가 요구되고 있다. 반도체 소자가 고집적화됨에 따라, 반도체 소자의 피쳐 사이즈 (feature size)가 미세화되고 반도체 소자의 활성 영역을 정의하는 소자분리 영역도 그 치수가 점차 작아지고 있으며, 보다 균일한 형상 및 크기를 가지는 활성 영역을 정의하기 위하여 양호한 CD 균일도 (critical dimension uniformity)를 제공할 수 있는 공정을 이용하여 소자분리 영역을 형성할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 복수의 활성 영역이 고밀도로 형성되는 영역에서 상기 복수의 활성 영역이 양호한 CD 균일도를 가지고 형성되는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 복수의 활성 영역이 고밀도로 형성되는 영역에서 상기 복수의 활성 영역이 양호한 CD 균일도를 가질 수 있도록 상기 복수의 활성 영역을 정의할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 셀 어레이 영역 및 주변회로 영역을 가지는 기판과, 상기 셀 어레이 영역에서 상기 기판에 형성된 제1 트렌치에 의해 정의되고 상기 셀 어레이 영역에서 제1 방향으로 연장되는 제1 직선을 따라 일렬로 배치되는 복수의 제1 활성 영역과, 상기 주변회로 영역에서 상기 기판에 형성된 제2 트렌치에 의해 정의되는 제2 활성 영역을 포함한다. 상기 제2 트렌치의 저면을 이루는 상기 기판의 표면 중 상기 제1 직선의 연장선상에서 선택되는 적어도 하나의 지점에는 상기 제2 트렌치의 저면 중 다른 지점보다 더 낮은 레벨로 리세스된 적어도 하나의 딥 트렌치 (deep trench)가 형성되어 있다.
상기 적어도 하나의 딥 트렌치 중 적어도 일부는 제2 트렌치 중 상기 셀 어레이 영역과 상기 제2 활성 영역과의 사이에 배치될 수 있다.
상기 적어도 하나의 딥 트렌치는 상기 제2 트렌치의 저면에서 서로 이격 배치된 복수의 리세스 영역으로 이루어질 수 있다.
상기 제1 활성 영역은 그 길이 방향을 따르는 장축과, 상기 장축에 수직인 단축을 가지고, 상기 적어도 하나의 딥 트렌치는 상기 장축의 연장선상에 배치될 수 있다.
상기 적어도 하나의 딥 트렌치는 상기 제2 트렌치의 저면에서 서로 이격 배치된 복수의 아일랜드 패턴 (island patterns)의 주위를 포위하는 형상을 가질 수 있다.
상기 적어도 하나의 딥 트렌치는 상기 셀 어레이 영역의 주위를 포위하는 라인 형상의 딥 트렌치를 포함할 수 있다. 상기 라인 형상의 딥 트렌치는 상기 라인 형상의 딥 트렌치의 길이 방향을 따라 요철 형상으로 연장되어 있는 부분을 포함할 수 있다.
상기 복수의 제1 활성 영역은 상기 셀 어레이 영역 내에서 상기 제1 직선을 따라 제1 피치로 반복 형성될 수 있다. 그리고, 상기 적어도 하나의 딥 트렌치는 상기 제1 직선상에서 상기 제1 피치만큼 이격된 2 개의 딥 트렌치를 포함할 수 있다.
상기 주변회로 영역에서 상기 기판에 형성된 제3 트렌치에 의해 정의되는 제3 활성 영역을 더 포함할 수 있다. 그리고, 상기 제3 트렌치의 저면을 이루는 상기 기판의 표면 중 상기 제3 트렌치의 저면의 에지에는 상기 제3 트렌치의 저면 중 다른 지점보다 더 낮은 레벨로 리세스되어 있는 에지 딥 트렌치 (edge deep trench)가 형성될 수 있다. 상기 에지 딥 트렌치는 상기 제3 트렌치의 저면 에지 중 상기 셀 어레이 영역에 가장 가까운 부분에 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 활성 영역의 밀도가 서로 다른 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에 위치되고, 제1 직선을 따라 연장되는 장축과 상기 장축에 수직인 단축을 가지는 상면을 포함하고, 상기 제1 직선상에서 제1 피치로 반복적으로 형성되어 있는 복수의 제1 활성 영역과, 상기 제2 영역에 위치되는 제2 활성 영역과, 상기 제1 영역에서 상기 복수의 제1 활성 영역을 정의하는 제1 소자분리막과, 상기 제2 영역에서 상기 제2 활성 영역을 정의하는 제2 소자분리막을 포함한다. 상기 제2 소자분리막은 상기 제1 직선을 따라 선택되는 지점에서 상기 기판의 상면으로부터 상기 기판의 두께 방향으로 멀어지도록 돌출되는 적어도 하나의 돌출부를 포함한다.
상기 적어도 하나의 돌출부는 제2 소자분리막의 저면 중 상기 제1 영역과 상기 제2 활성 영역과의 사이에 배치될 수 있다.
상기 제2 소자분리막은 상기 제1 영역 주위에서 상기 제1 영역을 포위하는 셀 인접 영역을 가지고, 상기 적어도 하나의 돌출부는 상기 제2 소자분리막의 상기 셀 인접 영역 내에서 서로 이격되어 있는 복수의 돌출부를 포함할 수 있다.
상기 적어도 하나의 돌출부는 상기 제1 영역 주위에서 상기 제1 영역을 포위하는 라인 형상의 돌출부를 포함할 수 있다.
상기 제2 영역에서 상기 기판에 제3 활성 영역을 정의하는 제3 소자분리막을 더 포함할 수 있다. 그리고, 상기 제3 소자분리막 중 상기 제1 영역에 가장 가까운 부분의 저면에는 상기 제3 소자분리막의 저면 중 다른 부분보다 더 상기 기판의 상면으로부터 상기 기판의 두께 방향으로 멀어지도록 돌출되는 에지 돌출부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서는 활성 영역의 밀도가 서로 다른 제1 영역 및 제2 영역을 가지는 기판상에 상기 제1 영역 및 상기 제2 영역에 걸쳐 연장되는 마스크 라인을 형성한다. 상기 제1 영역 및 상기 제2 영역을 포함하는 제1 범위에 걸쳐서 상기 마스크 라인 위에 서로 이격된 복수의 개구가 형성된 제1 트리밍 패턴을 형성한다. 상기 제1 트리밍 패턴을 식각 마스크로 이용하여 상기 마스크 라인을 부분적으로 제거하여 상기 제1 영역 및 상기 제2 영역에 걸쳐 연장되는 복수의 마스크 패턴으로 분리하는 제1 트리밍 공정을 행한다. 상기 제1 영역에서 상기 복수의 마스크 패턴 위에 제2 트리밍 패턴을 형성한다. 상기 복수의 마스크 패턴 중 상기 제2 트리밍 패턴 주위에서 노출되는 부분들을 제거하는 제2 트리밍 공정을 행한다.
상기 마스크 라인은 링 형상을 가지도록 형성될 수 있다.
상기 제1 트리밍 패턴에는 상기 복수의 개구와, 상기 제1 영역의 적어도 일부를 포위하는 라인 형상의 홀이 형성될 수 있다.
일부 예에서, 상기 제2 트리밍 패턴은 선형의 아웃라인(outline)을 가질 수 있다. 다른 일부 예에서, 상기 제2 트리밍 패턴은 요철 형상의 아웃라인을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법은 상기 마스크 라인을 형성하는 동안 상기 제2 영역에서 상기 기판 위에 광폭 마스크층을 형성하는 단계와, 상기 제2 트리밍 패턴을 형성하는 동안 상기 제2 영역에서 상기 광폭 마스크층 위에 상기 제2 영역의 활성 영역을 한정하는 주변 마스크 패턴을 형성하는 단계와, 상기 제2 트리밍 공정을 행하는 동안 상기 주면 마스크 패턴을 식각 마스크로 이용하여 상기 광폭 마스크층을 식각하여 광폭 마스크 패턴을 형성하는 단계와, 상기 제2 트리밍 공정 후, 상기 기판 중 상기 복수의 마스크 패턴의 남은 부분들과 상기 광폭 마스크 패턴으로 덮이지 않은 부분을 식각하여 상기 제1 영역에 위치되는 제1 트렌치와 상기 제2 영역에 위치되는 제2 트렌치를 포함하는 복수의 트렌치를 형성하는 단계를 포함할 수 있다.
상기 복수의 트렌치를 형성하는 단계에서, 상기 제2 트렌치는 상기 제2 영역 중 상기 제1 범위 내에 형성될 수 있다. 그리고, 상기 제2 트렌치의 저면에는 상기 제1 트리밍 패턴에 형성된 상기 복수의 개구의 위치에 수직으로 대응하는 위치에 상기 저면의 다른 지점보다 더 낮은 레벨로 리세스되어 있는 딥 트렌치 (deep trench)가 형성될 수 있다.
상기 복수의 트렌치를 형성하는 단계에서, 상기 제2 트렌치는 상기 제2 영역 중 상기 제1 범위의 외부에서 상기 제1 범위에 인접한 위치에 형성되고, 상기 제2 트렌치의 저면 중 상기 제1 범위에 가장 인접한 부분에는 상기 제2 트렌치의 저면 중 다른 지점보다 더 낮은 레벨로 리세스되어 있는 에지 딥 트렌치 (edge deep trench)가 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서는 셀 어레이 영역 및 주변회로 영역을 가지는 기판상에 하드마스크층을 형성한다. 상기 셀 어레이 영역 및 상기 주변회로 영역에서 상기 하드마스크층 위에 제1 방향으로 연장되는 마스크 라인을 형성한다. 상기 셀 어레이 영역 및 상기 주변회로 영역에서 상기 마스크 라인 중 상기 제1 방향을 따라 일정 간격마다 선택되는 복수의 지점에서 상기 마스크 라인을 국부적으로 제거하여 상기 마스크 라인을 상기 제1 방향을 따라 일렬로 배치되는 복수의 마스크 패턴으로 분리한다. 상기 주변회로 영역에서 복수의 마스크 패턴과 상기 복수의 마스크 패턴 주위의 상기 하드마스크층을 동시에 식각하여, 상기 복수의 마스크 패턴으로 덮였던 부분과 상기 복수의 지점에 수직으로 대응하는 위치에서 서로 다른 두께를 가지는 하드마스크 패턴을 형성한다. 상기 주변회로 영역 중 복수의 지점을 포함하는 영역에서 상기 하드마스크 패턴 및 상기 기판을 식각하여 상기 기판 중 상기 복수의 지점에 수직으로 대응하는 위치에서 다른 부분보다 더 낮은 레벨의 딥 트렌치 (deep trench)가 형성된 저면을 가지는 트렌치를 형성한다.
상기 트렌치 및 딥 트렌치 내에 절연 물질을 채워 상기 복수의 지점에 수직으로 대응하는 위치에서 저면에 돌출부가 형성된 소자분리막을 형성할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 셀 어레이 영역 전체에 걸쳐서 우수한 CD 균일도를 가지는 아일랜드형 활성 영역을 구비함으로써, 전기적 특성 및 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서는 복수의 활성 영역을 고밀도로 형성하기 위한 고밀도 영역뿐만 아니라 상기 고밀도 영역에 인접한 영역까지 복수의 활성 영역을 정의하는 데 필요한 마스크 라인을 형성하고, 복수의 개구가 형성된 식각 마스크를 이용하여 상기 마스크 라인에 대하여 트리밍 공정을 행하는 데 있어서, 상기 복수의 개구를 고밀도 영역뿐만 아니라 상기 고밀도 영역에 인접한 영역까지 형성함으로써 트리밍 공정시 상기 고밀도 영역의 에지 부분에서 복수의 활성 영역의 CD (critical dimension) 분포가 열화되는 현상을 방지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 일부 구성을 개략적으로 도시한 평면도이다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 평면도이다. 도 2b는 도 2a의 B1 - B1' 선, B2 - B2' 선, 및 B3 - B3' 선 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 평면도이다. 도 3b는 도 3a의 B1 - B1' 선, B2 - B2' 선, 및 B3 - B3' 선 단면도이다.
도 4a 및 도 4b 내지 도 16a 및 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17a 내지 도 17f는 도 16a 및 도 16b에 예시한 소자분리막의 예시적인 형성 공정을 설명하기 위한 단면도들이다.
도 18a 내지 도 18j는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 19a 내지 도 19i는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 20a 내지 도 20e는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 21a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 제조하는 데 사용되는 제1 트리밍 패턴의 평면도이다.
도 21b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자를 제조하는 데 사용되는 제2 트리밍 패턴의 평면도이다.
도 21c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 제조하는 데 사용되는 제2 트리밍 패턴의 평면도이다.
도 21d는 도 21c에 예시한 제2 트리밍 패턴을 사용하여 제2 트리밍 공정을 행하는 경우, 복수의 제1 활성 영역이 형성되는 범위를 보여주는 평면도이다.
도 22a는 본 발명의 기술적 사상에 의한 다른 일부 실시예들에 따른 반도체 소자를 제조하는 데 사용되는 제1 트리밍 패턴의 평면도이다.
도 22b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자를 제조하는 데 사용되는 제2 트리밍 패턴의 평면도이다.
도 22c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 제조하는 데 사용되는 제2 트리밍 패턴의 평면도이다.
도 23은 본 발명의 기술적 사상에 의한 또 다른 일부 실시예들에 따른 반도체 소자를 제조하는 데 사용되는 제1 트리밍 패턴의 평면도이다.
도 24a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 제조하는 데 사용되는 제1 트리밍 패턴의 평면도이다.
도 24b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자를 제조하는 데 사용되는 제2 트리밍 패턴의 평면도이다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 구성을 예시한 도면이다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 구성을 예시한 도면이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 따라 제1 트리밍 패턴에 복수의 개구를 형성하기 위한 식각 공정에서 식각 마스크로 사용된 포토레지스트 패턴에 형성된 복수의 개구의 CD (critical dimension) 분포를 측정한 결과를 나타낸 그래프이다.
도 28은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 29는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10)의 일부 구성을 개략적으로 도시한 평면도이다.
도 1을 참조하면, 반도체 소자(10)는 활성 영역의 밀도가 서로 다른 제1 영역(A) 및 제2 영역(B)을 포함한다. 상기 제1 영역(A)은 활성 영역의 밀도가 비교적 높은 고밀도 영역이고, 상기 제2 영역(B)은 활성 영역의 밀도가 비교적 낮은 저밀도 영역이다. 일부 실시예들에서, 상기 제1 영역(A)은 반도체 메모리 소자의 셀 어레이 영역일 수 있다. 예를 들면, 상기 제1 영역(A)에는 DRAM (dynamic random access memory)과 같은 휘발성 메모리 셀 어레이, 또는 플래시 메모리와 같은 비휘발성 메모리 셀 어레이가 형성될 수 있다. 상기 제2 영역(B)은 제1 영역(A)에 형성된 셀 어레이들과 전기적으로 연결된 주변회로들이 형성될 수 있다. 상기 제2 영역(B)은 코어 영역과 같이 셀 어레이가 형성되지 않는 영역을 포함할 수 있다. 이하의 설명에서, 용어 "주변회로 영역"은 위에서 설명한 주변회로들이 형성되는 영역 또는 코어 영역을 의미한다.
상기 제2 영역(B)은 제1 영역(A)에 인접한 부분에서 상기 제1 영역(A)을 포위하는 인접 영역(NR)을 포함한다. 일부 실시예들에서, 상기 인접 영역(NR)에는 활성 영역이 형성되지 않을 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 인접 영역(NR) 중 일부 영역에는 활성 영역이 형성될 수도 있다.
도 1에는 제1 영역(A)이 제2 영역(B)에 의해 포위되는 것으로 도시되어 있지만, 이는 예시에 불과하며, 본 발명의 기술적 사상은 도 1에 예시한 배치에 한정되는 것은 아니다. 상기 제1 영역(A) 및 제2 영역(B)은 필요에 따라 임의의 적절한 배치를 가질 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10A)를 도시한 것으로, 도 2a는 도 1에 예시한 반도체 소자(10)의 일점 쇄선(Q)으로 표시한 영역에 대응하는 부분의 예시적인 구성을 도시한 평면도이다. 도 2b는 도 2a의 B1 - B1' 선, B2 - B2' 선, 및 B3 - B3' 선 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 소자(10A)는 활성 영역의 밀도가 서로 다른 제1 영역(A) 및 제2 영역(B)과, 상기 제2 영역(B) 중 제1 영역(A)에 인접한 인접 영역(NR)을 포함하는 기판(12)을 구비한다. 일부 실시예들에서, 상기 제1 영역(A)은 셀 어레이 영역이고, 상기 제2 영역(B)은 주변회로 영역이다.
상기 기판(12)의 제1 영역(A)에는 제1 트렌치(T1)에 의해 복수의 제1 활성 영역(14)이 정의되어 있다. 상기 복수의 제1 활성 영역(14)은 제1 직선(LINE) 또는 상기 제1 직선(LINE)과 평행한 직선을 따라 연장되는 장축(LX)과 상기 장축(LX)에 수직인 단축(SX)을 가지는 상면(14T)을 포함하고, 상기 제1 직선(LINE) 또는 상기 제1 직선(LINE)에 평행한 직선을 따라 제1 피치(P1)로 반복적으로 형성되어 있다. 상기 제1 트렌치(T1) 내에는 제1 소자분리막(15)이 형성되어 있다.
상기 기판(12)의 제2 영역(B)에는 제2 트렌치(T2)에 의해 복수의 제2 활성 영역(16)이 정의되어 있다. 상기 제2 트렌치(T2) 내에는 제2 소자분리막(17)이 형성되어 있다.
상기 제2 트렌치(T2)의 저면을 이루는 상기 기판(12)의 표면 중 상기 제1 직선(LINE)의 연장선상에서 선택되는 적어도 하나의 지점에는 상기 제2 트렌치(T2)의 저면 중 다른 지점보다 더 낮은 레벨로 리세스된 복수의 딥 트렌치 (deep trench)(DT)가 형성되어 있다. 상기 딥 트렌치(DT)는 상기 제2 트렌치(T2)의 저면에서 상기 제2 트렌치(T2)와 연통되어 있다.
상기 제2 소자분리막(17)은 상기 제1 직선(LINE)을 따라 선택되는 지점에서 상기 기판(12)의 상면, 즉 제1 활성 영역(14)의 상면(14T) 또는 제2 활성 영역(16)의 상면(16T)으로부터 상기 기판(12)의 두께 방향 (도 2a 및 도 2b에서 Z 축 방향)으로 멀어지도록 돌출되는 돌출부(17P)를 포함한다. 상기 돌출부(17P)는 상기 복수의 딥 트렌치(DT)에 대응하여 복수 개 형성되어 있다.
상기 복수의 딥 트렌치(DT)는 제1 영역(A)의 주위에 분포되어 있다. 상기 복수의 딥 트렌치(DT) 중 일부는 제2 트렌치(T2) 중 상기 제1 영역(A)과 상기 제2 활성 영역(16)과의 사이에 배치되어 있다. 이와 유사하게, 복수의 돌출부(17P)도 제2 소자분리막(17)의 저면 중 제1 영역(A)과 상기 제2 활성 영역(16)과의 사이에 배치된다.
인접 영역(NR)에서, 상기 복수의 돌출부(17P) 및 복수의 딥 트렌치(DT)는 각각 일정 간격을 가지고 서로 이격되어 배치될 수 있다. 일부 실시예들에서, 복수의 딥 트렌치(DT)는 복수의 제1 활성 영역(14) 중 선택되는 일부 활성 영역(14)의 장축(LX)의 연장선상에 배치된다.
상기 복수의 딥 트렌치(DT)는 상기 제2 트렌치(T2)의 저면에서 서로 이격 배치된 복수의 리세스 영역(TR)으로 이루어진다.
상기 복수의 제1 활성 영역(14)이 제1 영역(A) 내에서 상기 제1 직선(LINE)을 따라 제1 피치(P1)로 반복 형성될 때, 제2 영역(B)에 형성되는 복수의 딥 트렌치(DT)는 상기 제1 직선(LINE)의 연장선상에서 상기 제1 피치(P1)만큼 이격된 2 개의 딥 트렌치(DT1, DT2)를 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10B)를 도시한 것으로, 도 3a는 도 1에 예시한 반도체 소자(10)의 일점 쇄선(Q)으로 표시한 영역에 대응하는 부분의 다른 예시적인 구성을 도시한 평면도이다. 도 3b는 도 3a의 B1 - B1' 선, B2 - B2' 선, 및 B3 - B3' 선 단면도이다. 도 3a 및 도 3b에 있어서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 소자(10B)는 기판(12)의 제2 영역(B)에서 제2 트렌치(T22)에 의해 복수의 제2 활성 영역(16)이 정의되어 있다. 상기 제2 트렌치(T22) 내에는 제2 소자분리막(37)이 형성되어 있다.
상기 제2 트렌치(T22)의 저면을 이루는 상기 기판(12)의 표면 중 상기 제1 직선(LINE)의 연장선상에서 선택되는 적어도 하나의 지점에는 상기 제2 트렌치(T22)의 저면 중 다른 지점보다 더 낮은 레벨로 리세스된 일체형의 딥 트렌치(IDT)가 형성되어 있다. 상기 딥 트렌치(IDT)는 상기 제2 트렌치(T22)의 저면에서 상기 제2 트렌치(T22)와 연통되어 있다.
상기 딥 트렌치(IDT)는 상기 제1 직선(LINE)을 따라 선택되는 지점에서 상기 기판(12)의 두께 방향 (도 3a 및 도 3b에서 Z 방향)을 따라 상기 기판(12)의 상면, 즉 제1 활성 영역(14)의 상면(14T) 또는 제2 활성 영역(16)의 상면(16T)에 가까워지는 방향으로 돌출된 복수의 아일랜드 패턴(island patterns)(IP)의 주위를 포위하는 형상을 가진다.
제2 영역(B)에 형성된 제2 소자분리막(37)은 상기 제1 직선(LINE)을 따라 선택되는 지점에서 상기 기판(12)의 상면, 즉 제1 활성 영역(14)의 상면(14T) 또는 제2 활성 영역(16)의 상면(16T)으로부터 상기 기판(12)의 두께 방향 (도 3a 및 도 3b에서 Z 축 방향)으로 멀어지도록 돌출되는 돌출부(37P)를 포함한다. 상기 돌출부(37P)는 상기 딥 트렌치(IDT)에 대응하는 형상을 가질 수 있다.
상기 복수의 아일랜드 패턴(IP)의 길이(IPL)는 제1 영역(A)에 형성된 제1 활성 영역(14)의 장축(LX) 방향 길이와 대략 동일 또는 유사한 크기를 가질 수 있다.
도 4a 및 도 4b 내지 도 16a 및 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100A) (도 16a 및 도 16b 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
반도체 소자(100A)는 도 2a 및 도 2b에 예시한 반도체 소자(10A)와 같이 인접 영역(NR)에 복수의 돌출부(17P) 및 복수의 딥 트렌치(DT)가 형성된 구조에 대응하는 구조를 가진다.
도 4a, 도 5a, ..., 도 16a는 도 1에 예시한 반도체 소자(10)의 일점 쇄선(Q)으로 표시한 영역에 대응하는 부분의 예시적인 구성을 보여주는 평면도이다. 도 4b, 도 5b, ..., 도 16b는 각각 도 4a, 도 5a, ..., 도 16a의 B1 - B1' 선, B2 - B2' 선, 및 B3 - B3' 선 단면도이다. 도 4a 내지 도 16b에 있어서, 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 기판(102)을 준비한다.
상기 기판(102)은 제1 영역(A) 및 제2 영역(B)을 포함하고, 상기 제2 영역(B)은 상기 제1 영역(A)에 인접해 있는 인접 영역(NR)을 포함한다.
상기 기판(102)은 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다.
도 5a 및 도 5b를 참조하면, 기판(102)의 제1 영역(A) 및 제2 영역(B) 위에 패드 산화막(104)을 형성한다. 그리고, 상기 패드 산화막(104) 위에 하드마스크층(106)을 형성한다.
일부 실시예들에서, 상기 하드마스크층(104)은 단일층으로 이루어질 수 있다. 또는, 상기 하드마스크층(106)은 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드마스크층이 적층된 다중층 구조를 가질 수도 있다. 예를 들면, 상기 하드마스크층(106)은 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 하드마스크층(106)이 실리콘 산화막으로 이루어지는 경우, 상기 패드 산화막(104)은 생략 가능하다.
도 6a 및 도 6b를 참조하면, 제1 영역(A) 및 제2 영역(B) 상에서 상기 하드마스크층(106) 위에 마스크층(110)을 형성한다.
상기 마스크층(110)은 제1 영역(A) 및 제2 영역(B)의 인접 영역(NR)에 걸쳐 연장되어 있는 복수의 마스크 라인(110A)과, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에 형성되어 있는 광폭 마스크층(110B)을 포함할 수 있다.
상기 복수의 마스크 라인(110A)은 링(ring) 형상을 가지도록 형성될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 필요에 따라 다양한 형상을 가지도록 형성될 수 있다. 예를 들면, 상기 복수의 마스크 라인(110A)은 직선으로 연장되는 바(bar) 형상을 가질 수 있다.
상기 복수의 마스크 라인(110A)은 일정한 방향으로 상호 평행하게 연장되는 선형 부분들을 포함하도록 형성될 수 있다. 예를 들면, 상기 복수의 마스크 라인(110A)은 도 2a 또는 도 3a에 예시한 제1 직선(LINE)과 평행하게 연장되는 부분들을 포함할 수 있다.
일부 실시예들에서, 상기 마스크층(110)은 상기 하드마스크층(106)에 대하여 식각 마스크로 이용될 수 있도록 상기 하드마스크층(106)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 마스크층(110)은 폴리실리콘, SiON, SiO2, Si3N4, SiCN 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 또는, 상기 마스크층(110)은 금속 또는 유기물로 이루어질 수 있다.
도 7a 및 도 7b를 참조하면, 상기 마스크층(110)이 형성된 결과물상에 제1 트리밍 패턴(120)을 형성한다.
상기 제1 트리밍 패턴(120)은 제1 영역(A) 및 제2 영역(A)을 모두 덮도록 형성될 수 있다. 상기 제1 트리밍 패턴(120)에는 제1 영역(A) 및 제2 영역(B)의 인접 영역(NR)을 포함하는 제1 범위에 걸쳐서 상기 마스크 라인(110A) 위에 형성된 복수의 개구(120H)가 형성되어 있다. 상기 복수의 개구(120H)는 서로 이격되어 형성된다.
제1 영역(A)에서 상기 복수의 개구(120H)를 통해 각각 마스크 라인(110A)이 노출된다. 제2 영역(B)의 인접 영역(NR)에서도 제1 영역(A)에서 상기 복수의 개구(120H)를 통해 각각 마스크 라인(110A)이 노출될 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 복수의 개구(120H)는 복수의 마스크 라인(110A) 각각의 길이 방향을 따라 복수 개 형성될 수 있다. 일부 실시예들에서, 제1 영역(A)에서 상기 복수의 개구(120H)는 복수의 마스크 라인(110A) 각각의 길이 방향을 따라 일정 피치로 형성될 수 있다. 예를 들면, 도 2a에 예시한 바와 같은 제1 직선(LINE)을 따라 상기 복수의 개구(120H)가 제1 피치(P1)와 동일한 피치로 반복 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 트리밍 패턴(120)을 식각 마스크로 이용하여 상기 복수의 마스크 라인(110A) 각각의 노출 부분을 제거하는 제1 트리밍 공정을 행한다.
상기 제1 트리밍 공정에서, 상기 복수의 마스크 라인(110A)은 각각 제1 영역(A) 및 제2 영역(B)에 걸쳐 연장되는 복수의 마스크 패턴(110AP)으로 분리된다.
상기 제1 트리밍 공정 중에 상기 복수의 마스크 라인(110A) 중 제1 트리밍 패턴(120)에 형성된 복수의 개구(120H)를 통해 노출되는 부분들을 제거하는 동안, 상기 하드마스크층(106) 중 상기 복수의 마스크 패턴(110AP) 주위에서 상기 복수의 개구(120H)를 통해 노출되는 부분들이 함께 제거될 수 있다. 그 결과, 상기 제1 트리밍 패턴(120)에 형성된 복수의 개구(120H)에 수직으로 대응하는 위치에서 낮은 표면을 가지는 복수의 리세스 영역(106R)이 형성된 하드마스크 패턴(106P)이 형성된다. 상기 하드마스크 패턴(106P)은 복수의 마스크 패턴(110AP)으로 덮여 있는 부분과 상기 복수의 개구(120H)에 수직으로 대응하는 부분에서 서로 다른 두께를 가지게 된다. 상기 복수의 개구(120H)를 통해 상기 하드마스크 패턴(106P)에 형성된 복수의 리세스 영역(106R)이 노출된다.
상기 복수의 리세스 영역(106R)이 형성된 하드마스크 패턴(106P)이 얻어질 수 있도록 하기 위하여, 상기 제1 트리밍 공정시 식각 분위기를 제어하여 상기 마스크층(110)과 하드마스크층(106)과의 식각 선택비가 비교적 작은 식각 분위기를 조성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제1 트리밍 패턴(120)을 제거하여, 제1 영역(A) 및 제2 영역(B)에 걸쳐 연장되는 복수의 마스크 패턴(110AP)과, 제2 영역(B)에 있는 광폭 마스크층(110B)을 노출시킨다.
도 10a 및 도 10b를 참조하면, 제1 영역(A)에서 상기 복수의 마스크 패턴(110AP) 위에 제2 트리밍 패턴(124)을 형성하고, 제2 영역(B)에서 상기 광폭 마스크층(110B) 위에 제2 영역(B)의 활성 영역을 한정하는 주변 마스크 패턴(126)을 형성한다.
일부 실시예들에서, 상기 제2 트리밍 패턴(124) 및 주변 마스크 패턴(126)은 동시에 형성될 수 있으며, 서로 동일한 재료로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 트리밍 패턴(124) 및 주변 마스크 패턴(126)은 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 물질 (이하, "SOH"라 함)로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제2 트리밍 패턴(124) 및 주변 마스크 패턴(126)은 ACL (amorphous carbon layer), SiO2, Si3N4, SiCN, 폴리실리콘, 또는 이들이 조합으로 이루어질 수 있다.
상기 제2 트리밍 패턴(124) 및 주변 마스크 패턴(126)을 형성하기 위하여 스핀 코팅 (spin coating) 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다. 상기 제2 트리밍 패턴(124) 및 주변 마스크 패턴(126)을 SOH를 이용하여 형성하기 위한 공정을 예시하면 다음과 같다. 먼저, 상기 기판(102)상에 약 1000 ∼ 5000 Å의 두께의 유기 화합물층을 형성한다. 이 때, 필요에 따라 스핀 코팅 공정 또는 다른 증착 공정을 이용할 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기 화합물층을 약 150 ∼ 250 ℃의 온도하에서 1차 베이크(bake)하여 탄소함유막을 형성할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 탄소함유막을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유막을 2차 베이크 공정에 의해 경화시킴으로써, 상기 탄소함유막 위에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 탄소함유막에 악영향이 미치지 않게 된다. 그 후, 포토리소그래피 공정을 이용하여 상기 경화된 탄소함유막을 패터닝하여 상기 제2 트리밍 패턴(124) 및 주변 마스크 패턴(126)을 형성할 수 있다.
도 10a에는 상기 제2 트리밍 패턴(124)의 에지 부분에서 선형의 아웃라인(outline)을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 다양한 변형 및 변경이 가능하다. 이에 대한 보다 상세한 사항은 도 21c 및 도 21d를 참조하여 후술한다.
도 11a 및 도 11b를 참조하면, 상기 제2 트리밍 패턴(124)을 식각 마스크로 이용하여 상기 복수의 마스크 패턴(110AP) 중 노출된 부분들을 식각하여 제거하는 제2 트리밍 공정을 행한다.
상기 제2 트리밍 공정에 의해 제2 영역(B) 중 인접 영역(NR)에 있던 복수의 마스크 패턴(110AP)이 제거될 수 있다.
상기 제2 트리밍 공정이 행해지는 동안, 제2 영역(B)에서는 주변 마스크 패턴(126)을 식각 마스크로 이용하여 광폭 마스크층(110B)의 노출된 부분을 식각하여 제거함으로써 제2 영역(B)에서 기판(102)의 활성 영역을 정의하는 광폭 마스크 패턴(110BP)을 형성한다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 결과물에서 상기 제2 트리밍 패턴(124) 및 주변 마스크 패턴(126)을 제거하여, 제1 영역(A)에 남아 있는 복수의 마스크 패턴(110AP) 및 제2 영역(B)에 남아 있는 광폭 마스크 패턴(110BP)을 노출시킨다.
도 13a 및 도 13b를 참조하면, 상기 복수의 마스크 패턴(110AP) 및 광폭 마스크 패턴(110BP)을 식각 마스크로 이용하여 하드마스크 패턴(106P)의 노출된 부분을 식각하여, 하드마스크 패턴(106P) 중 제1 영역(A) 및 제2 영역(B)에서 활성 영역이 될 부분에 대응하는 부분을 제거한다.
상기 하드마스크 패턴(106P)의 노출된 부분을 식각하는 동안, 상기 하드마스크 패턴(106P)의 상면에 있던 복수의 리세스 영역(106R)에 수직으로 대응하는 위치에서 패드 산화막(104) 및 기판(102)이 일부 소모되어 기판(102)의 상면(102T)보다 낮은 레벨의 리세스 영역(102R)이 형성될 수 있다. 제1 영역(A)에서는 제2 영역(B)에 비해 마스크 패턴(110AP) 사이에 노출되는 폭이 더 좁고 패턴 밀도가 비교적 높기 때문에 로딩 효과 (loading effect)에 의해 제1 영역(A)에서 기판(102)에 형성되는 리세스 영역(102R)의 깊이는 제2 부분(B)에서 기판(120)에 형성되는 리세스 영역(102R)의 깊이보다 더 작을 수 있다. 예를 들면, 상기 하드마스크 패턴(106P)의 노출된 부분을 식각하기 위하여 (reactive ion etching) 공정을 이용할 수 있다. RIE 공정을 이용하여 상기 하드마스크 패턴(106P)을 식각하고 이어서 노출되는 기판(102)을 식각하는 동안 RIE 래그(lag)의 영향을 받을 수 있다. 그 결과, 마스크 패턴(110AP) 사이의 비교적 좁은 폭을 통해 식각되는 제1 영역(A)에서는 제2 영역(B)에 비해 비교적 작은 깊이를 가지는 리세스 영역(102R)이 형성될 수 있다. 다른 일부 실시예들에서, 제1 영역(A)에서는 기판(102)에 리세스 영역(102R)이 형성되지 않고 제2 영역(B)에서만 기판(120)에 리세스 영역(102R)이 형성될 수 있다. 그러나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다.
도 14a 및 도 14b를 참조하면, 상기 복수의 마스크 패턴(110AP) 및 광폭 마스크 패턴(110BP) (도 13a 및 도 13b 참조)과, 그 아래에 있는 하드마스크 패턴(106P)을 식각 마스크로 이용하여 패드 산화막(104) 및 기판(102)을 식각하여 제1 영역(A) 및 제2 영역(B)에 각각 제1 트렌치(132) 및 제2 트렌치(136)를 형성한다.
상기 제1 트렌치(132) 및 제2 트렌치(136)를 형성하기 위한 식각 공정이 행해지는 동안 상기 복수의 마스크 패턴(110AP) 및 광폭 마스크 패턴(110BP)이 소모되어 하드마스크 패턴(106P)이 노출될 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
제1 영역(A)에서 상기 제1 트렌치(132)에 의해 복수의 제1 활성 영역(134)이 정의되고, 상기 제2 영역(B)에서 상기 제2 트렌치(136)에 의해 복수의 제2 활성 영역(138)이 정의된다.
제2 영역(B) 중 인접 영역(NR)에서는 제2 트렌치(136)의 형성을 위해 기판(102)을 식각하는 동안 기판(102)에 형성된 리세스 영역(102R)의 단차가 기판(102)의 두께 방향을 따라 하측으로 전사되어, 상기 제2 트렌치(136)의 저면에는 상기 제1 트리밍 패턴(120) (도 7a 및 도 7b 참조)에 형성된 복수의 개구(120H)의 위치에 수직으로 대응하는 위치에서 상기 제2 트렌치(136)의 저면에 딥 트렌치 (deep trench)(136DT)가 형성된다.
제1 영역(A)에서는 제1 트렌치(132)의 형성을 위해 기판(102)을 식각하는 동안, 도 13a 및 도 13b를 참조하여 설명한 바와 유사하게, 패턴 로딩 효과 및/또는 RIE 래그에 의해 기판(102)이 식각되는 깊이가 비교적 작아지게 되어, 제1 영역(A)에 있던 기판(102)의 리세스 영역(102R)의 단차가 하부까지 전사되지 않을 수 있다. 또한, 제1 영역(A)에서는 제2 트렌치(136)보다 작은 깊이를 가지는 제1 트렌치(132)가 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 기판(102)상에 남아 있는 하드마스크 패턴(106P) 및 패드 산화막(104) (도 14a 및 도 14b 참조)을 제거하여, 복수의 제1 활성 영역(134)의 상면 및 복수의 제2 활성 영역(138)의 상면을 노출시킨다.
도 16a 및 도 16b를 참조하면, 상기 제1 트렌치(132), 제2 트렌치(136) 및 딥 트렌치(136DT) 내에 절연 물질을 채워 소자분리막(140)을 형성한다.
상기 소자분리막(140)의 저면에는 상기 딥 트렌치(136DT) 내부를 채우는 돌출부(140P)가 형성된다.
도 4a 내지 도 16b를 참조하여 설명한 바와 같이, 마스크 라인(110A)을 제1 영역(A)과 인접 영역(NR)에 형성하여 제1 영역(A)보다 더 넓은 범위에 걸쳐서 연장되도록 형성하고, 상기 마스크 라인(110A)이 형성된 범위에 대응하여, 제1 트리밍 패턴(120)에는 제1 영역(A)과 인접 영역(NR)에 해당하는 범위에 걸쳐 형성된 복수의 개구(120H)를 포함하는 식각 마스크를 이용하여 상기 마스크 라인(110A)에 대하여 제1 트리밍 공정을 행하여 복수의 제1 활성 영역(134)을 정의한다. 이와 같이 제1 트리밍 공정을 행함으로써, 제1 영역(A)의 에지 부분에서 복수의 활성 영역(134)의 CD (critical dimension) 분포가 열화되는 현상을 방지할 수 있다.
다음에, 도 16a 및 도 16b에 예시한 소자분리막(140)의 예시적인 형성 공정에 대하여 도 17a 내지 도 17f를 참조하여 상세히 설명한다.
도 17a를 참조하면, 도 15a 및 도 15b의 결과물의 제1 영역(A) 및 제2 영역(B)에서 기판(102)의 노출 표면에 폴리실리콘 박막(142)을 형성한다.
상기 폴리실리콘 박막(142)은 후속의 산화 공정시 복수의 제1 활성 영역(134)의 산화에 의한 소모량을 줄이고 복수의 제1 활성 영역(134)의 필요한 면적을 확보하여 셀 트랜지스터 스위칭 특성을 개선하기 위하여 형성한다. 일부 실시예에서, 상기 폴리실리콘 박막(142)은 제1 트렌치(132)의 내벽, 제2 트렌치(136)의 내벽 및 딥 트렌치(136DP)의 내벽과, 복수의 제1 활성 영역(134)의 상면 및 복수의 제2 활성 영역(138)의 상면을 각각 균일한 두께로 덮도록 형성될 수 있다. 예를 들면, 상기 폴리실리콘 박막(142)은 약 10 ∼ 30 Å의 두께를 가지도록 형성될 수 있다.
일부 실시예들에서, 도 17a를 참조하여 설명하는 상기 폴리실리콘 박막(142)의 형성 공정은 생략 가능하다.
도 17b를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 기판(102)상에 제1 절연막(143)을 형성한다.
일부 실시예들에서, 상기 제1 절연막(143)은 폴리실리콘 박막(142)을 산화시켜 얻어질 수 있다.
상기 제1 절연막(143)의 두께(T1)는 제1 영역(A)에 있는 복수의 제1 활성 영역(134) 사이의 최단 거리의 1/2과 같거나 더 클 수 있다. 따라서, 제1 영역(A)에서, 제1 트렌치(132) 중 폭이 좁은 부분은 상기 제1 절연막(143)으로 채워지는 반면, 제1 트렌치(132) 중 폭이 비교적 큰 부분은 상기 제1 절연막(143)에 의해 완전히 채워지지 않을 수 있다. 제2 영역(B)에서는, 제2 트렌치(136) 내에서 상기 제1 절연막(143)이 제2 트렌치(136)를 완전히 채우지 않고 제2 트렌치(136)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 일부 실시예들에서, 제1 트렌치(132) 중 폭이 비교적 좁은 부분에서는 제1 절연막(143) 내부에 심 (seam)이 존재할 수 있다. 또한, 제1 트렌치(132) 중 폭이 비교적 좁은 부분에서는 상기 제1 절연막(143) 내부에 상기 심에 의해 야기되는 보이드(void) (도시 생략)가 존재할 수 있다.
일부 실시예들에서, 상기 제1 절연막(143)은 실리콘 산화막으로 이루어진다. 상기 제1 절연막(143)은 ALD 공정, CVD (chemical vapor deposition) 공정, 라디칼 산화 (radical oxidation) 공정, 또는 자연 산화 공정 중에서 선택되는 적어도 하나의 공정을 이용하여 형성될 수 있다.
일부 실시예들에서, 상기 제1 절연막(143)이 형성되는 동안, 상기 폴리실리콘 박막(142)의 적어도 일부가 산화되고, 그 산화 결과물이 상기 제1 절연막(143)의 일부를 구성할 수 있다. 도 17b에는 상기 폴리실리콘 박막(142)의 모든 부분이 산화되어 그 산화 결과물이 상기 제1 절연막(143)을 구성하게 되고, 기판(102)과 제1 절연막(143)과의 사이에는 폴리실리콘 박막(142)이 남아 있지 않은 경우를 예시하였다.
도 17a를 참조하여 설명한 상기 폴리실리콘 박막(142)의 형성 공정을 생략하는 경우, 상기 제1 절연막(143)은 ALD 공정에 의해 형성될 수 있다.
도 17c를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 제1 절연막(143) 위에 제2 절연막(145)을 형성한다.
일부 실시예들에서, 상기 제2 절연막(145)의 두께(TH2)는 상기 제1 절연막(143)의 두께(TH1) 보다 더 클 수 있다 (TH1 < TH2). 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 영역(A)에 있는 제1 트렌치(132) 중 제1 절연막(143)으로 채워지지 않고 남아 있는 공간이 제2 절연막(145)으로 채워진다. 그리고, 제2 영역(B)에 있는 제2 트렌치(136) 내에서는 제2 절연막(145)이 상기 제1 절연막(143)을 컨포멀하게 덮도록 형성되며, 상기 제2 절연막(145) 위에는 제2 트렌치(136)의 일부 공간이 남아 있게 된다.
일부 실시예들에서, 상기 제2 절연막(145)은 질화막으로 이루어진다. 예들 들면, 상기 제2 절연막(145)은 실리콘 질화막으로 이루어질 수 있다. 상기 제2 절연막(145)은 ALD 공정 또는 CVD 공정을 이용하여 형성될 수 있다.
일부 실시예들에서, 제1 트렌치(132) 내에서 제2 절연막(145) 내부에 심 (seam) (도시 생략)이 존재할 수 있다. 또한, 제1 트렌치(132) 내에서 제2 절연막(145) 내부에 상기 심에 의해 야기되는 보이드 (void) (도시 생략)가 존재할 수 있다.
도 17d를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 제2 절연막(145) 위에 제3 절연막(147)을 형성한다.
상기 제3 절연막(147)은 제2 영역(B)에 있는 제2 트렌치(136)의 남은 공간을 채우기에 충분한 두께로 형성될 수 있다.
일부 실시예들에서, 상기 제3 절연막(147)은 산화막으로 이루어진다. 예를 들면, 상기 제3 절연막(147)은 TOSZ (Tonen SilaZene), HDP (High Density Plasma) 산화물, FOX (Flowable OXide), SOG (Spin On Glass), USG (Undoped Silica Glass), TEOS (tetraethyl ortho silicate), 또는 LTO (Low Temperature Oxide) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
도 17e를 참조하면, 상기 제2 절연막(145)을 식각 정지막으로 이용하여 상기 제3 절연막(147)을 평탄화한다.
일부 실시예들에서, 상기 제3 절연막(147)을 평탄화를 위하여 CMP (chemical mechanical polishing) 공정을 이용할 수 있다. 상기 제3 절연막(147)의 평탄화 공정의 결과, 제3 절연막(147) 중 제2 영역(B)에 있는 제2 트렌치(136) 내에 있는 부분만 남고, 제1 영역(A)에 있는 제3 절연막(147)이 모두 제거될 수 있다. 상기 제3 절연막(147)의 평탄화 공정시 상기 제2 절연막(145)도 그 상면으로부터 일부 소모될 수 있다.
도 17f를 참조하면, 제2 영역(B)에서 노출되어 있는 제3 절연막(147)을 그 상면으로부터 소정 두께만큼 제거하여 제3 절연막 패턴(147P)을 형성하고, 제1 영역(A) 및 제2 영역(B)에서 노출되어 있는 제2 절연막(145)을 그 상면으로부터 소정 두께만큼 제거하여 제2 절연막 패턴(145P)을 형성하고, 제1 영역(A) 및 제2 영역(B)에서 제1 절연막(143)의 상면을 노출시킨다.
일부 실시예들에서, 상기 제3 절연막(147)을 그 상면으로부터 소정 두께만큼 제거하기 위하여 인산 (H3PO4)을 이용한 스트립 공정을 행할 수 있다. 또한, 상기 제2 절연막(145)을 그 상면으로부터 소정 두께만큼 제거하기 위하여 불산 (HF)을 이용한 스트립 공정을 이용할 수 있다.
제1 영역(A)에 있는 복수의 제1 활성 영역(134)의 상면(134T)과, 제2 영역(B)에 있는 복수의 제2 활성 영역(138)의 상면(138T)은 상기 제1 절연막(143)으로 덮여 있다. 제1 영역(A) 및 제2 영역(B)에 남아 있는 제1 절연막(143)은 후속 공정에서 기판(102) 내에 불순물 이온을 주입하기 위한 이온 주입 공정을 행할 때, 또는 후속의 식각 공정시 기판(102)의 표면을 보호하기 위한 희생막의 역할을 할 수 있다. 따라서, 후속의 이온 주입 공정시, 또는 후속의 식각 공정시 별도의 희생막을 형성하는 공정을 생략할 수 있다.
제1 영역(A) 및 제2 영역(B)에서 상기 제1 절연막(143)이 기판(102)의 상면을 덮고 있는 상태에서 상기 기판(102) 내에 불순물 이온을 주입하는 이온주입 공정을 적어도 1 회 행하여, 제1 영역(A)에 있는 복수의 제1 활성 영역(134)과 제2 영역(B)에 있는 복수의 제2 활성 영역(134)에 복수의 소스/드레인 영역(도시 생략), 채널 이온주입 영역(도시 생략) 등과 같은 복수의 이온 주입 영역(도시 생략)을 형성할 수 있다.
후속하는 소정의 공정들을 거친 후, 제1 영역(A) 및 제2 영역(B)에 있는 제1 절연막(143), 제2 절연막 패턴(145P), 및 제3 절연막 패턴(147P)으로부터 도 16a 및 도 16b에 예시된 소자분리막(140)이 얻어질 수 있다.
도 18a 내지 도 18j는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100B) (도 18j 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 상기 반도체 소자(100B)는 도 3a 및 도 3b에 예시한 반도체 소자(10B)와 유사한 구조를 가질 수 있다.
도 18a 내지 도 18j는 각각 도 3a의 B1 - B1' 선, B2 - B2' 선, 및 B3 - B3' 선 단면의 구성에 대응하는 부분을 예시한다. 도 18a 내지 도 18j에 있어서, 도 1 내지 도 16b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18a를 참조하면, 도 4a 내지 도 7b를 참조하여 설명한 바와 같은 방법으로, 기판(102)의 제1 영역(A) 및 제2 영역(B) 위에 패드 산화막(104) 및 하드마스크층(106)을 형성하고, 상기 하드마스크층(104) 위에 복수의 마스크 라인(110A) 및 광폭 마스크층(110B)을 포함하는 마스크층(110)을 형성한 후, 상기 마스크층(110) 위에 제1 트리밍 패턴(120)을 형성한다.
도 18b를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 유사하게, 제1 트리밍 패턴(120)을 식각 마스크로 이용하여 복수의 마스크 라인(110A) 중 복수의 개구(120H)를 통해 노출되는 부분을 제거하는 제1 트리밍 공정을 행한다.
상기 제1 트리밍 공정에서 상기 복수의 마스크 라인(110A)(도 18a 참조)은 각각 복수의 마스크 패턴(110AP)으로 분리된다.
단, 본 예에서는 상기 제1 트리밍 공정시 상기 하드마스크층(106) 중 상기 복수의 마스크 패턴(110AP)의 주위에서 상기 복수의 개구(120H)를 통해 노출되는 부분들이 제거되는 것을 억제할 수 있는 식각 분위기하에서 행해진다. 즉, 상기 마스크층(110)과 하드마스크층(106)과의 식각 선택비가 비교적 크게 되도록 상기 제1 트리밍 공정시의 식각 분위기를 제어하여 하드마스크층(106)의 식각이 억제되도록 할 수 있다. 그 결과, 상기 하드마스크층(106)의 상면에는 리세스 영역이 형성되지 않거나 형성되더라도 후속 공정에 영향을 미치지 않을 정도의 깊이를 가지도록 형성될 수 있다.
도 18c를 참조하면, 상기 제1 트리밍 패턴(120)(도 18b 참조)을 제거하여, 제1 영역(A) 및 제2 영역(B)에 걸쳐 연장되는 복수의 마스크 패턴(110AP)과, 제2 영역(B)에 있는 광폭 마스크층(110B)을 노출시킨다.
도 18d를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 같은 방법으로 제1 영역(A)에서 상기 복수의 마스크 패턴(110AP) 위에 제2 트리밍 패턴(124)을 형성하고, 제2 영역(B)에서 상기 광폭 마스크층(110B) 위에 제2 영역(B)의 활성 영역을 한정하는 주변 마스크 패턴(126)을 형성한다.
도 18e를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 유사한 방법으로 상기 제2 트리밍 패턴(124)을 식각 마스크로 이용하여 복수의 마스크 패턴(110AP) 중 노출된 부분들을 식각하여 제거하는 제2 트리밍 공정을 행한다.
상기 제2 트리밍 공정을 위한 식각 공정 중에 상기 복수의 마스크 패턴(110AP) 중 인접 영역(NR)에서 외부로 노출된 부분들을 제거하는 동안, 상기 복수의 마스크 패턴(110AP)의 노출 부분 주위에서 상기 복수의 마스크 패턴(110AP)과 함께 식각 분위기에 함께 노출되는 하드마스크층(106)도 부분적으로 제거될 수 있다. 그 결과, 인접 영역(NR)에서 상기 복수의 마스크 패턴(110AP)으로 덮였던 부분을 제외한 부분에서 낮은 표면을 가지는 리세스 영역(106TR)이 형성된 하드마스크 패턴(106T)이 형성된다. 상기 리세스 영역(106TR)은 상기 하드마스크 패턴(106T) 중 복수의 마스크 패턴(110AP)으로 덮였던 부분에 해당하는 복수의 돌출 영역(106PR) 주위를 포위하면서 하나로 연결되어 있는 일체형 리세스 영역을 구성할 수 있다. 상기 하드마스크 패턴(106T)은 복수의 마스크 패턴(110AP)으로 덮여 있던 부분과 그 이외의 부분에서 서로 다른 두께를 가지게 된다.
상기 리세스 영역(106TR)이 형성된 하드마스크 패턴(106T)을 형성하기 위하여, 상기 제2 트리밍 공정시 식각 분위기를 제어하여 상기 마스크 패턴(110AP)과 하드마스크층(106)과의 식각 선택비가 비교적 작은 식각 분위기를 조성할 수 있다.
상기 제2 트리밍 공정이 행해지는 동안, 제2 영역(B)에서는 주변 마스크 패턴(126)을 식각 마스크로 이용하여 광폭 마스크층(110B)의 노출된 부분을 식각하여 제거함으로써 제2 영역(B)에서 기판(102)의 활성 영역을 정의하는 광폭 마스크 패턴(110BP)을 형성한다.
도 18f를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 같은 방법으로 제2 트리밍 패턴(124) 및 주변 마스크 패턴(126)을 제거하여, 제1 영역(A)에 남아 있는 복수의 마스크 패턴(110AP) 및 제2 영역(B)에 남아 있는 광폭 마스크 패턴(110BP)을 노출시킨다.
도 18g를 참조하면, 도13a 및 도 13b를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 마스크 패턴(110AP) 및 광폭 마스크 패턴(110BP)을 식각 마스크로 이용하여 하드마스크 패턴(106T)의 노출된 부분을 식각하여, 하드마스크 패턴(106T) 중 제1 영역(A) 및 제2 영역(B)에서 활성 영역이 될 부분에 대응하는 부분을 제거한다.
상기 하드마스크 패턴(106T)의 노출된 부분을 식각하는 동안, 상기 하드마스크 패턴(106T)의 상면에 있던 리세스 영역(106TR)에 수직으로 대응하는 위치에서 패드 산화막(104) 및 기판(102)이 일부 소모되어 기판(102)의 상면(102T)보다 낮은 레벨의 리세스 영역(102TR)이 형성될 수 있다.
도 18h를 참조하면, 도 14a 및 도 14b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 마스크 패턴(110AP) 및 광폭 마스크 패턴(110BP)과, 그 아래에 있는 하드마스크 패턴(106T)을 식각 마스크로 이용하여 패드 산화막(104) 및 기판(102)을 식각하여 제1 영역(A) 및 제2 영역(B)에 각각 제1 트렌치(132) 및 제2 트렌치(137)를 형성한다.
상기 제1 트렌치(132) 및 제2 트렌치(137)를 형성하기 위한 식각 공정이 행해지는 동안 상기 복수의 마스크 패턴(110AP) 및 광폭 마스크 패턴(110BP)이 소모되어 하드마스크 패턴(106T)이 노출될 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
제1 영역(A)에서 상기 제1 트렌치(132)에 의해 복수의 제1 활성 영역(134)이 정의되고, 상기 제2 영역(B)에서 상기 제2 트렌치(137)에 의해 복수의 제2 활성 영역(138)이 정의된다.
제2 영역(B) 중 인접 영역(NR)에서는 제2 트렌치(137)의 형성을 위해 기판(102)을 식각하는 동안 기판(102)에 형성된 리세스 영역(102R)의 단차가 하부까지 전사되어, 상기 제2 트렌치(137)의 저면에는 기판(102)의 리세스 영역(102TR)의 위치에 수직으로 대응하는 위치에서 상기 제2 트렌치(137)의 저면의 다른 지점보다 더 낮은 레벨로 리세스되어 있는 딥 트렌치 (deep trench)(137DT)가 형성된다.
도 18i를 참조하면, 도 15a 및 도 15b를 참조하여 설명한 바와 같은 방법으로, 기판(102)상에 남아 있는 하드마스크 패턴(106T) 및 패드 산화막(104)을 제거하여, 복수의 제1 활성 영역(134)의 상면 및 복수의 제2 활성 영역(138)의 상면을 노출시킨다.
도 18j를 참조하면, 도 16a 및 도 16b를 참조하여 설명한 바와 유사한 방법으로, 상기 제1 트렌치(132), 제2 트렌치(137) 및 딥 트렌치(137DT) 내에 절연 물질을 채워 소자분리막(141)을 형성한다.
상기 소자분리막(141)의 저면에는 상기 딥 트렌치(137DT) 내부를 채우는 돌출부(141P)가 형성된다.
일부 실시예들에서, 상기 소자분리막(141)을 형성하기 위하여, 도 18i의 결과물에 대하여 도 17a 내지 도 17f를 참조하여 설명한 바와 같은 제1 절연막(143), 제2 절연막 패턴(145P) 및 제3 절연막 패턴(147P) 형성 공정과 동일한 공정을 수행할 수 있다.
도 19a 내지 도 19i는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 특히, 도 19a 내지 도 19i에 예시한 공정은 도 6a 및 도 6b에 예시한 마스크층(110)을 형성하는 데 이용될 수 있다.
도 19a 내지 도 19i는 각각 도 2a의 B1 - B1' 선, B2 - B2' 선, 및 B3 - B3' 선 단면의 구성에 대응하는 부분을 예시한다. 도 19a 내지 도 19i에 있어서, 도 1 내지 도 16b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 19a를 참조하면, 도 4a 내지 도 5b를 참조하여 설명한 바와 같은 방법으로, 기판(102)의 제1 영역(A) 및 제2 영역(B) 위에 패드 산화막(104) 및 하드마스크층(106)을 형성한다.
그 후, 상기 하드마스크층(104) 위에 버퍼 마스크층(210), 듀얼 마스크층(220) 및 가변 마스크층(230)을 차례로 형성하고, 상기 가변 마스크층(230) 위에 마스크 패턴(240)을 형성한다.
상기 마스크 패턴(240)은 상기 제1 영역(A)과 제2 영역(B)의 인접 영역(NR)에서 최종적으로 형성하고자 하는 활성 영역, 예를 들면, 도 2a에 예시한 제1 활성 영역(14)의 단축 방향 폭(Sx)에 대응하는 미세 폭(WD1)을 가지는 제1 마스크 부분(240A)과, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에서 비교적 큰 폭을 가지는 제2 마스크 부분(240B)을 포함한다. 상기 제1 마스크 부분(240A) 및 제2 마스크 부분(240B)은 1 개의 포토마스크를 이용하는 1 회의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
상기 버퍼 마스크층(210)은 소정의 식각 조건에 대하여 상기 하드마스크층(106)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서. 상기 버퍼 마스크층(210)은 폴리실리콘으로 이루어질 수 있다.
상기 듀얼 마스크층(220) 중 제1 영역(A)과 제2 영역(B) 중 인접 영역(NR)에 형성되는 부분은 제1 영역(A)에서 패턴 밀도가 배가된 복수의 식각 마스크 패턴을 형성하기 위한 희생막으로 이용될 수 있다. 제2 영역(B) 중 인접 영역(NR)을 제외한 부분에 형성되는 듀얼 마스크층(220)은 제2 영역(B)에서 원하는 패턴을 형성하는 데 필요한 식각 마스크의 일부를 형성할 수 있다.
일부 실시예들에서, 상기 듀얼 마스크층(220)은 전술한 SOH와 같은 탄소함유막, 또는 ACL (amorphous carbon layer)로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 듀얼 마스크층(220)은 SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
상기 가변 마스크층(230)은 그 위에 형성되는 마스크 패턴(240)의 제1 마스크 부분(240A) 및 제2 마스크 부분(240B) 각각의 폭에 따라 상기 듀얼 마스크층(220)에 대하여 가변적으로 식각 마스크 역할을 하기 위하여 형성하는 것이다. 상기 가변 마스크층(230)은 상기 제1 영역(A) 및 제2 영역(B)에서 서로 동일한 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 가변 마스크층(230)은 상기 듀얼 마스크층(220)에 대하여 식각 마스크로 이용될 수 있도록 상기 듀얼 마스크층(220)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 가변 마스크층(230)은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 또는, 상기 가변 마스크층(230)은 금속 또는 유기물로 이루어질 수 있다.
상기 마스크 패턴(240)은 유기물 또는 무기물로 이루어지는 반사방지막과 포토레지스막의 적층 구조로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 마스크 패턴(240)에서, 제1 영역(A) 및 인접 영역(NR)에 형성되는 제1 마스크 부분(240A)의 폭(WD1)은 형성하고자 하는 반도체 소자의 최소 피쳐사이즈 (feature size)에 대응하고, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에 형성되는 제2 마스크 부분(240B)은 상기 최소 피쳐사이즈 보다 더 큰 폭을 가질 수 있다. 예를 들면, 상기 제1 마스크 부분(240A)의 폭(WD1)은 수 nm 내지 수 십 nm의 치수를 가질 수 있다.
도 19b를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 마스크 패턴(240)을 식각 마스크로 이용하여 상기 가변 마스크층(230)을 식각하여 제1 영역(A) 및 인접 영역(NR)에는 제1 가변 마스크 패턴(230A)을 형성하고, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에는 상기 제2 가변 마스크 패턴(230B)을 형성한다. 그 결과, 상기 가변 마스크층(230)에 상기 마스크 패턴(240)의 폭이 전사된다.
상기 제1 가변 마스크 패턴(230A) 및 제2 가변 마스크 패턴(230B) 형성을 위한 가변 마스크층(230)의 식각이 이루어지는 동안, 상기 마스크 패턴(240)의 두께가 감소될 수 있다.
도 19c를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 마스크 패턴(240), 제1 가변 마스크 패턴(230A) 및 제2 가변 마스크 패턴(230B)을 식각 마스크로 이용하여 버퍼 마스크층(210)이 노출될 때까지 듀얼 마스크층(220)을 식각하여, 제1 영역(A) 및 인접 영역(NR)에는 제1 마스크 부분(240A)의 미세 폭(WD1)에 대응하는 폭을 가지는 제1 마스크 패턴(220A)을 형성하고, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에는 제2 마스크 부분(240B)의 폭에 대응하는 제2 마스크 패턴(220B)을 형성한다.
상기 듀얼 마스크층(220)이 식각되는 동안, 상기 마스크 패턴(240)은 소모되어 제거될 수 있다. 도시하지는 않았으나, 상기 듀얼 마스크층(220)이 식각된 후 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에서는 제2 가변 마스크 패턴(230B) 위에 상기 제2 마스크 부분(240B)의 일부가 잔류할 수도 있다.
제1 영역(A) 및 인접 영역(NR)에 있는 제1 가변 마스크 패턴(230A) 및 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에 있는 제2 가변 마스크 패턴(230B)은 상기 듀얼 마스크층(220)이 식각되는 동안 주위의 다각도의 방향에서 식각 분위기에 의한 영향을 받게 된다. 이 때, 제1 가변 마스크 패턴(230A)은 그 미세 폭(WD1)이 제2 가변 마스크 패턴(230B)의 폭 보다 더 작기 때문에, 3 차원 식각 효과에 의해 식각량이 증가되고, 제2 가변 마스크 패턴(230B)은 비교적 큰 폭을 가지므로, 그 식각량이 제1 가변 마스크 패턴(230A)에 비해 작다. 따라서, 제1 영역(A) 및 제2 영역(B)에서 서로 동일한 두께를 가지는 가변 마스크층(230)을 형성한 경우에도, 상기 제1 마스크 패턴(220A) 및 제2 마스크 패턴(220B)이 형성된 후, 제1 마스크 패턴(220A) 위에 남아 있는 제1 가변 마스크 패턴(230A)의 두께(TA1)가 제2 마스크 패턴(220B) 위에 남아 있는 제2 가변 마스크 패턴(230B)의 두께(TA2)에 비해 작아질 수 있다.
일부 실시예들에서, 상기 듀얼 마스크층(220)을 식각하기 위하여 건식 식각 공정을 이용할 수 있다. 예를 들면, 상기 듀얼 마스크층(220)이 SOH로 이루어지는 경우, 상기 듀얼 마스크층(220)을 식각하기 위하여 O2 및 Ar의 혼합 가스를 이용하는 플라즈마 식각 공정을 행할 수 있다.
도 19d를 참조하면, 상기 제1 마스크 패턴(220A), 제1 가변 마스크 패턴(230A), 제2 마스크 패턴(220B), 및 제2 가변 마스크 패턴(230B)의 노출된 표면과, 상기 버퍼 마스크층(210)의 노출된 표면을 일정한 두께로 덮는 스페이서 마스크층(250)을 형성한다.
상기 스페이서 마스크층(250)은 제1 가변 마스크 패턴(230A), 제2 가변 마스크 패턴(230B), 제1 마스크 패턴(220A), 제2 마스크 패턴(220B), 및 버퍼 마스크층(210)에 대하여 각각 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 스페이서 마스크층(250)은 산화막으로 이루어질 수 있다. 상기 스페이서 마스크층(250)을 균일한 두께로 형성하기 위하여 ALD (atomic layer deposition) 공정을 이용할 수 있다.
도 19e를 참조하면, 상기 버퍼 마스크층(210)의 상면이 노출될 때까지 상기 스페이서 마스크층(250)을 식각하여, 제1 영역(A) 및 인접 영역(NR)에는 제1 마스크 패턴(220A)의 측벽들을 덮는 제1 스페이서(250A)를 형성한다. 도시하지는 않았으나, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에서도 제2 마스크 패턴(220B)의 측벽들을 덮는 제2 스페이서(도시 생략)가 형성될 수 있다.
상기 제1 스페이서(250A)는 제1 영역(A) 및 인접 영역(NR)에서 패턴 밀도를 배가시키기 위한 식각 마스크로 이용된다.
상기 스페이서 마스크층(250)을 에치백하는 동안, 제1 영역(A) 및 인접 영역(NR)에서는 상기 스페이서 마스크층(250)의 상면에 있는 경사면으로 인해 스페이서 마스크층(250)의 식각 속도가 가속되어 제1 영역(A) 및 인접 영역(NR)에서의 스페이서 마스크층(250)의 식각율이 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에서의 스페이서 마스크층(250)의 식각율보다 커질 수 있다. 따라서, 제1 영역(A) 및 인접 영역(NR)에서 버퍼 마스크층(210) 위에 형성된 제1 스페이서(250A)의 높이는 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에서 제2 마스크 패턴(220B)의 측벽에 형성되는 제2 스페이서의 높이보다 더 낮아질 수 있다. 이로 인해, 제1 영역(A) 및 인접 영역(NR)에서 제1 가변 마스크 패턴(230A)과 제1 스페이서(250A)와의 사이에 이격 거리(DA1)가 존재하고, 상기 이격 거리(DA1)를 통하여 상기 제1 가변 마스크 패턴(230A)과 제1 스페이서(250A)와의 사이에서 상기 제1 마스크 패턴(220A)이 노출될 수 있다.
도 19f를 참조하면, 제1 가변 마스크 패턴(230A) 및 제2 가변 마스크 패턴(230B) 중 제1 가변 마스크 패턴(230A) 만을 선택적으로 제거하여, 제1 마스크 패턴(220A) 및 제2 마스크 패턴(220B) 중 제1 마스크 패턴(220A) 만 그 상면이 외부로 노출되도록 한다.
상기 제1 가변 마스크 패턴(230A)을 제거할 때, 상기 제1 마스크 패턴(220A) 및 제2 마스크 패턴(220B), 상기 제1 스페이서(250A), 및 상기 버퍼 마스크층(210)에 대한 상기 제1 가변 마스크 패턴(230A)의 식각 선택비 차이를 이용할 수 있다.
상기 제1 가변 마스크 패턴(230A)은 제2 가변 마스크 패턴(230B)에 비해 그 패턴 사이즈가 더 작고 두께도 더 작으므로, 제1 가변 마스크 패턴(230A) 및 제2 가변 마스크 패턴(230B)이 동일한 물질로 이루어졌어도 상기 제1 가변 마스크 패턴(230A)의 식각율이 상기 제2 가변 마스크 패턴(230B)의 식각율 보다 더 클 수 있다. 따라서, 제1 영역(A) 및 인접 영역(NR)에서 상기 제1 가변 마스크 패턴(230A)이 완전히 제거된 시점에서 제2 가변 마스크 패턴(230B)은 큰 두께 감소 없이 상기 제2 마스크 패턴(220B)의 상면 위에 남아 있을 수 있다.
도 19g를 참조하면, 제1 영역(A) 및 인접 영역(NR)에서 노출되어 있는 상기 제1 마스크 패턴(220A) (도 19f 참조)을 제거하여, 제1 영역(A) 및 인접 영역(NR)에서 상호 인접한 2 개의 제1 스페이서(250A) 사이의 공간을 통해 버퍼 마스크층(210)을 노출시킨다.
제2 영역(B) 중 인접 영역(NR)을 제외한 영역에서는 제2 마스크 패턴(220B)의 측벽을 덮고 있는 제2 스페이서(도시 생략)가 제1 스페이서(250A)에 비해 더 큰 높이를 가질 수 있으며, 이에 따라 상기 제2 스페이서와 제2 가변 마스크 패턴(230B)이 서로 접하게 되어 제2 마스크 패턴(220B)이 상기 제2 스페이서와 제2 가변 마스크 패턴(230B)에 의해 완전히 덮여 외부로 노출되지 않을 수 있다. 따라서, 제1 영역(A) 및 인접 영역(NR)에서 제1 마스크 패턴(220A)이 제거되는 동안, 제2 마스크 패턴(220B)은 제거되지 않고 남아 있을 수 있다.
상기 제1 마스크 패턴(220A)의 제거 공정은 제1 영역(A) 및 인접 영역(NR)에 있는 상기 제1 스페이서(250A)와, 제2 영역(B)에 있는 제2 가변 마스크 패턴(230B)과, 버퍼 마스크층(210)의 식각이 억제되는 조건하에서 행할 수 있다.
상기 제1 마스크 패턴(220A)이 SOH로 이루어지는 경우, 상기 제1 마스크 패턴(220A)을 제거하기 위하여, 예를 들면 애싱 (ashing) 및 스트립 (strip) 공정을 이용할 수 있다. 또는, 상기 제1 마스크 패턴(220A)의 구성 재료에 따라 상기 제1 마스크 패턴(220A)을 건식 또는 습식 식각 공정으로 제거할 수도 있다.
도 19h를 참조하면, 제1 영역(A) 및 인접 영역(NR)에서는 제1 스페이서(250A)를 식각 마스크로 이용하고, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에서는 제2 마스크 패턴(220B)과 그 측벽들을 덮고 있는 제2 스페이서(도시 생략), 그리고 제2 가변 마스크 패턴(230B)을 식각 마스크로 이용하여 버퍼 마스크층(210)을 식각하여, 제1 영역(A) 및 인접 영역(NR)에서 미세 폭을 가지는 제1 패턴(210A)과, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에서 비교적 큰 폭을 가지는 제2 패턴(210B)을 형성한다. 필요에 따라, 상기 제1 패턴(210A) 및 제2 패턴(210B) 위에 남아 있는 불필요한 막들을 제거할 수 있다. 상기 제1 패턴(210A) 및 제2 패턴(210B)은 도 6a 및 도 6b에 예시한 마스크 라인(110A) 및 광폭 마스크층(110B)을 구성할 수 있다.
도 19i를 참조하면, 제1 패턴(210A) 및 제2 패턴(210B)이 형성된 결과물상에 제1 트리밍 패턴(260)을 형성한다.
상기 제1 트리밍 패턴(260)은 도 7a 및 도 7b에 예시한 제1 트리밍 패턴(120)에 대응할 수 있다.
일부 실시예들에서, 도 19i에 예시한 결과물에서와 같이 상기 제1 패턴(210A) 및 제2 패턴(210B) 위에 제1 스페이서(250A), 제2 마스크 패턴(220B), 제2 마스크 패턴(220B)의 측벽을 덮는 제2 스페이서(도시 생략), 및 제2 가변 마스크 패턴(230B)가 남아 있는 상태에서 제1 트리밍 패턴(260)을 형성한 후, 얻어진 결과물에 대하여 도 8a 내지 도 16b를 참조하여 설명한 공정들을 수행함으로써, 본 발명의 기술적 사상에 의한 반도체 소자를 제조할 수 있다.
도 20a 내지 도 20e는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100C) (도 20e 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 20a 내지 도 20e을 참조하여 설명하는 공정은 도 19a 내지 도 19i를 참조하여 설명한 공정과 대체로 유사하다. 단, 도 20a 내지 도 20e에서는 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에 형성되는 제2 마스크 패턴(220B)의 측벽(220S)과, 상기 제2 마스크 패턴(220B)의 측벽(220S)을 덮는 제2 스페이서(250B)가 위치되는 부분을 도시한 것이다. 도 20a 내지 도 20e에 있어서, 도 19a 내지 도 19i에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 20a를 참조하면, 도 19e를 참조하여 설명한 바와 유사하게, 제1 마스크 패턴(220A)의 측벽들을 덮는 제1 스페이서(250A)와, 제2 마스크 패턴(220B)의 측벽들을 덮는 제2 스페이서(250B)를 형성한다.
도 19e를 참조하여 설명한 바와 같이, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에서는 제2 마스크 패턴(220B)의 측벽을 덮고 있는 제2 스페이서(250B)가 제1 스페이서(250A)에 비해 더 큰 높이를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 스페이서(250A) 및 제2 스페이서(250B)가 형성된 결과물에서, 도 19f를 참조하여 설명한 바와 유사한 방법으로 제1 가변 마스크 패턴(230A)을 제거하여 제1 마스크 패턴(220A)의 상면을 외부로 노출시킨다. 상기 제1 마스크 패턴(220A)의 상면이 노출될 때까지 제1 가변 마스크 패턴(230A)을 제거하기 위하여 상기 제1 가변 마스크 패턴(230A)을 식각하는 동안 과도 식각 (overetching)이 이루어지는 경우, 제2 영역(B) 중 인접 영역(NR)을 제외한 영역에 형성되는 제2 마스크 패턴(220B)의 에지 부분 위에서는 제2 마스크 패턴(220B)의 중앙 부분 위에서와 달리 제2 가변 마스크 패턴(230B)이 일부 식각되어 제2 마스크 패턴(220B)의 에지 부분 상면(220T)이 외부로 노출될 수 있다.
도 20b를 참조하면, 도19g를 참조하여 설명한 바와 유사한 방법으로 제1 영역(A) 및 인접 영역(NR)에서 노출되어 있는 상기 제1 마스크 패턴(220A)을 제거한다. 이 때, 제2 영역(B)에서 외부로 노출된 제2 마스크 패턴(220B)의 에지 부분 상면(220T)으로부터 상기 제2 마스크 패턴(220B)도 일부 제거되어 제2 영역(B)에 변형된 제2 마스크 패턴(220C)이 형성될 수 있다. 그리고, 상기 변형된 제2 마스크 패턴(220C)과 상기 제2 스페이서(250B)와의 사이에는 버퍼 마스크층(210)을 노출시키는 공간(220R)이 남게 될 수 있다.
도 20c를 참조하면, 도 20b에 예시한 공간(220R)이 남아 있는 결과물에서, 도 19h를 참조하여 설명한 바와 유사하게, 제1 스페이서(250A), 제2 스페이서(250B) 및 제2 가변 마스크 패턴(230B)를 식각 마스크로 이용하여 버퍼 마스크층(210)을 식각하여 제1 패턴(210A) 및 제2 패턴(210C)을 형성한다. 이 때, 버퍼 마스크층(210) 중 상기 공간(220R)에 수직으로 대응하는 부분에서 노출되는 부분도 함께 식각되어, 제2 패턴(210C)은 도 19h에 예시한 제2 패턴(210B)에 비해 감소된 폭을 가지게 된다.
도 20d를 참조하면, 도 20c의 결과물에 대하여 도 7a 내지 도 14b를 참조하여 설명한 바와 같은 공정들을 수행하여, 기판(102)의 제1 영역(A)에는 제1 트렌치(132)를 형성하고, 제2 영역(B) 중 인접 영역(NR)에는 제2 트렌치(236)를 형성한다. 상기 제1 트렌치(132) 및 제2 트렌치(136)를 형성하는 동안, 기판(102)의 제2 영역(B)에서 제3 활성 영역(238)을 정의하는 제3 트렌치(236)가 형성된다. 일부 실시예들에서, 상기 제3 트렌치(236)는 제2 트렌치(132)와 연통될 수 있다.
상기 제3 트렌치(236)의 저면을 이루는 상기 기판(102)의 표면 중 상기 제3 트렌치(236)의 저면의 에지에는 상기 제3 트렌치(236)의 저면 중 다른 지점보다 더 낮은 레벨로 리세스되어 있는 에지 딥 트렌치 (edge deep trench)(236DT)가 형성된다. 상기 에지 딥 트렌치(236DT)는 도 20a에 예시한 제2 마스크 패턴(220B)의 노출된 상면(220T)에 수직으로 대응하는 부분으로서, 도 20b에 예시된 공간(220R) 아래에서 버퍼 마스크층(210)이 식각되고, 이와 같이 식각된 부분의 단차가 후속의 식각 공정에서 하부의 다른 막들에 전사되면서 얻어진 결과이다.
상기 에지 딥 트렌치(236DT)는 상기 제3 트렌치(236)의 저면 에지 중 제1 영역(A)에 가장 가까운 부분에 형성될 수 있다.
도 20e를 참조하면, 기판(102)상에 남아 있는 하드마스크 패턴(106P) 및 패드 산화막(104)을 제거한다.
그 후, 상기 제1 트렌치(132), 저면에 딥 트렌치(136DT)가 형성된 제2 트렌치(136), 및 저면에 에지 딥 트렌치(236DT)가 형성된 제3 트렌치(236) 내에 절연 물질을 채워 소자분리막(240)을 형성한다.
상기 제2 트렌치(136) 내에서 상기 소자분리막(240)의 저면에는 상기 딥 트렌치(136DT) 내부를 채우면서 상기 기판(102)의 상면(102T)으로부터 기판(102)의 두께 방향으로 멀어지는 방향으로 돌출되는 돌출부(240P)가 형성되고, 상기 제3 트렌치(236) 내에서 상기 소자분리막(240)의 저면에는 상기 에지 딥 트렌치(236DT)의 내부를 채우면서 상기 기판(102)의 상면(102T)으로부터 기판(102)의 두께 방향으로 멀어지는 방향으로 돌출되는 에지 돌출부(240E)가 형성된다.
도 21a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 제조하는 데 있어서, 제1 영역(A)에 활성 영역을 정의하기 위한 제1 트리밍 공정시 사용되는 제1 트리밍 패턴(120) (도 7a 및 도 7b 참조)의 평면도이다.
상기 제1 트리밍 패턴(120)은 기판(102) (도 7a 및 도 7b 참조)의 제1 영역(A) 및 제2 영역(B)을 덮도록 형성되고, 상기 제1 트리밍 패턴(120)에 형성된 복수의 개구(120H)는 제1 영역(A)과, 제2 영역(B) 중 인접 영역(NR)에 걸쳐서 분포되어 있다.
도 21b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자를 제조하는 데 있어서, 제1 영역(A)에 활성 영역을 정의하기 위한 제2 트리밍 공정시 사용되는 제2 트리밍 패턴(124) (도 10a 및 도 10b 참조)의 평면도이다. 비교를 위하여, 도 21b에는 도 21a의 제1 트리밍 패턴(120)을 함께 도시하였다.
상기 제2 트리밍 패턴(124)은 기판(102) (도 10a 및 도 10b 참조)의 제1 영역(A)을 덮도록 형성된다. 도 21a에 예시한 제1 트리밍 패턴(120)에 형성된 복수의 개구(120H)가 형성되는 제1 범위는 상기 제2 트리밍 패턴(124)으로 덮이는 제2 범위보다 더 크며, 상기 제2 범위는 제1 범위 내에 포함된다.
도 21b에서, 상기 제2 트리밍 패턴(124)이 선형의 아웃라인(outline)(124L)을 가지는 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 상기 제2 트리밍 패턴(124)의 평면 형상에 대한 다양한 변형 및 변경이 가능하다.
도 21c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 제조하는 데 있어서, 제1 영역(A)에 활성 영역을 정의하기 위한 제2 트리밍 공정시 요철 형상의 아웃라인(324L)을 가지는 제2 트리밍 패턴(324)을 사용하는 경우를 예시한 평면도이다. 비교를 위하여, 도 21c에는 도 21a의 제1 트리밍 패턴(120)을 함께 도시하였다.
상기 제2 트리밍 패턴(324)은 기판(102) (도 10a 및 도 10b 참조)의 제1 영역(A)과 상기 인접 영역(NR)의 일부를 덮도록 형성될 수 있다. 도 21a에 예시한 제1 트리밍 패턴(120)에 형성된 복수의 개구(120H)가 형성되는 제1 범위는 상기 제2 트리밍 패턴(324)으로 덮이는 제3 범위보다 더 크며, 상기 제3 범위는 제1 범위 내에 포함된다.
도 21d는 도 21c에 예시한 제2 트리밍 패턴(324)을 사용하여 제2 트리밍 공정을 행하는 경우, 제1 영역(A) 내에 형성되는 복수의 제1 활성 영역(134)이 형성되는 범위를 보여주는 평면도이다.
도 21d에서, 제2 트리밍 패턴(324)에 의해 정의되는 제3 범위 내에 해당하는 제1 영역(A) 내에 형성되는 복수의 제1 활성 영역(134) 중 점선으로 표시한 바와 같이 제1 영역(A)의 에지 부분에 인접해 있는 일부 활성 영역들은 더미 활성 영역(134D)으로 사용될 수 있다.
도 22a는 본 발명의 기술적 사상에 의한 다른 일부 실시예들에 따른 반도체 소자를 제조하는 데 있어서, 제1 영역(A)에 활성 영역을 정의하기 위한 제1 트리밍 공정시 사용되는 제1 트리밍 패턴(420)의 평면도이다.
상기 제1 트리밍 패턴(420)은 기판(102) (도 7a 및 도 7b 참조)의 제1 영역(A) 및 제2 영역(B)을 덮도록 형성되고, 상기 제1 트리밍 패턴(420)에 형성된 복수의 개구(420H)는 제1 영역(A)과, 제2 영역(B) 중 인접 영역(NR)에 걸쳐서 분포되어 있다. 또한, 상기 제1 트리밍 패턴(420)에 형성된 복수의 개구(420H)의 형성 밀도는 도 21a에 예시한 제1 트리밍 패턴(120)에 형성된 복수의 개구(120H)의 형성 밀도보다 더 작을 수 있다. 예를 들면, 상기 복수의 개구(420H)는 도 7a 및 도 7b 참조하여 설명한 제1 트리밍 공정시 제1 영역(A)에서 필요한 복수의 개구(120H) 중 행 방향 및 열 방향을 따라 각각 교번적으로 선택되는 제1 위치에 대응하여 형성될 수 있다.
도 22b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자를 제조하는 데 있어서, 제1 영역(A)에 활성 영역을 정의하기 위한 제2 트리밍 공정시 사용되는 제2 트리밍 패턴(424)의 평면도이다. 비교를 위하여, 도 22b에는 도 22a의 제1 트리밍 패턴(420)을 함께 도시하였다.
상기 제2 트리밍 패턴(424)은 기판(102) (도 10a 및 도 10b 참조)의 제1 영역(A)을 덮도록 형성될 수 있다. 도 22a에 예시한 제1 트리밍 패턴(420)에 형성된 복수의 개구(420H)가 형성되는 제1 범위는 상기 제2 트리밍 패턴(424)으로 덮이는 제2 범위보다 더 크며, 상기 제2 범위는 제1 범위 내에 포함된다.
상기 제2 트리밍 패턴(424)에는 복수의 개구(424H)가 형성되어 있다. 상기 제2 트리밍 패턴(424)에 형성된 복수의 개구(424H)의 형성 밀도는 도 22a에 예시한 제1 트리밍 패턴(420)에 형성된 복수의 개구(420H)의 형성 밀도와 유사하거나 동일할 수 있다. 상기 복수의 개구(424H)는 제1 트리밍 패턴(420)에 형성된 복수의 개구(420H)와 수직으로 오버랩되지 않는 영역에 형성된다. 예를 들면, 상기 복수의 개구(424H)는 도 7a 및 도 7b 참조하여 설명한 제1 트리밍 공정시 제1 영역(A)에서 필요한 복수의 개구(120H)에 대응하는 위치들 중 도 22a에 예시된 복수의 개구(420H)가 형성된 위치들을 제외한 나머지 위치들에 대응하는 제2 위치에 형성될 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서, 제1 트리밍 공정 및 제2 트리밍 공정시 도 22a 및 도 22b에 예시한 제1 트리밍 패턴(420) 및 제2 트리밍 패턴(424)을 사용함으로써, 제1 트리밍 공정 및 제2 트리밍 공정시 수행되는 식각 공정시 식각 영역이 되는 개구들 사이의 간격을 증가시킬 수 있다. 따라서, 상기 개구들을 통한 식각 공정시 높은 패턴 밀도로 인해 야기될 수 있는 불량 발생 가능성을 제거할 수 있다.
도 22b에서, 상기 제2 트리밍 패턴(424)이 선형의 아웃라인(424L)을 가지는 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 상기 제2 트리밍 패턴(424)의 평면 형상에 대한 다양한 변형 및 변경이 가능하다.
도 22c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 제조하는 데 있어서, 제1 영역(A)에 활성 영역을 정의하기 위한 제2 트리밍 공정시 요철 형상의 아웃라인(524L)을 가지는 제2 트리밍 패턴(524)을 사용하는 경우를 예시한 평면도이다. 비교를 위하여, 도 22c에는 도 22a의 제1 트리밍 패턴(420)을 함께 도시하였다.
상기 제2 트리밍 패턴(524)에는 도 22b에 예시한 복수의 개구(424H)에 대응하는 복수의 개구(524H)가 형성되어 있다. 상기 제2 트리밍 패턴(524)은 기판(102) (도 10a 및 도 10b 참조)의 제1 영역(A)과 상기 인접 영역(NR)의 일부를 덮도록 형성될 수 있다. 도 22a에 예시한 제1 트리밍 패턴(420)에 형성된 복수의 개구(420H)가 형성되는 제1 범위는 상기 제2 트리밍 패턴(424)으로 덮이는 제3 범위보다 더 크며, 상기 제3 범위는 제1 범위 내에 포함된다.
도 23은 본 발명의 기술적 사상에 의한 또 다른 일부 실시예들에 따른 반도체 소자를 제조하는 데 있어서, 제1 영역(A)에 활성 영역을 정의하기 위한 제1 트리밍 공정시 사용되는 제1 트리밍 패턴(620)의 평면도이다.
상기 제1 트리밍 패턴(620)은 기판(102) (도 7a 및 도 7b 참조)의 제1 영역(A) 및 제2 영역(B)을 덮도록 형성되고, 상기 제1 트리밍 패턴(620)에 형성된 복수의 개구(620H)는 제1 영역(A)과, 제2 영역(B) 중 인접 영역(NR)에 걸쳐서 분포되어 있다.
도 23에는 상기 제1 트리밍 패턴(620)에 의해 덮이는 마스크 라인(610A)이 점선으로 표시되어 있다. 상기 마스크 라인(610A)은 도 6a 및 도 6b에 예시한 마스크 라인(110A)과 대략 동일한 구성을 가진다. 단, 마스크 라인(610A)은 제1 영역(A)과 그 주위의 인접 영역(NR)에 걸쳐서 형성되나, 기판상에서 상기 마스크 라인(610A)이 형성되는 제1 범위는 상기 제1 트리밍 패턴(620)에서 복수의 개구(620H)가 형성되는 제2 범위보다 더 작으며, 상기 제1 범위는 상기 제2 범위 내에 포함될 수 있다.
상기와 같이 마스크 라인(610A)이 형성되는 제1 범위를 포함하여 상기 제1 범위보다 더 넓은 범위에 걸쳐서 제1 트리밍 패턴(620)에 복수의 개구(620H)를 형성함으로써, 제1 트리밍 공정시 제1 영역(A)의 에지 부분에서 활성 영역의 CD (critical dimension) 분포가 열화되는 현상을 방지할 수 있다.
도 24a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 제조하는 데 있어서, 제1 영역(A)에 활성 영역을 정의하기 위한 제1 트리밍 공정시 사용되는 제1 트리밍 패턴(720)의 평면도이다.
상기 제1 트리밍 패턴(720)에는 도 7a 및 도 7b에 예시한 제1 트리밍 패턴(120)에 형성된 복수의 개구(120H)와 유사한 구성을 가지는 복수의 개구(720H)가 제1 영역(A) 및 인접 영역(NR)에 걸쳐서 형성되어 있다. 또한, 인접 영역(NR)에 대응하는 위치에서 상기 제1 영역(A)을 포위하는 라인 형상의 개구(720L)가 형성되어 있다.
도 24b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자를 제조하는 데 있어서, 제1 영역(A)에 활성 영역을 정의하기 위한 제2 트리밍 공정시 사용되는 제2 트리밍 패턴(724)의 평면도이다. 비교를 위하여, 도 24b에는 도 24a의 제1 트리밍 패턴(720)을 함께 도시하였다.
상기 제2 트리밍 패턴(724)은 기판(102) (도 10a 및 도 10b 참조)의 제1 영역(A)을 덮도록 형성될 수 있다. 도 24a에 예시한 제1 트리밍 패턴(720)에 형성된 복수의 개구(720H)가 형성되는 제1 범위는 상기 제2 트리밍 패턴(724)으로 덮이는 제2 범위보다 더 크며, 상기 제2 범위는 제1 범위 내에 포함된다. 그리고, 제1 트리밍 패턴(720)에 형성된 라인 형상의 개구(720L)는 상기 제2 범위 밖에 위치된다.
도 24b에서, 상기 제2 트리밍 패턴(724)이 선형의 아웃라인(724L)을 가지는 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 상기 제2 트리밍 패턴(724)의 평면 형상에 대한 다양한 변형 및 변경이 가능하다.
도 4a 내지 도 16b를 참조하여 설명한 공정들 중 도 7a 및 도 7b를 참조하여 설명하는 공정 단계에서 제1 트리밍 패턴(120) 대신, 도 24a 및 도 24b에 예시된 복수의 개구(720H) 및 라인 형상의 개구(720L)가 형성되어 있는 제1 트리밍 패턴(720)을 사용할 수 있다. 이 경우, 도 15b에 예시한 제2 트렌치(136)의 저면에 형성되는 딥 트렌치는 기판(102)의 제1 영역(A)을 포위하는 라인 형상의 평면 구조를 가지는 딥 트렌치와 아일랜드 형상의 평면 구조를 가지는 딥 트렌치가 함께 형성될 수 있다. 이와 유사하게, 도 16b에 예시한 소자분리막(140)에도 기판(102)의 제1 영역(A)을 포위하는 라인 형상의 평면 구조를 가지는 돌출부와 아일랜드 형상의 평면 구조를 가지는 돌출부가 함께 형성될 수 있다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100D)의 개략적인 구성을 예시한 도면이다.
반도체 소자(100D)는 도 21d에 예시한 바와 같은 복수의 제1 활성 영역(134)이 형성된 제1 영역(A)과 상기 제1 영역(A)을 포위하는 인접 영역(NR)을 포함하고, 인접 영역(NR)에 있는 소자분리막(740)에는 그 저면에 도 24a에 예시한 복수의 개구(720H)에 대응하는 형상의 복수의 딥 트렌치(DT3)와, 도 24a에 예시한 라인 형상의 개구(720L)에 대응하는 형상으로 제1 영역(A)을 포위하는 라인 형상의 평면 구조를 가지는 딥 트렌치(DT4)가 형성되어 있다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100E)의 개략적인 구성을 예시한 도면이다.
도 26에 예시한 반도체 소자(100E)는 도 25에 예시한 반도체 소자(100D)의 소자분리막(740)에 형성된 라인 형상의 딥 트렌치(DT4)와 유사하게, 인접 영역(NR)에서 제1 영역(A)을 포위하는 라인 형상의 평면 구조를 가지는 딥 트렌치(DT5)가 형성되어 있는 소자분리막(840)을 포함한다.
단, 상기 소자분리막(840)에 형성된 딥 트렌치(DT5)의 적어도 일부는 제1 영역(A)의 중앙부에 가까워지는 방향으로 일부가 돌출되는 요철 (concave and convex) 형상부(CC)를 포함한다.
일부 실시예들에서, 상기 요철 형상부(CC)가 형성되는 위치, 크기, 간격 등을 적절히 선택함으로써, 제1 영역(A)의 에지 부분에 위치되는 복수의 활성 영역(134)의 형상이 각각 제1 영역(A)의 중앙을 지나는 선을 중심으로 하여 그 양 측부 또는 상하부에서 좌우 대칭 또는 상하 대칭을 이루도록 제어할 수 있다.
도 27은 도 7a 및 도 7b에 예시한 제1 트리밍 패턴(120)에 복수의 개구(120H)를 형성하기 위한 식각 공정에서 식각 마스크로 사용된 포토레지스트 패턴(도시 생략)에 상기 복수의 개구(120H)에 대응하여 형성되어 있는 복수의 홀에 대하여 기판(102)상의 제1 영역(A)과 상기 제1 영역(A) 주위의 인접 영역(NR)에서의 CD 분포를 측정한 결과를 나타낸 그래프이다.
도 27에는 제1 영역(A)과 인접 영역(NR)과의 사이의 경계를 중심으로 하여, 상기 경계 및 그로부터 멀어지는 방향을 따라 일렬로 형성된 복수의 홀 각각의 피치를 측정한 결과가 나타나 있다.
도 27에서, 측정 결과 I은 도 7a 및 도 7b에 예시한 바와 같이 제1 영역(I) 및 인접 영역(NR)에 걸쳐서 제1 트리밍 패턴(120)에 복수의 개구(120H)를 형성하여 제1 트리밍 공정을 행하기 위하여, 식각 마스크로 사용된 포토레지스트 패턴중 제1 영역(I) 및 인접 영역(NR)에 대응하는 영역에 복수의 홀 패턴을 형성한 경우이다. 그리고, 측정 결과 II는 식각 마스크로 사용된 포토레지스트 패턴중 제1 영역(I)에 대응하는 영역에만 복수의 홀 패턴을 형성한 경우이다.
도 27의 결과로부터 알 수 있는 바와 같이, 포토레지스트 패턴에 형성되는 복수의 홀 패턴이 제1 영역(I) 및 인접 영역(NR)에 걸쳐서 분포되어 있는 경우, 상기 복수의 홀 패턴에서의 CD 균일도가 향상된다.
따라서, 도 7a 및 도 7b에 예시한 바와 같이 제1 영역(I) 및 인접 영역(NR)에 걸쳐서 복수의 개구(120H)가 형성된 제1 트리밍 패턴(120)을 사용하여 반도체 소자를 제조하는 경우, 결과적으로 제1 영역(A)에서 얻어지는 복수의 제1 활성 영역(134)의 CD 균일도를 향상시킬 수 있다.
도 28은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1 내지 도 26에 예시한 반도체 소자(10A, 10B, 100A, 100B, 100C, 100D, 100E) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 29는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 도 1 내지 도 26에 예시한 반도체 소자(10A, 10B, 100A, 100B, 100C, 100D, 100E) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 도 1 내지 도 26에 예시한 반도체 소자(10A, 10B, 100A, 100B, 100C, 100D, 100E) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
12: 기판, 14: 제1 활성 영역, 15: 제1 소자분리막, 16: 제2 활성 영역, 17: 제2 소자분리막, 17P: 돌출부, T1: 제1 트렌치, T2: 제2 트렌치, DT: 딥 트렌치, 120: 제1 트리밍 패턴, 124: 제2 트리밍 패턴.

Claims (20)

  1. 셀 어레이 영역 및 주변회로 영역을 가지는 기판과,
    상기 셀 어레이 영역에서 상기 기판에 형성된 제1 트렌치에 의해 정의되고 상기 셀 어레이 영역에서 제1 방향으로 연장되는 제1 직선을 따라 일렬로 배치되는 복수의 제1 활성 영역과,
    상기 주변회로 영역에서 상기 기판에 형성된 제2 트렌치에 의해 정의되는 제2 활성 영역을 포함하고,
    상기 제2 트렌치의 저면을 이루는 상기 기판의 표면 중 상기 제1 직선의 연장선상에서 선택되는 적어도 하나의 지점에는 상기 제2 트렌치의 저면 중 다른 지점보다 더 낮은 레벨로 리세스된 적어도 하나의 딥 트렌치 (deep trench)가 형성되어 있고,
    상기 복수의 제1 활성 영역은 상기 셀 어레이 영역 내에서 상기 제1 직선을 따라 제1 피치로 반복 형성되고,
    상기 적어도 하나의 딥 트렌치는 상기 제1 직선상에서 상기 제1 피치만큼 이격된 2 개의 딥 트렌치를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 딥 트렌치 중 적어도 일부는 제2 트렌치 중 상기 셀 어레이 영역과 상기 제2 활성 영역과의 사이에 배치된 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 적어도 하나의 딥 트렌치는 상기 제2 트렌치의 저면에서 서로 이격 배치된 복수의 리세스 영역으로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 활성 영역은 그 길이 방향을 따르는 장축과, 상기 장축에 수직인 단축을 가지고,
    상기 적어도 하나의 딥 트렌치는 상기 장축의 연장선상에 배치된 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 적어도 하나의 딥 트렌치는 상기 셀 어레이 영역의 주위를 포위하는 라인 형상의 딥 트렌치를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 라인 형상의 딥 트렌치는 상기 라인 형상의 딥 트렌치의 길이 방향을 따라 요철 형상으로 연장되어 있는 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 삭제
  8. 제1항에 있어서,
    상기 주변회로 영역에서 상기 기판에 형성된 제3 트렌치에 의해 정의되는 제3 활성 영역을 더 포함하고,
    상기 제3 트렌치의 저면을 이루는 상기 기판의 표면 중 상기 제3 트렌치의 저면의 에지에는 상기 제3 트렌치의 저면 중 다른 지점보다 더 낮은 레벨로 리세스되어 있는 에지 딥 트렌치 (edge deep trench)가 형성되어 있는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 에지 딥 트렌치는 상기 제3 트렌치의 저면 에지 중 상기 셀 어레이 영역에 가장 가까운 부분에 형성되어 있는 것을 특징으로 하는 반도체 소자.
  10. 활성 영역의 밀도가 서로 다른 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역에 위치되고, 제1 직선을 따라 연장되는 장축과 상기 장축에 수직인 단축을 가지는 상면을 포함하고, 상기 제1 직선상에서 제1 피치로 반복적으로 형성되어 있는 복수의 제1 활성 영역과,
    상기 제2 영역에 위치되는 제2 활성 영역과,
    상기 제1 영역에서 상기 복수의 제1 활성 영역을 정의하는 제1 소자분리막과,
    상기 제2 영역에서 상기 제2 활성 영역을 정의하는 제2 소자분리막을 포함하고,
    상기 제2 소자분리막은 상기 제1 직선을 따라 선택되는 지점에서 상기 기판의 상면으로부터 상기 기판의 두께 방향으로 멀어지도록 돌출되는 적어도 하나의 돌출부를 포함하고,
    상기 적어도 하나의 돌출부는 서로 이격된 복수의 돌출부를 포함하고,
    상기 복수의 돌출부는 상기 제1 직선의 연장 방향에서 상기 제1 피치만큼 이격된 2 개의 돌출부를 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 제2 소자분리막은 상기 제1 영역 주위에서 상기 제1 영역을 포위하는 셀 인접 영역을 가지고,
    상기 복수의 돌출부는 상기 셀 인접 영역 내에 있는 것을 특징으로 하는 반도체 소자.
  12. 제10항에 있어서,
    상기 제2 영역에서 상기 기판에 제3 활성 영역을 정의하는 제3 소자분리막을 더 포함하고,
    상기 제3 소자분리막 중 상기 제1 영역에 가장 가까운 부분의 저면에는 상기 제3 소자분리막의 저면 중 다른 부분보다 더 상기 기판의 상면으로부터 상기 기판의 두께 방향으로 멀어지도록 돌출되는 에지 돌출부를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 활성 영역의 밀도가 서로 다른 제1 영역 및 제2 영역을 가지는 기판상에 상기 제1 영역 및 상기 제2 영역에 걸쳐 연장되는 마스크 라인을 형성하는 단계와,
    상기 마스크 라인을 형성하는 동안 상기 제2 영역에서 상기 기판 위에 광폭 마스크층을 형성하는 단계와,
    상기 제1 영역 및 상기 제2 영역을 포함하는 제1 범위에 걸쳐서 상기 마스크 라인 위에 서로 이격된 복수의 개구가 형성된 제1 트리밍 패턴을 형성하는 단계와,
    상기 제1 트리밍 패턴을 식각 마스크로 이용하여 상기 마스크 라인을 부분적으로 제거하여 상기 제1 영역 및 상기 제2 영역에 걸쳐 연장되는 복수의 마스크 패턴으로 분리하는 제1 트리밍 공정을 행하는 단계와,
    상기 제1 영역에서 상기 복수의 마스크 패턴 위에 제2 트리밍 패턴을 형성하는 단계와,
    상기 제2 트리밍 패턴을 형성하는 동안 상기 제2 영역에서 상기 광폭 마스크층 위에 상기 제2 영역의 활성 영역을 한정하는 주변 마스크 패턴을 형성하는 단계와,
    상기 복수의 마스크 패턴 중 상기 제2 트리밍 패턴 주위에서 노출되는 부분들을 제거하는 제2 트리밍 공정을 행하는 단계와,
    상기 제2 트리밍 공정을 행하는 동안 상기 주변 마스크 패턴을 식각 마스크로 이용하여 상기 광폭 마스크층을 식각하여 광폭 마스크 패턴을 형성하는 단계와,
    상기 제2 트리밍 공정 후, 상기 기판 중 상기 복수의 마스크 패턴의 남은 부분들과 상기 광폭 마스크 패턴으로 덮이지 않은 부분을 식각하여 상기 제1 영역에 위치되는 제1 트렌치와 상기 제2 영역에 위치되는 제2 트렌치를 포함하는 복수의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 트리밍 패턴은 선형의 아웃라인(outline)을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 제2 트리밍 패턴은 요철 형상의 아웃라인을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 삭제
  17. 제13항에 있어서,
    상기 복수의 트렌치를 형성하는 단계에서, 상기 제2 트렌치는 상기 제2 영역 중 상기 제1 범위 내에 형성되고,
    상기 제2 트렌치의 저면에는 상기 제1 트리밍 패턴에 형성된 상기 복수의 개구의 위치에 수직으로 대응하는 위치에 상기 저면의 다른 지점보다 더 낮은 레벨로 리세스되어 있는 딥 트렌치 (deep trench)가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제13항에 있어서,
    상기 복수의 트렌치를 형성하는 단계에서, 상기 제2 트렌치는 상기 제2 영역 중 상기 제1 범위의 외부에서 상기 제1 범위에 인접한 위치에 형성되고,
    상기 제2 트렌치의 저면 중 상기 제1 범위에 가장 인접한 부분에는 상기 제2 트렌치의 저면 중 다른 지점보다 더 낮은 레벨로 리세스되어 있는 에지 딥 트렌치 (edge deep trench)가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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