CN107527858B - 快闪记忆体中浅沟槽的制作方法 - Google Patents
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Abstract
本发明提供了一种快闪记忆体中浅沟槽的制作方法，包括：提供一半导体衬底，在所述半导体衬底上形成硬掩膜层；在所述硬掩膜层及半导体衬底上形成浅沟槽；对所述浅沟槽进行刻蚀，在所述浅沟槽的侧壁上形成台阶，使所述浅沟槽上宽下窄，由此提高半导体器件的电学性能及可靠性。
Description
技术领域
本发明涉及半导体制造方法，具体涉及一种快闪记忆体中浅沟槽的制作方法。
背景技术
随着芯片集成度越来越高，当今的手机、平板电脑等都集成了上网、游戏、音乐播放、视频播放、照相等常用的数码功能，越来越多的功能自然也对存储提出了更高的要求。而Flash是目前最为常用的非易失性存储器，在Flash使用方面，NAND Flash(快闪记忆体)相对于NOR Flash有着更低的单位比特(bit)成本，更大的存储密度、更快的写入和擦除速度、更多的可擦除次数等优点。
但是，随着NAND flash尺寸的减小，NAND flash中浅沟槽(Shallow TrenchIsolation，STI)的深宽比在不断的增加，导致在浅沟槽形成的过程中出现弓形(bowingprofile)不良，以至于影响最终形成的半导体器件的数据保持能力等电学性能以及可靠性(endurance)。
因此，如何提高半导体器件的电学性能及可靠性是本领域技术人员需要解决的课题。
发明内容
本发明的目的在于提供一种快闪记忆体中浅沟槽的制作方法，能够提高半导体器件的电学性能及可靠性。
为实现上述目的，本发明提供一种快闪记忆体中浅沟槽的制作方法，包括：
提供一半导体衬底，在所述半导体衬底上形成硬掩膜层；
在所述硬掩膜层及半导体衬底中形成浅沟槽；
对所述浅沟槽进行刻蚀，在所述浅沟槽的侧壁上形成台阶，使所述浅沟槽上宽下窄。
可选的，在所述硬掩膜层及半导体衬底上形成浅沟槽的步骤包括：
对所述硬掩膜层进行第一次刻蚀，形成第一凹槽，暴露出部分所述半导体衬底；
沉积保护层，所述保护层覆盖所述第一凹槽的侧壁、顶部以及暴露出的部分所述半导体衬底；
对所述第一凹槽底部的保护层及其底部的半导体衬底进行第二次刻蚀，形成第二凹槽，所述第一凹槽与第二凹槽构成所述浅沟槽。
可选的，所述第二次刻蚀同时去掉所述第一凹槽侧壁上沉积的保护层。
可选的，所述第二次刻蚀为干法刻蚀。
可选的，所述保护层为氧化层。
可选的，所述硬掩膜层包括至少两层次硬掩膜层。
可选的，所述硬掩膜层由下至上依次包括第一氧化层、多晶硅层、氮化硅层以及第二氧化层。
可选的，在对所述浅沟槽进行刻蚀的步骤中，通过对所述浅沟槽的侧壁进行刻蚀，在所述多晶硅层与半导体衬底之间形成台阶。
可选的，在对所述浅沟槽进行刻蚀的步骤中，，对所述浅沟槽的侧壁进行刻蚀包括对所述多晶硅层进行横向刻蚀，在所述多晶硅层与所述第一氧化层之间形成台阶。
可选的，在对所述浅沟槽进行刻蚀的步骤中，，对所述浅沟槽的侧壁进行刻蚀还包括对所述第一氧化层进行横向刻蚀，在所述第一氧化层与所述半导体衬底之间形成台阶。
可选的，所述多晶硅层与第一氧化层在相邻的所述浅沟槽隔离之间的宽度相同。
可选的，对所述多晶硅层的刻蚀为湿法刻蚀。
可选的，所述湿法刻蚀采用的刻蚀液为酸性溶液。
可选的，所述刻蚀液为多晶硅对半导体衬底刻蚀速率选择比大于等于2的溶液。
可选的，对所述第一氧化层的刻蚀为干法刻蚀。
与现有技术相比，本发明提供的快闪记忆体中浅沟槽的制作方法，在半导体衬底上形成浅沟槽之后，通过对所述浅沟槽进行刻蚀，在所述浅沟槽的侧壁上形成台阶，使所述浅沟槽上宽下窄，从而提高半导体器件的电学性能及可靠性。
附图说明
图1a～1c为发明人熟知的快闪记忆体中浅沟槽的制作方法的各步骤结构示意图。
图2为本发明一实施例所提供的快闪记忆体中浅沟槽的制作方法的流程图。
图3a～3g为本发明一实施例所提供的快闪记忆体中浅沟槽的制作方法的各步骤结构示意图。
具体实施方式
发明人熟知的快闪记忆体中浅沟槽的制作方法的各步骤结构示意图如图1a～1c所示，首先提供一半导体衬底10，所述半导体衬底10上形成有硬掩膜层11，所述硬掩膜层依次包括第一氧化层111、多晶硅层112、氮化硅层113以及第二氧化层114，通过对所述硬掩膜层11进行刻蚀形成第一浅沟槽隔离121，并暴露出部分所述半导体衬底10，形成如图1a所示的图形；然后在上述形成的结构上沉积第三氧化层13，所述第三氧化层13覆盖所述凹槽121以及暴露出的部分所述半导体衬底10，如图1b所示；最后，通过所述凹槽121对暴露出的部分所述半导体衬底10进行刻蚀，最终形成浅沟槽12，如图1c所示。采用该方法形成的浅沟槽12，其侧壁平滑，并且由于所述浅沟槽12深宽比的增加，在对暴露出的半导体衬底进行刻蚀时容易在半导体衬底中产生弓形不良，以至于影响半导体器件的数据保持能力等电学性能以及可靠性。
发明人发现，在浅沟槽中，在所述多晶硅层112、第一氧化层111与所述半导体衬底10之间形成有台阶时，即相邻的所述浅沟槽之间的多晶硅层112、第一氧化层111的宽度小于所述半导体衬底10的宽度时，能够提高最终的半导体器件的电学性能以及可靠性；并且，通过采用多晶硅对半导体衬底刻蚀速率选择比高的溶液对所述浅沟槽12进行湿法刻蚀，在横向上对多晶硅层112的刻蚀会大于对其余层的刻蚀，在所述浅沟槽12的侧壁上形成台阶。
经过进一步研究，发明人提供一种快闪记忆体中浅沟槽的制作方法，通过在浅沟槽的侧壁上形成台阶，来提高半导体器件的电学性能与可靠性，以此来减缓由于浅沟槽的深宽比增加造成弓形不良导致的可靠性降低以及数据保持能力的降低对半导体器件产生的影响。
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
本发明的核心思想在于，在半导体衬底上形成浅沟槽之后，通过对所述浅沟槽进行刻蚀，在所述浅沟槽的侧壁上形成台阶，使所述浅沟槽上宽下窄，从而提高半导体器件的电学性能及可靠性。
请参考图2，其为本发明一实施例所提供的快闪记忆体中浅沟槽的制作方法的流程图。如图2所示，本发明提供一种快闪记忆体中浅沟槽的制作方法，包括以下步骤：
步骤S01：提供一半导体衬底，在所述半导体衬底上形成硬掩膜层；
步骤S02：在所述硬掩膜层及半导体衬底中形成浅沟槽；
步骤S03：对所述浅沟槽进行刻蚀，在所述浅沟槽的侧壁上形成台阶，使所述浅沟槽上宽下窄。
图3a～3g为本发明一实施例所提供的快闪记忆体中浅沟槽的制作方法的各步骤结构示意图，请参考图2所示，并结合图3a～图3g，详细说明本发明提出的快闪记忆体中浅沟槽的制作方法：
在步骤S01中，提供一半导体衬底20，并在所述半导体衬底20上形成硬掩膜层21，形成图3a所示的结构。
在本实施例中所述半导体衬底20可以是硅衬底、锗硅衬底或绝缘体上硅(SOI)，或本领域技术人员公知的其他半导体衬底。所述硬掩膜层21至少包括两层次硬掩膜层，本实施例中，所述硬掩膜层21右下至上依次包括第一氧化层211、多晶硅层212、氮化硅层213以及第二氧化层214，即在所述半导体衬底20上依次沉积第一氧化层211、多晶硅层212、氮化硅层213以及第二氧化层214，可以采用热氧化法形成、常压化学气相沉积法、低压化学气相沉积法沉积或其他的沉积方法分别沉积而成。
在步骤S02中，在所述硬掩膜层21及半导体衬底20中形成浅沟槽22，具体的，包括：首先，对所述硬掩膜层21进行第一次刻蚀，形成第一凹槽221，暴露出部分所述半导体衬底20，形成如图3b所示的结构；然后，沉积保护层23，所述保护层23覆盖所述第一凹槽221的侧壁、顶部以及暴露出的部分所述半导体衬底20，如图3c所示；最后，对所述第一凹槽221底部的保护层23及其底部的半导体衬底20进行第二次刻蚀，即所述第二次刻蚀的对象是位于所述第一凹槽221底部的保护层23以及位于所述第一凹槽221底部的半导体衬底20，在所述第一凹槽221的基础上形成第二凹槽222，所述第一凹槽221与所述第二凹槽222形成浅沟槽22，形成如图3d所示的结构，所述浅沟槽22有多个浅沟槽组成，所述浅沟槽可以均匀分布或者非均匀分布。所述第二次刻蚀同时去掉所述第一凹槽221侧壁上沉积的保护层23，所述保护层23其作用在于保护第一凹槽221，防止所述第一凹槽221在第二次刻蚀中被刻蚀，优选的，所述保护层23为氧化层，在其他实施例中，也可以采用其余的材质来代替所述氧化层。所述第二次刻蚀为干法刻蚀。
可以理解的是，本实施例仅提供了一种在所述硬掩膜层21及半导体衬底20上形成浅沟槽22的方法，但是本发明并不局限于该方法，在其他实施例中，可以采用其余的方法在所述硬掩膜层及半导体衬底上形成浅沟槽。
在步骤S03中，对所述浅沟槽22进行刻蚀，在所述浅沟槽22的侧壁上形成台阶，使所述浅沟槽22上宽下窄。
具体的，通过对所述浅沟槽22的侧壁进行刻蚀，在所述多晶硅层212与半导体衬底20之间形成台阶。首先，对所述浅沟槽22的侧壁上的多晶硅层212进行横向刻蚀，在所述多晶硅层212与第一氧化层211之间形成台阶，如图3e所示，对所述多晶硅层212的刻蚀采用湿法刻蚀，所述湿法刻蚀采用的刻蚀液为酸性溶液，例如：氢氟酸、硝酸或磷酸，并且所述刻蚀液为多晶硅对半导体衬底刻蚀速率选择比高的溶液，例如多晶硅对半导体衬底刻蚀速率选择比大于等于2的溶液，从而对所述多晶硅层212的刻蚀大于对其余层的刻蚀，最终在所述多晶硅层212与第一氧化层211之间形成台阶。
其次，对所述浅沟槽22的侧壁上的第一氧化层211进行横向刻蚀，在第一氧化层211与半导体衬底20之间形成台阶，如图3f所示。对所述第一氧化层211采用干法刻蚀，最终所述多晶硅层212与第一氧化层211在相邻的所述浅沟槽隔离之间的宽度相同，即所述多晶硅层212与第一氧化层211在所述浅沟槽22的沟槽所在的方向上平齐。最终形成的浅沟槽22，在所述多晶硅层212与半导体衬底20之间形成台阶，从而能够提高最终形成的半导体器件的电学性能以及可靠性。
在实际的浅沟槽的制作过程中，由于在上述刻蚀的过程中不可避免的会对半导体衬底20产生刻蚀，因此最终形成的浅沟槽22，在所述第一氧化层211与半导体衬底20之间形成的台阶上，所述半导体衬底20的边缘被刻蚀形成圆弧状，如图3g所示。
可以理解的是，在步骤S03中，仅提供了一种在所述浅沟槽22的侧壁上形成台阶的优选方法，本发明并不仅局限于该种方法，凡是能够在浅沟槽的侧壁上形成台阶的方法均属于本发明的保护范围。同时，需要说明的是，本发明实施例所提供的快闪记忆体中浅沟槽的制作方法，可以适用于形成浅沟槽的任何器件，尤其适用于对电性特性要求比较高的半导体器件。
综上所述，本发明所提供的快闪记忆体中浅沟槽的制作方法，在半导体衬底上形成浅沟槽之后，通过对所述浅沟槽进行刻蚀，在所述浅沟槽的侧壁上形成台阶，使所述浅沟槽上宽下窄，从而提高半导体器件的电学性能及可靠性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (13)
1.一种快闪记忆体中浅沟槽的制作方法，其特征在于，包括：
提供一半导体衬底，在所述半导体衬底上形成硬掩膜层；
在所述硬掩膜层及半导体衬底中形成浅沟槽；
对所述浅沟槽进行刻蚀，在所述浅沟槽的侧壁上形成台阶，使所述浅沟槽上宽下窄；
其中，所述硬掩膜层由下至上依次包括第一氧化层和多晶硅层；
在对所述浅沟槽进行刻蚀的步骤中，通过对所述浅沟槽的侧壁进行刻蚀，在所述多晶硅层与半导体衬底之间形成台阶；对所述浅沟槽的侧壁进行刻蚀包括对所述多晶硅层进行横向刻蚀，在所述多晶硅层与所述第一氧化层之间形成台阶；以避免所述浅沟槽出现弓形，提高所述快闪记忆体的电学性能以及可靠性。
2.如权利要求1所述的快闪记忆体中浅沟槽的制作方法，其特征在于，在所述硬掩膜层及半导体衬底上形成浅沟槽的步骤包括：
对所述硬掩膜层进行第一次刻蚀，形成第一凹槽，暴露出部分所述半导体衬底；
沉积保护层，所述保护层覆盖所述第一凹槽的侧壁、顶部以及暴露出的部分所述半导体衬底；
对所述第一凹槽底部的保护层及其底部的半导体衬底进行第二次刻蚀，形成第二凹槽，所述第一凹槽与第二凹槽构成所述浅沟槽。
3.如权利要求2所述的快闪记忆体中浅沟槽的制作方法，其特征在于，所述第二次刻蚀同时去掉所述第一凹槽侧壁上沉积的保护层。
4.如权利要求3所述的快闪记忆体中浅沟槽的制作方法，其特征在于，所述第二次刻蚀为干法刻蚀。
5.如权利要求3所述的快闪记忆体中浅沟槽的制作方法，其特征在于，所述保护层为氧化层。
6.如权利要求1所述的快闪记忆体中浅沟槽的制作方法，其特征在于，所述硬掩膜层包括至少两层次硬掩膜层。
7.如权利要求6所述的快闪记忆体中浅沟槽的制作方法，其特征在于，所述硬掩膜层由下至上依次还包括位于所述多晶硅层上的氮化硅层以及第二氧化层。
8.如权利要求1所述的快闪记忆体中浅沟槽的制作方法，其特征在于，在对所述浅沟槽进行刻蚀的步骤中，对所述浅沟槽的侧壁进行刻蚀还包括对所述第一氧化层进行横向刻蚀，在所述第一氧化层与所述半导体衬底之间形成台阶。
9.如权利要求8所述的快闪记忆体中浅沟槽的制作方法，其特征在于，所述多晶硅层与第一氧化层在相邻的所述浅沟槽隔离之间的宽度相同。
10.如权利要求1所述的快闪记忆体中浅沟槽的制作方法，其特征在于，对所述多晶硅层的刻蚀为湿法刻蚀。
11.如权利要求10所述的快闪记忆体中浅沟槽的制作方法，其特征在于，所述湿法刻蚀采用的刻蚀液为酸性溶液。
12.如权利要求11所述的快闪记忆体中浅沟槽的制作方法，其特征在于，所述刻蚀液为多晶硅对半导体衬底刻蚀速率选择比大于等于2的溶液。
13.如权利要求8所述的快闪记忆体中浅沟槽的制作方法，其特征在于，对所述第一氧化层的刻蚀为干法刻蚀。
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