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KR102065973B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102065973B1
KR102065973B1 KR1020130082307A KR20130082307A KR102065973B1 KR 102065973 B1 KR102065973 B1 KR 102065973B1 KR 1020130082307 A KR1020130082307 A KR 1020130082307A KR 20130082307 A KR20130082307 A KR 20130082307A KR 102065973 B1 KR102065973 B1 KR 102065973B1
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삼성전자 주식회사
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판 상에 형성된 게이트; 상기 게이트의 측벽과 바닥면을 따라 형성된 게이트 절연막; 상기 게이트의 양 측벽에 형성되는 L자형의 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 상기 게이트의 측벽을 따라서 형성된 제1 부분과, 상기 제1 부분과 연결되고 상기 기판의 상면을 따라서 형성된 제2 부분을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
게이트 절연막으로 주로 사용되는 실리콘 산화막은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다. 고유전막은 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있다.
또한, 게이트 물질로 주로 사용되는 폴리실리콘은 대부분의 금속보다 저항이 크다. 따라서, 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하고 있다.
또한, 반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다. 이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, GIDL(Gate Induced Drain Leakage) 전류를 줄여서, 동작 특성을 개선한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, GIDL 전류를 줄여서, 동작 특성을 개선한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 기판 상에 형성된 게이트; 상기 게이트의 측벽과 바닥면을 따라 형성된 게이트 절연막; 상기 게이트의 양 측벽에 형성되는 L자형의 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 상기 게이트의 측벽을 따라서 형성된 제1 부분과, 상기 제1 부분과 연결되고 상기 기판의 상면을 따라서 형성된 제2 부분을 포함할 수 있다.
여기서, 상기 게이트의 상면과, 상기 제1 부분의 상면은 동일 평면 상에 배치될 수 있다.
상기 제1 부분의 폭은 일정할 수 있다.
상기 스페이서 구조체는, 순차적으로 적층된 제1 내지 제n(단, n은 2이상의 자연수) 스페이서를 포함할 수 있다.
상기 스페이서 구조체 중에서 최외각에 배치된 상기 제n 스페이서는 L자형일 수 있다.
상기 제1 내지 제n 스페이서 각각은 L자형일 수 있다.
상기 스페이서 구조체는 층간 절연막과 직접 접촉할 수 있다.
상기 층간 절연막은 상기 스페이서 구조체의 측면과, 상승된 소오스/드레인의 상면을 따라 형성된 보호막을 포함할 수 있다.
상기 스페이서 구조체 하부에는 LDD(Low Doped Drain)영역에 배치될 수 있다.
상기 금속 게이트의 양측의 상기 핀 내에 형성되고, 상기 스페이서 구조체와 접하도록 형성된 상승된 소오스/드레인을 더 포함할 수 있다.
상기 상승된 소오스 내와 상기 스페이서 구조체 하부까지 연장되어 형성된 제1 플러그 도펀트 영역과, 상기 상승된 드레인 내에 형성되는 제2 플러그 도펀트 영역을 더 포함할 수 있다.
상기 제2 플러그 도펀트 영역은 상기 스페이서 구조체와 비오버랩될 수 있다.
상기 제1 플러그 도펀트 영역과 상기 제2 플러그 도펀트 영역은 틸트된 임플란트 공정에 의해 형성될 수 있다.
상기 스페이서 구조체와 상기 금속 게이트 사이에 배치된 이너 스페이서(inner spacer)를 더 포함할 수 있다.
상기 이너 스페이서는 모따기된 I자형일 수 있다.
상기 반도체 장치는 입출력 회로(I/O circuit) 내에 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 제1 방향으로 길게 연장된 핀; 상기 핀 상에, 상기 제1 방향과 다른 제2 방향으로 길게 연장된 금속 게이트; 상기 금속 게이트의 양 측벽에 형성되고, L자형의 스페이서 구조체를 포함하고, 상기 금속 게이트의 상면과, 상기 스페이서 구조체의 상면이 동일 평면 상에 배치될 수 있다.
여기서, 상기 스페이서 구조체는 상기 금속 게이트의 측벽을 따라서 형성된 제1 부분과, 상기 제1 부분과 연결되고 상기 핀의 상면을 따라서 형성된 제2 부분을 포함할 수 있다.
상기 제1 부분의 폭은 일정할 수 있다.
상기 스페이서 구조체는, 순차적으로 적층된 제1 내지 제n(단, n은 2이상의 자연수) 스페이서를 포함하고, 상기 제1 내지 제n 스페이서 각각은 L자형일 수 있다.
상기 스페이서 구조체는 층간 절연막과 직접 접촉하되, 상기 층간 절연막은 상기 스페이서 구조체의 상기 제1 부분의 측벽과 상기 제2 부분의 상면에 직접 접촉할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면(aspect)은 제1 영역과 제2 영역이 정의된 기판; 상기 제1 영역에 형성되고, 제1 금속 게이트와, 상기 제1 금속 게이트의 양측에 형성된 L자형의 제1 스페이서 구조체를 포함하는 제1 트랜지스터; 및 상기 제2 영역에 형성되고, 제2 금속 게이트와, 상기 제2 금속 게이트의 양측에 형성된 제2 스페이서 구조체를 포함하는 제2 트랜지스터를 포함할 수 있다.
상기 제1 스페이서 구조체는 상기 금속 게이트의 측벽을 따라서 형성된 제1 부분과, 상기 제1 부분으로부터 분지된 제2 부분을 포함할 수 있다.
상기 제1 부분의 폭은 일정할 수 있다.
상기 제2 스페이서 구조체는 모따기된 I자형일 수 있다.
상기 제1 트랜지스터는 상기 제1 금속 게이트의 양측에 형성된 제1 상승된 소오스/드레인을 포함하고, 상기 제2 트랜지스터는 상기 제2 금속 게이트의 양측에 형성된 제2 상승된 소오스/드레인을 더 포함하고, 상기 제1 금속 게이트의 측벽에서 상기 제1 상승된 소오스/드레인까지의 제1 거리와, 상기 제2 금속 게이트의 측벽에서 상기 제2 상승된 소오스/드레인까지의 제2 거리는 서로 다를 수 있다.
상기 제1 거리는 상기 제2 거리보다 길 수 있다.
상기 제1 트랜지스터의 제1 구동 전압은, 상기 제2 트랜지스터의 제2 구동전압보다 높을 수 있다.
상기 제1 트랜지스터는 입출력 회로 내에 배치되고, 상기 제2 트랜지스터는 코어 회로 내에 배치될 수 있다.
상기 제1 영역에 형성된 제1 핀과, 상기 제2 영역에 형성된 제2 핀을 포함하고, 상기 제1 금속 게이트는 상기 제1 핀과 교차하고, 상기 제2 금속 게이트는 상기 제2 핀과 교차할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 영역과 제2 영역이 정의된 기판; 상기 제1 영역에 형성되고, 제1 구동 전압으로 동작하는 제1 트랜지스터; 및 상기 제2 영역에 형성되고, 상기 제1 구동 전압보다 작은 제2 구동 전압으로 동작하는 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터는 상기 제1 영역에 형성되고, 제1 금속 게이트와, 상기 제1 금속 게이트의 양측에 형성된 제1 상승된 소오스/드레인과, 상기 제1 상승된 소오스/드레인 내에 틸트된 제1 플러그 도펀트 영역을 포함하고, 상기 제2 트랜지스터는 상기 제2 영역에 형성되고, 제2 금속 게이트와, 상기 제2 금속 게이트의 양측에 형성된 제2 상승된 소오스/드레인과, 상기 제2 상승된 소오스/드레인 내에 틸트되지 않은 제2 플러그 도펀트 영역을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 영역과 제2 영역이 정의된 기판; 상기 제1 영역에 형성되고, 제1 구동 전압으로 동작하는 제1 트랜지스터; 및 상기 제2 영역에 형성되고, 상기 제1 구동 전압보다 작은 제2 구동 전압으로 동작하는 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터는 상기 제1 영역에 형성되고, 제1 금속 게이트와, 상기 제1 금속 게이트의 양측에 형성된 제1 스페이서 구조체와, 상기 제1 금속 게이트와 상기 제1 스페이서 사이에 배치된 이너 스페이서를 포함하고, 상기 제2 트랜지스터는 상기 제2 영역에 형성되고, 제2 금속 게이트와, 상기 제2 금속 게이트의 양측에 형성된 제2 스페이서 구조체를 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은 제1 방향으로 길게 연장되도록 핀을 형성하고, 상기 핀 상에, 상기 제1 방향과 다른 제2 방향으로 길게 연장되도록 희생 게이트를 형성하고, 상기 희생 게이트의 양 측벽 및 상기 핀의 상면에, 스페이서 구조체를 형성하고, 상기 스페이서 및 상기 핀을 제거하여, 상기 핀 내에 트렌치를 형성하되, 상기 스페이서의 일부는 상기 핀의 상면에 남겨지고, 상기 트렌치 내에 상승된 소오스/드레인을 형성할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 면은 제1 영역, 제2 영역 및 제3 영역이 정의된 기판을 제공하고, 상기 제1 영역에 제1 도전형의 고전압용 제1 게이트를 형성하고, 상기 제2 영역에 제1 도전형의 레귤러 전압용 제2 게이트를 형성하고, 상기 제3 영역에 제2 도전형의 레귤러 전압용 제2 게이트를 형성하고, 상기 제1 게이트의 상면과 측벽, 상기 제2 게이트의 상면과 측벽, 상기 제3 게이트의 상면과 측벽을 따라서 스페이서용 절연막을 형성하고, 상기 제1 영역과 상기 제2 영역을 커버하고 상기 제3 영역을 노출하는 제1 마스크를 이용하여, 상기 제3 영역에 상기 제3 게이트의 양측에 제3 트렌치를 형성하고, 상기 제3 영역을 커버하고 상기 제1 영역의 일부를 노출하고 상기 제2 영역을 노출하는 제2 마스크를 이용하여, 상기 제1 영역에 상기 제1 게이트의 양측에 제1 트렌치를 형성하고 상기 제2 영역에 상기 제2 게이트의 양측에 제2 트렌치를 형성하는 것을 포함한다.
여기서, 상기 제2 마스크는 상기 제1 게이트를 커버하고, 상기 제1 영역의 상기 기판과 접촉하는 상기 스페이서용 절연막의 일부도 커버한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9a는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9b는 본 발명의 제7b 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13a은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14 내지 도 23은 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 24 및 도 25는 본 발명의 제10 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 26 내지 도 31은 본 발명의 제11 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이고, 도 3은 도 1의 B - B를 따라서 절단한 단면도이다. 도 1에 도시된 반도체 장치는, 고전압 트랜지스터일 수 있다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 필드 절연막(110), 제1 게이트 절연막(141, 142, 145), 제1 금속 게이트(147), 제1 스페이서 구조체(spacer structure)(120), 층간 절연막(171, 172, 173), 제1 상승된 소오스/드레인(161, 162) 등을 포함할 수 있다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 또는, 기판(100)은 III-V족 기판일 수도 있다.
제1 핀(F1)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 제1 핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
필드 절연막(110)은 기판(100) 상에 형성되고, 필드 절연막(110)은 2층 이상의 절연막을 적층하여 형성할 수도 있다. 필드 절연막(110)은 제1 핀(F1)의 측벽의 하부를 둘러싸도록 형성되고, 제1 핀(F1)의 측벽의 상부를 노출시킬 수 있다.
제1 금속 게이트(147)는 제1 핀(F1) 상에, 제1 핀(F1)과 교차하도록 형성될 수 있다. 제1 금속 게이트(147)는 제1 방향(X)으로 연장될 수 있다. 제1 금속 게이트(147)는 예를 들어, 순차적으로 적층된 일함수 조절막, 접착막, 매립 게이트 패턴 등을 포함할 수 있다. 일함수 조절막은 트랜지스터의 일함수를 조절함으로써, 트랜지스터의 동작 특성을 조절하는 역할을 한다. 예를 들어, N형 일함수 조절막은 TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질일 수 있다. 예를 들어, N형 일함수 조절막은 TiAlC막일 수 있다. 접착막은 TiN, Ti 중 적어도 하나를 포함할 수 있다. P형 일함수 조절막은 TiN일 수 있다. 매립 게이트 패턴은 Al, W, Ti 중 선택된 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 제1 금속 게이트(147)는 대체 공정(replacement process)를 통해서 제조된 것일 수 있다.
또한, 제1 금속 게이트(147)와 제1 핀(F1) 사이에는, 제1 게이트 절연막(141, 142, 145)가 배치될 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치(1)는 고전압 트랜지스터이기 때문에, 제1 게이트 절연막(141, 142, 145)의 두께는 고전압을 견딜 수 있도록 설계된다. 예를 들어, 희생 절연막(141), 인터페이스막(142)은 실리콘 산화막이고, 고유전율막(145)는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체(high-k) 물질일 수 있다. 예를 들어, 고유전율막(145)은, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 희생 절연막(141), 인터페이스막(142)는 제1 핀(F1)의 상면에 형성되고, 고유전율막(145)은 제1 핀(F1)의 상면뿐만 아니라, 제1 금속 게이트(147)의 측벽에도 형성될 수 있다.
제1 상승된 소오스/드레인(161, 162)은 제1 금속 게이트(147)의 양측에, 제1 핀(F1) 내에 배치될 수 있다. 또한, 제1 상승된 소오스/드레인(161, 162)과 제1 금속 게이트(147)는 스페이서 구조체(120)에 의하여 절연될 수 있다. 제1 상승된 소오스/드레인(161, 162)은 스페이서 구조체(120)와 접촉할 수 있다.
또한, 도 3에서, 제1 상승된 소오스/드레인(161, 162)의 상면이, 스페이서 구조체(120)의 제2 부분(120b)의 상면보다 낮은 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 상승된 소오스/드레인(161, 162)의 상면은 제2 부분(120b)의 상면과 동일 평면에 위치하거나, 더 높을 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 N형 트랜지스터인 경우, 제1 상승된 소오스/드레인(161, 162)은 인장 스트레스 물질을 포함할 수 있다. 제1 상승된 소오스/드레인(161, 162)은 소오스/드레인은 기판과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판이 Si일 때, 소오스/드레인은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
또는, 본 발명의 제1 실시예에 따른 반도체 장치(1)가 P형 트랜지스터인 경우, 제1 상승된 소오스/드레인(161, 162)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 스페이서 구조체(120)는 제1 금속 게이트(147)의 측벽에 형성되고, L자형 구조일 수 있다.
여기서, 제1 스페이서 구조체(120)가 L자형 구조를 갖는다는 의미는, 제1 스페이서 구조체(120)의 전체가 L자형이고, 제1 스페이서 구조체의 일부층만 L자형인 경우를 제외한다.
제1 스페이서 구조체(120)는 제1 금속 게이트(147)의 측벽을 따라서 형성된 제1 부분(120a)과, 제1 부분(120a)과 연결되고 제1 핀(F1)의 상면을 따라서 형성된 제2 부분(120b)를 포함할 수 있다.
특히, 제1 부분(120a)의 폭은 일정할 수 있다. 즉, 제1 부분(120a)은 모따기되지 않은 수 있다. 달리 설명하면, 제1 부분(120a) 중에서, 제1 금속 게이트(147)의 상부에 인접한 영역의 폭과, 제1 금속 게이트(147)의 하부에 인접한 영역의 폭이 서로 동일할 수 있다. 여기서, 서로 동일하다는 의미는, 폭이 서로 완전히 동일한 경우와, 공정 조건에 의해서 발생할 수 있는 미세하게 차이가 발생하는 경우도 포함하는 의미이다.
또한, 도 3에 도시된 것과 같이, 제1 스페이서 구조체(120)의 제1 부분(120a)의 상면과, 제1 금속 게이트(147)의 상면은 동일 평면 상에 위치할 수 있다. 평탄화 공정을 통해서, 제1 부분(120a)의 상면과, 제1 금속 게이트(147)의 상면이 동시에 평평해졌기 때문이다.
구체적으로, 제1 스페이서 구조체(120)는 순차적으로 적층된 제1 내지 제n(단, n은 2이상의 자연수) 스페이서(121, 122a, 122b, 123)를 포함할 수 있다.
후술하겠으나, 제1 스페이서(121)은 LDD(Low Doped Drain) 영역을 도핑을 하기 전에, 기판(100)의(또는 제1 핀(F1)의) 상면을 보호하기 위한 것이다. 제1 스페이서(121)는 예를 들어, SiN일 수 있고, 예를 들어, ALD(Atomic Layer Deposition) 방식을 이용하여 형성될 수 있다. 제1 스페이서(121)는 제1 금속 게이트(147)의 측벽 및 제1 핀(F1)의 상면을 따라서, 컨포말하게 형성될 수 있다.
제2 스페이서(122a, 122b)는 다른 트랜지스터(예를 들어, 고전압 트랜지스터보다 동작 전압이 낮은 레귤러(regular) 트랜지스터)의 소오스/드레인을 형성하기 위해, 핀 내에 트렌치를 형성하기 위해 사용될 수 있다. 제2 스페이서(122a, 122b)는 다층의 절연막으로 이루어질 수 있고, 예를 들어, 122a는 SiOCN, 122b는 산화막일 수 있으나, 이에 한정되지 않는다. 제2 스페이서(122a, 122b)는 제1 스페이서(121) 상에, 제1 금속 게이트(147)의 측벽 및 제1 핀(F1)의 상면을 따라서, 컨포말하게 형성될 수 있다.
제3 스페이서(123)은 예를 들어, SiOCN일 수 있고, 다른 트랜지스터의 상승된 소오스/드레인(elevated source/drain)을 형성한 후에 형성될 수 있다. 제3 스페이서(123)는 제2 스페이서(122a, 122b) 상에, 제1 금속 게이트(147)의 측벽 및 제1 핀(F1)의 상면을 따라서, 컨포말하게 형성될 수 있다.
제1 스페이서(121) 내지 제3 스페이서(123)로 예시한 물질/제조방법 등은 예시적인 것에 불과하고, 이에 한정되지 않는다. 여기서, 제1 스페이서 구조체(120)가 4개의 물질층이 적층된 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 3개층 이하일 수도 있고, 5개층 이상일 수도 있다.
도시된 것과 같이, 제1 내지 제n 스페이서(121, 122a, 122b, 123) 각각은 L자형일 수 있다.
특히, 최외각에 배치된 제n 스페이서(예를 들어, 도 3에서 123)는 L자형일 수 있다. 도시한 것과 달리, 제n 스페이서(123)의 아래에 배치된 다른 스페이서가 L자형이 아닌 경우에도, 제n 스페이서(123)는 L자형일 수 있다.
여기서, 제1 스페이서 구조체(120)는 층간 절연막(171, 172, 173)과 직접 접촉할 수 있다.
구체적으로, 층간 절연막(171, 172, 173)은 제1 스페이서 구조체(120)의 제1 부분(120a)의 측벽과 제2 부분(120b)의 상면에 직접 접촉할 수 있다. 뿐만 아니라, 층간 절연막(171, 172, 173)은 제2 부분(120b)의 측벽의 일부에 직접 접촉할 수도 있다.
층간 절연막(171, 172, 173)은 예를 들어, 다수의 적층된 절연막을 포함할 수 있다. 예를 들어, 보호막(171)은 제1 스페이서 구조체(120)의 측면과, 제1 상승된 소오스/드레인(161, 162)의 상면을 따라 형성될 수 있다. 보호막(171)은 예를 들어, SiN일 수 있으나, 이에 한정되지 않는다. 보호막(171)은 이후 절연막(172)을 형성하는 공정에서, 제1 상승된 소오스/드레인(161, 162) 및 제1 금속 게이트(147) 등을 보호하기 위함이다. 절연막(172)는 예를 들어, FCVD막일 수 있고, 절연막(173)은 예를 들어, HDP 막일 수 있다. 절연막(172)은 제1 상승된 소오스/드레인(161, 162) 및 제1 금속 게이트(147)를 매립하기 위한 것이고, 절연막(173)은 절연막(172)보다 물성이 단단한 것일 수 있다.
한편, 제1 스페이서 구조체(120)의 하부에는 LDD(Low Doped Drain)영역(181)이 배치될 수 있다.
여기서, 제1 스페이서 구조체(120)가 L자형인 이유는 다음과 같다.
제1 스페이서 구조체(120)가 L자형인 경우, 제1 스페이서 구조체(120)에 접하여 형성되는 제1 상승된 소오스/드레인(161, 162)과 제1 금속 게이트(147) 사이의 거리(L1)가 증가된다.
즉, 스페이서 구조체가 L자형이 아니고 I자형인 경우에는, 상승된 소오스/드레인과 금속 게이트 사이의 거리가 상대적으로 가깝다. 상승된 소오스/드레인과 금속 게이트 사이의 거리가 가까운 경우, 금속 게이트에서 상승된 드레인으로 발생하는 GIDL(Gate Induced Drain Leakage) 전류가 클 수 있다. 특히, 고전압 트랜지스터는 고전압을 사용하기 때문에, GIDL 전류는 고전압 트랜지스터에서 많은 성능 감소를 가져올 수 있다.
그런데, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 상승된 소오스/드레인(161, 162)과 제1 금속 게이트(147) 사이의 거리(L1)가 길기 때문에, GIDL을 줄일 수 있고 고전압 트랜지스터의 성능 향상을 이룰 수 있다.
뿐만 아니라, 후술하겠으나, 제1 스페이서 구조체(120)가 L자형으로 만들기 위해, 별도의 추가 마스크를 사용하지 않을 수 있다(도 21 참조). 따라서, 추가비용이 발생하지 않고 최소한의 비용으로 효과를 극대화할 수 있다.
한편, 이러한 반도체 장치(1)는 입출력 회로(I/O circuit) 내에 형성될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 반도체 장치와 다른 점을 위주로 설명한다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 L자형의 제1 스페이서 구조체(120)뿐만 아니라, 제1 플러그 도펀트 영역(165)과 제2 플러그 도펀트 영역(166)을 더 포함할 수 있다.
제1 플러그 도펀트 영역(165)은 제1 상승된 소오스(162) 측에 배치되고, 제2 플러그 도펀트 영역(166)은 제1 상승된 드레인(161) 측에 배치될 수 있다. 여기서, 제1 플러그 도펀트 영역(165)과 제2 플러그 도펀트 영역(166)은 상승된 소오스/드레인(161, 162)의 저항을 조절하기 위해서 형성된다. 즉, 상승된 소오스/드레인(161, 162)을 인시츄 도핑과 함께 에피성장방식으로 형성하더라도, 상승된 소오스/드레인(161, 162)의 저항을 더 정확하게 조절하기 위해서, 제1 플러그 도펀트 영역(165)과 제2 플러그 도펀트 영역(166)을 형성할 수 있다.
제1 플러그 도펀트 영역(165)과 제2 플러그 도펀트 영역(166)은 틸트된(tilted) 임플란트 공정에 의해 형성될 수 있다. 예를 들어, P를 도핑할 수 있고, 예를 들어, 기판과 수직인 면으로부터 약 20° 정도 경사를 주어 임플란트할 수 있다.
특히, 도시된 것과 같이, 제1 플러그 도펀트 영역(165)은 제1 상승된 소오스(162) 내와 제1 스페이서 구조체(120) 하부까지 연장되어 형성될 수 있다. 제2 플러그 도펀트 영역(166)은 제1 상승된 드레인(161) 내에 형성될 수 있다. 특히, 제2 플러그 도펀트 영역(166)은 제1 스페이서 구조체(120)와 비오버랩될 수 있다.
제1 상승된 드레인(161)에는 고전압(예를 들어, 1.8V 이상)이 인가되고, 제1 상승된 소오스(162)에는 상대적으로 낮은 전압(예를 들어, 0V 이하)이 인가될 수 있다. 따라서, GIDL 전류가 주로 발생되는 부분은, 제1 상승된 드레인(161)과 제1 금속 게이트(147) 사이이다. 따라서, 제2 플러그 도펀트 영역(166)이 제1 금속 게이트(147)와 멀리 떨어져 있기 때문에, GIDL 전류 발생을 줄일 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 반도체 장치와 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는, L자형의 제1 스페이서 구조체(120)뿐만 아니라, 제1 금속 게이트(147)와 제1 스페이서 구조체(120) 사이에 배치된 이너 스페이서(inner spacer)(125, 126)를 더 포함할 수 있다. 이너 스페이서(125, 126)는 예를 들어, 산화막(125)과 저유전율막(126)일 수 있으나, 이에 한정되지 않는다. 저유전율막(126)은 예를 들어, SiOCN일 수 있으나 이에 한정되지 않는다.
이너 스페이서(125, 126)는 모따기된 I자형(chamfered I type spacer)일 수 있다. 즉, 이너 스페이서(125, 126)의 상부는 제1 금속 게이트(147)의 상부에 인접하고 제1 폭을 갖고, 이너 스페이서(125, 126)의 하부는 제1 금속 게이트(147)의 하부에 인접하고, 제1 폭과 다른 제2 폭을 갖는다. 여기서, 제1 폭은 제2 폭보다 좁을 수 있다.
전술한 것과 같이, L자형의 스페이서 구조체(120)는 모따기되지 않은 형태일 수 있다.
이너 스페이서(125, 126)에 의해서, 제1 금속 게이트(147)와 제1 상승된 드레인(161)의 거리(L2)가 길어진다. 즉, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서의, 제1 금속 게이트(147)와 제1 상승된 드레인(161)의 거리(L2)는, 본 발명의 제1 실시예에 따른 반도체 장치(1에서의, 제1 금속 게이트(147)와 제1 상승된 드레인(161) 사이의 거리(L1)보다 길다. 따라서, GIDL 전류 발생을 더 줄일 수 있다.
또한, 제1 게이트 절연막(141, 142, 145) 중 희생 절연막(141)은 이너 스페이서(125, 126)의 아래에 위치할 수 있다. 인터페이스막(142)은 이너 스페이서(125, 126)의 사이에 배치될 수 있다. 고유전율막(145)은 이너 스페이서(125, 126)의 측벽과 절연막(141)의 상면을 따라서 컨포말하게 형성될 수 있다.
도 6은 본 발명의 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 5을 이용하여 설명한 반도체 장치와 다른 점을 위주로 설명한다.
도 6를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는, 틸트된 임플란트 공정에 의해 형성된 제1 및 제2 플러그 도펀트 영역(165, 166)과, 제1 스페이서 구조체(120)와 제1 금속 게이트(147) 사이에 배치된 이너 스페이서(125, 126)를 더 포함할 수 있다.
L자형 스페이서 구조체(120), 제1 및 제2 플러그 도펀트 영역(165, 166) 및 이너 스페이서(125, 126)를 모두 구비하고 있기 때문에, GIDL 전류를 최소화할 수 있다.
도 7은 본 발명의 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 8은 본 발명의 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
우선 도 7을 참조하면, 본 발명의 본 발명의 제5 실시예에 따른 반도체 장치(5)는, L자형의 제1 스페이서 구조체(120)는 채택하지 않고 제1 플러그 도펀트 영역(165)과 제2 플러그 도펀트 영역(166)만 채택할 수 있다.
또한, 도 8을 참조하면, 본 발명의 본 발명의 제6 실시예에 따른 반도체 장치(6)는, L자형의 제1 스페이서 구조체(120)는 채택하지 않고 제1 스페이서 구조체(120)와 제1 금속 게이트(147) 사이에 배치된 이너 스페이서(125, 126)만 채택할 수 있다.
즉, 도 7 및 도 8에서, 제1 스페이서 구조체(120)는 L자형이 아니고, 모따기된 I자형일 수 있다. 이러한 경우에도, 제1 상승된 드레인(161)과 제1 금속 게이트(147) 사이가 떨어져 있기 때문에, GIDL 전류를 줄일 수 있다.
도 9a는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9a를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 기판(100) 내에 제1 영역(I)과 제2 영역(II)이 정의되어 있다.
제1 영역(I)에는 제1 구동 전압으로 동작하는 제1 트랜지스터(101)가 형성되고, 제2 영역(II)에는 제1 구동 전압과 다른 제2 구동 전압으로 동작하는 제2 트랜지스터(102)가 형성될 수 있다. 여기서, 제2 구동 전압은 제1 구동 전압보다 작을 수 있다. 예를 들어, 제2 구동 전압은 레귤러 전압이고, 제1 구동 전압은 고전압일 수 있다.
제1 영역(I)은 예를 들어, 입출력 회로(I/O circuit) 내에 배치되고, 제2 영역(II)은 예를 들어, 코어 회로(core circuit) 내에 배치될 수 있다.
제1 트랜지스터(101)와 제2 트랜지스터(102)는 동일한 도전형(예를 들어, N형)의 트랜지스터일 수 있다.
제1 트랜지스터(101)는 도 1 내지 도 8을 이용하여 전술한 트랜지스터 중 어느 하나일 수 있다. 도 9a에서는 예를 들어, 도 3의 트랜지스터를 도시하였다. 제1 트랜지스터(101)는 제1 금속 게이트(147)와, 제1 금속 게이트(147)의 양측에 형성된 L자형의 제1 스페이서 구조체(120)를 포함할 수 있다. 제1 금속 게이트(147)는 제1 핀(F1)을 교차하도록 형성될 수 있다. L자형의 제1 스페이서 구조체(120)로 인해서, 제1 금속 게이트(147)와 제1 상승된 소오스/드레인(161, 162) 사이의 제1 거리(L1)를 증가시킬 수 있다.
제2 트랜지스터(102)는 제2 금속 게이트(247)와, 제2 금속 게이트(247)의 양측에 형성된 제2 스페이서 구조체(220), 제2 상승된 소오스/드레인(261, 262) 등을 포함할 수 있다.
여기서, 제2 스페이서 구조체(220)는 모따기된 I자 형태일 수 있다. 따라서, 제2 금속 게이트(247)와 제2 상승된 소오스/드레인(261, 262) 사이의 제3 거리(L3)는, 제1 거리(L1)보다 짧을 수 있다.
이러한 제2 스페이서 구조체(220)는 다수의 적층된 스페이서(221, 222a, 222b)를 포함할 수 있다.
한편, 제2 게이트 절연막(242, 245) 중 인터페이스막(242)은 실리콘 산화막이고, 고유전율막(245)는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체(high-k) 물질일 수 있다. 고유전율막(245)는 제2 금속 게이트(247)의 측벽 및 바닥면을 따라서 컨포말하게 형성될 수 있다.
한편, 제2 게이트 절연막(242, 245)의 두께는, 제1 게이트 절연막(141, 142, 145)의 두께보다 얇을 수 있다. 제2 트랜지스터(102)의 구동 전압이 제1 트랜지스터(101)의 구동 전압에 비해서 상대적으로 작기 때문이다.
도 9b는 본 발명의 제7b 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9b를 참조하면, 본 발명의 제7b 실시예에 따른 반도체 장치(7b)에서, 기판(100) 내에 제1 영역(I)과 제1b 영역(Ib)이 정의되어 있다.
제1 영역(I)에는 고전압으로 구동하고 제1 도전형(예를 들어, N형)의 제1 트랜지스터(101)가 형성되고, 제1b 영역(Ib)에는 고전압으로 구동하고 제2 도전형(예를 들어, P형)의 제1b 트랜지스터(101b)가 형성될 수 있다.
제1 영역(I)과 제1b 영역(Ib)은 예를 들어, 입출력 회로에 배치될 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터(101)의 제1 금속 게이트(147)는, 예를 들어, N형 일함수 조절막을 포함할 수 있고, N형 일함수 조절막은 예를 들어, TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질일 수 있으나, 이에 한정되지 않는다.
제1b 트랜지스터(101b)의 제1b 금속 게이트(147b)는, 예를 들어, P형 일함수 조절막만 포함하거나, P형 일함수 조절막과 N형 일함수 조절막의 적층막을 포함할 수 있다. 제1b 금속 게이트(147b)가 P형 일함수 조절막과 N형 일함수 조절막을 모두 포함하는 이유는, 공정 간소화를 위해서이다. P형 일함수 조절막은 TiN일 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터(101)의 상승된 소오스/드레인(161, 162)은 인장 스트레스 물질을 포함할 수 있다.
제1b 트랜지스터(101b)의 상승된 소오스/드레인(161b, 162b)은 압축 스트레스 물질을 포함할 수 있다.
도 10은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상 도 9a를 이용하여 설명한 반도체 장치와 다른 점을 위주로 설명한다.
도 10을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 기판(100) 내에 제1 영역(I), 제2 영역(II), 제3 영역(III)이 정의되어 있다.
제1 영역(I)에는 고전압의 제1 도전형(예를 들어, N형)의 제1 트랜지스터(101)가 형성되고, 제2 영역(II)에는 레귤러 전압의 제1 도전형의 제2 트랜지스터(102)가 형성되고, 제3 영역(III)에는 레귤러 전압의 제2 도전형(예를 들어, P형)의 제3 트랜지스터(103)가 형성될 수 있다.
제1 트랜지스터(101) 및 제2 트랜지스터(102)는 도 9a를 이용하여 설명한 것과 동일하다.
제3 트랜지스터(103)는 제3 금속 게이트(347)와, 제3 금속 게이트(347)의 양측에 형성된 제3 스페이서 구조체(320), 제3 상승된 소오스/드레인(361, 362) 등을 포함할 수 있다. 여기서, 제3 스페이서 구조체(320)는 모따기된 I자 형태일 수 있다.
도 11은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 기판(100) 내에 제1 영역(I), 제4 영역(IV)이 정의되어 있다.
제1 영역(I)에는 제1 트랜지스터(101)가 형성되고, 제1 트랜지스터(101)는 도 1 내지 도 8을 이용하여 전술한 트랜지스터 중 어느 하나일 수 있다.
제4 영역(IV)에는 제4 트랜지스터(104)가 형성되고, 제4 금속 게이트(447)와, 제4 금속 게이트(447)의 양측에 형성된 모따기된 I자형의 제4 스페이서 구조체(420), 제4 상승된 소오스/드레인(461, 462)를 포함할 수 있다. 제4 스페이서 구조체(420)는 다수의 적층된 스페이서(421, 422a, 422b)를 포함할 수 있다. 또한, 제4 게이트 절연막(441, 442, 445) 중 희생 절연막(441), 인터페이스막(442)는 실리콘 산화막이고, 고유전율막(445)는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체(high-k) 물질일 수 있다.
제1 트랜지스터(101)와 제4 트랜지스터(104)는 고전압 트랜지스터일 수 있고, 제1 영역(I)과 제4 영역(IV)은 입출력 회로 내에 배치될 수 있다. 즉, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, L자형 제1 스페이서 구조체(120)가 적용된 고전압 트랜지스터(101)와 I자형 제4 스페이서 구조체(420)가 적용된 고전압 트랜지스터(104)가 동시에 구현될 수 있다.
도 12는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)에서, 기판(100) 내에 제5 영역(V), 제6 영역(VI)이 정의되어 있다.
제5 영역(V)에 형성된 제5 트랜지스터(105)는 고전압 트랜지스터일 수 있다. 제5 트랜지스터(105)는, 도 7을 이용하여 설명한 것과 같이, L자형의 스페이서 구조체는 채택하지 않고 틸트된 제1 플러그 도펀트 영역(165)과 제2 플러그 도펀트 영역(166)만 채택할 수 있다. 따라서, GIDL 전류의 발생을 줄일 수 있다.
제6 영역(VI)에 형성된 제6 트랜지스터(106)는 레귤러 트랜지스터일 수 있다. 제6 트랜지스터(106)는 제3 플러그 도펀트 영역(265)과, 제4 플러그 도펀트 영역(266)을 포함할 수 있다.
제3 플러그 도펀트 영역(265)은 제6 상승된 소오스(262) 측에 배치되고, 제4 플러그 도펀트 영역(266)은 제6 상승된 드레인(261) 측에 배치될 수 있다.
제1 플러그 도펀트 영역(165)과 제2 플러그 도펀트 영역(166)은 틸트(tilted)되어 있는 반면, 제3 플러그 도펀트 영역(265)과 제4 플러그 도펀트 영역(266)은 틸트되지 않을 수 있다. 따라서, 제3 플러그 도펀트 영역(265)에서 제6 금속 게이트(247)까지 거리와, 제4 플러그 도펀트 영역(266)에서 제6 금속 게이트(247)까지의 거리가 실질적으로 동일할 수 있다.
도 13a은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13a를 참조하면, 본 발명의 제11 실시예에 따른 반도체 장치(11)에서, 기판(100) 내에 제7 영역(VII), 제8 영역(VIII)이 정의되어 있다.
제7 영역(VII)에 형성된 제7 트랜지스터(107)는 고전압 트랜지스터일 수 있다. 제7 트랜지스터(107)는, 도 8을 이용하여 설명한 것과 같이, L자형의 스페이서 구조체는 채택하지 않고. 스페이서 구조체(120)와 제1 금속 게이트(147) 사이에 배치된 이너 스페이서(125, 126)만 채택할 수 있다. 따라서, GIDL 전류의 발생을 줄일 수 있다.
제8 영역(VIII)에는, 도 9a를 이용하여 설명한 제2 트랜지스터(102)는 레귤러 트랜지스터일 수 있다. 제2 트랜지스터(102)는 제2 금속 게이트(247)와, 제2 금속 게이트(247)의 양측에 형성된 제2 스페이서 구조체(220), 제2 상승된 소오스/드레인(261, 262) 등을 포함할 수 있다. 여기서, 제2 스페이서 구조체(220)는 모따기된 I자 형태일 수 있다.
즉, 이너 스페이스(125, 126)를 채택한 고전압의 제7 트랜지스터(107)와, 이너 스페이스를 채택하지 않은 레귤러 전압의 제2 트랜지스터(102)가, 하나의 웨이퍼 상에 형성될 수 있다.
도 13b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13b를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 이러한 논리블록 중 적어도 하나에 사용될 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이하에서, 도 14 내지 도 23 및 도 10을 참조하여, 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 14 내지 도 23은 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 14를 참조하면, 기판(100) 내에 제1 영역(I), 제2 영역(II), 제3 영역(III)이 정의되어 있다. 제1 영역(I)에는 고전압의 제1 도전형(예를 들어, N형)의 제1 트랜지스터(101)가 형성될 영역이고, 제2 영역(II)에는 레귤러 전압의 제1 도전형의 제2 트랜지스터(102)가 형성될 영역이고, 제3 영역(III)에는 레귤러 전압의 제2 도전형(예를 들어, P형)의 제3 트랜지스터(103)가 형성될 영역이다.
제1 영역(I), 제2 영역(II) 및 제3 영역(III) 상에는, 각각 제1 핀(F1), 제2 핀(F2) 및 제3 핀(F3)이 형성된다.
제1 핀(F1), 제2 핀(F2) 및 제3 핀(F3) 각각을 가로지르도록, 제1 희생 게이트(1147), 제2 희생 게이트(1247) 및 제3 희생 게이트(1347)가 형성된다. 제1 희생 게이트(1147) 내지 제3 희생 게이트(1347)는 예를 들어, 폴리 실리콘일 수 있다.
제1 희생 게이트(1147), 제2 희생 게이트(1247) 및 제3 희생 게이트(1347) 상에는 각각 제1 내지 제3 하드 마스크(1199, 1299, 1399)가 형성될 수 있다.
제1 희생 게이트(1147)와 제1 핀(F1) 사이에는 희생 절연막(141)이 형성되어 있고, 제2 희생 게이트(1247)와 제2 핀(F2) 사이에는 희생 절연막(241)이 형성되어 있고, 제3 희생 게이트(1347)와 제3 핀(F3) 사이에는 희생 절연막(341)이 형성된다.
제1 희생 게이트(1147), 제1 하드 마스크(1199), 제1 핀(F1) 상에 스페이서용 절연막(1121)을 형성하고, 제2 희생 게이트(1247), 제2 하드 마스크(1299), 제2 핀(F2) 상에 스페이서용 절연막(1221)을 형성하고, 제3 희생 게이트(1347), 제3 하드 마스크(1399), 제3 핀(F3) 상에 스페이서용 절연막(1321)을 형성한다.
이어서, 도 15를 참조하면, 제1 도전형(예를 들어, N형)의 LDD용 불순물을 임플란트하여, 제1 트랜지스터(101)의 LDD 영역(181)와 제2 트랜지스터(102)의 LDD 영역(281)를 형성한다. 예를 들어, N형 불순물은 As일 수 있다.
이어서, 제2 도전형(예를 들어, P형)의 LDD용 불순물을 임플란트하여, 제3 트랜지스터(103)의 LDD 영역(381)을 형성한다. 예를 들어, P형 불순물은 BF2일 수 있다.
이어서, 도 16을 참조하면, 도 15의 결과물 상에, 스페이서용 절연막(1122a, 1122b, 1222a, 1222b, 1322a, 1322b)을 더 형성한다. 스페이서용 절연막(1122b, 1222b, 1322b)은 스페이서용 절연막(1122a, 1222a, 1322a)을 따라서 컨포말하게 형성될 수 있다. 여기서, 스페이서용 절연막(1122a, 1122b, 1222a, 1222b, 1322a, 1322b)은 예를 들어, 2개층일 수 있고, SiOCN 및 산화막의 적층막일 수 있다.
이어서, 도 17을 참조하면, 도 16의 결과물 상에, 제3 영역(III)을 노출하고, 제1 영역(I)과 제2 영역(II)을 커버하는 마스크 패턴(600, 610)을 형성할 수 있다. 마스크 패턴(600, 610)은 예를 들어, 2개층일 수 있다. 즉, 제1 영역(I)과 제2 영역(II)을 충분히 커버하도록 H-SOH(600)를 형성하고, H-SOH(600) 상에 ALD 방식으로 산화막(610)을 형성할 수 있다.
마스크 패턴(600, 610)을 이용하고, 예를 들어, 건식 식각을 이용하여, 제3 영역(III)의 제3 금속 게이트(347)의 주변에 트렌치(361a, 362a)를 형성한다. 트렌치(361a, 362a)를 형성하는 동안, 스페이서용 절연막(1322a, 1322b)이 식각되어, 모따기된 I자형태가 될 수 있다.
이어서, 도 18을 참조하면, 제3 영역(III)의 트렌치(361a, 362a) 내에 제3 상승된 소오스/드레인(361, 362)을 형성한다. 제3 상승된 소오스/드레인(361, 362)은 예를 들어, 에피 성장 방식을 이용하여 형성할 수 있고, 예를 들어, P형 불순물을 인시츄 도핑할 수 있다. 제3 상승된 소오스/드레인(361, 362)은 제3 핀(F3) 위쪽으로 돌출되도록 성장될 수 있다.
이어서, 도 19를 참조하면, 도 18의 결과물 상에, 스페이서용 절연막(1123, 1223, 1323)을 형성한다. 스페이서용 절연막(1123, 1223, 1323)은 예를 들어, SiOCN일 수 있다. 여기서, 제1 영역(I)과 제2 영역(II)에서, 스페이서용 절연막(1123, 1223)은 스페이서용 절연막(1122b, 1222b) 상에 컨포말하게 형성된다. 또한, 제3 영역(III)에서, 스페이서용 절연막(1323)은 제3 상승된 소오스/드레인(361, 362)의 상면과, 모따기된 I자형 스페이서 상에 컨포말하게 형성될 수 있다.
도 20을 참조하면, 도 19의 결과물 상에, 제3 영역(III)을 커버하고, 제1 영역(I)의 일부를 노출하고, 제2 영역(II)을 노출하는 마스크 패턴(700, 710)을 형성할 수 있다. 여기서, 마스크 패턴(700, 710)은 예를 들어, 2개층일 수 있다. 즉, 제1 영역(I)과 제2 영역(II)을 충분히 커버하도록 H-SOH(700)를 형성하고, H-SOH 상에 ALD 방식으로 산화막(710)을 형성할 수 있다.
특히, 마스크 패턴(700, 710)은 제1 영역(I)의 일부를 커버한다. 즉, 마스크 패턴(700, 710)은 제1 희생 게이트(1147)를 완전히 커버하고, 제1 희생 게이트(1147)의 측벽에 형성된 스페이서용 절연막도 완전히 커버하고, 제1 핀(F1)의 상면에 형성된 스페이서용 절연막의 일부를 커버한다.
도 21을 참조하면, 마스크 패턴(700, 710)을 이용하고, 예를 들어, 건식 식각을 이용하여, 제1 영역(I)의 제1 금속 게이트(147)의 주변에 트렌치(161a, 162a)를 형성하고, 제2 영역(II)의 제2 금속 게이트(247)의 주변에 트렌치(261a, 262a)를 형성한다.
즉, 트렌치(161a, 162a)과 트렌치(261a, 262a)를 형성하는 것은, 하나의 마스크(700, 710)을 이용하여 형성할 수 있다. 즉, 추가적인 마스크를 사용할 필요가 없다.이어서, 도 22를 참조하면, 제1 영역(I)의 트렌치(161a, 162a) 내에 제1 상승된 소오스/드레인(161, 162)을 형성하고, 제2 영역(II)의 트렌치(261a, 262a) 내에 제2 상승된 소오스/드레인(261, 262)을 형성한다. 제1 상승된 소오스/드레인(161, 162) 및 제2 상승된 소오스/드레인(261, 262)은 예를 들어, 에피 성장 방식을 이용하여 형성할 수 있고, 예를 들어, N형 불순물을 인시츄 도핑할 수 있다. 제1 상승된 소오스/드레인(161, 162)은 제1 핀(F1) 위쪽으로 돌출되고, 제2 상승된 소오스/드레인(261, 262)은 제2 핀(F2) 위쪽으로 돌출되도록 성장될 수 있다.
이어서, 도 23을 참조하면, 도 22의 결과물 상에, 층간 절연막(171~173, 271~273, 371~373)을 형성한다. 즉, 도 22의 결과물 상에 컨포말하게 보호막(171, 271, 371)을 형성하고, 보호막(171, 271, 371) 상에 제1 트랜지스터(101) 내지 제3 트랜지스터(103)를 덮도록 절연막(172, 272, 372)을 형성하고, 이어서 절연막(172, 272, 372) 상에 절연막(173, 273, 373)을 형성할 수 있다. 보호막(171, 271, 371)은 예를 들어, SiN이고, 절연막(172, 272, 372)는 예를 들어, FCVD 일 수 있고, 절연막(173, 273, 373)은 예를 들어, HDP 일 수 있다.
이어서, 도 10을 다시 참조하면, 제1 트랜지스터(101)의 제1 희생 게이트(1147), 제2 트랜지스터(102)의 제2 희생 게이트(1247), 제3 트랜지스터(103)의 제3 희생 게이트(1347)가 노출하도록 평탄화한다.
이어서, 노출된 제1 희생 게이트(1147) 내지 제3 희생 게이트(1347)를 제거한다.
이어서, 제2 영역(II) 및 제3 영역(III)에 형성되어 있던 희생 절연막(241, 341)을 제거한다. 여기서, 제1 영역(I)에 형성되어 있던 희생 절연막(141)은 제거되지 않는다.
이어서, 제2 영역(II) 및 제3 영역(III) 상에 인터페이스막(242, 342)을 형성하고, 제1 영역(I)의 희생 절연막(141) 상에 인터페이스막(142)을 형성한다.
이어서, 인터페이스막(142, 242, 342) 상에, 각각, 고유전율막(145, 245, 345)을 형성한다.
이어서, 제1 영역(I) 내지 제3 영역(III)에, 각각, 제1 금속 게이트(147) 내지 제3 금속 게이트(347)를 형성한다.
이하에서, 도 24 및 도 25 및 도 12을 참조하여, 본 발명의 제10 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 24 및 도 25는 본 발명의 제10 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
먼저 도 24를 참조하면, 기판(100) 내에 제5 영역(V)과 제6 영역(VI)이 정의되고, 제5 영역(V)에는 고전압 트랜지스터인 제5 트랜지스터(105)가 형성되어 있다. 제6 영역(VI)에는 레귤러 트랜지스터인 제6 트랜지스터(106)가 형성되어 있다.
이어서, 제5 영역(V)을 노출하고, 제6 영역(VI)을 커버하는 마스크 패턴(910)을 형성한다.
마스크 패턴(910)을 이용하여, 제1 플러그 도펀트 영역(165)과 제2 플러그 도펀트 영역(166)을 형성한다. 구체적으로, 제1 플러그 도펀트 영역(165)과 제2 플러그 도펀트 영역(166)은 틸트된(tilted) 임플란트 공정(911)에 의해 형성될 수 있다. 예를 들어, P를 도핑할 수 있고, 예를 들어, 기판과 수직인 면으로부터 약 20° 정도 경사를 주어 임플란트(911)할 수 있다.
그 결과, 제1 플러그 도펀트 영역(165)은 제1 상승된 소오스(162) 내와 제1 스페이서 구조체(120) 하부까지 연장되어 형성될 수 있다. 제2 플러그 도펀트 영역(166)은 제1 상승된 드레인(161) 내에 형성될 수 있다. 특히, 제2 플러그 도펀트 영역(166)은 제1 스페이서 구조체(120)와 비오버랩될 수 있다.
이어서, 도 25를 참조하면, 제6 영역(VI)을 노출하고, 제5 영역(V)을 커버하는 마스크 패턴(920)을 형성한다.
마스크 패턴(920)을 이용하여, 제3 플러그 도펀트 영역(265)과 제4 플러그 도펀트 영역(266)을 형성한다. 구체적으로, 제3 플러그 도펀트 영역(265)과 제4 플러그 도펀트 영역(266)은 틸트되지 않은 임플란트 공정(921)에 의해 형성될 수 있다.
다시 도 12를 참조하면, 제5 트랜지스터(105)의 희생 게이트(1199), 제6 트랜지스터(106)의 희생 게이트(1299)가 노출하도록 평탄화한다.
이어서, 노출된 희생 게이트(1199) 및 희생 게이트(1299)를 제거한다.
이어서, 제6 영역(VI)에 형성되어 있던 희생 절연막(241)을 제거한다. 여기서, 제5 영역(V)에 형성되어 있던 희생 절연막(141)은 제거되지 않는다.
이어서, 제5 영역(V) 및 제6 영역(VI) 각각에 인터페이스막(142, 242)을 형성한다.
이어서, 제5 영역(V) 및 제6 영역(VI) 각각에, 금속 게이트(147) 및 금속 게이트(247)를 형성한다.
이하에서, 도 26 내지 도 31 및 도 13을 참조하여, 본 발명의 제11 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 26 내지 도 31은 본 발명의 제11 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 26을 참조하면, 제7 영역(VII)에 형성된 트랜지스터의 희생 게이트를 제거하여 트렌치(147a)를 형성하고, 제8영역(VIII)에 형성된 트랜지스터의 희생 게이트를 제거하여 트렌치(247a)를 형성한다. 트렌치(147a, 247a) 내에 희생 절연막(141, 241)이 노출된다.
도 27을 참조하면, 도 26의 결과물 상에, 이너 스페이서용 절연막(1125)을 컨포말하게 형성한다. 스페이서용 절연막(1125)은 산화막일 수 있다.
이어서, 제8 영역(VIII)을 커버하고 제7 영역(VII)을 노출하는 마스크(930)를 형성한다. 노출된 제7 영역(VII)에 이너 스페이서용 절연막(1126)을 컨포말하게 형성한다. 여기서, 이너 스페이서용 절연막(1126)은 저유전율막일 수 있다.
이어서, 도 28을 참조하면, 마스크(930)를 이용하여, 에치백 공정을 수행하여, 이너 스페이서용 절연막(1126)을 식각한다.
이어서, 도 29를 참조하면, 제7 영역(VII)을 커버하고 제8영역(VIII)을 노출하는 마스크(950)를 형성한다.
이어서, 도 30을 참조하면, 마스크(950)를 이용하여, 희생 절연막(241)과 이너 스페이서용 절연막(1125)을 제거한다. 예를 들어, 불산을 이용하여 습식 식각할 수 있다.
이어서, 마스크(950)를 제거한다.
이어서, 도 31을 참조하면, 제7 영역(VII)의 트렌치(147a) 내에 형성된 이너 스페이서용 절연막(1125)을 제거한다. 예를 들어, 불산을 이용하여 습식 식각할 수 있다. 그 결과, 트렌치(147a)의 바닥면에는 이너 스페이서용 절연막(1125)이 제거되고 희생 절연막(141)이 남겨진다.
이후에 게이트 절연막(141, 142, 145, 242, 245)과 금속 게이트(147, 247)를 형성하는 것은, 전술한 제조 방법과 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
120: 제1 스페이서 구조체 141, 142, 145: 제1 게이트 절연막
147: 제1 금속 게이트 161, 162: 제1 상승된 소오스/드레인
171, 172, 173: 층간 절연막

Claims (20)

  1. 기판 상에 형성된 게이트;
    상기 게이트의 측벽과 바닥면을 따라 형성된 게이트 절연막;
    상기 게이트의 양측에 형성된 상승된 소오스/드레인 영역; 및
    상기 게이트와 상기 상승된 소오스/드레인 영역 사이에 형성되는 L자형의 스페이서 구조체를 포함하고,
    상기 스페이서 구조체는 상기 상승된 소오스 /드레인 영역의 상면을 노출시키고,
    상기 스페이서 구조체는 상기 게이트의 측벽을 따라서 형성된 제1 부분과, 상기 제1 부분과 연결되고 상기 기판의 상면을 따라서 형성되고 상기 제1 부분을 넘어 확장하여 상기 스페이서 구조체의 두께보다 더 긴 거리만큼 상기 게이트와 상기 소오스 /드레인 사이 거리를 확장되는 제2 부분을 포함하고,
    상기 스페이서 구조체는, 순차적으로 적층된 제1 내지 제n(단, n은 2이상의 자연수) 스페이서를 포함하고,
    상기 스페이서 구조체 중에서 최외각에 배치된 상기 제n 스페이서는 L자형이고,
    상기 스페이서 구조체 하부에는 LDD(Low Doped Drain) 영역이 배치되고,
    상기 스페이서 구조체의 바닥면은 상기 LDD 영역과 접촉하고, 상기 상승된 소오스 /드레인 영역과 비접촉하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 스페이서 구조체는, 순차적으로 적층된 제1 내지 제n(단, n은 2이상의 자연수) 스페이서를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 부분의 폭이 일정한 반도체 장치.
  6. 기판 상에 형성된 게이트;
    상기 게이트의 측벽과 바닥면을 따라 형성된 게이트 절연막;
    상기 게이트의 양측에 형성된 상승된 소오스/드레인 영역;
    상기 게이트와 상기 상승된 소오스/드레인 영역 사이에 형성되는 L자형의 스페이서 구조체; 및
    상기 스페이서 구조체와 상기 상승된 소오스/드레인 영역 사이에 형성되는 LDD(Low Doped Drain) 영역을 포함하고,
    상기 스페이서 구조체는 상기 상승된 소오스/드레인 영역의 상면을 노출시키고,
    상기 스페이서 구조체는 상기 게이트의 측벽을 따라서 형성된 제1 부분과, 상기 제1 부분과 연결되고 상기 기판의 상면을 따라서 형성되는 제2 부분을 포함하고,
    상기 스페이서 구조체는, 순차적으로 적층된 제1 내지 제n(단, n은 2이상의 자연수) 스페이서를 포함하고,
    상기 스페이서 구조체 중에서 최외각에 배치된 상기 제n 스페이서는 L자형인 반도체 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제6항에 있어서,
    상기 상승된 소오스/드레인 영역은 성장된 에피층(epitaxial layer)인 반도체 장치.
  14. 삭제
  15. 제6항에 있어서,
    상기 LDD 영역이 상기 기판의 일부인 반도체 장치.
  16. 기판 상에 형성된 게이트;
    상기 게이트의 측벽과 바닥면을 따라 형성된 게이트 절연막;
    상기 게이트의 양측에 형성된 상승된 소오스/드레인 영역;
    상기 게이트와 상기 상승된 소오스/드레인 영역 사이에 형성되는 L자형의 스페이서 구조체;
    상기 스페이서 구조체와 상기 상승된 소오스/드레인 영역 사이에 형성되는 LDD(Low Doped Drain) 영역; 및
    상기 L자형의 스페이서 구조체 측면과 상기 상승된 소오스/드레인 영역의 상면을 따라 균일하게 형성된 층간 절연막을 포함하고,
    상기 스페이서 구조체는 상기 상승된 소오스/드레인 영역의 상면을 노출시키고,
    상기 스페이서 구조체는 상기 게이트의 측벽을 따라서 형성된 제1 부분과, 상기 제1 부분과 연결되고 상기 기판의 상면을 따라서 형성되는 제2 부분을 포함하고,
    상기 스페이서 구조체는, 순차적으로 적층된 제1 내지 제n(단, n은 2이상의 자연수) 스페이서를 포함하고,
    상기 스페이서 구조체 중에서 최외각에 배치된 상기 제n 스페이서는 L자형인 반도체 장치.
  17. 제16항에 있어서,
    상기 LDD 영역은 상기 스페이서 구조체의 하부에 배치되고,
    상기 스페이서 구조체의 바닥면은 상기 LDD 영역과 접촉하고 상기 상승된 소오스/드레인 영역과 접촉하지 않는 반도체 장치.
  18. 제16항에 있어서,
    상기 상승된 소오스/드레인 영역은 성장된 에피층(epitaxial layer)인 반도체 장치.
  19. 제16항에 있어서,
    상기 LDD 영역이 상기 기판의 일부인 반도체 장치.
  20. 삭제
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US14/167,236 US9831240B2 (en) 2013-07-12 2014-01-29 Elevated source drain semiconductor device with L-shaped spacers and fabricating method thereof
CN201410146086.9A CN104282756B (zh) 2013-07-12 2014-04-11 半导体器件及其制造方法

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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101517944B1 (ko) * 2009-11-27 2015-05-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
US10158000B2 (en) * 2013-11-26 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Low-K dielectric sidewall spacer treatment
WO2015195134A1 (en) * 2014-06-20 2015-12-23 Intel Corporation Monolithic integration of high voltage transistors & low voltage non-planar transistors
KR102216511B1 (ko) 2014-07-22 2021-02-18 삼성전자주식회사 반도체 소자
US9583342B2 (en) 2014-07-24 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
KR102230198B1 (ko) 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9608087B2 (en) * 2015-04-08 2017-03-28 Globalfoundries Inc. Integrated circuits with spacer chamfering and methods of spacer chamfering
KR102455149B1 (ko) * 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
KR102394938B1 (ko) * 2015-05-21 2022-05-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102396111B1 (ko) * 2015-06-18 2022-05-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102480002B1 (ko) * 2015-09-23 2022-12-22 삼성전자주식회사 반도체 소자 및 그 제조방법, 그리고 패턴 형성 방법
KR102502885B1 (ko) * 2015-10-06 2023-02-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9634009B1 (en) * 2015-12-18 2017-04-25 International Business Machines Corporation System and method for source-drain extension in FinFETs
US10431661B2 (en) * 2015-12-23 2019-10-01 Intel Corporation Transistor with inner-gate spacer
CN106935550B (zh) * 2015-12-30 2020-01-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
KR102458923B1 (ko) * 2016-02-01 2022-10-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN107275213B (zh) * 2016-04-08 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US10121873B2 (en) * 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
US9842914B1 (en) 2016-08-19 2017-12-12 International Business Machines Corporation Nanosheet FET with wrap-around inner spacer
US10079290B2 (en) * 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures
US10516030B2 (en) * 2017-01-09 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
US10153198B2 (en) * 2017-04-07 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Low-resistance contact plugs and method forming same
US12009379B2 (en) * 2017-05-01 2024-06-11 Visera Technologies Company Limited Image sensor
US10658486B2 (en) * 2017-05-18 2020-05-19 Taiwan Semiconductor Manufacutring Co., Ltd. Mitigation of time dependent dielectric breakdown
US10490452B2 (en) * 2017-06-30 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor device
CN109801965B (zh) * 2017-11-17 2022-06-14 联华电子股份有限公司 具有双层间隙壁的晶体管及其形成方法
US10903336B2 (en) 2017-11-28 2021-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
CN110634862B (zh) * 2018-06-22 2023-05-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110648967A (zh) * 2018-06-26 2020-01-03 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US11205647B2 (en) * 2019-06-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11482421B2 (en) * 2019-10-29 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor device by a replacement gate process
KR20210073142A (ko) * 2019-12-10 2021-06-18 삼성전자주식회사 반도체 장치
JP7453020B2 (ja) * 2020-03-06 2024-03-19 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099517A (ja) * 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US20120241868A1 (en) * 2011-03-24 2012-09-27 Shih-Hung Tsai Metal-gate cmos device

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4590663A (en) 1982-02-01 1986-05-27 Texas Instruments Incorporated High voltage CMOS technology with N-channel source/drain extensions
KR0166850B1 (ko) 1995-09-25 1999-01-15 문정환 트랜지스터 제조방법
KR100236190B1 (ko) 1997-10-22 1999-12-15 김영환 반도체장치의 제조방법
US6171959B1 (en) * 1998-01-20 2001-01-09 Motorola, Inc. Method for making a semiconductor device
US7247919B1 (en) 2000-08-25 2007-07-24 Micron Technology, Inc. Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs
KR20030002660A (ko) 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100396895B1 (ko) * 2001-08-02 2003-09-02 삼성전자주식회사 Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법
KR100755055B1 (ko) 2001-12-15 2007-09-06 주식회사 하이닉스반도체 반도체 소자의 게이트전극 형성방법
JP3799277B2 (ja) * 2002-02-21 2006-07-19 松下電器産業株式会社 半導体装置の評価方法および半導体装置の製造方法
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
KR100576360B1 (ko) * 2003-12-08 2006-05-03 삼성전자주식회사 티형 게이트 및 엘형 스페이서를 구비하는 반도체 소자의 제조 방법
KR100539011B1 (ko) 2003-12-30 2005-12-27 동부아남반도체 주식회사 디에스엠 디바이스에서의 트랜지스터 제조방법
KR100529652B1 (ko) * 2003-12-31 2005-11-17 동부아남반도체 주식회사 반도체 장치의 제조 방법
KR100596444B1 (ko) 2003-12-31 2006-07-03 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
US7704833B2 (en) * 2004-08-25 2010-04-27 Intel Corporation Method of forming abrupt source drain metal gate transistors
JP4945900B2 (ja) * 2005-01-06 2012-06-06 ソニー株式会社 絶縁ゲート電界効果トランジスタおよびその製造方法
US20070105295A1 (en) 2005-11-08 2007-05-10 Dongbuanam Semiconductor Inc. Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device
US20070202669A1 (en) * 2006-02-27 2007-08-30 Fujitsu Limited Epitaxial growth method and semiconductor device fabrication method
US7488660B2 (en) * 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
US7968952B2 (en) * 2006-12-29 2011-06-28 Intel Corporation Stressed barrier plug slot contact structure for transistor performance enhancement
US7652332B2 (en) * 2007-08-10 2010-01-26 International Business Machines Corporation Extremely-thin silicon-on-insulator transistor with raised source/drain
JP2009200090A (ja) * 2008-02-19 2009-09-03 Panasonic Corp 半導体装置及びその製造方法
US7964922B2 (en) * 2008-08-15 2011-06-21 International Business Machines Corporation Structure, design structure and method of manufacturing dual metal gate VT roll-up structure
US8017997B2 (en) * 2008-12-29 2011-09-13 International Business Machines Corporation Vertical metal-insulator-metal (MIM) capacitor using gate stack, gate spacer and contact via
KR20100079192A (ko) 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 소자 제조 방법
KR20100078511A (ko) 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 소자와 이를 위한 제조 방법
KR101088816B1 (ko) 2009-06-04 2011-12-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2011066042A (ja) * 2009-09-15 2011-03-31 Panasonic Corp 半導体装置とその製造方法
JP5268859B2 (ja) 2009-10-23 2013-08-21 パナソニック株式会社 半導体装置
US8338260B2 (en) * 2010-04-14 2012-12-25 International Business Machines Corporation Raised source/drain structure for enhanced strain coupling from stress liner
JP2012019004A (ja) * 2010-07-07 2012-01-26 Panasonic Corp 半導体装置及びその製造方法
US20120068268A1 (en) * 2010-09-22 2012-03-22 Hsiao Tsai-Fu Transistor structure and method of fabricating the same
KR101833849B1 (ko) * 2010-10-13 2018-03-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9595477B2 (en) * 2011-01-20 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an epitaxy region
US9034701B2 (en) * 2012-01-20 2015-05-19 International Business Machines Corporation Semiconductor device with a low-k spacer and method of forming the same
US8664060B2 (en) * 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
US9142649B2 (en) * 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US8586455B1 (en) * 2012-05-15 2013-11-19 International Business Machines Corporation Preventing shorting of adjacent devices
US8673699B2 (en) * 2012-07-17 2014-03-18 International Business Machines Corporation Semiconductor structure having NFET extension last implants
US8815699B2 (en) * 2012-11-07 2014-08-26 Globalfoundries Inc. Fabrication of reverse shallow trench isolation structures with super-steep retrograde wells
US9209182B2 (en) * 2012-12-28 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal gate structures to reduce dishing during chemical-mechanical polishing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099517A (ja) * 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US20120241868A1 (en) * 2011-03-24 2012-09-27 Shih-Hung Tsai Metal-gate cmos device

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