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KR102038486B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102038486B1
KR102038486B1 KR1020130038755A KR20130038755A KR102038486B1 KR 102038486 B1 KR102038486 B1 KR 102038486B1 KR 1020130038755 A KR1020130038755 A KR 1020130038755A KR 20130038755 A KR20130038755 A KR 20130038755A KR 102038486 B1 KR102038486 B1 KR 102038486B1
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fin
film
gate electrode
drain
semiconductor device
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권태욱
정수진
김영필
이병찬
구본영
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삼성전자 주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판 상에 형성된 핀, 상기 기판 상에 상기 핀을 교차하도록 형성된 게이트 전극, 상기 게이트 전극 양측 중 적어도 일측에 형성되며, 제1 막 및 제2 막을 포함하는 소오스/드레인, 및 상기 기판 상에 형성되는 소자분리막과 상기 소오스/드레인 사이에 배치되며, 상기 핀의 측면에 형성되는 스트레스막을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다. FinFET 구조와 관련하여, 미국 등록 특허 US7,425,500은 기판 상에 핀(fin), 게이트 전극 및 에피택셜 영역이 형성되는 것을 개시하고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 인접하는 트랜지스터 사이의 간섭을 줄일 수 있고 채널 영역에 추가적으로 스트레인(strain)을 가할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 인접하는 트랜지스터 사이의 간섭을 줄일 수 있고 채널 영역에 추가적으로 스트레인을 가할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 형성된 핀, 상기 기판 상에 상기 핀과 교차하도록 형성된 게이트 전극, 상기 게이트 전극 양측 중 적어도 일측에 형성되며, 제1 막 및 제2 막을 포함하는 소오스/드레인, 및 상기 기판 상에 형성되는 소자분리막과 상기 소오스/드레인 사이에 배치되며, 상기 핀의 측면에 형성되는 스트레스막을 포함한다.
상기 소오스/드레인과 상기 스트레스막 사이에 형성된 스페이서를 더 포함할 수 있다.
상기 제1 막은 제1 물질을 포함할 수 있고, 상기 제1 물질은 Ge를 포함할 수 있다.
상기 제1 막은 제1 내지 제3 서브막을 포함하고, 상기 각각의 제1 내지 제3 서브막은 상기 제1 물질을 각각 제1 내지 제3 농도로 포함할 수 있고, 상기 핀의 제1 폭은 상기 제1 서브막의 제2 폭보다 짧을 수 있다.
상기 제2 농도는 상기 제1 및 제3 농도보다 높을 수 있고, 상기 제2 농도는 40% 내지 65%일 수 있다.
상기 제1 농도와 상기 제3 농도는 10% 내지 30%일 수 있다.
상기 스트레스막은 상기 제1 물질을 포함하고, 상기 스트레스막은 상기 제1 물질을 30% 내지 65%의 농도로 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 핀을 형성하고, 상기 핀의 상부가 노출되도록 상기 기판 상에 소자 분리막을 형성하고, 상기 소자 분리막 상에 상기 핀과 교차하도록 게이트 전극을 형성하고, 상기 게이트 전극 측면과 상기 핀의 상부 측면에 스페이서를 형성하고, 상기 게이트 전극 양측 중 적어도 일측에, 상기 핀의 상부를 리세스하여 제1 및 제2 막을 포함하는 소오스/드레인을 형성하고, 상기 소오스/드레인 하부의 상기 핀을 둘러싸고 있는 소자 분리막을 제거하여 상기 핀의 측면을 노출시키고, 상기 노출된 핀의 측면에 스트레스막을 형성하는 것을 포함한다.
상기 제1 막은 제1 내지 제3 서브막을 포함하고, 상기 각각의 제1 내지 제3 서브막은 상기 제1 물질을 각각 제1 내지 제3 농도로 포함할 수 있고, 상기 핀의 측면을 노출시키는 것은, 상기 핀의 제1 폭이 상기 제1 서브막의 제2 폭보다 짧도록 상기 핀의 측면을 식각하는 것을 포함할 수 있으며, 상기 핀의 측면을 식각하는 것은, 습식 식각(wet etching)을 통해 상기 핀의 측면을 식각하는 것을 포함할 수 있다.
상기 핀의 측면을 노출시킨 후에, 상기 노출된 핀의 측면을 산화시키고, 상기 산화된 핀의 측면을 제거하여 상기 핀의 제1 폭이 상기 제1 서브막의 제2 폭보다 짧도록 상기 핀의 측면을 노출시키는 것을 더 포함할 수 있다.
상기 스트레스막을 형성하는 것은, 상기 스트레스막을 50 torr 이하에서 에피택셜 성장시켜 형성하는 것을 포함할 수 있다.
상기 소오스/드레인은 100 torr 이하에서 에피택셜 성장시켜 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 사시도이다.
도 2는 도 1의 A―A를 따라서 절단한 단면도이다.
도 3은 도 1의 B―B를 따라서 절단한 단면도이다.
도 4는 본 발명의 제2 실시예예 따른 반도체 장치의 사시도이다.
도 5는 본 발명의 제3 실시예예 따른 반도체 장치의 사시도이다.
도 6은 본 발명의 제4 실시예예 따른 반도체 장치의 사시도이다.
도 7은 본 발명의 제5 실시예예 따른 반도체 장치의 사시도이다.
도 8은 본 발명의 제6 실시예예 따른 반도체 장치의 사시도이다.
도 9 및 도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 11은 도 10의 레이아웃도에서, 다수의 핀과 다수의 게이트 전극만을 도시한 것이다.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법의 순서도이다.
도 13 내지 도 24는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 26 및 도 27은 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 28은 본 발명의 몇몇 실시예에 따른 집적 회로 장치를 포함하는 전자 시스템의 블록도이다.
도 29 및 도 30은 본 발명의 몇몇 실시예들에 따른 집적 회로 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다. 이하에서 언급되는 “농도”는 몰분율을 의미한다. 몰분율이란 두 성분 이상의 물질계에서 전체 성분에 대한 어떤 성분의 몰수 비를 의미한다. 예를 들어, 제1 물질의 농도가 10%라는 것은 전체 성분의 몰수에 대한 제1 물질의 몰수 비가 10:1인 것을 의미한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 사시도이고, 도 2는 도 1의 A―A를 따라서 절단한 단면도이고, 도 3은 도 1의 B―B를 따라서 절단한 단면도이다.
핀형 트랜지스터(101)는 핀(F1), 소자 분리막(110), 게이트 전극(147), 리세스(125), 소오스/드레인(162) 등을 포함할 수 있다.
핀(F1)은 기판(100) 상에서 제2 방향(Y)을 따라 길게 연장될 수 있다. 핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
소자 분리막(110)은 핀(F1)의 측면을 덮을 수 있다. 기판 상면(112)으로부터 소자 분리막(110) 상면까지의 높이는 기판 상면(112)로부터 핀(F1) 상면까지의 높이보다 작다. 따라서, 소자 분리막(110)은 핀(F1)의 측면을 전부 덮지는 못한다. 소자 분리막은 실리콘 산화물, 예를 들어, SiO2를 포함할 수 있다.
게이트 전극(147)은 핀(F1) 상에, 핀(F1)과 교차하도록 형성될 수 있다. 게이트 전극(147)은 제1 방향(X)으로 연장될 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있다(즉, 게이트 전극(147)은 게이트 라스트 구조(gate last structure)일 수 있다.). 또는, 도시하지 않았으나, 예를 들어, 게이트 전극(147)은 게이트 퍼스트 구조(gate first structure)를 가질 수도 있다.
게이트 절연막(145)은 핀(F1)과 게이트 전극(147) 사이에 형성될 수 있다. 도 2에 도시된 것과 같이, 게이트 절연막(145)은 핀(F1)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(145)은 게이트 전극(147)과 소자 분리막(110) 사이에 배치될 수 있다. 소자 분리막(110)이 형성될 때, 핀(F1) 측면에 형성되는 돌출된 소자 분리막(111)도 같이 형성되기 때문에, 게이트 절연막(145)은 돌출된 소자 분리막(111) 상에도 형성될 수 있다. 결국, 게이트 절연막(145)은 소자 분리막(100), 돌출된 소자 분리막(111) 및 핀(F1)의 측면과 상면을 따라 컨포말하게 형성될 수 있다.
게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
리세스(125)는 게이트 전극(147) 양측 중 적어도 일측의 제1 핀(F1) 내에 형성될 수 있다.
소오스/드레인(162)은 리세스(125) 내에 형성된다. 소오스/드레인(162)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 또한, 소오스/드레인(162)과 게이트 전극(147)은 스페이서(151)에 의하여 절연될 수 있다.
핀형 트랜지스터(101)가 PMOS 트랜지스터인 경우, 소오스/드레인(162)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 소오스/드레인(162)은 에피택셜 성장(epitaxial growth)시켜 형성할 수 있다.
핀형 트랜지스터(101)가 NMOS 트랜지스터인 경우, 소오스/드레인(162)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 소오스/드레인(162)은 Si에 비해서 격자상수가 작은 물질, 예를 들어 B를 포함할 수 있다. 소오스/드레인(162)은 에피택셜 성장(epitaxial growth)시켜 형성할 수 있다.
한편, 소오스/드레인(162)은 복수개의 막으로 형성될 수 있다. 구체적으로, 소오스/드레인(162)은 제1 막(161)과, 제1 막(161) 상에서 제1 막(161)을 덮도록 형성되는 제2 막(161d)을 포함할 수 있다. 제2 막(161d)은 소오스/드레인(162) 상에 컨택(contact)을 형성할 때, 제1 막(161)의 식각을 방지하기 위해 형성할 수 있다. 제1 막(161)은 제2 막(161d)과 달리 제1 물질을 포함할 수 있다. 제1 물질은 핀(F1)에 압축 스트레스를 가하기 위한 물질이다. 예를 들어, 제1 막(161)과 제2 막(161d)이 Si를 포함하면, 제1 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 Ge일 수 있다.
제1 막(161)은 제1 내지 제3 서브막(161a, 161b, 161c)을 포함할 수 있다. 제2 서브막(161b)은 제1 서브막(161a)을 덮고, 제3 서브막(161c)은 제2 서브막(161b)를 덮을 수 있다. 제1 서브막(161a)의 폭은 핀(F1) 상면의 폭과 같고, 제2 서브막(161b)과 제3 서브막(161c)은 각각 제1 서브막(161a)과 제2 서브막(161b)을 덮으며 순차적으로 형성되기 때문에, 제1 막(161) 하면의 폭은 핀(F1) 상면의 폭보다 클 수 있다. 제1 내지 제3 서브막(161a, 161b, 161c)은 예를 들어, 에피 공정을 통해서 형성할 수 있으며, 제1 서브막(161a)을 씨드로 하여 제2 및 제3 서브막(161b, 161c)을 형성할 수 있다.
제1 내지 제3 서브막(161a, 161b, 161c) 각각은 제1 물질을 함유하는 농도가 다를 수 있다. 구체적으로, 제1 서브막(161a)은 제1 물질을 제1 농도로, 제2 서브막(161b)은 제1 물질을 제2 농도로, 제3 서브막(161c)은 제1 물질을 제3 농도로 함유할 수 있다. 제2 농도는 제1 농도 및 제3 농도보다 높을 수 있다. 예를 들어, 제2 농도는 40% 내지 65%일 수 있고, 제1 농도와 제3 농도는 10% 내지 30%일 수 있다. 제1 농도와 제3 농도는 서로 같을 수도 있고 다를 수도 있다. 제2 서브막(161b)이 포함하는 제1 물질의 농도가 커질수록 채널 영역에 가해지는 압축 스트레스는 증가한다. 그러나, 제2 서브막(161b)이 제1 물질을 제2 농도를 초과하여 포함하면 제2 서브막(161b) 내에서 Si의 농도가 적어져 Ge에 의한 압축 스트레스의 크기가 약해진다. 따라서, 제2 서브막(161b)이 제1 물질을 제2 농도로 포함하는 경우에 핀(F1) 내의 채널 영역에 최대의 압축 스트레스를 가할 수 있다.
한편, 제1 막(161)이 포함하는 제1 물질의 함유 농도가 커질수록 쉽게 식각될 수 있기 때문에, 제2 농도보다 낮은 제3 농도의 제3 서브막(161c)이 제2 서브막(161b)을 덮도록 형성하여 제2 서브막(161b)이 식각되지 않도록 보호할 수 있다. 제2 서브막(161b)이 식각되면 채널 영역에 가하는 압축 스트레스의 크기가 작아진다.
제1 막(161)과 제2 막(161d)은 에피 공정시 제1 물질을 인시츄 도핑할 수 있다.
스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
스트레스막(163)은 소자 분리막(110)과 소오스/드레인(162) 사이에 형성될 수 있다. 핀(F1)의 측면에 형성될 수 있으며, 스트레스막(163)은 스트레스막(163)이 없을 때보다 핀(F1)의 채널 영역에 좀더 강한 압축 스트레스를 줄 수 있다. 스트레스막(163)은 에피 공정을 통해 형성할 수 있으며, 제1 막(161)과 같이 제1 물질을 포함할 수 있다. 스트레스막(163)은 제1 물질을 30% 내지 65%의 농도로 포함할 수 있다.
스트레스막(163)에 의하여 채널 영역에 강한 압축 스트레스를 인가할 수 있고, 그에 따라 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 스트레스막(163)도 소오스/드레인(162)과 함께 채널 영역에 압축 스트레스를 인가하기 때문에, 소오스/드레인(162)의 크기는 스트레스막(163)이 없을 때보다 작아질 수 있으며, 특히 소오스/드레인(162)의 제1 방향(X) 크기를 줄일 수 있다. 또한, 상술한 바와 같이 소오스/드레인(162)을 복수개의 막으로 형성하면, 소오스/드레인(162)이 하나의 막으로 형성되는 것보다 작은 크기로 소오스/드레인(162)을 형성할 수 있다.
소오스/드레인(162)을 작게 형성하면 소오스/드레인(162)과 주변 소오스/드레인 사이의 브릿지(bridge)를 방지할 수 있고, 기생 캐피시턴스의 발생을 줄일 수 있다.
도 4를 참조하여 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 4는 본 발명의 제2 실시예예 따른 반도체 장치의 사시도이다.
본 발명의 제2 실시예에 따른 반도체 장치(102)는 본 발명의 제1 실시예예 따른 반도체 장치(101)와는 달리, 소자 분리막(110) 상으로 돌출된 핀(F1)의 측면이 일부 식각된다. 따라서, 핀(F1)의 제1 폭(L1), 즉 스트레스막(163) 사이의 최단 거리는 제1 서브막(161a)의 하면 폭인 제2 폭(L2)보다 짧다.
핀(F1)의 측면이 식각된 부분만큼 스트레스막(163)의 부피는 증가하므로 스트레스막(163)이 채널 영역에 인가하는 압축 스트레스의 크기는 증가할 수 있다.
도 5를 참조하여 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 5는 본 발명의 제3 실시예예 따른 반도체 장치의 사시도이다.
본 발명의 제3 실시예에 따른 반도체 장치(103)는 본 발명의 제2 실시예에 따른 반도체 장치(102)와 같이 소자 분리막(110) 상으로 돌출된 핀(F1)의 측면이 일부 식각된다. 다만, 본 발명의 제2 실시예에 따른 반도체 장치(102)에서는 핀(F1)의 식각면이 곡면이었으나, 본 발명의 제3 실시예예 따른 반도체 장치(103)에서는, 핀(F1)의 식각면은 제3 방향(Z)으로 평면이다. 따라서, 소자 분리막(110) 상에 돌출된 핀(F1)의 제1 폭(L3), 즉 스트레스막(163) 사이의 거리는 일정하다. 제1 폭(L3)은 제1 서브막(161a)의 하면 길이인 제2 폭(L4)보다 짧다.
핀(F1)의 측면이 식각된 부분만큼 스트레스막(163)의 부피는 증가하므로 스트레스막(163)이 채널 영역에 인가하는 압축 스트레스의 크기는 증가할 수 있다.
도 6을 참조하여 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 6은 본 발명의 제4 실시예예 따른 반도체 장치의 사시도이다.
본 발명의 제4 실시예예 따른 반도체 장치(104)는 본 발명의 제1 실시예에 따른 반도체 장치(101)와는 달리, 핀 스페이서(151a)를 포함한다. 핀 스페이서(151a)는 스트레스막(163)과 소오스/드레인(162) 사이에 형성될 수 있다. 핀 스페이서(151a)는, 반도체 장치(104) 제조 과정에서 리세스(도 3의 125)를 형성할 때 스페이서(151)를 완전히 식각하지 않는 경우 존재할 수 있다. 이는 추후 자세히 서술하기로 한다.
도 7을 참조하여 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 7은 본 발명의 제5 실시예예 따른 반도체 장치의 사시도이다.
본 발명의 제5 실시예예 따른 반도체 장치(105)는 본 발명의 제2 실시예예 따른 반도체 장치(102)와 같이 소자 분리막(110) 상으로 돌출된 핀(F1)의 측면이 일부 식각된다. 따라서, 핀(F1)의 제1 폭(L5), 즉 스트레스막(163) 사이의 최단 거리는 제1 서브막(161a)의 하면 폭인 제2 폭(L6)보다 짧다. 단, 본 발명의 제2 실시예예 따른 반도체 장치(102)와 달리, 본 발명의 제5 실시예에 따른 반도체 장치(105)에서는 스트레스막(163)과 소오스/드레인(162) 사이에 핀 스페이서(151a)가 형성될 수 있다.
도 8을 참조하여 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 8은 본 발명의 제6 실시예예 따른 반도체 장치의 사시도이다.
본 발명의 제6 실시예에 따른 반도체 장치(106)는 본 발명의 제3 실시예에 따른 반도체 장치(103)와 같이 소자 분리막(110) 상으로 돌출된 핀(F1)의 측면이 일부 식각되고, 식각면은 제3 방향(Z)으로 평면이다. 따라서, 소자 분리막(110) 상에 돌출된 핀(F1)의 제1 폭(L7)은 일정하다. 제1 폭(L7)은 제1 서브막(161a)의 하면 길이인 제2 폭(L8)보다 짧다. 단, 본 발명의 제3 실시예예 따른 반도체 장치(103)와 달리, 본 발명의 제6 실시예에 따른 반도체 장치(106)에서는 스트레스막(163)과 소오스/드레인(162) 사이에 핀 스페이서(151a)가 형성될 수 있다.
도 9 내지 도 11을 참조하여 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기로 한다.
도 9 및 도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 11은 도 10의 레이아웃도에서, 다수의 핀과 다수의 게이트 전극만을 도시한 것이다. 상술한 본 발명의 제7 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 9 내지 도 11은 예시적으로 SRAM을 도시한다.
우선, 도 9를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 9 내지 도 11을 참조하면, 서로 이격된 제1 핀(310), 제2 핀(320), 제3 핀(330), 제4 핀(340)은 일 방향(예를 들어, 도 9의 상하방향)으로 길게 연장되도록 형성된다. 제2 핀(320), 제3 핀(330)은 제1 핀(310), 제4 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 9의 좌우 방향)으로 길게 연장되고, 제1 핀(310) 내지 제4 핀(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(310)과 제2 핀(320)을 완전히 교차하고, 제3 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 핀(340)과 제3 핀(330)을 완전히 교차하고, 제2 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(310), 제4 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)는 핀형 트랜지스터, 즉 본 발명의 제1 내지 제6 실시예에 따른 반도체 장치로 구현될 수 있으며, 도 1 내지 도 8을 이용하여 상술한 구성을 가질 수 있다.
도 12 내지 도 24를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법의 순서도이고, 도 13 내지 도 24는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 22는 도 21의 C―C를 따라서 절단한 단면도이다.
먼저 도 12 및 도 13을 참조하면, 기판(100) 상에 핀(F1)을 형성한다(S100).
구체적으로, 기판(100) 상에 마스크 패턴(2103)을 형성한 후, 식각 공정을 진행하여 핀(F1)을 형성한다. 핀(F1)은 제2 방향(Y)을 따라 연장될 수 있다. 핀(F1) 주변에는 트렌치(121)가 형성된다. 마스크 패턴(2103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 도 12, 도 14 및 도 15를 참조하면, 핀(F1)의 상부가 노출되도록 기판(100) 상에 소자 분리막(110)을 형성한다(S200). 구체적으로, 도 14를 참조하면, 트렌치(121)를 채우는 소자 분리막(110)을 형성한다. 소자 분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
다음으로 도 15를 참조하면, 소자 분리막(110)의 상부를 리세스하여, 핀(F1)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
리세스 공정을 진행할 때, 핀(F1) 측면의 일부 소자분리막(110)은 식각되지 않을 수 있다. 따라서, 핀(F1) 측면 일부에는 돌출된 소자 분리막(111)이 소자 분리막(110) 상에 잔존할 수 있다.
마스크 패턴(2103)은 소자 분리막(110)의 형성 이전에 제거되거나, 리세스 공정 이후에 제거될 수 있다.
한편, 소자 분리막(110) 위로 돌출된 핀(F1)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(110) 형성 후, 리세스 공정없이 소자 분리막(110)에 의하여 노출된 핀(F1)의 상면을 씨드로 하는 에피 공정에 의하여 핀(F1)의 일부가 형성될 수 있다.
또한, 핀(F1)에 문턱 전압 조절용 도핑이 수행될 수 있다. 핀형 트랜지스터(101)가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 핀형 트랜지스터(101)가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
이어서, 도 12 및 도 16을 참조하면, 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 핀(F1)과 교차하여 제1 방향(X)으로 연장되는 더미 게이트 절연막(141), 더미 게이트 전극(143)을 형성한다(S300).
예를 들어, 더미 게이트 절연막(141)은 실리콘 산화막일 수 있고, 더미 게이트 전극(143)은 폴리 실리콘일 수 있다.
한편, 도 16과 달리, 더미 게이트 절연막(141)과 더미 게이트 전극(143)을 형성하지 않고 게이트 절연막과 게이트 전극을 형성할 수 있다. 즉, 게이트를 먼저 만드는 게이트 퍼스트 공정을 수행할 수도 있다. 이 때, 게이트 절연막은 예를 들어, 실리콘 산화물, 실리콘 질화물, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다. 게이트 전극은 예를 들어, poly-Si, poly-SiGe, 불순물이 도핑된 poly-Si, Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속, 금속 실리사이드 등의 단일막 또는 이들을 조합한 적층막일 수 있으나, 이에 제한되지 않는다.
게이트 절연막과 게이트 전극을 형성한 경우, 추후 설명할 도 18 내지 도 20의 공정은 수행하지 않을 수 있다.
이어서, 도 12 및 도 17을 참조하면, 더미 게이트 전극(143)의 측벽 및 핀(F1)의 측벽에 스페이서(151)를 형성한다(S400).
예를 들어, 더미 게이트 전극(143)이 형성된 결과물 상에 절연막을 형성한 후 에치백 공정을 진행하여 스페이서(151)를 형성할 수 있다. 스페이서(151)는 마스크 패턴(2104)의 상면, 핀(F1)의 상면을 노출할 수 있다. 스페이서(151)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 18을 참조하면, 스페이서(151)가 형성된 결과물 상에, 층간 절연막(155)을 형성한다. 층간 절연막(155)은 실리콘 산화막일 수 있다. 다음으로, 더미 게이트 전극(143)의 상면이 노출될 때까지, 층간 절연막(155)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 더미 게이트 전극(143)의 상면이 노출될 수 있다.
도 19를 참조하면, 더미 게이트 절연막(141) 및 더미 게이트 전극(143)을 제거한다. 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)의 제거함에 따라, 소자 분리막(110)을 노출하는 트렌치(123)가 형성된다.
도 20을 참조하면, 트렌치(123) 내에 게이트 절연막(145) 및 게이트 전극(147)을 형성한다.
게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 게이트 절연막(145)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
이어서, 도 12 및 도 21 내지 도 23을 참조하면, 게이트 전극(147) 양측 중 적어도 일측에, 핀(F1)의 상부를 리세스하여 제1 및 제2 막(161, 161d)을 포함하는 소오스/드레인(162)을 형성한다(S500).
도 21을 참조하면, 게이트 전극(147) 양측의 핀(F1) 내에 리세스(125)를 형성한다. 리세스(125)는 식각 공정을 이용하여 형성될 수 있다. 리세스(125)는 예를 들어, 건식 식각 또는 습식 식각과 건식 식각을 조합하여 형성될 수 있다.
핀(F1)에 리세스(125)를 형성할 때, 돌출된 소자 분리막(111)은 식각되지 않는다. 따라서, 돌출된 소자 분리막(111) 사이의 핀(F1)은 제거되지 않는다. 따라서, 기판 상면(112)으로부터 소자 분리막(110) 상면까지의 길이는 기판 상면(112)으로부터 핀(F1) 상면까지의 길이보다 짧다.
한편, 리세스(125)를 형성할 때, 핀(F1) 측면에 형성되는 스페이서(151)의 일부가 남아있을 수 있다. 남아있는 스페이서(151)는 도 6 내지 도 8에 도시된 핀 스페이서(151a)이며, 핀 스페이서(151a)가 남아있는 상태로 후술하는 공정을 거치면 제4 내지 제6 실시예예 따른 반도체 장치를 형성할 수 있다.
도 23을 참조하면, 핀(F1) 내의 리세스(125)에 소오스/드레인(162)을 형성한다. 소오스/드레인(162)은 에피 공정을 통해서 형성될 수 있다. 소오스/드레인(162)은 제1 막(161)과 제2 막(161d)을 포함할 수 있다. 제1 막(161)은 제2 막(161d)과는 달리 압축 스트레스 물질인 제1 물질, 예를 들어 Ge을 포함할 수 있다. 제1 막(161)은 제1 내지 제3 서브막(161a, 161b, 161c)을 포함할 수 있다. 제1 서브막(161a)은 제1 물질을 제1 농도로, 제2 서브막(161b)은 제1 물질을 제2 농도로, 제3 서브막(161c)은 제1 물질을 제3 농도로 포함할 수 있으며, 제2 농도가 제1 및 제3 농도보다 높다. 제2 농도는 40% 내지 65%일 수 있으며, 제1 및 제3 농도는 10% 내지 30%일 수 있다.
소오스/드레인(162)의 제1 방향(X) 크기가 작아야 기생 커패시턴스 및 브릿지의 발생을 줄일 수 있으므로, 저압에서 소오스/드레인(162)을 형성한다. 예를 들어, 소오스/드레인(162)은 50 torr 이하의 압력에서 형성될 수 있다. 소오스/드레인(162)을 저압에서 형성하면 고압에서 형성할 때보다 크기가 작아 채널 영역에 가하는 압축 스트레스가 적을 수 있지만, 추후 스트레스막(도 1의 163)을 형성하기 때문에, 오히려 채널 영역의 캐리어의 이동도(mobility)는 향상된다.
이어서, 도 12 및 도 24를 참조하면, 소오스/드레인(162) 하부의 핀(F1)을 둘러싸고 있는 돌출된 소자 분리막(111)을 제거하여 핀(F1)의 측면을 노출시킨다(S600). 핀(F1)의 측면을 노출시키기 위하여 건식 식각과 습식 식각 중 적어도 하나를 이용할 수 있다. 돌출된 소자 분리막(111)과 소자 분리막(110)은 동일한 물질로 구성될 수 있으므로, 돌출된 소자 분리막(111)을 식각할 때, 소자 분리막(110)의 상면도 일부 식각될 수 있다.
이어서, 도 12 및 도 1을 참조하면, 노출된 핀(F1)의 측면에 스트레스막(163)을 형성한다(S700).
스트레스막(163)은 소자 분리막(110)과 소오스/드레인(162) 사이에 형성되며, 에피 공정을 통해서 형성될 수 있다. 스트레스막(163)은 소오스/드레인(162)과 같이 제1 물질을 포함할 수 있다. 다만, 스트레스막(163)은 채널 영역에 압축 스트레스를 가하기 위한 목적만을 갖고 있으므로, 소오스/드레인(162)과 다르게 불순물, 예를 들어 붕소(B)가 도핑되지 않을 수 있다.
스트레스막(163)의 크기가 클수록 기생 커패시턴스 및 브릿지가 발생할 수 있으므로 크기를 작게 만들기 위해 저압에서 스트레스막(163)을 형성할 수 있다. 예를 들어, 스트레스막(163)을 50 torr 이하의 압력에서 에피택셜 성장시켜 형성할 수 있다.
도 4, 도 21 도 25를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 25는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
본 발명의 제2 실시예예 따른 반도체 장치 제조 방법은, 본 발명의 제1 실시예예 따른 반도체 장치 제조 방법과는 돌출된 소자 분리막(111)을 제거하여 핀(F1)의 측면을 노출시키는 방법에 차이가 있다. 본 발명의 제2 실시예예 따른 반도체 장치 제조 방법은 돌출된 소자 분리막(111)을 제거하기 위하여 습식 식각 공정을 이용한다. 이 때, SC1(standard cleaning1) 에천트(NH4OH, H2O2, H2O 등을 포함)를 사용하여 습식 식각을 할 수 있다. 이 경우, 도 25와 같이 돌출된 소자 분리막(111)뿐만 아니라 핀(F1)의 측면 일부도 식각된다. 핀(F1)의 측면 일부도 식각되기 때문에, 핀(F1)의 제1 폭(L1)이 제1 서브막(161a)의 제2 폭(L2)보다 짧다.
이어서, 노출된 핀(F1)의 측면에 스트레스막(163)을 저압에서 형성한다. 그러면, 도 4와 같은 형상의 반도체 장치(102)를 형성할 수 있다.
도 5, 도 24, 도 26 및 도 27을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 26 및 도 27은 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
본 발명의 제3 실시예에 따른 반도체 장치 제조 방법은, 도 26과 같이 핀(F1)의 측면을 노출시킨 후, 노출된 핀(F1)의 측면을 산화(oxidation)시킨다. 따라서, 노출된 핀(F1)의 측면에 산화막(114)이 형성된다. 산화막(114)은 노출된 핀(F1)의 측면에 일정한 두께로 형성된다. 이어서, 산화된 핀(F1)의 측면을 제거하여 핀(F1)을 노출시킨다. 즉, 형성된 산화막(114)을 제거하며, 도 27과 같이, 핀(F1)의 측면 일부가 제거될 수 있다. 산화막(114)을 식각하기 위하여, 건식 식각 및 습식 식각 중 적어도 하나를 이용할 수 잇다. 산화막(114)이 제거되면, 핀(F1)의 제1 폭(L3)은 상기 제1 서브막(161a)의 제2 폭(L4)보다 짧다. 또한, 노출된 핀(F1)의 측면은 제3 방향(Z)으로 일직선일 수 있다. 따라서, 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에서는 스트레스막(163)이 형성되는 핀(F1)의 측면이 곡면이었으나, 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법에서는 스트레스막(163)이 형성되는 핀(F1)의 측면은 평면이다.
이 때, 핀(F1)이 Si를 포함하면, 산화막(114)은 소자 분리막(110)과 동일한 물질인 실리콘 산화막을 포함할 수 있다. 따라서, 산화막(114)을 제거할 때 소자 분리막(110)의 상면도 일부 식각될 수 있다.
이어서, 노출된 핀(F1)의 측면에 스트레스막(163)을 형성하면 도 5와 같은 형상의 반도체 장치(103)를 형성할 수 있다.
도 28은 본 발명의 몇몇 실시예에 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 28을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀형 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 29 및 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 29은 태블릿 PC이고, 도 30은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(101~106) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 집적 회로 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
111: 돌출된 소자 분리막 145: 게이트 절연막
147: 게이트 전극 151: 스페이서
151a: 핀 스페이서 162: 소오스/드레인
163: 스트레스막

Claims (10)

  1. 기판 상에 형성된 핀;
    상기 기판 상에 상기 핀과 교차하도록 형성된 게이트 전극;
    상기 게이트 전극의 양측에 형성되며, 제1 막 및 제2 막을 포함하는 소오스/드레인; 및
    상기 기판 상에 형성되는 소자 분리막과 상기 소오스/드레인 사이에 배치되며, 상기 핀의 측면에 형성되는 스트레스막을 포함하되,
    상기 핀은 상기 게이트 전극의 하부에 배치되는 제1 부분 및 상기 제1 부분의 양측에 배치되는 제2 부분을 포함하고, 상기 핀의 상기 제1 부분의 상면 및 상기 핀의 상기 제2 부분의 상면은 상기 소자분리막의 상면보다 돌출되고, 상기 핀의 상기 제1 부분의 상면은 상기 핀의 상기 제2 부분의 상면보다 돌출되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 소오스/드레인과 상기 스트레스막 사이에 형성된 스페이서를 더 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 막은 제1 물질을 포함하고,
    상기 제1 막은 제1 내지 제3 서브막을 포함하고,
    상기 각각의 제1 내지 제3 서브막은 상기 제1 물질을 각각 제1 내지 제3 농도로 포함하되,
    상기 제2 농도는 상기 제1 및 제3 농도보다 높은 반도체 장치.
  4. 삭제
  5. 기판 상에 핀을 형성하고,
    상기 핀의 상부가 노출되도록 상기 기판 상에 소자 분리막을 형성하고,
    상기 소자 분리막 상에 상기 핀과 교차하도록 게이트 전극을 형성하고,
    상기 게이트 전극 측면과 상기 핀의 상부 측면에 스페이서를 형성하고,
    상기 게이트 전극의 양측에, 상기 핀의 상부를 리세스하여 제1 및 제2 막을 포함하는 소오스/드레인을 형성하고,
    상기 소오스/드레인 하부의 상기 핀을 둘러싸고 있는 소자 분리막을 제거하여 상기 핀의 측면을 노출시키고,
    상기 노출된 핀의 측면에 스트레스막을 형성하는 것을 포함하되,
    상기 핀은 상기 게이트 전극의 하부에 배치되는 제1 부분 및 상기 제1 부분의 양측에 배치되는 제2 부분을 포함하고, 상기 핀의 상기 제1 부분의 상면 및 상기 핀의 상기 제2 부분의 상면은 상기 소자분리막의 상면보다 돌출되고, 상기 핀의 상기 제1 부분의 상면은 상기 핀의 상기 제2 부분의 상면보다 돌출되는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 제1 막은 제1 내지 제3 서브막을 포함하고,
    상기 각각의 제1 내지 제3 서브막은 제1 물질을 각각 제1 내지 제3 농도로 포함하는 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    상기 핀의 측면을 노출시키는 것은,
    상기 핀의 제1 폭이 상기 제1 서브막의 제2 폭보다 짧도록 상기 핀의 측면을 식각하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제 6항에 있어서,
    상기 핀의 측면을 노출시킨 후에,
    상기 노출된 핀의 측면을 산화시키고,
    상기 산화된 핀의 측면을 제거하여 상기 핀의 제1 폭이 상기 제1 서브막의 제2 폭보다 짧도록 상기 핀의 측면을 노출시키는 것을 더 포함하는 반도체 장치 제조 방법.
  9. 제 5항에 있어서,
    상기 스트레스막을 형성하는 것은, 상기 스트레스막을 50 torr 이하에서 에피택셜 성장시켜 형성하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제 5항에 있어서,
    상기 소오스/드레인은 100 torr 이하에서 에피택셜 성장시켜 형성되는 반도체 장치 제조 방법.
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