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KR102059891B1 - 집적 도파관 커플러 - Google Patents

집적 도파관 커플러 Download PDF

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KR102059891B1
KR102059891B1 KR1020147007894A KR20147007894A KR102059891B1 KR 102059891 B1 KR102059891 B1 KR 102059891B1 KR 1020147007894 A KR1020147007894 A KR 1020147007894A KR 20147007894 A KR20147007894 A KR 20147007894A KR 102059891 B1 KR102059891 B1 KR 102059891B1
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coupler
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iii
waveguide coupler
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아미트 미즈라히
티머시 크리조
엘턴 마르체나
오든 데릭 반
스티븐 비 크라설릭
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스코르피오스 테크놀러지스, 인코포레이티드
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Publication date
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Abstract

도파관 커플러는 제1 도파관 및 제2 도파관을 포함한다. 상기 도파관 커플러는 또한, 상기 제1 도파관과 상기 제2 도파관 사이에 배치된 연결 도파관을 포함한다. 상기 연결 도파관은 제1 굴절률을 갖는 제1 물질과 제2 굴절률을 갖는 제2 물질을 포함하고, 상기 제2 굴절률은 상기 제1 굴절률보다 높다.

Description

집적 도파관 커플러{INTEGRATED WAVEGUIDE COUPLER}
본 발명의 실시예들은 광전자(opto-electronic) 디바이스들에서 광 방사(optical radiation)를 커플링(coupling)하는 방법 및 시스템에 관련된다. 보다 구체적으로, 본 발명의 실시예들은 실리콘 및 화합물 반도체(compound semiconductor) 디바이스들을 포함하는 복합 집적 디바이스들(composite integrated devices)에 있어서 도파관 커플러(waveguide coupler)를 위한 방법 및 장치에 관련된다.
포토닉(photonic) 디바이스 바이어스 제어, 변조, 증폭, 데이터 직렬화 및 역직렬화(de-serialization), 프레이밍(framing), 라우팅, 및 다른 기능들과 같은 진보된 전자 기능들은 일반적으로 실리콘 집적 회로 상에 배치된다. 시장 형성이 가능한 비용으로 매우 향상된 기능 및 성능을 갖는 디바이스들의 생산을 가능하게 하는 실리콘 집적 회로의 설계 및 제조에 관한 전세계적 인프라스트럭쳐의 존재가 그 주요 이유이다. 실리콘은 그 간접 에너지 밴드갭으로 인하여 광 방출 또는 광 증폭에 유용하지 않았다. 이러한 결함은 실리콘 상의 모놀리식으로 집적된 광전자(opto-electronic) 집적 회로의 제조를 막아왔다.
인화 인듐(indium phosphide), 비화 갈륨(gallium arsenide), 및 연관된 3원(ternary) 및 4원(quaternary) 물질들과 같은 화합물 반도체(compound semiconductor)는 광 통신에 매우 중요하고, 특히, 이들의 간접 에너지 밴드갭 때문에 광 방출 디바이스 및 포토다이오드에 매우 중요하다. 동시에, 이러한 물질들 상에 진보된 전기적 기능들을 집적하는 것은 틈새 산업의, 고성능 애플리케이션으로 한정되었는데, 이는 이들 물질 내에 디바이스 및 회로를 제조하는 비용이 훨씬 더 높기 때문이다.
따라서, 해당 기술 분야에서는 실리콘과 화합물 반도체 디바이스들의 복합적 집적과 관련된 향상된 방법 및 시스템에 대한 요구가 존재한다.
본 발명의 실시예들은 광전자(opto-electronic) 디바이스들에서 광 방사(optical radiation)를 커플링하는 방법 및 시스템에 관련된다. 보다 구체적으로, 본 발명의 실시예들은 실리콘 및 화합물 반도체(compound semiconductor) 디바이스들을 포함하는 복합 집적 디바이스들(composite integrated devices)에 있어서 도파관 커플러(waveguide coupler)를 위한 방법 및 장치에 관련된다. 본 발명의 실시예들은 이러한 예보다 더 넓은 적용가능성을 갖고, 다른 기판, 비선형 광학 물질, 편광 기반 디바이스 등을 포함하는 다른 광전자 디바이스들에서의 사용을 또한 포함한다.
도 1a는 본 발명의 일 실시예에 의한 집적 도파관 커플러(integrated waveguide coupler)의 단순화된 평면도이다.
도 1b는 도 1a에 도시된 집적 도파관 커플러의 제1 영역의 단순화된 단면도이다.
도 1c는 도 1a에 도시된 집적 도파관 커플러의 제2 영역의 단순화된 단면도이다.
도 1d는 도 1a에 도시된 집적 도파관 커플러의 제3 영역의 단순화된 단면도이다.
도 1e는 도 1c에 도시된 집적 도파관 커플러의 단순화된 사시도이다.
도 2는 본 발명의 일 실시예에 의한 광학 활성(optically active) III-V 도파관 영역의 단순화된 단면도이다.
도 3a는 본 발명의 일 실시예에 의한 집적 도파관 커플러의 단순화된 평면도이다.
도 3b는 도 3a에 도시된 집적 도파관 커플러의 제1 영역의 단순화된 단면도이다.
도 3c는 도 3a에 도시된 집적 도파관 커플러의 제2 영역의 단순화된 단면도이다.
도 3d는 도 3a에 도시된 집적 도파관 커플러의 제3 영역의 단순화된 단면도이다.
도 4는 본 발명의 다른 실시예에 의한 집적 도파관 커플러의 단순화된 평면도이다.
도 5a는 본 발명의 일 실시예에 의한 III-V 도파관 영역에서의 모드 분포(mode distribution)를 도시한다.
도 5b는 본 발명의 일 실시예에 의한 SOI 도파관 영역과 도파관 커플러 영역에서의 모드 분포(mode distribution)를 도시한다.
도 6은 본 발명의 일 실시예에 의한 광학 디바이스에서의 광 강도를 도시한다. 도 6a는 본 발명의 일 실시예에 의한 광학 디바이스에서의 광 강도를 도시하는 측면도이다. 도 6b는 본 발명의 일 실시예에 의한 광학 디바이스에서의 광 강도를 도시하는 평면도이다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 의한 집적 도파관 커플러의 제조에 관한 프로세스 플로우 개념도이다.
도 8은 본 발명의 일 실시예에 의한 집적 도파관 커플러를 제조하는 방법을 도시하는 단순화된 흐름도이다.
본 발명의 실시예들은 집적 도파관 커플러를 위한 방법 및 시스템에 관련된다. 일 실시예에서, 온-칩(on-chip) 도파관을 사용하여 두 개의 물질을 광학적으로 연결(커플링)하기 위해 두 개의 도파관 사이의 연결 도파관이 제공된다. 일 예로서, 본 발명의 실시예를 이용하여 실리콘 온 인슐레이터(silicon on insulator) 도파관과 화합물 반도체 물질(예컨대, III-V 광전자 디바이스) 간의 광학적 커플링(optical coupling)이 수행될 수 있다. 본 발명의 다른 실시예에서는, 본 명세서에 기술된 방법 및 시스템을 이용하여 실리콘 온 인슐레이터(SOI) 도파관과 광섬유(optical fiber) 간의 광학적 커플링이 수행될 수 있다.
본 발명의 발명자들은, 두 가지 이상의 물질 시스템들로 만들어진 집적 디바이스들은 그 내부로 그리고 그 밖으로 광을 커플링하는데 관련된 과제들 때문에 구현하는데 어려움이 있다고 판단했다. 이러한 집적 디바이스들의 예는 SOI 기판의 최상부에 집적된(예컨대, 성장되거나 결합된) III/V 다이를 포함하는 디바이스들을 포함한다. 집적 디바이스들은 그 응용 범위가 넓고 레이저, 변조기(모듈레이터), 검출기 등의 디바이스를 포함한다.
본 발명의 실시예들은, 일 예로서, 호스트 물질 시스템(예컨대, SOI 기판 또는 도파관)과 집적 물질(예컨대, 상기 호스트 물질 시스템과 집적된 III/V 광학 활성 디바이스) 사이에서 광을 효율적으로 안내할 수 있는 브리지 도파관 커플러(bridge waveguide coupler)를 제공함으로써, 집적과 관련된 문제들에 대한 해법을 제공한다.
본 명세서에 개시된 브리지 도파관 커플러는 집적된 물질과 호스트 물질 간에 고유한 갭(gap)이 존재하는 애플리케이션에 적합하다. 실리콘 기반 기판 위에 III/V 다이를 결합하는 프로세스를 포함하는 디바이스들이 그 예이다.
본 발명의 실시예들에 의하면, 도파관이, 예컨대, SOI 기판, III-V 기판 등의 반도체 기판으로 집적되는 집적 도파관 커플러가 제공된다.
도 1a는 본 발명의 일 실시예에 의한 집적 도파관 커플러의 단순화된 평면도이다. 도 1a에 도시된 바와 같이, 실리콘 산화물 영역 내에 실리콘 기반 도파관을 포함하는 SOI 도파관 영역(110)이 제공된다. 도파관 커플러 영역(120)(연결 도파관이라고도 함)은 SOI 도파관 영역(110)을 III-V 도파관 영역(130)에 접속한다. 몇몇 구현예에서, III-V 도파관 영역(130)은 광 이득(optical gain), 가변 광 위상(variable optical phase), 광 감쇠(optical attenuation), 흡수 등을 생성할 수 있는 광학 활성 물질을 포함한다. 다른 구현예에서, III-V 도파관 영역(130)은 광 입력에 응답하여 전류를 발생시키고, 검출기로서 동작하는 물질을 포함한다. III-V 도파관 구조(130)을 기판에 결합하기 위한 결합 영역(115)도 도시된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(이하, "당업자"라고 함)는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 1b는 도 1a에 도시된 집적 도파관 커플러의 제1 영역인 SOI 도파관 영역(110)의 단순화된 단면도이다. 도 1b에 도시된 바와 같이, 예컨대, 상대적으로 더 높은 굴절률을 갖는 실리콘 기반 물질(즉, 리지 가이드(ridge guide) 구조)인 측방향 광 구속(optical confinement) 구조(112)는 하나 또는 그 이상의 측면에서 실리콘 산화물과 같은 더 낮은 굴절률을 갖는 물질에 의해 둘러싸인다. 이렇게 해서, 몇몇 실시예에서는, 클래딩이 실리콘 산화물(예컨대, SiO2) 물질이다. 몇몇 구현예에서는, 상기 실리콘 기반 물질이 산화물 성장 프로세스, 디포지션(deposition) 프로세스, 또는 결합(bonding) 프로세스 등을 통해 형성된 산화물 층(114)에 결합된 단결정 실리콘 층(113)을 포함한다. 상기 측방향 광 구속 구조(112)는 도시된 것과 같이 측방향 폭에 의해 정의되고 횡방향(transverse)으로 연장되는 리지를 형성하기 위해, 예컨대, 에칭(etching) 프로세스를 이용하여, 상기 단결정 실리콘 층(113)의 일부를 제거함으로써 제조될 수 있다. 이어서 산화물 디포지션이 행해질 수 있다. 다른 실시예에서는, 상기 리지 부분이 마스킹되고 상기 리지의 바깥쪽 영역들이 산화될 수 있고, 상기 마스킹 물질이 제거되고, 상기 구조의 형성을 완료하기 위해 추가적인 산화물 디포지션 프로세스가 사용될 수 있다. SOI 물질의 사용은 본 명세서에 기재된 광학 활성 물질과 같은 광학 구조들을 CMOS 호환 구조와 집적하는 능력을 제공하여, 전자 디바이스와 광학 디바이스의 집적을 가능하게 한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 1c는 도 1a에 도시된 집적 도파관 커플러의 제2 영역인 도파관 커플러 영역(120)의 단순화된 단면도이다. 도 1c에 도시된 실시예에서, 도파관 커플러 영역(120)은, 예컨대, 실리콘 산화물과 같은 인덱스가 더 낮은 물질로 둘러싸인 높은 인덱스의 비정질 실리콘(a-Si) 부분을 포함한다. 도 1d는 도 1a에 도시된 집적 도파관 커플러의 제3 영역인 III-V 도파관 영역(130)의 단순화된 단면도이다. 도시된 바와 같이, 상기 도파관 커플러(120)는 상기 SOI 도파관 영역과 연관된 제1 물질 시스템과 III-V 도파관 영역과 연관된, 다른 제2의 물질 시스템으로부터의 빛을 커플링하는 메커니즘을 제공한다.
도 1c를 다시 참조하면, 상기 도파관 커플러(120)는 SOI 도파관 영역(110)과 III-V 도파관 영역(130) 간의 광학 커플링(optical coupling)을 제공한다. 일 실시예에서, 상기 도파관 커플러(120)의 길이 방향 크기는 약 1㎛ 내지 100㎛ 범위이고, 예컨대, 5㎛이지만, 실제로 상기 커플러의 길이에 제한은 없다. 측방향 광 구속 구조(122)의 폭은 상기 측방향 광 구속 구조(112)의 폭을 고려하여 결정된다. 도시된 실시예에서, 측방향 광 구속 구조들(112 및 122)의 측방향 폭은 동일한데, 본 발명에서 반드시 그러해야 하는 것은 아니다. 실제로, 세 개의 도파관 섹션들(110, 120 및 130)은 투과를 최적화하기 위해 서로 다른 단면 크기를 가질 수 있다. 또한, 상기 세 개의 도파관 섹션들(110, 120 및 130)의 수직 방향 정렬은 다른 도파관 섹션들과 비교한 상기 III/V 도파관 섹션의 굴절률에 따라 달라질 수 있다.
도 1e는 도 1c에 도시된 집적 도파관 커플러의 단순화된 사시도이다. 상기 사시도는 III-V 도파관 영역과 도파관 커플러 영역을 도시한다. 상기 III-V 도파관 영역은 인화인듐(InP) 기판 위에 미리 정해진 높이까지 연장되는 III-V 리지 도파관을 포함한다. 도 2에 도시된 다중 양자 우물(multiple quantum well) 구조도 보인다. 상기 도파관 커플러 영역은 산화물/질화물 물질 또는 다른 적절한 저 인덱스 물질(도시되지 않음)의 층 위에 a-Si 리지 도파관 구조를 포함한다. 일부 실시예에서는, III-V 도파관 영역과 도파관 커플러 영역 사이에 높은 커플링 계수를 제공하기 위해 오프셋(라인 B 마이너스 라인 A(즉, B-A). 도 5a 및 5b와 관련하여 더욱 상세히 논의됨)이 선택된다. 도시된 실시예에서, 오프셋은 530nm이고 III-V 도파관 영역의 에피택시 구조 및 도파관 커플러 영역 내의 물질의 인덱스와 두께에 따라 다른 값을 채용할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 2는 본 발명의 일 실시예에 의한 광학 활성(optically active) III-V 도파관 영역의 단순화된 단면도이다. 도 2에 도시된 구조는 도 1d에 도시된 III-V 도파관 영역(130)으로서 사용하기에 적합하다. 도 2에 도시된 것처럼, 광학 활성 III-V 도파관 영역은 기판 층(210), 예컨대, InP, GaAs, InGaAs, InGaAsP, AlGaInAs, GaN 또는 다른 적합한 물질을 포함한다. 광 이득을 제공하기 위해 활성 영역(220)이 제공되어, 레이저 또는 증폭기 동작을 가능하게 한다. 도시된 실시예에서, 상기 활성 영역(220)은 배리어(barrier) 층들 사이에 배치된 복수의 양자 우물 층들을 포함한다. 명확성을 위해 도 2에는 도시되지 않았지만, 광학 모드 제어가 횡방향(수직 방향)으로 제공된다. 또한, 측방향(수평 방향)으로 광 구속을 제공하기 위해 측방향 모드 제어 구조(230)가 제공된다. 측방향 모드 제어 구조(230)의 구체적인 치수는 구체적인 용도에 따라 달라질 것이고 도 2에 도시된 치수의 예인 1㎛ 높이, 2㎛ 폭은 단지 예시로서 제공된다. 광학 모드 제어를 제공하는데 사용하기에 적합한 다른 치수들도 본 발명의 범위에 포함된다.
도 1b 내지 1d에 도시된 리지 도파관들은 각 섹션에 하나의 물질을 사용하여 만들어지지만, 다른 실시예들은 도 7a 내지 7f에 도시된 프로세스 플로우와 관련하여 논의되는 바와 같이 각 섹션에서 서로 다른 물질들을 포함할 수 있다. 따라서, 상기 SOI 도파관 섹션은 실리콘 기판, 유전체 층(예컨대, SiO2), Si 층, 및 비정질 실리콘(즉, a-Si) 층을 포함하여, 높이의 함수로서 서로 다른 인덱스를 제공할 수 있다. 또한, 상기 도파관 커플러 영역은, 도 1c에 도시된 a-Si를 사용하는 디자인에 더하여, 실리콘 기판, 제1 높이의 유전체 층(예컨대, SiO2) 및 미리 정해진 제2 높이의 a-Si 층을 포함할 수 있다. 다양한 물질과 두께를 갖는 디자인은 광학 도파관의 특성의 제어를 제공하여, 모드 제어를 가능하게 하고 미리 정해진 커플링 효율을 달성할 수 있게 한다. 본 발명의 실시예에 따라서는, a-Si에 더하여, 실리콘 질화물(또는 질화규소(silicon nitride)), 게르마늄, 실리콘-게르마늄, III-V 물질 등과 같은 높은 인덱스의 다른 물질들이 사용될 수 있다.
도 3a 내지 3d에 도시된 것처럼, 하나 또는 그 이상의 도파관을 테이퍼링(tapering)하면 상기 시스템의 효율을 향상시킬 수 있다. 이는 특히 측방향 오정렬 제조 오차에 기인하는 방사 손실(radiation loss)을 감소시키는데 바람직하다. 도 3a에 도시된 실시예에서, SOI 도파관 섹션에서의 도파관의 테이퍼링은 도파관 커플러 섹션과 III-V 도파관 섹션의 측방향 연장을 가능하게 하고, 이는 레이저와 변조기를 포함하는 애플리케이션에 적합하다.
도 1a 및 도 3a는 테이퍼링되지 않은 디자인과 테이퍼링된 디자인에 의한 측방향으로 패터닝된 도파관들과 연결 도파관의 평면도를 제공한다. 도 3a에서, SOI 도파관이 테이퍼링되는데, 도파관 커플러(즉, 연결 도파관) 역시 서로 다른 유효 인덱스를 갖는 도파관들 사이의 효과적인 인덱스 전이(transition)를 제공하기 위해 테이퍼링될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
CMOS 디바이스를 포함하는 SOI 웨이퍼로의 포토닉 디바이스의 템플릿 보조 결합(template assisted bonding) 및 웨이퍼 스케일 결합에 관한 추가적인 설명은 미국 특허출원 제13/112,142호에 제공되고, 그 개시 내용은 전체가 여하한 목적으로 참조에 의하여 본 명세서에 편입된다.
도 3a에 도시된 구현예에서는 테이퍼링이 SOI 도파관 섹션 전체에서 행해졌지만, 본 발명은 이러한 특정 구현예로 한정되지 않는다. 이와 달리, 테이퍼링은 하나 이상의 섹션에 존재할 수 있고, 예컨대, SOI 도파관 섹션 전체에, SOI 도파관 섹션에 부분적으로, 도파관 커플러 섹션에 부분적으로, III-V 도파관 섹션에 부분적으로, 도파관 커플러 섹션 전체에, III-V 도파관 섹션 전체에, 또는 이들의 조합이 가능하다. 따라서, 본 발명의 실시예들은 도 3a에 도시된 테이퍼링 구조에 국한되지 않고, 다른 테이퍼링 형태를 포함할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 3b는 도 3a에 도시된 테이퍼링된 집적 도파관 커플러의 제1 영역의 단순화된 단면도이다. 도 3c는 도 3a에 도시된 테이퍼링된 집적 도파관 커플러의 제2 영역의 단순화된 단면도이다. 도 3d는 도 3a에 도시된 테이퍼링된 집적 도파관 커플러의 제3 영역의 단순화된 단면도이다. 이들 단면도에 도시된 것처럼, 다양한 섹션들의 측방향 크기는 길이 방향 위치의 함수로서 변화한다. 이들 실시예에서, 도파관 커플러 섹션은, 예컨대, 레이저 캐비티의 일부로서, III/V 리브(rib) 도파관 영역과 직사각형인 SOI 도파관을 연결한다. 도시된 실시예에서, 상기 SOI 도파관은 400nm로부터 2㎛까지 테이퍼링되어 더 넓은 III/V 도파관 섹션에 잘 매칭된다. 물론, 상기 광학 모드에 대응하고 도파관 섹션들 사이에 높은 수준의 광학 커플링을 제공하기 위해 다른 치수들이 사용될 수도 있다. 따라서, 본 발명의 실시예들은 동일한 단면들(예컨대, 리브 또는 직사각형)을 갖는, 또는, 테이퍼링된 디자인에서 보여진 것처럼 다른 타입(예컨대, 서로 다른 단면들)의 단면들을 갖는 도파관 커플러들을 제공한다.
도 4는 본 발명의 다른 실시예에 의한 집적 도파관 커플러의 단순화된 평면도이다. 도 4에 도시된 다른 실시예에서는, 각진 측면들을 갖는 구성에서 III-V 도파관 섹션과 함께 브리지 도파관 커플러 섹션이 이용된다. 각진 측면들은 인터페이스들로부터 도파관들로 다시 반사되는 것을 방지할 수 있고, 예컨대, 고성능 레이저 캐비티를 얻을 수 있다. 상기 도파관들의 단면은 본 명세서에서 기재된 다양한 단면들을 포함하는 하나 또는 여러 형태일 수 있다. 도 4에 도시된 것처럼, SOI 도파관 섹션들(410)은 측방향 도파관 디자인에서 만곡부(412)를 포함하여, 빛이 수평 방향으로 전파되고 다음으로 상기 수평 방향에 대해 기울어진 방향으로 전파되어 상기 수평 방향에 대해 기울어진 방향으로 도파관 커플러 섹션(420)을 통과하고 III-V 다이(430)의 측면에 대해 일정한 각도로 상기 III-V 다이(430)에 형성된 III-V 도파관 섹션(432)으로 들어가게 한다.
도 5a는 본 발명의 일 실시예에 의한 III-V 도파관 영역에서의 모드 분포(mode distribution)를 도시한다. III-V 도파관 영역의 단부를 나타내는 도면이 제공되며, 모드 프로파일(mode profile)은 InP 기판과 에피택시 층들 사이의 인터페이스(라인 A) 위에 배치된 에피택시 층들에서 피크 진폭을 갖는 모드 분포를 갖는다. 도시된 실시예에서, III-V 도파관 영역은 InP 기판 상에 형성되지만, 본 발명에서 반드시 그러할 필요는 없다. 예컨대, 레이저, 검출기, 변조기 등의 III-V 도파관 영역에 이용되는 에피택시 구조에 따라서, 상기 모드 분포의 피크 진폭과 라인 A 간의 수직 방향 간격이 달라질 것이며, 이는 당업자에게는 자명할 것이다. 단일 공간(spatial) 모드가 도시되지만, 일부 디자인에서는 더 높은 차수의 모드가 존재할 수 있다.
도 5b는 본 발명의 일 실시예에 의한 SOI 도파관 영역과 도파관 커플러 영역에서의 모드 분포(mode distribution)를 도시한다. 상기 모드 분포는, 예컨대, 단일 공간 모드와 같은, 도 5a에 도시된 모드 분포와 몇 가지 유사성을 공유한다. 상기 SOI 도파관 영역과 도파관 커플러 영역에서의 모드 분포의 횡방향 크기는 III-V 도파관 영역에서의 모드 분포의 그것에 비해 더 크고, 상기 모드의 피크 진폭은 상기 III-V 도파관 영역에서의 모드의 피크 진폭과 대응하는 인터페이스(라인 A) 사이의 간격보다 큰 거리만큼 산화물 층과 실리콘/비정질 실리콘 층 사이의 인터페이스(라인 B)로부터 이격된다. 이러한 모드 분포에서, 라인 A와 라인 B 사이의 간격은 530nm이지만, 다양한 영역의 인덱스 프로파일에 따라 다른 간격들이 이용될 수도 있다. 다른 실시예에서, 라인 A와 라인 B 사이의 간격은 ~1550nm의 파장을 가정하면 약 0nm 내지 1000nm 범위이고, 더 커질 수도 있다. 상기 도파관 영역들의 디자인은 모드 분포들 간의 높은(예컨대, 최대) 중첩을 가능하게 하고, 이는 특히 횡단 방향 및 수직 방향에서 그러하다. 도시된 예에서, 모드 분포들의 측방향 크기는 실질적으로 동일하다.
도 6a는 본 발명의 일 실시예에 의한 광학 디바이스에서의 광 강도를 도시하는 측면도이다. 도 6b는 본 발명의 일 실시예에 의한 광학 디바이스에서의 광 강도를 도시하는 평면도이다. 이들 도면에 도시된 것처럼, 빛은 도면의 좌측 부분의 실리콘 도파관(a-Si 도파관 또는 SOI 도파관)(SI WG로 표기됨)으로부터 나아간다. 상기 실리콘 도파관 내의 광학 모드는 Si 브리지(도파관 커플러)(SI Bridge로 표기됨) 내로 그리고 상기 Si 브리지를 통해서 전파되고, III-V 도파관(III-V Waveguide로 표기됨) 내로 전파된다. 상기 도면들에 도시된 것처럼, 도파관 커플러와 III-V 도파관 사이의 광학 커플링뿐만 아니라 SOI 도파관과 도파관 커플러 사이의 광학 커플링도 높다.
본 발명의 실시예를 이용하면, 도파관 커플러의 사용을 통해 높은 수준의 광학 커플링이 제공된다. 일 예로서, SOI 도파관과 III-V 도파관 사이의 5㎛ 갭이 SiO2로 채워지는 구성은 에너지 전달률(power transmission)이 20%가 되고, 다시 말해, 상기 갭을 채우는 산화물을 통과한 후에 SOI 도파관에서 전파되는 광 에너지의 20%만이 III-V 도파관으로 연결된다. 이와 달리, SiO2 클래딩을 갖는 비정질 실리콘 리지 도파관으로 갭을 채우면(실리콘 리지 도파관(113), 산화물 층(114), 및 그 위에 놓이는 산화물 층과 함께 도 1b에 도시됨) 에너지 전달 계수가 93%가 된다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 의한 집적 도파관 커플러의 제조에 관한 프로세스 플로우 개념도이다. 도 7a 내지 도 7f에 도시된 것처럼, 브리지 도파관 커플러의 특정 실시예에 관한 프로세스 플로우가 개시된다. 도파관 커플러는 SOI 도파관 섹션과 III-V 도파관 섹션을 연결한다. 갭(720)은, SOI 도파관 섹션(710)과 III-V 도파관 섹션(730) 사이의 분리 영역으로서, III-V 도파관 섹션이 기판(예컨대, 실리콘 기판)에 결합될 때 형성되고 수 마이크론(예컨대, 5㎛)부터 더 큰 거리(예컨대, 100㎛)까지 다양할 수 있다. 당업자라면 명확하게 알 수 있듯이, III-V 물질이 SOI 도파관 부근의 Si 기판에 결합될 때, 상기 SOI 도파관과 III-V 물질 사이에는 상기 SOI 도파관과 III-V 물질 사이의 높은 커플링 효율을 제공하기 위해서 본 발명의 실시예들에 따라서 채워지는 영역이 존재한다.
도 7a는 III-V 물질의 결합(또는 성장) 후의 구조를 도시하고, SOI 도파관과 III-V 물질 사이의 길이 방향의 간격은 디바이스 디자인, 결합(또는 성장) 공차(tolerance) 등의 함수이다.
도 7b를 참조하면, 도파관 커플러를 위한 제1 물질(740)(예컨대, SiO2)은 PECVD, CVD, 스퍼터링(sputtering), SACVD, 또는 이들의 조합 등을 포함하는 하나 또는 그 이상의 방법을 통해 디포짓된다(deposited). 도시된 것처럼, 디포짓된 제1 물질(740)은 SOI 도파관(710)과 III-V 도파관 섹션(730) 사이의 갭(720)을 채울 뿐 아니라, SOI 도파관 섹션 및 III-V 도파관 섹션 위에도 디포짓된다. 도 7b에 도시된 것과 같은 구조를 제공하기 위해, 디포지션 후에, 상기 제1 물질(예컨대, SiO2)은 CMP, 에칭, 폴리싱, 또는 이들의 조합 등을 이용하여 평탄화될 수 있다. 다른 실시예에서는, 상기 도파관 커플링 섹션을 위한 상기 제1 물질을 제공하기 위해 Si3N4을 포함하는 다른 유전체 물질들이 이용될 수 있다. SiO2 및 Si3N4에 더하여, SixOy, SixOyNz, SixNy, 및 이들의 조합 등과 같은 유전체 물질들을 포함하는 다른 물질들이 상기 디포지션 프로세스 중에 이용될 수 있다. SOI 도파관 영역과 III-V 도파관 영역 사이에 높은 커플링 계수를 제공하기 위해, 다양한 도파관 영역들에서의 모드 프로파일에 따라서 상기 도파관 커플러에서의 물질들의 인덱스와 두께가 선택된다.
도 7c를 참조하면, 도파관 커플러를 위한 상기 물질은 SOI 도파관 섹션과 III-V 도파관 섹션 사이의 갭에 제1 물질(742)을 제공하도록 제거되고, 상기 제1 물질(742)은 미리 정해진 높이까지 도파관 커플러 섹션을 채운다(예컨대, SiO2를 SOI 도파관 섹션의 SiO2의 높이와 매칭되는 높이까지 아래쪽으로 식각함). 도 7c에서 SiO2 층들은, 예컨대, 2-3㎛와 같은 수 마이크론의 동일한 높이를 갖지만, 본 발명에서 반드시 그러할 것이 요구되는 것은 아니고, 몇몇 실시예에서는, 도파관 커플러 섹션 내의 디포짓/에칭된 SiO2의 최상부의 높이가 SOI 도파관 섹션의 SiO2의 최상부의 높이와 매칭되어 원하는 광학 커플링 계수를 제공한다. 이렇게 해서, 일부 실시예에서는 SOI 도파관 섹션과 도파관 커플러 섹션 양쪽의 SiO2 층들의 두께가 동일하고, 이는 상기 도파관 섹션들 사이의 높은 커플링 계수(임피던스 정합이 우수함)를 제공한다. 또한, SOI 도파관 섹션의 SiO2의 바닥의 높이는 도파관 커플러 섹션의 SiO2의 바닥의 높이와 정렬되지만, 일부 실시예에서는 이 부분들이 반드시 정합될 필요는 없다. 따라서, 도 7c에 제공된 도시는 단지 예로서 제공되고, 각각의 층들의 최상부와 바닥이 정렬되는 하나의 구현예를 보여줄 뿐이다. 일 예로서, 만약 III-V 도파관이 모드의 중앙이 SOI 도파관 섹션의 모드의 중앙보다 더 높은 모드 프로파일을 갖는다면, 상기 도파관 섹션의 SiO2 층의 높이는 SOI 도파관 섹션의 SiO2 층의 높이보다 더 높을 수 있다. 상기 제거 프로세스 중에, 상기 프로세스 플로우에 적합하도록 상기 구조의 일부가 마스킹될 수 있다.
도 7d는 도파관 커플러 섹션을 위한 제2 물질(750)의 디포지션을 도시하고, 상기 제2 물질(750)은 높이의 함수로서 달라지는 굴절률을 제공한다. 도시된 실시예에서, a-Si는 PECVD, CVD, 스퍼터링, SACVD, 또는 이들의 조합 등을 포함하는 하나 또는 그 이상의 방법을 통해 디포짓된다. 도시된 실시예에서, 상기 a-Si 디포지션은 SOI 도파관 섹션과 III-V 도파관 섹션 사이의 갭을 채울 뿐 아니라, SOI 도파관 섹션 및 III-V 도파관 섹션 위에도 디포짓된다. 다음으로 상기 a-Si를 평탄화하기 위해 CMP, 에칭, 폴리싱, 또는 이들의 조합 등을 이용하는 평탄화 프로세스가 사용된다.
도파관 커플러를 위한 상기 제2 물질의 두께를 정의하기 위해, 상기 제2 물질이 제거되어(예컨대, 에칭에 의해) 상기 a-Si의 높이가 SOI 도파관 섹션의 Si의 높이와 매칭되도록 그 두께가 감소된다. 도 7e에 도시된 실시예에서, a-Si 층(752)(즉, 도파관 커플러를 위한 상기 제2 물질)은 높이에서 SOI 도파관 섹션의 Si 층에 매칭되어, SOI 도파관 섹션과 III-V 도파관 영역 사이의 갭에 형성된 다층(multilayer) 도파관 구조에 의해 제공된 임피던스(impedance) 매칭 구조의 일 요소를 제공한다. 다른 실시예에서, 상기 층들의 높이는 도 7e에 도시된 것처럼 반드시 매칭되어야 하는 것은 아니다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
도 7f를 참조하면, SOI 및 III-V 도파관들과 매칭되는 도파관 커플링 영역에서의 측방향 구속을 제공하기 위해 상기 a-Si로 도파관 패턴이 에칭된다(본 단면도에서는 보여지지 않음). 상기 구조를 캡슐화하기 위해 SiO2 층(760)은 PECVD, CVD, 스퍼터링, SACVD, 또는 유사한 방법들을 이용하여 디포짓된다.
평탄화 디포지션이 도 7b에 도시되지만, 본 발명의 실시예들이 이를 반드시 필요로 하는 것은 아니다. 다른 실시예에서는, SOI 도파관 섹션과 III-V 도파관 섹션 사이에 형성된 트랜치 내에 도파관 커플러 물질(예컨대, SiO2)을 형성하기 위해 선택적 디포지션 프로세스가 이용된다. 이러한 실시예에서, 선택적 디포지션 후의 또는 그 뒤에 행해지는 에칭 후의 도파관 커플러 물질의 두께는 도 7c에 도시된 것과 같아질 것이다. 또한, 이 실시예에서, 도 7e에 도시된 것과 같은 도파관 커플러 섹션의 위쪽 부분을 형성하기 위해 제2의 선택적 디포지션이 이용될 수 있다.
도 1a 내지 1d를 다시 참조하면, 상기 구조의 평면도와 단면도는 두 개의 도파관 섹션 또는 영역들과 상기 도파관들 사이의 갭을 나타내고, 상기 갭 내에는 도파관 커플러가 형성된다. 본 명세서에 개시된 바와 같이, 상기 두 개의 도파관 영역들 사이의 갭은 도 7c에 도시된 것처럼 초기 물질(즉, 저 인덱스 물질)로 부분적으로 채워지고, 이 물질의 굴절률은 그 뒤에 사용되는 물질(즉, 고 인덱스 물질)의 굴절률보다 낮다. 부분적 필링(filling. 즉, 채움)은 디포지션과 에치 백(etch back) 프로세스를 포함할 수 있다. 이어서 상기 갭은 도 7e에 도시된 것처럼 상기 초기 물질보다 굴절률이 더 높은 물질로 채워진다. 본 발명의 일 실시예에서, 상기 도파관들과 연관된 유효 굴절률은 상기 갭 내에 형성된 물질들과 연관된 유효 굴절률에 실질적으로 매칭될 수 있지만, 본 발명이 이를 반드시 요구하는 것은 아니고 인덱스들은 서로 다를 수 있다. 다른 실시예에서, 예컨대, 실리콘과 III-V 물질들과 같은 유사하지 않은 물질들을 이용하여 제1 및 제2 도파관이 제조되는 때에는, 상기 도파관들은 서로 다른 유효 굴절률과 연관된다. 일 예로서, 상기 도파관 커플러와 다른 도파관들은, 때로 슬롯(slot) 도파관이라고도 불리는, 횡방향으로 고-저-고 인덱스의 도파관들과 같은 더욱 복잡한 인덱스 프로파일을 포함할 수 있다. 이렇게 해서, 본 발명의 실시예들은 소정의 굴절률을 갖는 물질들의 관점에서 기술되고 이는 반드시 상기 구조의 굴절률에 의해 함께 특징지어지는 복합 물질들 또는 다층 물질들을 포함해야 한다. 일 예로서, 도파관 커플러들은 제1 굴절률을 갖는 제1 물질과 제2 굴절률을 갖는 제2 물질과 관련하여 기술되지만, 상기 제1 및 제2 물질들은 모두 실제로는 다수의 서브(sub) 물질층을 이용하여 제조될 수 있고 서브 층들의 스택에 대하여 유효 또는 모달(modal) 인덱스를 제공한다. 이렇게 해서, 본 발명의 실시예들은 단지 두 개의 물질 층으로 국한되지 않으며, 상기 기재는 상기 제1 및 제2 물질 층들의 각각에 다수의 서브 층들을 포함할 수 있다는 것으로 이해되어야 한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
저 인덱스 물질은 상기 갭의 고 인덱스 물질 내의 유도(guiding)로 인해 광학 모드가 기판 내로 누설되는 것을 방지한다. 상기 도파관들은 도 1b 내지 1d에 도시된 단면도에 명시된 측방향 구조를 갖는 도파관 구조들(예컨대, 리지 도파관 또는 리브 도파관)을 형성하기 위해 패터닝된다. 도파관 패터닝 프로세스는 도파관 커플러 영역의 제조 전에, 그와 동시에, 또는 그 후에 수행될 수 있다. 상기 도파관 커플러 영역은 제1 도파관에 인접한 제1 값으로부터 제2 도파관에 인접한 제2 값으로 전이(transition)되는 유효 인덱스를 제공하기 위해 앞서 논의된 것처럼 테이퍼링될 수 있다.
도 7a 내지 7f를 참조하면, 연결 도파관 제조 프로세스의 특정 구현예가 도시된다. 도 7b에 도시된 것처럼, 두 개의 도파관 사이의 갭은 저 인덱스 물질, 예컨대, 이산화규소(SiO2), 질화규소(Si3N4), SOG, SiOx, SiNx, TiO2, SiON, 또는 다른 유전체 등으로 채워진다. PECVD, LPCVD, 스퍼터링, PVD, 증발(evaporation), 원자 층 디포지션(atomic layer deposition), 스핀-온(spin-on) 프로세스 등과 같은 디포지션 프로세스가 이용될 수 있다. 또한, 도시된 상기 갭을 채우기 위해 스핀-온-글래스(spin-on-glass; SOG)가 사용될 수 있다. 상기 구조는 도 7b에 도시된 실시예에서 CMP와 같은 화학-기계적 프로세스 또는 에칭을 이용하여 상기 도면에 도시된 것처럼 평탄화된다. 상기 평탄화 프로세스는 몇몇 실시예에서는 선택적이다.
상기 저 인덱스 물질의 일부는 도 7c에 도시된 것과 같이 부분적으로 채워진 갭을 제공하기 위해 에칭 프로세스 또는 다른 적합한 프로세스를 이용하여 제거된다. 다음으로, 상기 갭의 추가적인 부분들을 채우기 위해(예컨대, 상기 갭을 완전히 채우기 위해) 상기 제1 물질보다 더 높은 굴절률을 갖는 제2 물질이 이용된다. 몇몇 구현예에서는, 상기 갭을 채우기 위해 상기 제1 물질의 디포지션 후에 다수의 추가적인 디포지션이 이용된다. 몇몇 실시예에서, 도 7d에 도시된 것과 같이 상기 갭을 넘치도록 채우는 디포지션이 수행된다. 일 실시예에서, 비정질 실리콘(즉, a-Si)이 상기 제2 물질로서 이용된다. 도 7d에는 평탄화 프로세스가 도시된다. 도시된 상기 프로세스 플로우에서, 갭을 채우는 물질의 형성 후에, 도파관들의 측방향 모드를 구속하기 위한 도파관 형성이 수행된다. 다른 실시예에서, 상기 측방향 도파관 형성은 상기 프로세스의 다른 단계에서 수행될 수 있다.
몇몇 실시예에서 도 7a 내지 7f에 도시된 도파관들은 그 위의 공기를 이용하여 수직 방향으로 광 구속을 제공한다. 다른 실시예에서, 도파관 인덱스보다 낮은 인덱스를 갖는 물질, 예컨대, 도 7f에 도시된 것과 같이 블랭킷(blanket) 산화물 또는 질화물이 이용될 수 있다.
도 8은 본 발명의 일 실시예에 의한 집적 도파관 커플러를 제조하는 방법을 도시하는 단순화된 흐름도이다. 이 방법은 제1 도파관 및 제2 도파관을 포함하는 기판을 제공하는 단계(810)를 제공한다. 상기 도파관들은 길이 방향을 따라 빛을 안내할 수 있고, 바닥 표면을 갖는 갭에 의해 공간적으로 분리된다. 몇몇 구현예에서는, 상기 제1 도파관은 SOI 기판으로 집적된 실리콘 기반 도파관이고 상기 제2 도파관은 상기 SOI 기판에 결합된(또는 그 위에 성장된) III-V 물질 다이에 제조된 III-V 도파관이다. 상기 제1 도파관과 제2 도파관은 리지 가이드 구조 또는 다른 적합한 측방향 구속 구조를 포함할 수 있다.
상기 방법은 또한 상기 갭 내에 제1 물질(예컨대, 실리콘 산화물 또는 실리콘 질화물 물질)을 형성하는 단계(812)를 포함한다. 몇몇 실시예에서, 상기 제1 물질은 블랭킷 디포지션(blanket deposition)을 이용하여 디포짓되고, 평탄화되고, 상기 갭의 상부에 있는 상기 제1 물질을 제거하되 상기 갭의 깊이보다 작은 미리 정해진 두께의 층이 남도록 에치 백된다. 상기 제1 물질은 제1 굴절률을 갖는다. 몇몇 실시예에서는, 상기 제1 굴절률이 상기 제1 도파관 및 상기 제2 도파관의 유효 인덱스보다 작다.
상기 방법은 또한 상기 갭 내에 제2 물질(예컨대, 비정질 실리콘 물질)을 형성하는 단계(814)를 포함한다. 상기 제1 물질의 층을 형성하는 단계와 유사하게, 상기 제2 물질의 층을 형성하는 단계는 블랭킷 디포지션 및 선택적인 평탄화 프로세스와 그에 후속하는 선택적 에치 백 프로세스를 포함할 수 있다. 마스킹 단계들은 디바이스 형상에 적합하게 구현될 수 있다. 상기 제2 물질은 상기 제1 굴절률보다 높은 굴절률을 갖는다. 선택적으로, 상기 제2 물질 위에 패시베이션(passivation) 층이 형성될 수 있다(816). 상기 갭 섹션에서 측방향 구속을 제공하기 위해, 상기 갭 내의 물질들은 패터닝되거나 주입되어 광 구속을 제공할 수 있다. 리지 가이드 및 다른 측방향 구속 구조에 더하여, 상기 제1 도파관, 상기 갭 영역(즉, 도파관 커플러)의 물질, 및 상기 제2 도파관 중 일부 또는 전체는 길이 방향의 크기의 함수로서 그 폭이 테이퍼링될 수 있다.
도 8에 도시된 구체적인 단계들은 본 발명의 일 실시예에 의한 집적 도파관 커플러를 제조하는 특정 방법을 제공한다. 다른 실시예에서는 다른 단계들의 시퀀스가 수행될 수 있다. 예를 들어, 본 발명의 다른 실시예들은 상기 단계들을 다른 순서로 수행할 수 있다. 또한, 도 8에 도시된 개별 단계들은 각 개별 단계에 적합한 다양한 순서로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한, 구체적인 애플리케이션에 따라 다양한 단계들이 부가되거나 제거될 수도 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
본 명세서에 기술된 예 및 실시예들은 단지 예시의 목적일 뿐이고 당업자는 그에 관한 다양한 수정 및 변경을 제안할 수 있을 것이며, 이러한 수정 및 변경은 모두 첨부된 특허청구범위의 사상과 목적의 범위 내에 포함된다는 점이 이해되어야 한다.

Claims (22)

  1. 집적 도파관 커플러에 있어서,
    제1 도파관;
    제2 도파관 - 상기 제2 도파관은 레이저 또는 증폭기 동작을 가능하게 하는, 광 이득을 생성할 수 있는 III-V 도파관 영역임 -; 및
    상기 제1 도파관과 상기 제2 도파관 사이에 배치된 연결 도파관
    을 포함하되,
    상기 연결 도파관은 제1 굴절률을 갖는 제1 물질과 제2 굴절률을 갖는 제2 물질을 포함하고, 상기 제2 굴절률은 상기 제1 굴절률보다 높고,
    상기 제1 물질은 유전체 물질이고, 상기 제2 물질은 상기 제1 도파관으로부터 상기 제2 도파관까지 연장되는,
    집적 도파관 커플러.
  2. 제1항에 있어서,
    상기 제1 도파관, 상기 제2 도파관 및 상기 연결 도파관에 대해 수직 방향으로 배치된 물질을 더 포함하고,
    상기 물질은 상기 제1 도파관, 상기 제2 도파관 및 상기 연결 도파관의 유효 인덱스보다 더 낮은 굴절률을 갖는,
    집적 도파관 커플러.
  3. 제2항에 있어서,
    상기 물질은 패시베이션 산화물을 포함하는,
    집적 도파관 커플러.
  4. 제1항에 있어서,
    상기 제1 도파관의 유효 인덱스는 상기 제2 도파관의 유효 인덱스와 실질적으로 동일한,
    집적 도파관 커플러.
  5. 제1항에 있어서,
    상기 제1 도파관과 상기 제2 도파관은 길이 방향을 따라 연결되고 상기 연결 도파관은 상기 길이 방향을 따라 테이퍼링된 폭을 갖는,
    집적 도파관 커플러.
  6. 도파관 커플러를 제조하는 방법에 있어서,
    피크 진폭을 갖는 광학 모드를 지원하도록 동작가능한 결정 실리콘 코어를 포함하는 제1 도파관과, 레이저 또는 증폭기 동작을 가능하게 하는, 광 이득을 생성할 수 있는 III-V 도파관 영역인 제2 도파관을 포함하는 기판을 제공하는 단계 - 상기 제1 도파관 및 상기 제2 도파관은 길이 방향을 따라 빛을 안내할 수 있고 바닥 표면을 갖는 갭에 의해 공간적으로 분리됨 -;
    상기 갭에 제1 인덱스를 갖는 제1 물질을 형성하는 단계 - 상기 갭에 상기 제1 물질을 형성하는 단계는 상기 제1 물질의 디포지션, 평탄화 프로세스, 및 상기 제1 물질의 에칭을 포함함 -; 및
    상기 제1 물질의 에칭 후에, 상기 갭에 제2 물질을 형성하는 단계를 포함하되,
    상기 제2 물질은 상기 제1 인덱스보다 더 높은 인덱스를 갖고,
    상기 제2 물질은 상기 광학 모드의 상기 피크 진폭에 위치하고, 상기 제1 물질은 상기 광학 모드의 상기 피크 진폭 아래에 위치하는,
    도파관 커플러 제조 방법.
  7. 제6항에 있어서,
    상기 제2 물질 위에 패시베이션(passivation) 층을 형성하는 단계를 더 포함하는,
    도파관 커플러 제조 방법.
  8. 제6항에 있어서,
    상기 제1 도파관은 리지 가이드 구조를 포함하는,
    도파관 커플러 제조 방법.
  9. 제6항에 있어서,
    상기 제2 도파관은 복수의 양자 우물 층들을 포함하는,
    도파관 커플러 제조 방법.
  10. 제6항에 있어서,
    상기 제1 물질은 실리콘 산화물 물질을 포함하는,
    도파관 커플러 제조 방법.
  11. 제6항에 있어서,
    상기 제2 물질은 비정질 실리콘 물질을 포함하는,
    도파관 커플러 제조 방법.
  12. 삭제
  13. 제6항에 있어서,
    상기 갭에 상기 제2 물질을 형성하는 단계는 상기 제2 물질의 디포지션 및 평탄화 프로세스를 포함하는,
    도파관 커플러 제조 방법.
  14. 제6항에 있어서,
    상기 갭에 상기 제2 물질을 형성하는 단계는 상기 제2 물질의 디포지션 및 상기 제2 물질의 에칭을 포함하는,
    도파관 커플러 제조 방법.
  15. 제6항에 있어서,
    상기 도파관 커플러는 상기 길이 방향을 따라 테이퍼링된 폭을 갖는,
    도파관 커플러 제조 방법.
  16. 광학 디바이스에 있어서,
    피크 진폭을 갖는 광학 모드를 지원하는 제1 도파관 영역 - 상기 제1 도파관 영역은 결정 실리콘 코어를 포함함 -;
    분리 영역에 의해 상기 제1 도파관 영역으로부터 공간적으로 분리되는 제2 도파관 영역 - 상기 제2 도파관 영역은 레이저 또는 증폭기 동작을 가능하게 하는, 광 이득을 생성할 수 있는 III-V 도파관 영역임 -; 및
    상기 분리 영역 내에 배치된 다층 도파관 영역을 포함하고,
    상기 다층 도파관 영역은, 상기 광학 모드 아래에 위치되고 제1 굴절률을 갖는 제1 물질 및 상기 피크 진폭과 정렬되고 상기 제1 굴절률보다 높은 제2 굴절률을 갖는 제2 물질을 포함하는,
    광학 디바이스.
  17. 제16항에 있어서,
    상기 제1 도파관 영역, 상기 제2 도파관 영역 및 상기 다층 도파관 영역을 지지하는 기판을 더 포함하는,
    광학 디바이스.
  18. 제17항에 있어서,
    상기 기판은 실리콘 기판을 포함하는,
    광학 디바이스.
  19. 제16항에 있어서,
    상기 제1 도파관 영역은 실리콘 온 인슐레이터 구조를 포함하는,
    광학 디바이스.
  20. 제16항에 있어서,
    상기 제2 도파관 영역은 복수의 양자 우물을 포함하는,
    광학 디바이스.
  21. 제16항에 있어서,
    상기 제1 물질은 실리콘 산화물 또는 실리콘 질화물 중 적어도 하나를 포함하고,
    상기 제2 물질은 비정질 실리콘을 포함하는,
    광학 디바이스.
  22. 제1항에 있어서,
    상기 제1 물질은 SiO2인, 집적 도파관 커플러.
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