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KR102041283B1 - Ⅲ족 질화물 반도체 기판의 제조 방법 및 ⅲ족 질화물 반도체 기판 - Google Patents

Ⅲ족 질화물 반도체 기판의 제조 방법 및 ⅲ족 질화물 반도체 기판 Download PDF

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KR102041283B1
KR102041283B1 KR1020187011924A KR20187011924A KR102041283B1 KR 102041283 B1 KR102041283 B1 KR 102041283B1 KR 1020187011924 A KR1020187011924 A KR 1020187011924A KR 20187011924 A KR20187011924 A KR 20187011924A KR 102041283 B1 KR102041283 B1 KR 102041283B1
Authority
KR
South Korea
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group iii
nitride semiconductor
iii nitride
layer
substrate
Prior art date
Application number
KR1020187011924A
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English (en)
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KR20180061287A (ko
Inventor
코지 마츠모토
토시아키 오노
히로시 아마노
요시오 혼다
Original Assignee
가부시키가이샤 사무코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 사무코 filed Critical 가부시키가이샤 사무코
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Abstract

(과제) 본 발명은, 표면의 전위 밀도가 낮은 Ⅲ족 질화물 반도체 기판을 효율적으로 얻는 것이 가능한 Ⅲ족 질화물 반도체 기판의 제조 방법을 제공한다.
(해결 수단) 본 발명의 Ⅲ족 질화물 반도체 기판의 제조 방법은, 기판 상에 제2의 Ⅲ족 질화물 반도체 층을 형성하는 제1 공정과, 상기 제2의 Ⅲ족 질화물 반도체 층에 보호층을 형성하는 제2 공정과, 상기 보호층 및 상기 제2의 Ⅲ족 질화물 반도체 층에 대한 기상 에칭에 의해, 상기 제2의 Ⅲ족 질화물 반도체층 상의 전위 부분에 선택적으로 피트를 형성하는 제3 공정과, 상기 피트가 잔존하도록, 상기 제2의 Ⅲ족 질화물 반도체층 및/또는 잔존한 상기 보호층의 위에, 제3의 Ⅲ족 질화물 반도체층을 형성하는 제4 공정을 갖는 것을 특징으로 한다.

Description

Ⅲ족 질화물 반도체 기판의 제조 방법 및 Ⅲ족 질화물 반도체 기판
본 발명은, Ⅲ족 질화물 반도체 기판의 제조 방법 및 Ⅲ족 질화물 반도체 기판에 관한 것이다.
기판 상에 Ⅲ족 질화물 반도체층을 성장시켜 Ⅲ족 질화물 반도체 기판을 제조하는 프로세스에 있어서, 통상은, 기판 재료와 Ⅲ족 질화물 반도체 재료의 격자 부정합에 의해, Ⅲ족 질화물 반도체층 내에는 많은 전위가 발생한다. Si 기판 상에 GaN을 성막한 경우, GaN층 표면의 전위 밀도는 1×109∼1×1010/㎠이고, 최근 일반적으로 사용되고 있는 사파이어를 기판으로서 이용해도, GaN층 표면의 전위 밀도는 5×108/㎠ 정도이다. 전위는 Ⅲ족 질화물 반도체 기판을 LED로 하는 경우에는 발광 효율의 저하, 파워 디바이스로 하는 경우에는 리크 전류(Leak Current)가 발생하는 원인이 되고 있다.
특허문헌 1에는, 기판 상에 제1 GaN계 화합물 반도체층을 형성하고, 그 위에 이산적으로 SiN 버퍼체(buffer body)를 형성하고, 그 위에 제2 GaN계 화합물 반도체층을 형성하는 GaN계 화합물 반도체의 제조 방법이 기재되어 있다. 이 기술에서는, SiN 버퍼체의 존재에 따라, 제2 GaN계 화합물 반도체층 내의 전위가 감소한다고 설명되어 있다.
특허문헌 2에는, Si 기판 상에 스트라이프 형상으로 SiO2를 형성하고, 그 후 Ⅲ족 질화물 반도체층을 성장시키는 Ⅲ족 질화물 반도체의 제조 방법이 기재되어 있다. 이 기술에서는, SiO2 상에는 횡방향으로 Ⅲ족 질화물 반도체층이 성장함으로써, 전위가 감소한다고 설명되어 있다.
일본공개특허공보 2002-43233호 일본공개특허공보 2000-331946호
그러나, 특허문헌 1의 기술에서는, SiN 버퍼체가 형성되지 않는 위치에서는, 전위가 제1 GaN계 화합물 반도체층으로부터 제2 GaN계 화합물 반도체층 내로 진전한다. 진전한 전위를 굴곡시켜, 제2 GaN계 화합물 반도체층의 표면까지 빠지지 않게 하는 것은 어렵다.
또한, 특허문헌 2의 기술에서는, SiO2의 패터닝에는 별도 공정이 필요하기 때문에, 생산 비용이 든다. 또한, 스트라이프 형상의 SiO2의 위에 Ⅲ족 질화물 반도체층을 성장시키면, 격자 정수차, 열팽창 계수차로부터 발생하는 응력이 걸리는 쪽에 불균일이 생기기 때문에, 기판의 휨의 문제가 발생한다.
그래서 본 발명은, 상기 과제를 감안하여, 표면의 전위 밀도가 낮은 Ⅲ족 질화물 반도체 기판을 효율적으로 얻는 것이 가능한 Ⅲ족 질화물 반도체 기판의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하는 본원의 제1 발명의 요지 구성은,
기판 상에 제2의 Ⅲ족 질화물 반도체층을 형성하는 제1 공정과,
상기 제2의 Ⅲ족 질화물 반도체층 상에 보호층을 형성하는 제2 공정과,
상기 보호층 및 상기 제2의 Ⅲ족 질화물 반도체층에 대한 기상 에칭에 의해, 상기 제2의 Ⅲ족 질화물 반도체층 상의 전위 부분에 선택적으로 피트(pits)를 형성하는 제3 공정과,
상기 피트가 잔존하도록, 상기 제2의 Ⅲ족 질화물 반도체층 및/또는 잔존한 상기 보호층의 위에, 제3의 Ⅲ족 질화물 반도체층을 형성하는 제4 공정
을 갖는 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법이다.
또한, 상기 과제를 해결하는 본원의 제2 발명의 요지 구성은,
기판 상에 제2의 Ⅲ족 질화물 반도체로 이루어지는 복수의 초기핵을 형성하는 제1 공정과,
기상 에칭에 의해, 상기 복수의 초기핵 중 일부의 초기핵을 소멸시키는 제2 공정과,
상기 기판 및, 상기 복수의 초기핵 중 잔존한 초기핵의 위에, 제3의 Ⅲ족 질화물 반도체층을 형성하는 제3 공정
을 갖는 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법이다.
본 발명의 Ⅲ족 질화물 반도체 기판의 제조 방법에 의하면, 표면의 전위 밀도가 낮은 Ⅲ족 질화물 반도체 기판을 효율적으로 얻는 것이 가능하다.
도 1(A)∼(E)는, 본원의 제1 발명의 일 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(100)의 제조 방법의 각 공정을 설명하는 개략 단면도이다.
도 2는 도 1의 피트(20) 근방의 확대도이다.
도 3은 본원의 제1 발명의 다른 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(200)의 제조 방법을 설명하는 개략 단면도이다.
도 4는 본원의 제1 발명의 또 다른 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(300)의 제조 방법을 설명하는 개략 단면도이다.
도 5는 본원의 제2 발명의 일 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(400)의 제조 방법의 각 공정을 설명하는 개략 단면도이다.
도 6은 사이즈의 차가 적은 인접한 초기핵(32, 34)끼리가 회합할 때에 전위(16)가 발생하는 것을 설명하는 개략도이다.
도 7은 사이즈의 차가 큰 인접한 초기핵(32, 38)끼리가 회합할 때에는 전위가 발생하지 않는 것을 설명하는 개략도이다.
도 8은 비교예 1에 의한 Ⅲ족 질화물 반도체 기판(500)의 제조 방법을 설명하는 개략 단면도이다.
도 9는 비교예 2에 의한 Ⅲ족 질화물 반도체 기판(600)의 제조 방법을 설명하는 개략 단면도이다.
(발명을 실시하기 위한 형태)
우선 본 명세서에 있어서, 「Ⅲ족 질화물 반도체」란, Ⅲ족 원소(Al, Ga, In 등)와 N을 화학 조성비 1：1로 포함하는 화합물로서, AlN, GaN, InN, AlGaN, AlGaInN 등을 들 수 있다. Ⅲ족 질화물 반도체의 에피택셜 성장 방법으로서는, MOCVD법, HVPE법, MBE법 등 공지의 수법을 이용할 수 있다. 성장시의 원료 가스로서는, Al 원료로서 TMA(트리메틸알루미늄), Ga 원료로서 TMG(트리메틸갈륨), N 원료로서 NH3(암모니아)을 들 수 있다.
(제1 발명에 따른 Ⅲ족 질화물 반도체 기판의 제조 방법)
이하, 도 1∼4를 참조하면서 본원의 제1 발명의 실시 형태를 상세하게 설명한다. 또한, 각 도면은 개략도로서, 치수비는 엄밀한 것이 아니라, 기판에 대하여 각 층의 두께를 과장하여 그리고 있다.
도 1(A)∼(E)를 참조하여, 본원의 제1 발명의 일 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(100)의 제조 방법은, 기판으로서의 Si 기판(10) 상에, 제1의 Ⅲ족 질화물 반도체층으로서의 AlN층(12)을 형성하는 공정(도 1(A))과, AlN층(12) 상에 제2의 Ⅲ족 질화물 반도체층으로서의 GaN층(14)을 형성하는 공정(도 1(B), 제1 공정)과, GaN층(14) 상에 보호층으로서의 SiNx층(18)을 형성하는 공정(도 1(C), 제2 공정)과, 보호층(18) 및 GaN층(14)에 대한 기상 에칭에 의해, GaN층(14) 상의 전위(16) 부분에 선택적으로 피트(20)를 형성하는 공정(도 1(D), 제3 공정)과, 피트(20)가 잔존하도록, GaN층(14) 및/또는 잔존한 보호층(18)의 위에, 제3의 Ⅲ족 질화물 반도체층으로서의 GaN층(22)을 형성하는 공정(도 1(E), 제4 공정)을 갖는다.
＜기판＞
기판의 재질은 특별히 한정되지 않고, 기판으로서는, 본 실시 형태에 나타내는 바와 같은 Si 기판 이외에도, 사파이어 기판, GaN 기판, Ga2O3 기판 등을 이용해도 좋다. 그러나, 대면적 기판이 입수 가능한 점, 낮은 가격인 점 등에서 Si 기판을 이용하는 것이, 생산성 및 비용 저감의 관점에서 바람직하다. Si 기판 표면의 면 방위는 특별히 한정되지 않고, (111), (100), (110)면 등으로 할 수 있다. 기판의 두께는, 각 층의 에피택셜 성장 후의 휨량 등을 감안하여 적절히 설정하면 좋다.
＜제1의 Ⅲ족 질화물 반도체층＞
제1 발명에 있어서는, 기판 상에 제1의 Ⅲ족 질화물 반도체층을 형성하는 것이 바람직하다. 본 실시 형태에서는 도 1(A)에 나타내는 바와 같이, Si 기판(10) 상에 AlN층(12)을 형성한다. 단, 사파이어 기판을 이용하는 경우에는, 반드시 제1의 Ⅲ족 질화물 반도체층을 형성할 필요는 없다. 제1의 Ⅲ족 질화물 반도체층의 두께는 특별히 한정되지 않지만, Si 기판 상에 AlN층을 형성하는 경우, 그 두께는 20∼300㎚로 할 수 있다. 20㎚보다 얇은 경우에는 Si 기판 표면을 충분히 피복할 수 없기 때문에, 그 위에 GaN을 성장할 때에 Si와 Ga가 반응하기 때문에 바람직하지 않다. 또한, 300㎚를 초과하면 Si와 AlN의 격자 정수의 차이로부터 AlN에 크랙이 발생하고, Si 기판이 노출되기 때문에 동일하게 Si와 Ga가 반응한다. 제1의 Ⅲ족 질화물 반도체층으로서는, AlN 이외에는 AlN과 AlGaN, InGaN 등의 조합이 있다. 또한 기판이 Si 이외인 경우에는, GaN이나 AlGaN, InGaN 등이 있다.
＜제2의 Ⅲ족 질화물 반도체층＞
다음으로, 기판, 나아가 제1의 Ⅲ족 질화물 반도체층 상에, 제2의 Ⅲ족 질화물 반도체층을 형성한다. 본 실시 형태에서는 도 1(B)에 나타내는 바와 같이, AlN층(12) 상에 GaN층(14)을 형성한다. 제2의 Ⅲ족 질화물 반도체층의 두께는 특별히 한정되지 않지만, 100∼2000㎚로 할 수 있다. 얇은 경우는 후의 재성장에서 공동(空洞)이 되지 않는다. 또한 공동이 생기면 좋기 때문에 너무 두껍게 할 필요가 없고, 두껍게 하면 크랙을 발생시킬 가능성이 높아진다. 제2의 Ⅲ족 질화물 반도체층으로서는, GaN 이외에, AlN, AlGaN, InGaN 등이 있다.
이 때, Si 기판(10)과 AlN층(12)의 격자 부정합 때문에, AlN층(12)에는 다수의 전위가 발생하고 있고, 일부 전위(16)는 GaN층(14) 내에 진전하여, 그 표면에까지 도달하고 있다. 이러한 전위는, 본 실시 형태의 재료에는 한정되지 않고, 이종 기판(Ⅲ족 질화물 반도체와는 상이한 재료의 기판)과 Ⅲ족 질화물 반도체의 격자 부정합에 의해 생기는 것이다. 본원의 제1 발명에서는, 이 전위(16)를 최종적인 Ⅲ족 질화물 반도체 기판(100)의 표면에까지 진전시키지 않는 것을 목적으로 하여, 이하의 공정을 행한다.
＜보호층＞
다음으로, 제2의 Ⅲ족 질화물 반도체층 상에 보호층을 형성한다. 본 실시 형태에서는 도 1(C)에 나타내는 바와 같이, GaN층(14) 상에 보호층으로서 SiNx층(18)을 형성한다. 보호층의 재질은, 후술의 기상 에칭에서 용이하게 H2나 NH3으로 에칭되지 않는 재료이면 문제없지만, Ⅲ족 질화물 반도체층의 성장에서 가장 자주 사용되는 MOCVD법으로 성장 가능한 일반적인 재료로서, SiNx 또는 AlN으로 하는 것이 바람직하다. 이에 따라, 기판을 성막 로(爐)로부터 취출하는 일 없이, 동일 로 내에서 연속적으로 보호막을 형성할 수 있다.
SiNx층을 성장시킬 때의 원료 가스로서는, Si 원료로서 테트라메틸실란 Si(CH3)4, N 원료로서 NH3(암모니아)을 들 수 있다. 보호층을 SiNx층으로 하는 경우, 이것을 GaN층(14)의 전체면에 형성해 버리면, 그 위에 후술하는 제3의 Ⅲ족 질화물 반도체층을 성장시킬 수 없거나, 성장시킬 수 있다고 해도 다결정으로 되어 버린다. 이 때문에, SiNx층(18)은 GaN층(14) 상에 이산적으로 성장시킨다. SiNx층에 의한 GaN층의 피복율은, 50％ 이상 100％ 미만으로 하는 것이 바람직하고, 50∼95％로 하는 것이 특히 바람직하다. 50％ 미만인 경우, 보호층을 형성하는 것에 의한 효과(후술하는, 기상 에칭시의 전위 선택성)를 충분히 얻을 수 없기 때문이다. 이 관점에서 SiNx층의 성장 시간은 예를 들면 30초∼20분이 바람직하고, 3∼10분이 보다 바람직하다.
SiNx층(18)을 형성할 때의 기판 온도는 600∼1200℃인 것이 바람직하고, 900∼1200℃인 것이 특히 바람직하다. 또한 로 내 압력은 10∼1000hPa로 하는 것이 바람직하다. 이 때, SiNx층(18)의 두께는 1∼50㎚로 하는 것이 바람직하고, 1∼10㎚로 하는 것이 특히 바람직하다. 1㎚ 미만인 경우, 에칭에 의한 전위 선택성이 부족하고, 50㎚를 초과하는 경우는 SiNx의 완화에 의해, SiNx에 많은 전위가 발생하기 때문이다.
보호층을 AlN층으로 하는 경우는, 제2의 Ⅲ족 질화물 반도체층은 AlN층으로 하지 않고, 또한 보호층 상에 제3의 Ⅲ족 질화물 반도체층을 성장시킬 수 있기 때문에, AlN층은 GaN층(14)의 전체면에 형성하는 것이 바람직하다. 이 때, AlN층의 두께는 1∼50㎚로 하는 것이 바람직하고, 1∼20㎚로 하는 것이 특히 바람직하다. 1㎚ 미만인 경우, 에칭에 의한 전위 선택성이 부족하고, 50㎚를 초과하는 경우는 AlN의 완화에 의해, AlN에 많은 전위가 발생하기 때문이다. AlN층을 형성할 때의 기판 온도는 600∼1200℃인 것이 바람직하고, 900∼1200℃인 것이 특히 바람직하다. 또한 로 내 압력은 10∼500hPa로 하는 것이 바람직하다.
＜기상 에칭＞
계속하여, 보호층 및 제2의 Ⅲ족 질화물 반도체층에 대한 기상 에칭을 행한다. 본 실시 형태에서는, SiNx층(18) 및 GaN층(14)에 대한 기상 에칭을 행한다. 본 발명자들은, 상기와 같이 제2의 Ⅲ족 질화물 반도체층 상에 보호층을 형성한 후에 특정 조건하에서 기상 에칭을 행함으로써, 제2의 Ⅲ족 질화물 반도체층 상의 전위 부분에 선택적으로 피트를 형성할 수 있는 것을 발견했다. 본 실시 형태에서는, 도 1(D)에 나타내는 바와 같이, GaN층(14) 상의 전위(16) 부분에 선택적으로 피트(20)를 형성할 수 있고, 이와 같이 하여 형성된 피트(20)는, GaN층(14) 내를 진전하는 전위(16)가 그 위의 GaN층(22)으로 진전하는 것을 막을 수 있다.
또한, 피트(20)는, 그 개구경에 대하여 충분히 깊게 형성되기 때문에, 후속의 GaN층(22)을 형성해도 잔존한다. 즉, 제2의 Ⅲ족 질화물 반도체층 상에 보호층을 형성한 후에 특정 조건하에서 기상 에칭을 행함으로써, 도 2에 나타내는, 피트(20)의 개구단과 저부 중앙을 연결하는 선과, 피트의 저부가 이루는 각 θ을 62도 이상으로 할 수 있다. θ가 62도 미만인 경우, GaN층(22)을 성장시키는 과정에서 피트(20)에도 GaN이 적층하여, 피트가 완전히 메워져 버린다.
기상 에칭의 분위기는, 제1 적합 조건으로서, H2 및 NH3을 포함하고, 추가로 임의로 N2를 포함하는 혼합 가스 분위기에서 행하는 것이 바람직하다. 추가로 Ar 등의 불활성 가스를 도입해도 좋고, Cl계의 에칭 가스를 이용해도 좋다. 그러나, in-situ에서의 에칭을 고려하면, 상기와 같은, 통상의 Ⅲ족 질화물 반도체의 성장시에 이용되는 H2, NH3, N2 혼합 가스를 이용하는 것이 바람직하다. 이에 따라, 기판을 성막 로로부터 취출하는 일 없이, 동일 로 내에서 연속적으로 처리를 행할 수 있다.
이 때, NH3, N2의 분압이 높은 경우에는 에칭이 일어나기 어렵기 때문에 피트가 형성되기 어렵고, H2 분압이 높은 경우에는 격렬하게 에칭이 일어나, 그 후의 제3의 Ⅲ족 질화물 반도체층의 표면의 거칠기가 높아지고, 피트의 전위 선택성도 부족해진다. 이 때문에, 가스 유량비(가스 분압)의 제어는 중요하다. 제1 적합 조건에서는, N2/(H2＋NH3) 유량비를 0∼0.5로 하고, NH3/H2 유량비를 0∼0.08로 하는 것이 바람직하고, N2/(H2＋NH3) 유량비를 0∼0.2로 하고, NH3/H2 유량비를 0.001∼0.02로 하는 것이 특히 바람직하다. 에칭 시간은 5초∼10분으로 하는 것이 바람직하다.
기상 에칭의 분위기는, 제2 적합 조건으로서, H2를 포함하고, 추가로 임의로 N2를 포함하는 분위기에 대하여 간헐적으로 NH3을 공급하여 이루어지는 혼합 가스 분위기에서 행하는 것이 바람직하다. 이에 따라, NH3의 공급을 정지하고 있는 기간(이하, 「NH3 정지 기간」이라고 함)은 에칭이 격렬하게 일어나지만, 피트의 전위 선택성은 낮은 경향이 있어, 피트의 개구경도 확대되기 쉽다. NH3을 공급하고 있는 기간(이하, 「NH3 공급 기간」이라고 함)은, 에칭은 온건하지만, 피트의 전위 선택성은 높은 경향이 있어, 피트의 개구경도 확대되기 어렵다. 양쪽을 반복함으로써, 피트의 전위 선택성과 피트의 깊이를 양립하여, 높은 전위 선택성으로 적합한 치수의 피트를 형성할 수 있다.
제2 적합 조건에서는, N2/(H2＋NH3) 유량비를 0∼2로 하고, NH3을 공급할 때의 NH3/H2 유량비를 0.001∼2로 하고, NH3 정지 기간을 1∼20초, NH3 공급 기간을 1∼40초로 하고, 양 기간의 반복 횟수를 5∼200회로 하는 것이, 피트의 전위 선택성과 피트의 깊이를 양립하는 관점에서 바람직하다. 추가로 제2 적합 조건에서는, N2/(H2＋NH3) 유량비를 0∼0.5로 하고, NH3을 공급할 때의 NH3/H2 유량비를 0∼1로 하고, NH3 정지 기간을 1∼6초, NH3 공급 기간을 1∼15초로 하고, 양 기간의 반복 횟수를 10∼40회로 하는 것이 특히 바람직하다.
또한, NH3 정지 기간도 NH3 공급 기간도, 가스의 총 유량은 일정하게 하는 것이 바람직하다. 그 때문에, NH3 공급 기간에서는, NH3 가스 유량의 분만큼, NH3 정지 기간보다도 H2 가스 유량을 줄이는 것이 바람직하다.
기상 에칭에서의 기판 온도는, 900∼1200℃로 하는 것이 바람직하고, 1000∼1100℃로 하는 것이 보다 바람직하다. 900℃ 미만인 경우, 에칭 효과가 낮아져 피트가 형성되기 어렵고, 1200℃를 초과하면, 피트의 전위 선택성이 저하될 우려가 있기 때문이다.
기상 에칭에서의 로 내 압력은 10∼500hPa로 하는 것이 바람직하다. 10hPa 미만으로 하는 것은 장치상 곤란하고, 500hPa를 초과하면, GaN(1-101)이 발생하기 때문에, 제3의 Ⅲ족 질화물 반도체층의 성장시에 피트가 메워지기 쉬워, 전위가 제3의 Ⅲ족 질화물 반도체층 내에 진전하기 쉽기 때문이다. 제1 적합 조건에 있어서, 기상 에칭에서의 로 내 압력은 10∼200hPa로 하는 것이 특히 바람직하다. 또한, 제2 적합 조건에 있어서, 기상 에칭에서의 로 내 압력은 10∼300hPa로 하는 것이 특히 바람직하다.
피트를 형성하기 위한 기상 에칭에서는, 보다 많은 피트를 결합시키는 것이 바람직하다. 많은 피트를 결합시킨 경우에는, 전위가 피트에서 회합하여 소멸되기 때문에, GaN층(22)의 전위 밀도를 낮게 할 수 있다. 보다 많은 피트를 결합시키기 위해서는, 피트 형성 시간을 길게 하고, 반복 횟수를 많게 하는 것이 바람직하다. 단, 피트 형성 시간이 지나치게 길거나, 반복 횟수가 지나치게 많으면 모든 피트가 연결되어 버려, 선택성이 없어지기 때문에, 모든 피트가 연결되지 않을 정도의 피트 형성 시간 및 반복 횟수의 설정이 필요하다.
＜제3의 Ⅲ족 질화물 반도체층＞
다음으로, 제2의 Ⅲ족 질화물 반도체층 및/또는 잔존한 보호층의 위에, 제3의 Ⅲ족 질화물 반도체층을 형성한다. 본 실시 형태에서는, 도 1(E)에 나타내는 바와 같이, GaN층(14) 및/또는 잔존한 보호층(18)의 위에 GaN층(22)을 형성하지만, 그 때 피트(20)가 잔존한다. 그 때문에, 전위(16)는 피트(20)에 의해 진전이 중지되어, GaN층(22) 내로 진전하지 않는다. 제3의 Ⅲ족 질화물 반도체층의 두께는 특별히 한정되지 않지만, 50∼5000㎚가 좋고, 50㎚ 미만에서는 표면이 충분히 평탄화하지 않고, 5000㎚를 초과하면 크랙이 발생한다. 또한, 이 잔존한 피트는, 산화물이나 질화물은 갖지 않는 공동을 형성하고 있다. 제3의 Ⅲ족 질화물 반도체층으로서는, GaN 이외에, AlN, AlGaN, InGaN 등이 있다.
이 공정은, 횡방향 성장을 우선한 조건에서 행하고, 그 후, 성장 속도를 우선한 조건으로 변경하여 행하는 것이 바람직하다. 제3의 Ⅲ족 질화물 반도체층에 전위가 진전되어 버린 경우에도, 횡방향 성장을 우선한 조건하에서는, 그 전위를 횡으로 굴곡시킬 수 있어, 표면으로의 관통 전위를 줄일 수 있고, 피트가 생긴 부분을 평탄화하여, 표면 거칠기를 낮게 할 수 있다. 그 후는 성장 속도를 우선한 조건으로 변경하여, 생산성을 올릴 수 있다.
횡방향 성장을 우선한 조건으로서는, 로 내 압력을 50∼500hPa, V/Ⅲ비를 500∼50000, 기판 온도를 900∼1500℃, 성장 시간을 10∼120분간으로 하는 것이 바람직하다. 그 후, 성장 속도를 우선한 조건으로서, 로 내 압력을 300∼3000hPa, V/Ⅲ비를 100∼5000, 기판 온도를 900∼1100℃로 하여, 목적의 두께가 되기까지 성장을 계속한다.
＜패싯(facet)면의 우선적인 형성＞
제3의 Ⅲ족 질화물 반도체층을 형성하는 공정(제4 공정)은, 성장면에 대하여 30도 이상이 되는 패싯면의 형성을 우선한 조건에서 행하고, 그 후, 횡방향 성장을 우선한 조건으로 변경하여 행하는 것도 또한 바람직하다. 패싯면의 형성을 우선한 조건은, 로 내 압력을 50∼3000hPa, V/Ⅲ비를 10∼10000, 기판 온도를 900∼1500℃, 성장 시간을 1∼120분간으로 하는 것이 바람직하다. 또한 횡방향 성장을 우선한 조건은 전술한 대로이고, 로 내 압력을 50∼500hPa, V/Ⅲ비를 500∼50000, 기판 온도를 900∼1500℃, 성장 시간을 10∼120분간으로 하는 것이 바람직하다. 횡방향 성장을 우선한 조건에서 GaN층(22)을 형성한 후, 성장 속도를 우선한 조건으로 추가로 전환하여, 목적의 두께가 되기까지 성장을 계속한다. 이 방법에 의하면, GaN의 핵 밀도가 낮아져, 성장 평면에 대하여 전위를 횡방향으로 전파시킬 수 있다.
＜Ga 드롭렛(droplet)＞
제3의 Ⅲ족 질화물 반도체층인 GaN층(22)의 형성에서는, Ga의 미소한 액적(드롭렛)을 형성한 후, Ga 드롭렛으로부터 GaN의 초기핵의 재성장을 촉진하도록 해도 좋다. Ga 드롭렛을 결정화시킴으로써, GaN의 핵 밀도가 낮아져, 성장 평면에 대하여 전위를 횡방향으로 전파시킬 수 있다.
Ga 드롭렛의 형성 방법으로서는, 저온에서 V/Ⅲ비를 소정 레벨로 하는 제1 방법과, 저 V/Ⅲ비로 GaN 결정(Ⅲ족 질화물)을 형성한 후, H2 분위기하에서 GaN 결정으로부터 N을 이탈시키는 제2 방법이 있다.
제1 방법에 있어서, Ga 드롭렛을 형성하는 제1 조건은, 기판 온도를 700∼1200℃, 로 내 압력을 20∼3000hPa, V/Ⅲ비를 0∼10으로 하는 것이 바람직하고, 기판 온도를 700∼1100℃, 로 내 압력을 100∼1000hPa, V/Ⅲ비를 0∼1로 하는 것이 특히 바람직하다.
제2 방법에 있어서, Ga 드롭렛을 형성하는 제1 조건은, GaN 결정을 형성하는 조건과 GaN 결정으로부터 N을 이탈시키는 조건으로 나뉘어진다. GaN 결정을 형성하는 조건은, 기판 온도를 900∼1500℃, 로 내 압력을 50∼3000hPa, V/Ⅲ비를 10∼50000으로 하는 것이 바람직하고, 기판 온도를 1000∼1200℃, 로 내 압력을 500∼2000hPa, V/Ⅲ비를 100∼1000으로 하는 것이 특히 바람직하다. 추가로, GaN 결정으로부터 N을 이탈시키는 조건은, 기판 온도를 700∼1200℃, 로 내 압력을 20∼3000hPa, N2/(H2＋NH3) 유량비를 0∼4, NH3/H2 유량비를 0∼1로 하는 것이 바람직하고, 기판 온도를 800∼1100℃, 로 내 압력을 100∼1000hPa, N2/(H2＋NH3) 유량비를 0.2∼2, NH3/H2 유량비를 0∼0.4로 하는 것이 특히 바람직하다.
상기 제1 또는 제2 방법으로 형성한 Ga 드롭렛을 결정(結晶)시키는 제2 조건은, 기판 온도를 900∼1500℃, 로 내 압력을 300∼3000hPa, V/Ⅲ비를 500 이상으로 하는 것이 바람직하다.
Ga 드롭렛에 의한 GaN층의 형성 방법은, 제3의 Ⅲ족 질화물 반도체층인 GaN층(22)을 형성하는 경우에 한정되지 않고, 제2의 Ⅲ족 질화물 반도체층인 GaN층(14)에 적용해도 좋다. 이 형성 방법에 의하면, GaN층(14)의 핵 밀도가 낮아져, 성장 평면에 대하여 전위를 횡방향으로 전파시킬 수 있다.
＜평탄화를 위한 열 처리＞
제2의 Ⅲ족 질화물 반도체층인 GaN층(14)의 형성 공정이나 제3의 Ⅲ족 질화물 반도체층인 GaN층(22)의 형성 공정에서는, GaN층의 상면의 평탄화를 위한 열 처리를 행하는 것이 바람직하다. 열 처리의 조건으로서는, 기판 온도를 900∼1200℃, 로 내 압력을 10∼1000hPa, N2/(H2＋NH3) 유량비를 0.1∼50, NH3/H2 유량비를 1 이상으로 하는 것이 바람직하고, 기판 온도를 1000∼1150℃, 로 내 압력을 10∼500hPa, N2/(H2＋NH3) 유량비를 0.5∼5, NH3/H2 유량비를 3 이상으로 하는 것이 특히 바람직하다. 이러한 조건으로 열 처리를 행함으로써, 막두께를 증가시키지 않고 GaN층의 표면을 평탄화할 수 있다.
＜추가 보호층＞
기상 에칭에 의해 제2의 Ⅲ족 질화물 반도체층인 GaN층(14) 상의 전위 부분에 피트(20)를 선택적으로 형성한 후이며, 제3의 Ⅲ족 질화물 반도체층인 GaN층(22)을 형성하기 전에, 보호층인 SiNx층(18) 상에 추가 보호층으로서의 SiNx층을 추가로 형성해도 좋다. 추가의 SiNx층을 형성하기 위한 조건은, 기판 온도를 600∼1200℃로 하는 것이 바람직하고, 900∼1200℃로 하는 것이 특히 바람직하다. 또한 로 내 압력을 10∼1000hPa로 하는 것이 바람직하다. 추가의 SiNx층의 두께는 1∼10㎚인 것이 바람직하다. 이와 같이 제3 공정 후이며, 제4 공정 전에, 보호층 상에 추가 보호층을 형성하는 제5 공정을 추가로 실시함으로써, 핵 밀도가 낮아지기 때문에, 제3의 Ⅲ족 질화물 반도체층의 전위 밀도를 낮게 할 수 있다.
이상 설명한 본 실시 형태의 Ⅲ족 질화물 반도체 기판의 제조 방법에 의하면, 표면의 전위 밀도가 낮은 Ⅲ족 질화물 반도체 기판(100)을, 동일 로 내에서 효율적으로 얻는 것이 가능하다.
＜다른 실시 형태＞
도 1에 나타낸 실시 형태의 후에, 상기 제2 공정과, 임의로 상기 제3 공정과, 상기 제4 공정을 추가로 1회 이상 반복하여 행하는 것도 적합하다. 이에 의해, 제3의 Ⅲ족 질화물 반도체층 내에 소수의 전위가 진전해 버린 경우에도, 그 전위의 진전을 막아, 관통 전위를 더욱 억제할 수 있다.
도 3에 나타내는 것은, 제2 공정, 제3 공정 및, 제4 공정을 재차 행하는 예이다. 즉, GaN층(22) 상에, 보호층(26)을 형성하고, 기상 에칭에 의해, GaN층(22) 상의 전위(24) 부분에 선택적으로 피트(28)를 형성하고, 그 후, GaN층(22) 및/또는 잔존한 보호층(26)의 위에 제4 Ⅲ족 질화물 반도체층을 형성한다. 보호층 및 기상 에칭 조건에 관한 설명은 기술한 대로이기 때문에 생략한다. 제4 Ⅲ족 질화물 반도체층에 관한 설명은, 제3의 Ⅲ족 질화물 반도체층과 동일하기 때문에 생략한다.
도 4에 나타내는 것은, 제2 공정 및 제4 공정을 재차 행하는 예이다. 즉, GaN층(22) 상에, 보호층(26)을 형성하고, 그 후, GaN층(22) 및/또는 잔존한 보호층(26)의 위에 제4 Ⅲ족 질화물 반도체층을 형성한다. 이 실시 형태에서도, 보호층(26)에 의해, 전위(24)의 진전을 억제할 수 있는 분만큼, 관통 전위를 억제할 수 있다.
(제1 발명에 따른 Ⅲ족 질화물 반도체 기판)
제1 발명에 따른 Ⅲ족 질화물 반도체 기판(100, 200, 300)은, 기판(10)과, 이 기판(10) 상에 형성된 제1의 Ⅲ족 질화물 반도체층으로서의 AlN층(12)과, 이 AlN층(12) 상에 형성된 제2의 Ⅲ족 질화물 반도체층으로서의 GaN층(14)과, 이 GaN층(14) 상에 형성된 제3의 Ⅲ족 질화물 반도체층으로서의 GaN층(22)을 갖고, GaN층(14)의 내부(표층부)에 피트(20)를 갖는 것을 특징으로 한다. 본 실시 형태에서는, GaN층(14) 내의 전위(16)가 피트(20)에서 종단하고 있기 때문에, GaN층(22)의 표면에서의 전위 밀도가 저감되어 있다.
또한, 제3의 Ⅲ족 질화물 반도체층인 GaN층(22) 내에 진전해 버린 전위가 있다고 해도, GaN층(22)의 성장 조건을 이미 서술한 바와 같이 궁리함으로써, 그 전위가 굴곡되어 있기 때문에, GaN층(22)의 표면에서의 전위 밀도가 저감되고 있다.
본 실시 형태에서는, 피트의 밀도를 1×108개/㎠ 이상으로 할 수 있고, 또한, 제3의 Ⅲ족 질화물 반도체층인 GaN층(22)의 표면에서의 전위 밀도를 1×108개/㎠ 이하로 할 수 있다.
(제2 발명에 따른 Ⅲ족 질화물 반도체 기판의 제조 방법)
이하, 도 5∼7을 참조하면서 본원의 제2 발명의 실시 형태를 상세하게 설명한다. 또한, 각 도면은 개략도로서, 치수비는 엄밀한 것이 아니라, 기판에 대하여 각 층의 두께를 과장하여 그리고 있다.
도 5(A)∼(E)를 참조하여, 본원의 제2 발명의 일 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(400)의 제조 방법은, 기판으로서의 Si 기판(10) 상에, 제1의 Ⅲ족 질화물 반도체층으로서의 AlN층(12)을 형성하는 공정(도 5(A))과, AlN층(12) 상에 제2의 Ⅲ족 질화물 반도체로서의 GaN으로 이루어지는 복수의 초기핵(32, 34)을 형성하는 공정(도 5(B), 제1 공정)과, 기상 에칭에 의해, 복수의 초기핵(32, 34) 중 일부의 초기핵(34)을 소멸시키는 공정(도 5(C), 제2 공정)과, Si 기판(10) 및, 복수의 초기핵 중 잔존한 초기핵(32)의 위에, 제3의 Ⅲ족 질화물 반도체층으로서의 GaN층(36)을 형성하는 공정(도 5(D), (E), 제3 공정)을 갖는다.
＜기판＞
기판(10)에 관한 설명은, 제1 발명과 동일하기 때문에 생략한다.
＜제1의 Ⅲ족 질화물 반도체층＞
제1의 Ⅲ족 질화물 반도체층(12)에 관한 설명은, 제1 발명과 동일하기 때문에 생략한다. 이 때, Si 기판(10)과 AlN층(12)의 격자 부정합 때문에, AlN층(12)에는 다수의 전위가 발생한다. 본원의 제1 발명은, 이 전위를 최종적인 Ⅲ족 질화물 반도체 기판(400)의 표면에까지 진전시키지 않는 것을 목적으로 하는 기술이었다. 그러나, 이후에 설명하는 본원의 제2 발명에서는, 제1의 Ⅲ족 질화물 반도체층(12) 상에 추가의 Ⅲ족 질화물 반도체층을 성장시키는 과정에서, 새롭게 발생할 수 있는 전위(후술하는, 초기핵끼리의 회합에 의해 발생하는 전위)를 억제하는 것을 목적으로 하는 기술이다.
＜초기핵의 형성＞
다음으로, 기판 상, 혹은 제1의 Ⅲ족 질화물 반도체층 상에, 제2의 Ⅲ족 질화물 반도체로 이루어지는 복수의 초기핵을 형성한다. 본 실시 형태에서는 도 5(B)에 나타내는 바와 같이, AlN층(12) 상에 제2의 Ⅲ족 질화물 반도체로서의 GaN으로 이루어지는 복수의 초기핵(섬 형상으로 성장한 GaN)(32, 34)을 형성한다. 즉, GaN의 성장의 초기는 이러한 초기핵이 형성되고, 이어서 성장을 계속함으로써 GaN층이 되지만, 본 실시 형태에서는, 이 초기핵의 단계에서 GaN의 성장을 멈춘다. 이 때, GaN의 초기핵의 사이즈에는 편차가 있어, 큰 초기핵(32)도 있으면, 작은 초기핵(34)도 있다. 제2의 Ⅲ족 질화물 반도체로서는, GaN 이외에, AlN, AlGaN, InGaN 등이 있다.
본 실시 형태에서는, 초기핵의 최대 높이가 1∼200㎚가 되도록 하는 것이 바람직하다. 1㎚ 미만인 경우, 초기핵의 크기의 편차가 작기 때문에, 후술하는 본원 제2 발명의 효과를 충분히 얻을 수 없고, 200㎚를 초과하면, 층이 형성되어 버리기 때문이다. 이 경우, 초기핵으로서는 직경이 50㎚ 이상인 것도 있다면, 5㎚ 이하인 것까지 생긴다.
＜기상 에칭＞
계속하여, 도 5(C)에 나타내는 바와 같이, 기상 에칭에 의해, 복수의 초기핵(32, 34) 중 일부 초기핵(34)을 소멸시킨다. 기상 에칭에 의해, 작은 초기핵(34)은 소멸시키는 한편으로, 큰 초기핵(32)은, 그 사이즈는 작아지기는 하지만 소멸은 시키지 않고 잔존시키는 것이 중요하다.
이에 따라, 그 후 도 5(D), (E)에 나타내는 바와 같이, 제3의 Ⅲ족 질화물 반도체층(36)을 형성하는 과정에서, 제3의 Ⅲ족 질화물 반도체층(36) 내에서의 전위의 발생을 억제할 수 있다. 이 원리에 대해서 도 6, 7을 참조하여 설명한다. 도 6에 나타내는 바와 같이, 전위(16)는, 인접하는 초기핵이 성장 과정에서 회합할 때에 발생한다. 예를 들면, 도 5(B)에서 초기핵을 형성한 후에 기상 에칭을 행하지 않고 그대로 제3의 Ⅲ족 질화물 반도체층(36)을 형성하는 경우, 사이즈가 편차가 있다고는 해도, 비교적 크기가 비슷한 다수의 초기핵이 밀집하고 있기 때문에, 이들 초기핵이 회합할 때에, 도 6에 나타내는 바와 같이 전위(16)가 발생한다.
이에 대하여, 본원 제2 발명과 같이, 기상 에칭에 의해 초기핵의 밀도를 줄인 상태에서 제3의 Ⅲ족 질화물 반도체층(36)을 형성하는 경우, 도 5(D)에 나타내는 바와 같이, 새롭게 초기핵(38)이 생성되지만, 잔존하고 있던 초기핵(32)은 더욱 크게 성장하기 때문에, 잔존하고 있던 초기핵(32)과 새롭게 생성된 초기핵(38)의 사이즈의 차는 커진다. 이 경우, 도 7에 나타내는 바와 같이, 잔존하고 있던 사이즈가 큰 초기핵(32)이 인접하는 새롭게 생성되는 초기핵(38)을 집어삼키도록 성장하기 때문에, 전위는 발생하지 않는다. 이와 같이 하여, 도 5(E)에 나타내는 바와 같이, 최종적으로는 전위가 적은 제3의 Ⅲ족 질화물 반도체층(36)을 형성할 수 있는 것이다.
기상 에칭의 분위기는, 제1 적합 조건으로서, H2 및 NH3을 포함하고, 추가로 임의로 N2를 포함하는 혼합 가스 분위기에서 행하는 것이 바람직하다. 추가로 Ar 등의 불활성 가스를 도입해도 좋고, Cl계의 에칭 가스를 이용해도 좋다. 그러나, in-situ에서의 에칭을 고려하면, 상기와 같은, 통상의 Ⅲ족 질화물 반도체의 성장시에 이용되는 H2, NH3, N2 혼합 가스를 이용하는 것이 바람직하다. 이에 따라, 기판을 성막 로로부터 취출하는 일 없이, 동일 로 내에서 연속적으로 처리를 행할 수 있다.
이 때, NH3, N2의 분압이 높은 경우에는 에칭이 일어나기 어렵기 때문에 핵축소가 일어나기 어렵고, H2 분압이 높은 경우에는 격렬하게 에칭이 일어나, 그 후의 제3의 Ⅲ족 질화물 반도체층의 표면의 거칠기가 높아지고, 작은 핵 밀도의 선택성도 부족해진다. 이 때문에, 가스 유량(가스 분압)의 제어는 중요하다. 제1 적합 조건에서는, N2/(H2＋NH3) 유량비를 0∼0.5로 하고, NH3/H2 유량비를 0.001∼0.08로 하는 것이 바람직하다. 에칭 시간은 5초∼10분으로 하는 것이 바람직하다.
기상 에칭의 분위기는, 제2 적합 조건으로서, H2를 포함하고, 추가로 임의로 N2를 포함하는 분위기에 대하여 간헐적으로 NH3을 공급하여 이루어지는 혼합 가스 분위기에서 행하는 것이 바람직하다. 이에 따라, NH3의 공급을 정지하고 있는 기간(이하, 「NH3 정지 기간」이라고 함)은 에칭이 격렬하게 일어나지만, 핵 선택성은 낮은 경향이 있어, 모든 핵이 사라져 버리기 쉽다. NH3을 공급하고 있는 기간(이하, 「NH3 공급 기간」이라고 함)은, 에칭은 온건하지만, 핵 선택성은 높은 경향이 있어, 큰 핵이 사라지기 어렵다. 양쪽을 반복함으로써, 높은 핵 선택성으로 적합한 치수의 핵을 형성할 수 있다.
제2 적합 조건에서는, N2/(H2＋NH3) 유량비를 0∼2로 하고, NH3을 공급할 때의 NH3/H2 유량비를 0.001∼2로 하고, NH3 정지 기간을 1∼20초, NH3 공급 기간을 1∼15초로 하고, 양 기간의 반복 횟수를 5∼200회로 하는 것이, 핵 선택성의 관점에서 바람직하다.
또한, NH3 정지 기간도 NH3 공급 기간도, 가스의 총 유량은 일정하게 하는 것이 바람직하다. 그 때문에, NH3 공급 기간에서는, NH3 가스 유량분만큼, NH3 정지 기간보다도 H2 가스 유량을 줄이는 것이 바람직하다.
기상 에칭에서의 기판 온도는, 900∼1200℃로 하는 것이 바람직하고, 1000∼1100℃로 하는 것이 보다 바람직하다. 900℃ 미만인 경우, 핵 선택성이 낮아, 핵의 에칭이 되기 어렵고, 1200℃를 초과하면, 핵 선택성이 저하할 우려가 있기 때문이다.
기상 에칭에서의 로 내 압력은 50∼1000hPa로 하는 것이 바람직하다. 50hPa 미만으로 하는 것은 장치상 곤란하고, 1000hPa를 초과하면, 핵 상태로 성장을 멈추는 것이 곤란해지기 때문이다.
＜제3의 Ⅲ족 질화물 반도체층＞
다음으로, 기판 및, 복수의 초기핵 중 잔존한 초기핵의 위에, 제3의 Ⅲ족 질화물 반도체층을 형성한다. 본 실시 형태에서는 도 5(D), (E)에 나타내는 바와 같이, 기판(10), AlN층(12) 및, 잔존한 초기핵(32)의 위에, GaN층(36)을 형성한다. 이 과정에서는, 이미 서술한 작용에 의해, GaN층(36)의 표면으로의 전위의 진전이 억제된다. 제3의 Ⅲ족 질화물 반도체층의 두께는 특별히 한정되지 않지만, 10∼5000㎚로 할 수 있다. 제3의 Ⅲ족 질화물 반도체층으로서는, GaN 이외에, AlN, AlGaN, InGaN 등이 있다.
이 공정은, 횡방향 성장을 우선한 조건에서 행하고, 그 후, 성장 속도를 우선한 조건으로 변경하여 행하는 것이 바람직하다. 제3의 Ⅲ족 질화물 반도체층에 전위가 진전해 버린 경우라도, 횡방향 성장을 우선한 조건하에서는, 그 전위를 횡으로 굴곡시킬 수 있어, 표면으로의 관통 전위를 줄일 수 있다. 그 후는 성장 속도를 우선한 조건으로 변경하여, 생산성을 올릴 수 있다. 구체적인 조건은 제1 발명과 동일하기 때문에, 설명을 생략한다.
＜패싯면의 우선적인 형성＞
제3의 Ⅲ족 질화물 반도체층인 GaN층(36)을 형성하는 공정(제3 공정)은, 성장면에 대하여 30도 이상이 되는 패싯면의 형성을 우선한 조건에서 행하고, 그 후, 횡방향 성장을 우선한 조건으로 변경하여 행하는 것도 또한 바람직하다. 구체적인 조건은 제1 발명과 동일하기 때문에, 설명을 생략한다. 이 방법에 의하면, GaN의 핵 밀도가 낮아져, 성장 평면에 대하여 전위를 횡방향으로 전파시킬 수 있다.
＜Ga 드롭렛＞
GaN층(36)의 형성에서는, Ga 드롭렛을 형성한 후, Ga 드롭렛으로부터 GaN의 초기핵의 재성장을 촉진하도록 해도 좋다. 구체적인 조건은 제1 발명과 동일하기 때문에, 설명을 생략한다. Ga 드롭렛을 결정화시킴으로써, GaN의 핵 밀도가 낮아져, 성장 평면에 대하여 전위를 횡방향으로 전파시킬 수 있다.
＜평탄화를 위한 열 처리＞
GaN층(36)의 형성 공정에서는, 그 상면의 평탄화를 위한 열 처리를 행하는 것도 또한 바람직하다. 구체적인 조건은 제1 발명과 동일하기 때문에, 설명을 생략한다. 이러한 조건으로 열 처리를 행함으로써, 막두께를 증가시키지 않고 GaN층의 표면을 평탄화할 수 있다.
이상 설명한 본 실시 형태의 Ⅲ족 질화물 반도체 기판의 제조 방법에 의하면, 표면의 전위 밀도가 낮은 Ⅲ족 질화물 반도체 기판(400)을, 동일 로 내에서 효율적으로 얻는 것이 가능하다.
＜다른 실시 형태＞
제1 공정(도 5(B)) 후, 제2 공정(도 5(C)) 전에, 기판(10) 및 복수의 초기핵(32, 34)의 위에 보호층을 형성하는 것이 바람직하다. 보호층을 형성한 후에 기상 에칭을 행함으로써, 작은 초기핵(34)을 소멸할 수 있는 확률이 높아져, 전위의 진전을 보다 억제할 수 있다. 보호층의 재질은, 후속의 기상 에칭으로 용이하게 H2나 NH3으로 에칭되지 않는 재료이면 문제없지만, Ⅲ족 질화물 반도체층의 성장으로 가장 자주 사용되는 MOCVD법으로 성장 가능한 일반적인 재료로서, SiNx 또는 AlN으로 하는 것이 바람직하다. 이에 따라, 기판을 성막 로로부터 취출하는 일 없이, 동일 로 내에서 연속적으로 보호막을 형성할 수 있다.
SiNx층을 성장시킬 때의 원료 가스로서는, Si 원료로서 테트라메틸실란 Si(CH3)4, N 원료로서 NH3(암모니아)을 들 수 있다. 보호층을 SiNx층으로 하는 경우, 이것을 AlN층(12)의 전체면에 형성해 버리면, 그 위에 제3의 Ⅲ족 질화물 반도체층(36)을 성장시킬 수 없거나, 성장시켰다고 해도 다결정이 되어 버린다. 이 때문에, SiNx층은 AlN층(12) 상에 이산적으로 성장시킨다. SiNx층에 의한 AlN층의 피복률은, 50％ 이상 100％ 미만으로 하는 것이 바람직하고, 50∼95％로 하는 것이 특히 바람직하다. 50％ 미만인 경우, 보호층을 형성하는 것에 의한 효과를 충분히 얻을 수 없기 때문이다. 이 관점에서, SiNx층의 성장 시간은 예를 들면 30초∼20분이 바람직하고, 3∼10분이 보다 바람직하다.
보호층을 AlN층으로 하는 경우는, 그 위에 제3의 Ⅲ족 질화물 반도체층을 성장시킬 수 있기 때문에, AlN층은 AlN층(12)의 전체면에 형성하는 것이 바람직하다. 이 때, AlN층의 두께는 1∼10㎚로 하는 것이 바람직하다. 1㎚ 미만인 경우, 에칭에 의한 핵 에칭의 선택성이 부족하고, 10㎚를 초과하는 경우는 미소핵이 소멸된 후에 두꺼운 AlN이 남아 버려, 그 후의 재성막에 지장을 초래하기 때문이다.
＜제1 공정과 제2 공정의 반복＞
초기핵을 형성하는 제1 공정(도 5(B)) 및 기상 에칭을 행하는 제2 공정(도 5(C))은, 교대로 1회 이상 반복 행해도 좋다. 이 경우, 제1 공정 및 제2 공정의 세트의 반복 횟수는 5∼200회인 것이 바람직하다. 제1 공정 및 제2 공정의 상세는 이미 설명한 대로이다. 이 방법에 의하면, 전위 밀도를 더욱 저감할 수 있다.
도 5에서 나타낸 실시 형태의 후에, 제1 공정, 제2 공정 및, 제3 공정을 추가로 1회 이상 반복하여 행하는 것도 적합하다. 즉, GaN층(36) 상에 GaN으로 이루어지는 복수의 초기핵을 형성하고, 그 후 기상 에칭에 의해, 복수의 초기핵 중 일부의 초기핵을 소멸시키고, 그 후, GaN층(36) 및 잔존한 초기핵의 위에, 추가로 제4 Ⅲ족 질화물 반도체층으로서 GaN층을 형성한다. 이에 따라, 제4 Ⅲ족 질화물 반도체층 내에서의 새로운 전위의 발생도 억제할 수 있다.
(제2 발명에 따른 Ⅲ족 질화물 반도체 기판)
제2 발명에 따른 Ⅲ족 질화물 반도체 기판(400)은, 기판(10)과, 이 기판(10) 상에 형성된 Ⅲ족 질화물 반도체층(36)을 갖고, 이 Ⅲ족 질화물 반도체층(36)의 표면에서의 전위 밀도가 1×108개/㎠ 이하인 것을 특징으로 한다.
이상, 본 발명의 바람직한 실시 형태에 대해서 설명했지만, 본 발명은, 상기의 실시 형태에 한정되는 일 없이, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하고, 그들도 본 발명의 범위 내에 포함되는 것은 말할 것도 없다. 예를 들면, 상기 제1 발명 및 제2 발명의 실시 형태에 있어서는, 기판(10)의 상면에 제1의 Ⅲ족 질화물 반도체층으로서의 AlN층(12)을 형성하고 있지만, 기판(10)과 AlN층(12)의 사이에, 기판(10)의 휨을 억제하는 목적으로 AlN층 및 GaN층을 교대로 적층하여 이루어지는 다층막을 형성해도 좋다. 즉, 제1의 Ⅲ족 질화물 반도체층은 기판의 상면에 직접 형성되지 않아도 좋다. 이 경우, 다층막의 종류는 본 발명을 실현할 수 있는 한에 있어서 특별히 한정되지 않는다.
실시예
(발명예 1－1)
(111)면의 Si 기판을 HF 및 SC-1로 세정하고, MOCVD로(爐) 내로 도입했다. 로 내를 승온하고, 1150℃에서 베이킹하여, Si 표면의 산화막을 제거했다. 로 내를 1100℃에서 안정시킨 후, Al 원료로서 TMA를, N 원료로서 NH3을 도입하여, Si 기판 상에 AlN층을 두께 100㎚로 형성했다. 그 후, TMA의 공급을 중단하고, 1050℃까지 강온시켜, 온도를 안정되게 한 후, Ga 원료로서 TMG를, N 원료로서 NH3을 도입하여, AlN층 상에 GaN층을 두께 1㎛로 형성했다.
그 후, Si 원료로서 테트라메틸실란 Si(CH3)4를, N 원료로서 NH3을 도입하고, 기판 온도를 1050℃, 로 내 압력을 500hPa, 성장 시간을 3분으로 하여, GaN층 상에 보호층으로서 SiNx층을 형성했다. SiNx층의 두께는 1㎚, SiNx층에 의한 GaN층의 피복률은 80％였다.
계속하여, N2/(H2＋NH3) 유량비를 0, NH3/H2 유량비를 0.02, 기판 온도를 1050℃, 로 내 압력을 100hPa, 에칭 시간을 10분간으로 하여, 기상 에칭을 행했다. 이 결과, 전위 주위의 결합이 약한 부분이 우선적으로 에칭되기 때문에, GaN층 상의 전위 부분에 선택적으로 피트가 형성된 것이 TEM 관찰에 의해 확인되었다.
그 후, 로 내 압력을 400hPa, V/Ⅲ비를 2000, 기판 온도를 1150℃, 성장 시간을 10분간으로 하여, 재차 GaN층을 성장시켰다. 이 조건은 횡방향 성장을 우선한 것으로, 이 결과, 피트가 생긴 부분의 표면을 어느 정도 평탄화했다. 그 후, 로 내 압력을 500hPa, V/Ⅲ비를 1000, 기판 온도를 1100℃로 하고, 두께가 1㎛가 되기까지 GaN을 성장시켜, Ⅲ족 질화물 반도체 기판을 완성시켰다.
(발명예 1-2)
기상 에칭의 조건을 변경한 이외는 발명예 1-1과 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. 기상 에칭은, H2 분위기에 대하여 간헐적으로 NH3을 공급하여 이루어지는 혼합 가스 분위기에서 행했다. N2/(H2＋NH3) 유량비는 0으로 하고, NH3을 공급할 때의 NH3/H2 유량비를 0.1로 하고, NH3 정지 기간을 6초, NH3 공급 기간을 10초로 하고, 양 기간의 반복 횟수를 40회로 했다. 구체적으로는, H2의 유량을 6초간 19.4slm으로 하고, 그 후 10초간, H2의 유량을 17.6slm, NH3의 유량을 1.8slm으로 하여, 이것을 40회 반복했다. 기판 온도는 1050℃, 로 내 압력을 390hPa로 했다.
(발명예 1-3)
보호층을 AlN층으로 한 이외는 발명예 1-2와 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. AlN층은, Al 원료로서 TMA를, N 원료로서 NH3을 도입하여, GaN층의 전체면에 두께 10㎚로 형성했다.
(발명예 1-4)
발명예 1-2의 수순을 행한 후, 추가로, SiNx층의 형성, 기상 에칭 및, GaN층의 형성을 동일한 조건으로 실시하여, 도 3에 나타내는 바와 같은 Ⅲ족 질화물 반도체 기판을 완성시켰다.
(발명예 1-5)
발명예 1-2의 수순을 행한 후, 추가로 SiNx층의 형성 및, GaN층의 형성을 동일한 조건으로 실시하여, 도 4에 나타내는 바와 같은 Ⅲ족 질화물 반도체 기판을 완성시켰다.
(발명예 1-6)
GaN층에 피트를 형성하기 위한 기상 에칭을 행한 후, 보호층으로서의 SiNx층 상에 추가 보호층으로서의 SiNx층을 추가로 형성한 것 이외는, 발명예 1-1과 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. 추가 보호층의 형성 조건은 보호층과 동일한 조건으로 하고, 추가의 SiNx층의 두께는 1㎚였다.
(발명예 1-7)
GaN층을 재차 성장시키는 조건을 변경한 이외는 발명예 1-1과 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. GaN층을 재성장시키는 공정은, V/Ⅲ비가 상대적으로 낮은 제1 조건하에서 행하고, 그 후, V/Ⅲ비가 상대적으로 높은 제2 조건으로 변경하여 행했다. 제1 조건은, 로 내 압력을 500hPa, V/Ⅲ비를 1000, 기판 온도를 1150℃, 성장 시간을 5분간으로 하고, GaN층의 패싯면의 형성을 우선시키는 조건으로 했다. 제2 조건은, 로 내 압력을 500hPa, V/Ⅲ비를 4000, 기판 온도를 1150℃, 성장 시간을 5분간으로 하고, GaN층의 횡방향 성장을 우선시키는 조건으로 했다. 추가로 그 후, 로 내 압력을 500hPa, V/Ⅲ비를 1000, 기판 온도를 1100℃로 하고, 두께가 1㎛가 되기까지 GaN을 성장시켜, Ⅲ족 질화물 반도체 기판을 완성시켰다.
(발명예 1-8)
GaN층을 재차 성장시키는 조건을 변경한 이외는 발명예 1-1과 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. GaN층을 재성장시키는 공정은, 저온하에서 V/Ⅲ비를 소정 레벨로 하는 제1 방법으로 Ga 드롭렛 형성하는 제1 조건하에서 행하고, 그 후, Ga 드롭렛을 결정화시키는 제2 조건으로 변경하여 행했다. 제1 조건은, 로 내 압력을 500hPa, V/Ⅲ비를 0.5, 기판 온도를 900℃, 성장 시간을 10분간으로 하고, Ga 드롭렛을 형성하는 조건으로 했다. 제2 조건은, 로 내 압력을 500hPa, V/Ⅲ비를 1000, 기판 온도를 1050℃, 성장 시간을 10분간으로 하고, Ga 드롭렛을 결정화시키는 조건으로 했다. 추가로 그 후, 로 내 압력을 500hPa, V/Ⅲ비를 1000, 기판 온도를 1100℃으로 하고, 두께가 1㎛가 되기까지 GaN을 성장시켜, Ⅲ족 질화물 반도체 기판을 완성시켰다.
(발명예 1-9)
GaN층을 재차 성장시키는 조건을 변경한 이외는 발명예 1-1과 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. GaN층을 재성장시키는 공정은, 저V/Ⅲ비로 GaN 결정을 형성하는 제1 조건하에서 행하고, GaN 결정으로부터 N을 이탈시켜 Ga 드롭렛 형성하는 제2 조건으로 변경하고, Ga 드롭렛을 결정화시키는 제3 조건으로 추가로 변경하여 행했다. 제1 조건은, 로 내 압력을 500hPa, V/Ⅲ비를 1000, 기판 온도를 1150℃, 성장 시간을 5분간으로 하고, GaN 결정을 형성하는 조건으로 했다. 제2 조건은, 로 내 압력을 500hPa, N2/(H2＋NH3) 유량비를 1, NH3/H2 유량비를 0, 기판 온도를 900℃, 처리 시간을 10분간으로 하고, GaN 결정으로부터 N을 이탈시켜 Ga 드롭렛을 형성하는 조건으로 했다. 제3 조건은, 로 내 압력을 500hPa, V/Ⅲ비를 1000, 기판 온도를 1050℃, 성장 시간을 10분간으로 하고, Ga 드롭렛을 결정화시키는 조건으로 했다. 추가로 그 후, 로 내 압력을 500hPa, V/Ⅲ비를 1000, 기판 온도를 1100℃로 하고, 두께가 1㎛가 되기까지 GaN을 성장시켜, Ⅲ족 질화물 반도체 기판을 완성시켰다.
(발명예 1-10)
발명예 1-1의 순서를 행한 후, GaN층의 평탄화를 위한 열 처리를 행하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. 열 처리 조건은, 로 내 압력을 500hPa, N2/(H2＋NH3) 유량비를 1.6, NH3/H2 유량비를 0, 기판 온도를 1150℃, 처리 시간을 10분간으로 했다.
(발명예 2-1)
(111)면의 Si 기판을 HF 및 SC-1로 세정하여, MOCVD로 내로 도입했다. 로 내를 승온하고, 1150℃에서 베이킹하여, Si 표면의 산화막을 제거했다. 로 내를 1100℃로 안정시킨 후, Al 원료로서 TMA를, N 원료로서 NH3을 도입하여, Si 기판 상에 AlN층을 두께 100㎚로 형성했다.
그 후, TMA의 공급을 중단하고, 1050℃까지 강온시켜, 온도를 안정되게 한 후, Ga 원료로서 TMG를, N 원료로서 NH3을 도입하여, AlN층 상에 GaN으로 이루어지는 다수의 초기핵을 형성했다. 로 내 압력은 400hPa, V/Ⅲ비는 1000, NH3/H2 유량비는 0.8로 했다. 초기핵(섬 형상의 GaN)은 높이가 최대인 것으로 50㎚이고, 사이즈로서는, 직경이 50㎚인 것에서 직경이 5㎚ 이하인 것까지 있었다.
계속하여, Ga 원료인 TMG의 공급을 정지하고, NH3 유량도 저하시키고, N2/(H2＋NH3) 유량비를 0, NH3/H2 유량비를 0.02, 기판 온도를 1050℃, 로 내 압력을 390hPa, 에칭 시간을 10분간으로 하여, 기상 에칭을 행했다. 이 기상 에칭에 의해, 작은 초기핵은 소멸시키는 한편으로, 큰 초기핵은, 그 사이즈는 작아지기는 하지만 소멸은 시키지 않고 잔존시킬 수 있었다.
그 후, 로 내 압력을 400hPa, V/Ⅲ비를 2000, 기판 온도를 1150℃, 성장 시간을 10분간으로 하여, 재차 GaN층을 성장시켰다. 이 조건은 횡방향 성장을 우선한 것으로, 이 결과, 잔존하고 있던 초기핵으로 크게 성장하여, 새롭게 생성되는 초기핵을 집어삼키도록 하여 GaN이 성장한다. 그 후, 로 내 압력을 500hPa, V/Ⅲ비를 1000, 기판 온도를 1100℃로 하고, 두께가 1㎛가 되기까지 GaN을 성장시켜, Ⅲ족 질화물 반도체 기판을 완성시켰다.
(발명예 2-2)
발명예 2-1에 있어서의 기상 에칭의 직전에, GaN 초기핵의 위에 보호층을 형성하고, 그 이외는 발명예 2-1과 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. 보호층으로서는, Si 원료로서 테트라메틸실란 Si(CH3)4를, N 원료로서 NH3을 도입하고, 성장 시간을 6분으로 하여, SiNx층을 형성했다. SiNx층에 의한 AlN층의 피복률은 80％였다.
(발명예 2-3)
기상 에칭의 조건을 변경한 이외는 발명예 2-2와 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. 기상 에칭은, H2 분위기에 대하여 간헐적으로 NH3을 공급하여 이루어지는 혼합 가스 분위기에서 행했다. N2/(H2＋NH3) 유량비는 0으로 하고, NH3을 공급할 때의 NH3/H2 유량비를 0.1로 하고, NH3 정지 기간을 6초, NH3 공급 기간을 10초로 하여, 양 기간의 반복 횟수를 40회로 했다. 구체적으로는, H2의 유량을 6초간 19.4slm으로 하여, 그 후 10초간, H2의 유량을 17.6slm, NH3의 유량을 1.8slm으로 하여, 이것을 40회 반복했다. 기판 온도는 1050℃, 로 내 압력을 390hPa로 했다.
(발명예 2-4)
보호층을 AlN층으로 한 이외는 발명예 2-3과 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. AlN층은, Al 원료로서 TMA를, N 원료로서 NH3을 도입하고, GaN층의 전면에 두께 10㎚로 형성했다.
(발명예 2-5)
발명예 2-3의 기상 에칭을 실시한 후, GaN층을 50㎚ 성장시키고, 동일한 조건으로 재차 SiNx층의 형성 및, 기상 에칭을 실시했다. 그 후, 발명예 2-1과 동일하게, 두께가 1㎛가 되기까지 GaN층을 형성하여, Ⅲ족 질화물 반도체 기판을 완성시켰다.
(발명예 2-6)
초기핵 형성 공정과 기상 에칭 공정을 교대로 40회 반복하여 행한 이외는 발명예 2-3과 동일하게 하여, Ⅲ족 질화물 반도체 기판을 완성시켰다. 초기핵 형성 공정에서는, 기판 온도를 1050℃, 로 내 압력을 500hPa, V/Ⅲ비를 300으로 했다. 또한 기상 에칭 공정은, H2 분위기에 대하여 간헐적으로 NH3을 공급하여 이루어지는 혼합 가스 분위기에서 행하고, 기판 온도를 1050℃, 로 내 압력을 500hPa, N2/(H2＋NH3) 유량비를 0.35, NH3/H2 유량비를 0.04, NH3 정지 기간을 10초, NH3 공급 기간을 30초로 하여, 양 기간의 반복 횟수를 20회로 했다.
(비교예 1)
(111)면의 Si 기판을 HF 및 SC-1로 세정하여, MOCVD로 내로 도입했다. 로 내를 승온하고, 1150℃에서 베이킹하여, Si 표면의 산화막을 제거했다. 로 내를 1100℃에서 안정시킨 후, Al 원료로서 TMA를, N 원료로서 NH3을 도입하여, Si 기판 상에 AlN층을 두께 100㎚로 형성했다. 그 후, TMA의 공급을 중단하고, 1050℃까지 강온시켜, 온도를 안정되게 한 후, Ga 원료로서 TMG를, N 원료로서 NH3을 도입하여, AlN층 상에 GaN층을 두께 2㎛로 형성했다. 이와 같이 하여, 도 8에 나타내는 바와 같은 Ⅲ족 질화물 반도체 기판(500)을 완성시켰다.
(비교예 2)
(111)면의 Si 기판을 HF 및 SC-1로 세정하여, MOCVD로 내로 도입했다. 로 내를 승온하고, 1150℃에서 베이킹하여, Si 표면의 산화막을 제거했다. 로 내를 1100℃에서 안정시킨 후, Al 원료로서 TMA를, N 원료로서 NH3을 도입하여, Si 기판 상에 AlN층을 두께 100㎚로 형성했다. 그 후, TMA의 공급을 중단하고, 1050℃까지 강온시켜, 온도를 안정되게 한 후, Ga 원료로서 TMG를, N 원료로서 NH3을 도입하여, AlN층 상에 GaN층을 두께 1㎛로 형성했다.
그 후, Si 원료로서 테트라메틸실란 Si(CH3)4를, N 원료로서 NH3을 도입하고, 성장 시간을 3분으로 하여, GaN층 상에 보호층으로서 SiNx층을 형성했다. 그 후, 재차 Ga 원료로서 TMG를, N 원료로서 NH3을 도입하여, AlN층 상에 GaN층을 두께 1㎛로 형성했다. 이와 같이 하여, 도 9에 나타내는 바와 같은 Ⅲ족 질화물 반도체 기판(600)을 완성시켰다.
＜전위 밀도의 측정＞
발명예 및 비교예에서 제작한 Ⅲ족 질화물 반도체 기판의 표면의 전위 밀도를, 단면 TEM으로 관찰하여 측정했다. 결과를 표 1에 나타낸다.
Figure 112018041543448-pct00001
(산업상의 이용 가능성)
본 발명의 Ⅲ족 질화물 반도체 기판의 제조 방법에 의하면, 표면의 전위 밀도가 낮은 Ⅲ족 질화물 반도체 기판을 효율적으로 얻는 것이 가능하다.
100, 200, 300, 400 : Ⅲ족 질화물 반도체 기판
10 : 기판(Si 기판)
12 : 제1의 Ⅲ족 질화물 반도체층(AlN층)
14 : 제2의 Ⅲ족 질화물 반도체층(GaN층)
16 : 전위
18 : 보호층(SiNx층 또는 AlN층)
20 : 피트
22 : 제3의 Ⅲ족 질화물 반도체층(GaN층)
24 : 전위
26 : 보호층(SiNx층)
28 : 피트
30 : 제4 Ⅲ족 질화물 반도체층(GaN층)
32 : 큰 초기핵(GaN：제2의 Ⅲ족 질화물 반도체)
34 : 작은 초기핵(GaN：제2의 Ⅲ족 질화물 반도체)
36 : 제3의 Ⅲ족 질화물 반도체층(GaN층)
38 : 새롭게 생성되는 초기핵(GaN：제3의 Ⅲ족 질화물 반도체)

Claims (59)

  1. 기판 상에 제2의 Ⅲ족 질화물 반도체층을 형성하는 제1 공정과,
    상기 제2의 Ⅲ족 질화물 반도체층 상에 보호층을 형성하는 제2 공정과,
    상기 보호층 및 상기 제2의 Ⅲ족 질화물 반도체층에 대한 기상 에칭에 의해, 상기 제2의 Ⅲ족 질화물 반도체층 상의 전위 부분에 선택적으로 피트를 형성하는 제3 공정과,
    상기 피트가 잔존하도록, 상기 제2의 Ⅲ족 질화물 반도체층 및 잔존한 상기 보호층 중 어느 한쪽 또는 양쪽 위에, 제3의 Ⅲ족 질화물 반도체층을 형성하는 제4 공정을 갖고,
    상기 제3 공정은, H2 및 NH3을 포함하고, 추가로 임의로 N2를 포함하는 혼합 가스 분위기에서 행함과 함께, N2/(H2＋NH3) 유량비를 0∼0.5로 하고, NH3/H2 유량비를 0.001∼0.08로 하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 기판이 Si 기판인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 공정에 앞서, 상기 기판 상에 제1의 Ⅲ족 질화물 반도체층을 형성하는 공정을 갖는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  4. 제3항에 있어서,
    상기 제1의 Ⅲ족 질화물 반도체층이 AlN층인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 및 제3의 Ⅲ족 질화물 반도체층이 GaN층인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 보호층이 SiNx층 또는 AlN층인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제3 공정에서의 기판 온도를 900∼1200℃로 하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 제3 공정에서의 로(爐) 내 압력을 50∼500hPa로 하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 제4 공정은, 횡방향 성장을 우선한 조건에서 행하고, 그 후, 성장 속도를 우선한 조건으로 변경하여 행하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 제4 공정은, 성장면에 대하여 30도 이상이 되는 패싯면의 형성을 우선한 조건에서 행하고, 그 후, 횡방향 성장을 우선한 조건으로 변경하여 행하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 제4 공정은, Ⅲ족 원소 드롭렛이 형성되는 제1 조건에서 행하고, 그 후, 상기 Ⅲ족 원소 드롭렛을 결정화시키는 제2 조건으로 변경하여 행하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 조건은, 기판 온도를 700∼1200℃로 하고, V/Ⅲ비를 0∼10으로 하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 조건은, Ⅲ족 질화물을 형성한 후, 상기 Ⅲ족 질화물로부터 질소를 이탈시키는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  14. 제11항에 있어서,
    상기 제2 조건은, 기판 온도를 900∼1500℃, 로 내 압력을 300∼3000hPa, V/Ⅲ비를 500 이상으로 하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  15. 제1항 또는 제2항에 있어서,
    상기 제3 공정 후, 상기 제4 공정 전에, 상기 보호층 상에 추가 보호층을 형성하는 제５ 공정을 추가로 갖는, 반도체 기판의 제조 방법.
  16. 제1항 또는 제2항에 있어서,
    상기 제4 공정 후에, 상기 제2 공정과, 임의로 상기 제3 공정과, 상기 제4 공정을 추가로 1회 이상 반복하여 행하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  17. 제1항 또는 제2항에 있어서,
    상기 제1 공정은, 상기 제2의 Ⅲ족 질화물 반도체층을 형성한 후에 행하는 상면의 평탄화를 위한 열 처리를 포함하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  18. 제1항 또는 제2항에 있어서,
    상기 제4 공정은, 상기 제3의 Ⅲ족 질화물 반도체층을 형성한 후에 행하는 상면의 평탄화를 위한 열 처리를 포함하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  19. 제17항에 있어서,
    상기 제2 또는 제3의 Ⅲ족 질화물 반도체층의 상면의 평탄화를 위한 열 처리는, 기판 온도를 900∼1200℃, 로 내 압력을 10∼1000hPa, N2/(H2＋NH3) 유량비를 0.1∼50으로 하고, NH3/H2 유량비를 1 이상으로 하는 조건하에서 행하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  20. 기판과,
    당해 기판 상에 형성된 제2의 Ⅲ족 질화물 반도체층과,
    당해 제2의 Ⅲ족 질화물 반도체층 상에 형성된 제3의 Ⅲ족 질화물 반도체층과,
    상기 제2의 Ⅲ족 질화물 반도체층과 상기 제3의 Ⅲ족 질화물 반도체층의 사이에 형성된 AlN으로 이루어지는 보호층
    을 갖고,
    상기 제2의 Ⅲ족 질화물 반도체층의 내부에 피트를 갖고,
    상기 피트는 공동(空洞)을 형성하고 있고, 상기 공동 상에 AlN을 갖고,
    상기 공동 상의 상기 AlN의 두께가 20㎚보다 얇은 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판.
  21. 제20항에 있어서,
    상기 공동 내에는 산화물 또는 질화물을 갖지 않는, Ⅲ족 질화물 반도체 기판.
  22. 제20항에 있어서,
    상기 공동 내에 상기 AlN을 갖는, Ⅲ족 질화물 반도체 기판.
  23. 제20항 내지 제22항 중 어느 한 항에 있어서,
    상기 제2의 Ⅲ족 질화물 반도체층 내의 전위가 상기 피트에서 종단하고 있는, Ⅲ족 질화물 반도체 기판.
  24. 제20항 내지 제22항 중 어느 한 항에 있어서,
    상기 제3의 Ⅲ족 질화물 반도체층 내의 전위가 굴곡되어 있는, Ⅲ족 질화물 반도체 기판.
  25. 제20항 내지 제22항 중 어느 한 항에 있어서,
    상기 피트의 밀도가 1×108개/㎠ 이상인, Ⅲ족 질화물 반도체 기판.
  26. 제20항 내지 제22항 중 어느 한 항에 있어서,
    상기 제3의 Ⅲ족 질화물 반도체층의 표면에서의 전위 밀도가 1×108개/㎠ 이하인, Ⅲ족 질화물 반도체 기판.
  27. 제20항 내지 제22항 중 어느 한 항에 있어서,
    상기 기판과 상기 제2의 Ⅲ족 질화물 반도체층의 사이에, 제1의 Ⅲ족 질화물 반도체층을 갖는, Ⅲ족 질화물 반도체 기판.
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