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KR101973077B1 - 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 - Google Patents

트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 Download PDF

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KR101973077B1
KR101973077B1 KR1020120005869A KR20120005869A KR101973077B1 KR 101973077 B1 KR101973077 B1 KR 101973077B1 KR 1020120005869 A KR1020120005869 A KR 1020120005869A KR 20120005869 A KR20120005869 A KR 20120005869A KR 101973077 B1 KR101973077 B1 KR 101973077B1
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South Korea
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insulating layer
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etching
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김봉균
류용환
박홍식
이왕우
최신일
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삼성디스플레이 주식회사
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Abstract

본 발명은 트렌치 내의 잔사 및 잔막을 제거할 수 있는 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 본 발명의 일 실시예에 의한 트렌치 형성 방법은 기판 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 제1 금속층을 형성하는 단계; 상기 제1 금속층을 패터닝하여 개구부를 형성하는 단계; 상기 개구부가 형성된 상기 제1 금속층을 마스크로 사용하여 상기 제1 절연층을 건식 식각하여 트렌치를 형성하는 단계; 및, 상기 제1 금속층을 포함하는 상기 기판 전면을 습식 식각하는 단계를 포함하고, 상기 건식 식각은 주 식각 기체 및 제1 보조 식각 기체를 사용하여 이루어지고, 상기 제1 보조 식각 기체는 아르곤으로 이루어지는 것을 특징으로 한다.

Description

트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법{METHOD OF MANUFACTURING TRENCH, METAL WIRE, AND THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 보다 상세하게는 트렌치 내의 잔사 및 잔막을 제거할 수 있는 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극, 박막 트랜지스터에 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터는 게이트선과 연결되어 게이트 신호를 전달받는 게이트 전극, 게이트 전극 위에 형성되는 반도체층, 반도체층 위에 형성되고 데이터선과 연결되어 데이터 신호를 전달 받는 소스 전극, 소스 전극과 이격되어 형성되고 화소 전극과 연결되는 드레인 전극을 포함한다. 이때, 게이트선, 게이트 전극, 데이터선, 소스 전극, 드레인 전극 등은 금속 배선으로 이루어진다.
해상도를 높이기 위해 박막 트랜지스터 표시판에서 단위 면적당 화소 집적도를 높이는 방향으로 연구가 진행되어 왔으며, 고속으로 영상 신호를 처리하기 위해 전자 이동도가 높은 산화물 반도체나 저저항의 구리 배선을 이용하는 방법에 대한 연구가 이루어지고 있다.
이때, 저저항의 구리 배선을 구현하기 위해서는 수 마이크로 미터의 절연층을 증착한 후 트렌치를 형성하고, 트렌치 내에 구리 배선을 형성할 필요가 있다. 트렌치를 형성하기 위해 기존의 감광막을 마스크로 이용한 포토 식각 공정을 이용할 경우 선택비가 매우 낮다는 문제점이 있다.
최근에는 감광막 대신 금속 마스크를 이용하여 식각을 하는 방법이 연구되고 있으나, 금속 마스크를 이용하는 경우 트렌치 내에 잔사가 생성되고, 식각이 트렌치의 바닥까지 이루어지지 않고 잔막이 남아있게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 금속 마스크를 이용함으로써 트렌치 내에 생성된 잔사를 제거할 수 있는 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법을 제공하는데 그 목적이 있다.
또한, 트렌치의 바닥까지 식각이 잘 이루어지도록 하여 잔막을 제거할 수 있는 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 트렌치 형성 방법은 기판 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 제1 금속층을 형성하는 단계; 상기 제1 금속층을 패터닝하여 개구부를 형성하는 단계; 상기 개구부가 형성된 상기 제1 금속층을 마스크로 사용하여 상기 제1 절연층을 건식 식각하여 트렌치를 형성하는 단계; 및, 상기 제1 금속층을 포함하는 상기 기판 전면을 습식 식각하는 단계를 포함하고, 상기 건식 식각은 주 식각 기체 및 제1 보조 식각 기체를 사용하여 이루어지고, 상기 제1 보조 식각 기체는 아르곤으로 이루어지는 것을 특징으로 한다.
상기 제1 절연층은 SiOC로 이루어질 수 있다.
상기 제1 금속층은 a-ITO(amorphous Indiun Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어질 수 있다.
상기 습식 식각은 황산 또는 질산을 포함하는 식각액을 사용하여 이루어질 수 있다.
상기 습식 식각하는 단계에서, 상기 제1 금속층을 모두 제거할 수 있다.
상기 제1 금속층은 a-ITO로 이루어지고, 상기 제1 절연층을 형성한 후, 상기 제1 절연층 위에 제2 절연층을 형성하는 단계를 더 포함하고, 상기 제2 절연층 위에 상기 제1 금속층을 형성할 수 있다.
상기 제2 절연층은 실리콘 질화물로 이루어질 수 있다.
상기 습식 식각을 한 후, 상기 제2 절연층을 제거하는 단계를 더 포함할 수 있다.
상기 주 식각 기체는 SF6 또는 NF3로 이루어질 수 있다.
상기 건식 식각은 제2 보조 식각 기체를 더 사용하여 이루어지고, 상기 제2 보조 식각 기체는 O2, H2, 및 C4F8 중 어느 하나 이상으로 이루어질 수 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 금속 배선 형성 방법은 기판 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 제1 금속층을 형성하는 단계; 상기 제1 금속층을 패터닝하여 개구부를 형성하는 단계; 상기 개구부가 형성된 상기 제1 금속층을 마스크로 사용하여 상기 제1 절연층을 건식 식각하여 트렌치를 형성하는 단계; 상기 제1 금속층을 포함하는 상기 기판 전면을 습식 식각하여 상기 제1 금속층을 제거하는 단계; 상기 기판 위에 제2 금속층을 형성하는 단계; 및, 화학적 기계적 연마 공정으로 상기 제2 금속층을 연마하여 상기 트렌치 내에 금속 배선을 형성하는 단계를 포함하고, 상기 건식 식각은 주 식각 기체 및 제1 보조 식각 기체를 사용하여 이루어지고, 상기 제1 보조 식각 기체는 아르곤으로 이루어지는 것을 특징으로 한다.
상기 금속 배선은 구리로 이루어질 수 있다.
상기 제1 절연층은 SiOC로 이루어지고, 상기 주 식각 기체는 SF6 또는 NF3로 이루어질 수 있다.
상기 건식 식각은 제2 보조 식각 기체를 더 사용하여 이루어지고, 상기 제2 보조 식각 기체는 O2, H2, 및 C4F8 중 어느 하나 이상으로 이루어질 수 있다.
상기 제1 금속층은 a-ITO 또는 IZO로 이루어지고, 상기 습식 식각은 황산 또는 질산을 포함하는 식각액을 사용하여 이루어질 수 있다.
상기 습식 식각하는 단계에서, 상기 제1 금속층을 모두 제거할 수 있다.
상기 제1 금속층은 a-ITO로 이루어지고, 상기 제1 절연층을 형성한 후, 상기 제1 절연층 위에 제2 절연층을 형성하는 단계를 더 포함하고, 상기 제2 절연층 위에 상기 제1 금속층을 형성하고, 상기 제2 절연층은 실리콘 질화물로 이루어질 수 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 기판 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 제1 금속층을 형성하는 단계; 상기 제1 금속층을 패터닝하여 개구부를 형성하는 단계; 상기 개구부가 형성된 상기 제1 금속층을 마스크로 사용하여 상기 제1 절연층을 건식 식각하여 트렌치를 형성하는 단계; 상기 제1 금속층을 포함하는 상기 기판 전면을 습식 식각하여 상기 제1 금속층을 제거하는 단계; 상기 기판 위에 제2 금속층을 형성하는 단계; 화학적 기계적 연마 공정으로 상기 제2 금속층을 연마하여 상기 트렌치 내에 게이트 전극을 형성하는 단계; 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 반도체층을 형성하는 단계; 상기 반도체층 위에 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 드레인 전극 위에 보호막을 형성하는 단계; 상기 드레인 전극의 일부가 노출되도록 상기 보호막에 접촉 구멍을 형성하는 단계; 및, 상기 보호막 위에 상기 드레인 전극과 연결되도록 화소 전극을 형성하는 단계를 포함하고, 상기 건식 식각은 주 식각 기체 및 제1 보조 식각 기체를 사용하여 이루어지고, 상기 제1 보조 식각 기체는 아르곤으로 이루어지는 것을 특징으로 한다.
상기 금속 배선은 구리로 이루어지고, 상기 제1 절연층은 SiOC로 이루어지고, 상기 주 식각 기체는 SF6 또는 NF3로 이루어질 수 있다.
상기 제1 금속층은 a-ITO 또는 IZO로 이루어지고, 상기 습식 식각은 황산 또는 질산을 포함하는 식각액을 사용하여 이루어질 수 있다.
상기한 바와 같은 본 발명의 일 실시예에 의한 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법은 다음과 같은 효과가 있다.
본 발명의 일 실시예에 의한 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법은 건식 식각하여 트렌치를 형성할 때 아르곤 기체를 사용함으로써, 트렌치의 바닥에 잔막이 남아있지 않도록 식각을 할 수 있다.
또한, 건식 식각을 한 후 습식 식각을 함으로써, 트렌치 내에 생성된 잔사를 제거할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 트렌치 형성 방법을 나타낸 공정 단면도이다.
도 7은 제1 보조 식각 기체를 사용하지 않고, 건식 식각을 진행한 후의 SEM사진을 나타낸 도면이다.
도 8은 도 7의 트렌치 바닥을 확대하여 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 트렌치 형성 방법에서 건식 식각을 진행한 후의 SEM사진을 나타낸 도면이다.
도 10은 도 9의 트렌치 바닥을 확대하여 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 트렌치 형성 방법에서 습식 식각을 진행한 후의 SEM사진을 나타낸 도면이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 트렌치 형성 방법에 대해 설명하면 다음과 같다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 트렌치 형성 방법을 나타낸 공정 단면도이다.
먼저, 도 1에 도시된 바와 같이, 유리 또는 플라스틱 등으로 이루어진 기판(110) 위에 제1 절연층(112)을 형성하고, 제1 절연층(112) 위에 제1 금속층(116)을 형성하며, 제1 금속층(116) 위에 감광막(118)을 도포한다.
제1 절연층(112)은 SiOC로 이루어질 수 있고, 약 3um의 두께로 형성할 수 있다. SiOC는 저유전율을 가지는 절연 물질로써, 탄소가 도핑된 실리콘 산화물이다. 메칠 실세스퀴옥산(MSSQ:Methyl SilSesQuioxane) 등을 SOG(Spin On Glass) 방식으로 도포하여 형성하거나, 메칠기(CH3-)와 같은 탄소 함유기가 사일렌 가스(SiH4)에서 하나 이상의 수소를 치환하여 형성된 메칠 사일렌(methyl silane) 계열 기타 유기성분 및 실리콘이 함유된 가스와 N2O, O2 등의 산소 원소가 함유된 소스 가스를 N2, NH3, 헬륨(He), 아르곤(Ar) 같은 캐리어 가스와 함께 공급하여 PECVD(plasma enhanced chemical vapor deposition)법으로 형성할 수 있다.
제1 금속층(116)은 a-ITO(amorphous Indiun Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어질 수 있고, 약 900Å의 두께로 형성할 수 있다.
감광막(118)은 빛에 의해 성질이 변하는 물질로써, 약 1.5um의 두께로 형성할 수 있다.
제1 절연층(112)이 SiOC로 이루어지고, 제1 금속층(116)이 a-ITO로 이루어진 경우 제1 절연층(112)과 제1 금속층(116) 사이에는 제2 절연층(114)을 더 형성할 수 있다. 먼저, 제1 금속층(116) 위에 제2 절연층(114)을 형성하고, 제2 절연층(114) 위에 제1 금속층을 형성할 수 있다.
제2 절연층(114)은 실리콘 질화물(Silicon Nitride)로 이루어질 수 있으며, 약 500Å 이상의 두께로 형성할 수 있다. 제2 절연층(114)의 형성으로 제1 절연층(112)과 제1 금속층(116) 사이의 접착력을 향상시킬 수 있다.
도 2에 도시된 바와 같이, 마스크(50)를 이용하여 포토 공정을 통해 감광막(118)을 패터닝한다.
도 3에 도시된 바와 같이, 패터닝된 감광막(118)을 마스크로 사용하여 제1 금속층(116)을 식각함으로써, 개구부(119)를 형성한다. 이어, 제1 금속층(116)의 개구부(119) 아래에 위치하는 제2 절연층(114)도 식각한다.
도 4에 도시된 바와 같이, 패터닝된 감광막(118)을 제거한다. 이때, 제1 금속층(116)의 두께(t1)는 처음에 형성되었던 두께와 거의 동일하다.
도 5에 도시된 바와 같이, 개구부(119)가 형성된 제1 금속층(116)을 마스크로 사용하여 제1 절연층(112)을 건식 식각하여 트렌치(113)를 형성한다. 이때, 건식 식각은 이중 주파수 용량 결합 플라즈마 식각 리액터(Dual-Frequency Capacitively Coupled Plasma Etching Reactor) 장비에서 13.56MHz와 3.4MHz의 주파수를 이용하여 이루어질 수 있다.
건식 식각은 주 식각 기체와 제1 보조 식각 기체를 사용하여 이루어진다. 주 식각 기체는 제1 절연층(112)을 식각할 수 있는 기체로 이루어지며, 예를 들면, SiOC로 이루어진 제1 절연층(112)을 식각할 수 있는 플루오르계 기체인 SF6와 NF3를 사용할 수 있다. 제1 보조 식각 기체는 아르곤(Ar)으로 이루어질 수 있으며, 제1 보조 식각 기체를 사용함으로써 트렌치(113) 바닥의 잔막을 제거할 수 있다. 또한, 제2 보조 식각 기체를 더 사용할 수 있다. 제2 보조 식각 기체는 O2, H2, 및 C4F8 중 어느 하나 이상으로 이루어질 수 있으며, 제2 보조 식각 기체를 사용함으로써 스큐 현상을 개선할 수 있다.
본 발명의 일 실시예에서는 제1 금속층(116)을 마스크로 사용하여 제1 절연층(112)을 건식 식각함으로써, 종래의 감광막을 마스크로 사용하여 제1 절연층(112)을 식각하는 경우보다 식각률을 더 높일 수 있다. 예를 들면, 건식 식각 공정을 50mT압력, 1000W/1000W, SF6기체 100sccm, O2기체 50sccm, 60초의 조건에서 진행하는 경우 본 발명의 일 실시예에서는 15400Å/min의 식각율을 가진다. 반면에, 감광막을 마스크로 사용하여 동일한 조건에서 건식 식각 공정을 진행하는 경우에는 7200Å/min의 식각율을 가진다. 따라서, 종래에 비해 본 발명의 일 실시예에서는 식각율을 두 배 이상 높일 수 있다. 또한, 주 식각 기체를 SF6가 아닌 NF3를 사용한 경우에는 23300Å/min의 식각율을 가지게 되어, 식각율을 더 높일 수 있다.
건식 식각이 이루어진 후에 제1 금속층(116)의 두께(t2)는 건식 식각이 이루어지기 전의 제1 금속층(116)의 두께(t1)보다 얇다. 제1 절연층(112)을 식각하는 과정에서 제1 금속층(116)도 영향을 받아 일부가 식각되기 때문이다. 이때, 일부 영역에서 제1 금속층(116)의 두께가 얇아질 뿐, 개구 영역이 발생하여 그 하부에 위치하는 제1 절연층(112)에 영향을 주는 문제점은 발생하지 않는다. 반면에, 종래의 감광막을 마스크로 사용하여 제1 절연층(112)을 식각하는 경우에는 이러한 문제점이 발생한다.
건식 식각을 진행하는 과정에서 트렌치(113) 내에는 0.5um 내지 1.5um의 길이를 가지는 잔사(60)가 발생할 수 있다. 이는 a-ITO나 IZO와 같은 금속 물질로 이루어진 제1 금속층(116)을 마스크로 사용하여 제1 절연층(112)을 건식 식각함으로써, 제1 절연층(112)을 식각하는 과정에서 제1 금속층(116)의 일부가 식각되어 발생한 잔사(60)가 트렌치 내에 위치하게 되기 때문이다.
도 6에 도시된 바와 같이, 제1 금속층(116)을 포함하는 기판(110) 전면을 습식 식각한다. 습식 식각은 황산 또는 질산을 포함하는 식각액을 사용하여 이루어질 수 있다. 황산 또는 질산을 포함하는 식각액에 의해 a-ITO나 IZO와 같은 금속 물질로 이루어진 제1 금속층(116)이 식각되며, 동시에 트렌치 내에 위치해 있던 잔사(60)도 함께 식각된다. 예를 들어, 제1 금속층(116)에 대한 식각율 86Å/min로 식각 시간 22초 이상 습식 식각을 진행하게 되면 제1 금속층(116)을 모두 제거함과 동시에 잔사(60)를 모두 제거할 수 있다.
이어, 제2 절연층(114)을 식각하여 제거할 수 있고, 이와 달리 제2 절연층(114)은 식각하지 않고 남길 수도 있다.
이하에서는 도면을 참조하여 본 발명의 일 실시예에 따른 트렌치 형성 방법에 의해 잔막과 잔사가 제거되는 모습을 살펴본다.
도 7은 제1 보조 식각 기체를 사용하지 않고, 건식 식각을 진행한 후의 SEM사진을 나타낸 도면이고, 도 8은 도 7의 트렌치 바닥을 확대하여 나타낸 도면이다. 도 9는 본 발명의 일 실시예에 따른 트렌치 형성 방법에서 건식 식각을 진행한 후의 SEM사진을 나타낸 도면이고, 도 10은 도 9의 트렌치 바닥을 확대하여 나타낸 도면이다. 도 11은 본 발명의 일 실시예에 따른 트렌치 형성 방법에서 습식 식각을 진행한 후의 SEM사진을 나타낸 도면이다.
도 7 및 도 8을 참조하면, 제1 보조 식각 기체를 사용하지 않고, 주 식각 기체와 제2 보조 식각 기체만을 사용하여 건식 식각을 진행하는 경우 트렌치(113) 바닥에 잔막(62)이 남아있는 것을 확인할 수 있다. 잔막(62)은 건식 식각을 진행하였음에도 불구하고 제1 절연층(112)이 모두 식각되지 않고, 바닥에 일부 남아있는 것을 나타낸다. 또한, 트렌치(113)내에 잔사(60)가 발생하여 바닥으로부터 윗쪽으로 성장해있는 것을 확인할 수 있다. 잔사(60)는 a-ITO나 IZO와 같은 금속 물질로 이루어진 제1 금속층(116)을 마스크로 사용하여 제1 절연층(112)을 건식 식각하는 과정에서 제1 금속층(116)의 일부가 식각되어 발생한 것을 나타낸다.
도 9 및 도 10을 참조하면, 아르곤(Ar) 등으로 이루어진 제1 보조 식각 기체를 주 식각 기체 및 제2 보조 식각 기체와 함께 사용하여 건식 식각을 진행함으로써, 트렌치(113) 바닥에 잔막(62)이 제거된 것을 확인할 수 있다. 즉, 제1 보조 식각 기체를 추가하여 건식 식각을 진행함으로써, 트렌치(113) 바닥에 남아있던 잔막(62)이 제거되는 것이다.
제1 보조 식각 기체의 추가로 인해 트렌치(113) 바닥의 잔막(62)은 제거되나, 잔사(60)는 남아있다. 잔사(60)는 제1 금속층(116)에 의해 발생한 것으로, 제1 절연층(112)과 상이한 물질로 이루어져 있으며, 다른 수단으로 제거할 필요가 있다.
도 11을 참조하면, 습식 식각을 진행함으로써, 트렌치(113) 내에 남아있던 잔사(60)가 제거된 것을 확인할 수 있다. 이때, 황산 또는 질산을 포함하는 식각액을 사용하여 습식 식각을 함으로써 제1 절연층(112) 위에 형성되어 있던 제1 금속층(116)이 제거되고, 동시에 제1 금속층(116)과 일부 동일한 성분으로 이루어진 잔사(60)도 함께 식각되어 제거된다.
정리하여 살펴보면, 건식 식각을 진행할 때 아르곤(Ar) 등으로 이루어진 제1 보조 식각 기체를 추가함으로써, 트렌치(113) 바닥의 잔막(62)을 제거할 수 있다. 추가적으로 습식 식각을 진행함으로써, 제1 금속층(116)과 함께 잔사(60)를 제거할 수 있다.
다음으로, 첨부된 도면을 참조하여 본 발명의 일 실시예에 의한 금속 배선 형성 방법에 대해 설명하면 다음과 같다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이다.
먼저, 앞서 설명한 본 발명의 일 실시예에 의한 트렌치 형성 방법에 따라 기판(110) 위에 제1 절연층(112)을 형성하고, 제1 절연층(112)에 트렌치(113)를 형성한다. 제1 절연층(112)에 트렌치(113)를 형성하는 구체적인 방법은 앞서 설명하였으므로 이하에서는 생략한다.
도 12에 도시된 바와 같이, 제1 절연층(112)을 포함하는 기판(110) 전면에 제2 금속층(120)을 형성한다. 제2 금속층(120)은 제1 절연층(112) 위에 형성되고, 트렌치(113) 내의 기판(110) 위에 형성된다.
제2 금속층(120)은 구리(Cu)로 이루어질 수 있다. 그러나 본 발명은 제2 금속층(120)이 구리(Cu)로 이루어진 것으로 한정되는 것은 아니며, 저항이 낮은 다른 금속으로 이루어질 수도 있다.
도 13에 도시된 바와 같이, 화학적 기계적 연마 공정(CMP, Chemical Mechanical Polishing)으로 제2 금속층(120)을 연마하여 제1 절연층(112) 위에 위치한 제2 금속층(120)을 제거한다. 이에 따라, 트렌치(113) 내에 위치한 제2 금속층(120)이 남아 금속 배선(121)을 형성하게 된다.
금속 배선(121)은 트렌치(113)에 형성되므로, 금속 배선(121)의 형태는 트렌치(113)의 형태를 따르게 된다. 따라서, 원하는 금속 배선(121)의 설계에 따라 트렌치(113)를 형성하고, 그 내에 금속 배선(121)을 형성하면 된다.
본 발명의 일 실시예에 따른 금속 배선 형성 방법에서는 트렌치(113) 내에 잔막이나 잔사가 모두 제거된 후, 금속 배선(121)이 형성된다. 따라서, 트렌치(113) 내에 불순물이 남아있지 않은 상태에서 금속 배선(121)을 형성함으로써, 금속 배선(121)의 특성을 더욱 향상시킬 수 있다.
또한, 트렌치(113)가 형성되어 있는 제1 절연층(112)의 두께는 um단위로 두껍게 형성되므로, 금속 배선(121)도 um단위의 두께를 가질 수 있게 된다. 따라서, 금속 배선(121)을 두껍게 형성하여 저저항 배선을 구현할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
먼저, 본 발명의 일 실시예에 의한 트렌치 형성 방법에 따라 기판(110) 위에 제1 절연층(112)을 형성하고, 제1 절연층(112)에 트렌치(113)를 형성한다. 제1 절연층(112)에 트렌치(113)를 형성하는 구체적인 방법은 앞서 설명하였으므로 이하에서는 생략한다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 의한 금속 배선 형성 방법에 따라 트렌치(113) 내에 게이트 전극(124)을 형성한다. 트렌치(113) 내에 게이트 전극(124)을 형성하는 구체적인 방법은 앞서 본 발명의 일 실시예에 의한 금속 배선 형성 방법에서 설명한 트렌치(113) 내에 금속 배선(도 13의 121)을 형성하는 방법과 동일하므로 이하에서는 생략한다.
게이트 전극(124)은 구리(Cu) 등의 금속 물질로 이루어질 수 있고, 약 3um의 두께로 형성될 수 있다. 따라서, 게이트 전극(124)을 저저항 금속 배선으로 구현하여, 신호를 고속으로 전송할 수 있게 된다.
트렌치(113) 내에 게이트 전극(124)을 형성한 후, 게이트 전극(124) 위에 게이트 절연막(140)을 형성한다. 게이트 전극(124)을 포함한 기판(110) 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 증착하여 게이트 절연막(140)을 형성할 수 있다.
도 15에 도시된 바와 같이, 게이트 절연막(140) 위에 반도체층(150)을 형성한다. 반도체층(150)은 게이트 전극(124) 위에 위치하도록 형성할 수 있다.
반도체층(150)은 비정질 규소(amorphous silicon), 다결정 규소(polycrystalline silicon, poly silicon), 금속 산화물(metal oxide) 등으로 이루어질 수 있다. 반도체층(150)이 금속 산화물로 이루어지는 경우 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 인듐-주석 산화물(IZO, Indium Tin Oxide) 등의 재료가 이용될 수 있다.
도 16에 도시된 바와 같이, 반도체층(150) 위에 서로 이격되도록 소스 전극(171) 및 드레인 전극(173)을 형성한다. 소스 전극(171) 및 드레인 전극(173)은 금속 물질을 이용하여 단일층 또는 이중층, 삼중층과 같은 다중층으로 형성할 수 있다.
또한, 상기에서 설명한 본 발명의 일 실시예에 의한 금속 배선 형성 방법에 따라 소스 전극(171) 및 드레인 전극(173)을 형성할 수 있다. 즉, 기판 위에 SiOC로 절연층을 형성하고, 절연층에 트렌치를 형성한 후 트렌치 내에 구리로 이루어진 소스 전극(171) 및 드레인 전극(173)을 형성할 수 있다.
이때, 반도체층(150) 위에 SiOC로 절연층을 형성하고, 트렌치를 형성하게 되면, 트렌치의 형성을 위해 식각하는 공정에서 반도체층(150)에 손상이 발생할 수 있다. 이를 방지하기 위해서는 반도체층(150) 위에 식각 정지막(etch stopper)을 형성할 수 있다. 또는, 소스 전극(171) 및 드레인 전극(173)을 먼저 형성한 후 반도체층(150)을 나중에 형성할 수도 있다.
도 17에 도시된 바와 같이, 소스 전극(171) 및 드레인 전극(173) 위에 보호막(180)을 형성한다. 보호막(180)은 무기 절연 물질 또는 유기 절연 물질로 이루질 수 있으며, 무기 절연 물질과 유기 절연 물질의 이중막으로 이루어질 수도 있다.
이어, 드레인 전극(173)의 일부가 노출되도록 보호막(180)에 접촉 구멍(181)을 형성한다.
도 18에 도시된 바와 같이, 보호막(180) 위에 드레인 전극(173)과 연결되도록 화소 전극(191)을 형성한다. 화소 전극(191)은 접촉 구멍(181)을 통해 드레인 전극(173)과 연결될 수 있다. 화소 전극(191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 형성할 수 있다.
도시는 생략하였으나, 도 14에서 게이트 전극(124)을 형성하는 단계에서 게이트 전극(124)과 연결되어 게이트 신호를 전달하는 게이트선을 함께 형성할 수 있다. 또한, 도 16에서 소스 전극(171) 및 드레인 전극(173)을 형성하는 단계에서 소스 전극(171)과 연결되어 데이터 신호를 전달하는 데이터선을 함께 형성할 수 있다.
상기 실시예에서는 게이트 전극, 소스 전극, 및 드레인 전극을 형성할 때 본 발명의 일 실시예에 의한 금속 배선 형성 방법을 이용할 수 있다고 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니다. 게이트 전극, 소스 전극, 및 드레인 전극 이외에도 박막 트랜지스터 표시판에 포함되는 다른 금속 배선들을 본 발명의 일 실시예에 의한 금속 배선 형성 방법에 따라 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50: 마스크 60: 잔사
62: 잔막 110: 기판
112: 제1 절연층 113: 트렌치
114: 제2 절연층 116: 제1 금속층
118: 감광막 119: 개구부
120: 제2 금속층 121: 금속 배선
124: 게이트 전극 140: 게이트 절연막
150: 반도체층 171: 소스 전극
173: 드레인 전극 180: 보호막
181: 접촉 구멍 191: 화소 전극

Claims (20)

  1. 기판 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 제1 금속층을 형성하는 단계;
    상기 제1 금속층을 패터닝하여 개구부를 형성하는 단계;
    상기 개구부가 형성된 상기 제1 금속층을 마스크로 사용하여 상기 제1 절연층을 건식 식각하여 트렌치를 형성하는 단계; 및,
    상기 제1 금속층을 포함하는 상기 기판 전면을 습식 식각하는 단계를 포함하고,
    상기 건식 식각은 주 식각 기체 및 제1 보조 식각 기체를 사용하여 이루어지고,
    상기 제1 보조 식각 기체는 아르곤으로 이루어지고,
    상기 제1 금속층은 a-ITO(amorphous Indiun Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 포함하는,
    트렌치 형성 방법.
  2. 제1 항에 있어서,
    상기 제1 절연층은 SiOC로 이루어지는,
    트렌치 형성 방법.
  3. 삭제
  4. 제1 항에 있어서,
    상기 습식 식각은 황산 또는 질산을 포함하는 식각액을 사용하여 이루어지는,
    트렌치 형성 방법.
  5. 제4 항에 있어서,
    상기 습식 식각하는 단계에서,
    상기 제1 금속층을 모두 제거하는,
    트렌치 형성 방법.
  6. 제1 항에 있어서,
    상기 제1 금속층은 a-ITO로 이루어지고,
    상기 제1 절연층을 형성한 후,
    상기 제1 절연층 위에 제2 절연층을 형성하는 단계를 더 포함하고,
    상기 제2 절연층 위에 상기 제1 금속층을 형성하는,
    트렌치 형성 방법.
  7. 제6 항에 있어서,
    상기 제2 절연층은 실리콘 질화물로 이루어지는,
    트렌치 형성 방법.
  8. 제7 항에 있어서,
    상기 습식 식각을 한 후,
    상기 제2 절연층을 제거하는 단계를 더 포함하는,
    트렌치 형성 방법.
  9. 제2 항에 있어서,
    상기 주 식각 기체는 SF6 또는 NF3로 이루어지는,
    트렌치 형성 방법.
  10. 제9 항에 있어서,
    상기 건식 식각은 제2 보조 식각 기체를 더 사용하여 이루어지고,
    상기 제2 보조 식각 기체는 O2, H2, 및 C4F8 중 어느 하나 이상으로 이루어지는,
    트렌치 형성 방법.
  11. 기판 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 제1 금속층을 형성하는 단계;
    상기 제1 금속층을 패터닝하여 개구부를 형성하는 단계;
    상기 개구부가 형성된 상기 제1 금속층을 마스크로 사용하여 상기 제1 절연층을 건식 식각하여 트렌치를 형성하는 단계;
    상기 제1 금속층을 포함하는 상기 기판 전면을 습식 식각하여 상기 제1 금속층을 제거하는 단계;
    상기 기판 위에 제2 금속층을 형성하는 단계; 및,
    화학적 기계적 연마 공정으로 상기 제2 금속층을 연마하여 상기 트렌치 내에 금속 배선을 형성하는 단계를 포함하고,
    상기 건식 식각은 주 식각 기체 및 제1 보조 식각 기체를 사용하여 이루어지고,
    상기 제1 보조 식각 기체는 아르곤으로 이루어지고,
    상기 제1 금속층은 a-ITO(amorphous Indiun Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 포함하는,
    금속 배선 형성 방법.
  12. 제11 항에 있어서,
    상기 금속 배선은 구리로 이루어지는,
    금속 배선 형성 방법.
  13. 제12 항에 있어서,
    상기 제1 절연층은 SiOC로 이루어지고,
    상기 주 식각 기체는 SF6 또는 NF3로 이루어지는,
    금속 배선 형성 방법.
  14. 제13 항에 있어서,
    상기 건식 식각은 제2 보조 식각 기체를 더 사용하여 이루어지고,
    상기 제2 보조 식각 기체는 O2, H2, 및 C4F8 중 어느 하나 이상으로 이루어지는,
    금속 배선 형성 방법.
  15. 제12 항에 있어서,
    상기 습식 식각은 황산 또는 질산을 포함하는 식각액을 사용하여 이루어지는,
    금속 배선 형성 방법.
  16. 제15 항에 있어서,
    상기 습식 식각하는 단계에서,
    상기 제1 금속층을 모두 제거하는,
    금속 배선 형성 방법.
  17. 제12 항에 있어서,
    상기 제1 금속층은 a-ITO로 이루어지고,
    상기 제1 절연층을 형성한 후,
    상기 제1 절연층 위에 제2 절연층을 형성하는 단계를 더 포함하고,
    상기 제2 절연층 위에 상기 제1 금속층을 형성하고,
    상기 제2 절연층은 실리콘 질화물로 이루어지는,
    금속 배선 형성 방법.
  18. 기판 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 제1 금속층을 형성하는 단계;
    상기 제1 금속층을 패터닝하여 개구부를 형성하는 단계;
    상기 개구부가 형성된 상기 제1 금속층을 마스크로 사용하여 상기 제1 절연층을 건식 식각하여 트렌치를 형성하는 단계;
    상기 제1 금속층을 포함하는 상기 기판 전면을 습식 식각하여 상기 제1 금속층을 제거하는 단계;
    상기 기판 위에 제2 금속층을 형성하는 단계;
    화학적 기계적 연마 공정으로 상기 제2 금속층을 연마하여 상기 트렌치 내에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 반도체층을 형성하는 단계;
    상기 반도체층 위에 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 드레인 전극 위에 보호막을 형성하는 단계;
    상기 드레인 전극의 일부가 노출되도록 상기 보호막에 접촉 구멍을 형성하는 단계; 및,
    상기 보호막 위에 상기 드레인 전극과 연결되도록 화소 전극을 형성하는 단계를 포함하고,
    상기 건식 식각은 주 식각 기체 및 제1 보조 식각 기체를 사용하여 이루어지고,
    상기 제1 보조 식각 기체는 아르곤으로 이루어지고,
    상기 제1 금속층은 a-ITO(amorphous Indiun Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 포함하는,
    박막 트랜지스터 표시판의 제조 방법.
  19. 제18 항에 있어서,
    상기 제2 금속층은 구리로 이루어지고,
    상기 제1 절연층은 SiOC로 이루어지고,
    상기 주 식각 기체는 SF6 또는 NF3로 이루어지는,
    박막 트랜지스터 표시판의 제조 방법.
  20. 제18 항에 있어서,
    상기 습식 식각은 황산 또는 질산을 포함하는 식각액을 사용하여 이루어지는,
    박막 트랜지스터 표시판의 제조 방법.
KR1020120005869A 2012-01-18 2012-01-18 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 KR101973077B1 (ko)

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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050214694A1 (en) 2003-12-13 2005-09-29 Samsung Electronics Co., Ltd. Pattern formation method
US20050239290A1 (en) 2004-04-26 2005-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Trench photolithography rework for removal of photoresist residue
US7163890B2 (en) 2003-09-09 2007-01-16 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device having slope at lower sides of interconnection hole with etch-stop layer
JP2007128938A (ja) * 2005-11-01 2007-05-24 Elpida Memory Inc 半導体装置の製造方法
US7718524B2 (en) 2005-09-14 2010-05-18 Sony Corporation Method of manufacturing semiconductor device
JP2010153880A (ja) 2010-01-25 2010-07-08 Hitachi High-Technologies Corp プラズマ処理装置
US20110053375A1 (en) 2008-01-18 2011-03-03 Tokyo Electron Limited Method for processing amorphous carbon film, and semiconductor device manufacturing method using the method
JP2011151057A (ja) 2010-01-19 2011-08-04 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270586A (ja) 2001-03-08 2002-09-20 Tokyo Electron Ltd 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
US6649531B2 (en) 2001-11-26 2003-11-18 International Business Machines Corporation Process for forming a damascene structure
JP4144795B2 (ja) 2003-07-04 2008-09-03 株式会社アルバック 低誘電率層間絶縁膜のドライエッチング方法
KR20050052730A (ko) * 2003-12-01 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시장치용 박막 트랜지스터 및 그 제조 방법
KR101002338B1 (ko) * 2003-12-29 2010-12-20 엘지디스플레이 주식회사 금속 배선의 형성방법 및 이를 이용한 액정표시장치의제조방법
KR20080036282A (ko) * 2006-10-23 2008-04-28 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
EP2219882A4 (en) * 2007-11-16 2011-11-23 Ekc Technology Inc COMPOSITIONS FOR REMOVING METAL HARD MASK REST OF A SEMICONDUCTOR SUBSTRATE

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7163890B2 (en) 2003-09-09 2007-01-16 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device having slope at lower sides of interconnection hole with etch-stop layer
US20050214694A1 (en) 2003-12-13 2005-09-29 Samsung Electronics Co., Ltd. Pattern formation method
US20050239290A1 (en) 2004-04-26 2005-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Trench photolithography rework for removal of photoresist residue
US7718524B2 (en) 2005-09-14 2010-05-18 Sony Corporation Method of manufacturing semiconductor device
JP2007128938A (ja) * 2005-11-01 2007-05-24 Elpida Memory Inc 半導体装置の製造方法
US20110053375A1 (en) 2008-01-18 2011-03-03 Tokyo Electron Limited Method for processing amorphous carbon film, and semiconductor device manufacturing method using the method
JP2011151057A (ja) 2010-01-19 2011-08-04 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2010153880A (ja) 2010-01-25 2010-07-08 Hitachi High-Technologies Corp プラズマ処理装置

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