CN107799462B - 半导体结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 139
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 239000010410 layer Substances 0.000 claims abstract description 216
- 238000005530 etching Methods 0.000 claims abstract description 97
- 239000011241 protective layer Substances 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 79
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 238000001039 wet etching Methods 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 11
- 238000004381 surface treatment Methods 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 19
- 239000007789 gas Substances 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- PDKGWPFVRLGFBG-UHFFFAOYSA-N hafnium(4+) oxygen(2-) silicon(4+) Chemical compound [O-2].[Hf+4].[Si+4].[O-2].[O-2].[O-2] PDKGWPFVRLGFBG-UHFFFAOYSA-N 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- Engineering & Computer Science (AREA)
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Abstract
一种半导体结构的形成方法，包括：形成基底，包括衬底、位于衬底上分立的鳍部、横跨鳍部且覆盖鳍部部分顶部表面和侧壁表面的栅极、以及位于栅极侧壁上的侧墙，栅极和侧墙构成栅极结构，基底中还形成有位于栅极结构之间基底上的第一介质层；在第一介质层中形成露出栅极结构的凹槽；在凹槽底部和侧壁上形成保护层；形成覆盖保护层和第一介质层的第二介质层；形成贯穿第一介质层和第二介质层的接触孔；在接触孔中形成接触孔插塞。本发明在第一介质层中形成露出栅极结构的凹槽后，在凹槽底部和侧壁上形成保护层；位于侧墙顶部的保护层对侧墙起到保护作用，弥补形成接触孔的刻蚀工艺对侧墙侧壁刻蚀速率较大的问题，避免接触孔插塞与栅极发生短路。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体工艺技术的不断发展，例如高K栅介质层的引入、应力工程技术、口袋离子注入以及材料和器件结构的不断优化，半导体器件的尺寸不断缩小。但是当器件的特征尺寸进一步下降时，由于短沟道效应越发显著、制程变异、可靠性下降导致平面晶体管面临巨大的挑战。与平面晶体管相比，鳍式场效应晶体管具有全耗尽的鳍部、更低的掺杂离子浓度波动、更高的载流子迁移率提高、更低的寄生结电容以及更高的面积使用效率，从而受到广泛的关注。
在集成电路制造过程中，如在衬底上形成半导体器件结构后，需要使用多个金属化层将各半导体器件连接在一起形成电路，金属化层包括互连线和形成在接触孔内的接触孔插塞，接触孔内的接触孔插塞连接半导体器件，互连线将不同半导体器件上的接触孔插塞连接起来形成电路。晶体管上形成的接触孔包括栅极表面的接触孔，以及连接源漏极的接触孔。随着集成电路工艺节点不断缩小，相邻栅极之间的间距逐渐减小，无法通过直接光刻和刻蚀形成位于相邻栅极之间的源漏极表面的接触孔，此时，通常采用自对准工艺形成所述连接源漏极的接触孔。
但是，现有技术采用自对准工艺形成接触孔，容易导致半导体器件的电学性能下降。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底、位于衬底上分立的鳍部、横跨所述鳍部且覆盖鳍部部分顶部表面和侧壁表面的栅极、以及位于所述栅极侧壁上的侧墙，所述栅极和所述侧墙构成栅极结构，所述基底中还形成有位于所述栅极结构之间基底上的第一介质层；在所述第一介质层中形成露出所述栅极结构的凹槽；在所述凹槽的底部和侧壁上形成保护层；形成覆盖所述保护层和第一介质层的第二介质层；刻蚀所述第一介质层和第二介质层，形成贯穿所述第一介质层和第二介质层并暴露出部分所述鳍部的接触孔；在所述接触孔中形成接触孔插塞。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在第一介质层中形成露出栅极结构的凹槽后，在所述凹槽底部和侧壁上形成保护层；后续形成接触孔时，侧墙被暴露在形成接触孔的刻蚀环境中，所述刻蚀工艺对侧墙侧壁的刻蚀速率较大；而位于所述侧墙顶部的保护层可以对所述侧墙起到保护作用，以弥补所述刻蚀工艺对侧墙侧壁的刻蚀速率较大的问题，避免所述侧墙的侧壁被过多地刻蚀而发生侧墙侧壁的位置偏移、或者栅极结构暴露的问题，从而可以避免后续形成的接触孔插塞与所述栅极结构距离过近、或者与所述栅极结构相接触的问题，进而可以避免所述接触孔插塞与所述栅极结构发生短路，使半导体器件的电学性能得到提高。
可选方案中，沿所述凹槽侧壁指向所述凹槽底部的方向上保护层厚度逐渐减小。由于沿所述凹槽底部指向凹槽侧壁的方向上，所述刻蚀工艺对位于所述凹槽侧壁上的保护层的刻蚀速率逐渐增加，因此通过使所述保护层，沿所述凹槽侧壁指向所述凹槽底部的方向上的厚度逐渐减小，所述保护层的形貌可以弥补刻蚀速率逐渐增加的现象；形成接触孔后，所述接触孔暴露出的保护层趋于平坦化，从而可以较好地控制所述接触孔的形貌，提高所述接触孔的形成质量。
可选方案中，形成所述保护层进行的步骤中，形成覆盖所述保护层的牺牲层，所述牺牲层用于在形成所述保护层的工艺过程中，对位于所述栅极结构顶部的保护层起到保护作用，避免位于所述栅极结构顶部的保护层受到损耗，由于所述保护层作为后续形成接触孔的刻蚀掩膜，因此可以进一步提高所述接触孔的形成质量，从而提高半导体器件的电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应结构示意图；
图6至图17是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图；
图18至图23是本发明半导体结构的形成方法另一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，现有技术采用自对准工艺形成接触孔，容易导致半导体器件的电学性能下降。图1至图5是一种半导体结构的形成方法中各步骤对应结构示意图，所述半导体结构的形成方法包括以下步骤：
参考图1，提供基底，所述基底包括衬底100以及位于衬底100上分立的鳍部110；形成横跨所述鳍部110，且覆盖鳍部110部分顶部表面和侧壁表面的栅极120；在所述栅极120侧壁上形成侧墙130，所述栅极120和侧墙130构成栅极结构(未标示)；在所述栅极结构之间的基底上形成第一介质层140，所述第一介质层140顶部与所述栅极结构顶部齐平。
参考图2，去除部分厚度的栅极120，在所述侧墙130之间形成凹槽141。
参考图3，形成填充满所述凹槽141(如图2所示)的保护层142，所述保护层142顶部与所述第一介质层140顶部齐平。所述保护层142用于在后续形成接触孔的过程中保护所述栅极结构120顶部，所述保护层142还在后续形成接触孔的过程中作为刻蚀掩膜。
参考图4，形成覆盖所述第一介质层140、侧墙130和保护层142顶部的第二介质层150；在部分所述第二介质层150上形成图形层(图未示)，所述图形层内具有露出部分所述第二介质层150的开口(图未示)，所述开口位于相邻所述栅极结构(未标示)之间的第二介质层150上方，且沿平行于所述衬底100表面的方向，所述开口宽度大于相邻所述栅极结构之间的第一介质层140的宽度；以所述图形层为掩膜，采用自对准刻蚀工艺，刻蚀所述第一介质层140和第二介质层150，形成露出所述鳍部110的接触孔160。
参考图5，形成填充满所述接触孔160(如图4所示)的接触孔插塞170，所述接触孔插塞170顶部与所述第二介质层150顶部齐平。
但是，结合参考图3和图4，在刻蚀所述第一介质层140和第二介质层150的过程中，所述图形层的开口(图未示)暴露出所述侧墙130，即所述侧墙130暴露在刻蚀环境中；所述刻蚀工艺对侧墙130侧壁(如图3中区域A所示)的刻蚀速率较大，容易造成所述侧墙130的侧壁被刻蚀去除的量较大，这就是肩部损耗(shoulder loss)问题；在严重的情况下，所述侧墙130的侧壁被刻蚀去除的量过大，从而导致所述侧墙130的侧壁位置发生偏移，相应的，形成的接触孔160(如图4所示)的侧壁位置也相应发生偏移，进而导致所述接触孔插塞170与栅极120的距离过近，所述接触孔插塞170与所述栅极120发生短路的概率也相应增加；在更严重的情况下，所述刻蚀工艺使所述侧墙130和保护层142消耗过多，而导致所述接触孔160暴露出所述栅极120，从而导致所述接触孔插塞170与所述栅极120直接接触，进而导致所述接触孔插塞170与所述栅极120发生短路。因此，形成的半导体器件的电学性能和良率均将下降。
为了解决所述技术问题，本发明在第一介质层中形成露出栅极结构的凹槽后，在所述凹槽底部和侧壁上形成保护层；后续形成接触孔时，侧墙被暴露在形成接触孔的刻蚀环境中，所述刻蚀工艺对侧墙侧壁的刻蚀速率较大；而位于所述侧墙顶部的保护层可以对所述侧墙起到保护作用，以弥补所述刻蚀工艺对侧墙侧壁的刻蚀速率较大的问题，避免所述侧墙的侧壁被过多地刻蚀而发生侧墙侧壁的位置偏移、或者栅极结构暴露的问题，从而可以避免后续形成的接触孔插塞与所述栅极结构距离过近、或者与所述栅极结构相接触的问题，进而可以避免所述接触孔插塞与所述栅极结构发生短路，使半导体器件的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图17是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
结合参考图6至图9，形成基底，所述基底包括衬底200(如图6所示)、位于衬底200上分立的鳍部210(如图6所示)、横跨所述鳍部210且覆盖鳍部210部分顶部表面和侧壁表面的栅极230(如图8所示)、以及位于所述栅极230侧壁上的侧墙240(如图8所示)，所述栅极230和所述侧墙240构成栅极结构(未标示)，所述基底中还形成有位于所述栅极结构之间基底上的第一介质层250(如图9所示)。
以下将结合附图，对形成所述基底的步骤做详细说明。
参考图6，所述衬底200为后续形成半导体器件提供工艺平台。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部210的材料与所述衬底200的材料相同。本实施例中，所述鳍部210的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
在另一实施例中，形成的半导体结构为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，后续在所述平面基底上形成栅极结构。
具体地，形成所述衬底200、鳍部210的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层(图未示)；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底200，位于衬底200表面的凸起作为鳍部210；去除所述硬掩膜层。
结合参考图7和图8，形成横跨所述鳍部210，且覆盖鳍部210部分顶部表面和侧壁表面的栅极230(如图8所示)。
具体地，形成所述栅极230的步骤包括：在所述基底上形成栅极膜220(如图7所示)，所述栅极膜220覆盖所述鳍部210和衬底200；对所述栅极膜220进行平坦化工艺；在所述栅极膜220上形成第一图形层(图未示)，所述第一图形层定义出所述栅极230的位置和尺寸；以所述第一图形层为掩膜，刻蚀所述栅极膜220，形成所述栅极230；去除所述第一图形层。
本实施例中，所述栅极230为金属栅极，所述栅极230包括栅介质层、以及位于栅介质层表面的栅电极层。其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述高k栅介质材料包括氧化铪、氧化锆、氧化铝或硅氧化铪等；所述栅电极层的材料为Ti、Ta、Cu、Al、W、Ag或Au中的一种或多种。所述栅介质层与栅电极层之间还可以形成有功函数层。
在另一实施例中，所述栅极还可以是伪栅极。
继续参考图8，在所述栅极230侧壁上形成侧墙240，所述栅极230和所述侧墙240构成栅极结构(未标示)。
所述侧墙240与后续形成的介质层的材料不同，所述侧墙240既能够起到保护所述栅极230侧壁的作用，还能够作为后续采用自对准刻蚀工艺形成接触孔的刻蚀掩膜。
本实施例中，所述侧墙240的材料为氮化硅。在其他实施例中，所述侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
需要说明的是，形成所述侧墙240后，所述形成方法还包括：在所述栅极结构两侧的鳍部210内形成源漏掺杂区(未图示)，其中，相邻所述栅极结构之间鳍部210内的源漏掺杂区被两个栅极结构所属的晶体管共享。
参考图9，在所述栅极结构(未标示)之间的衬底200上形成第一介质层250，所述第一介质层250顶部与所述栅极结构顶部齐平。
所述第一介质层250的材料为绝缘材料。本实施例中，所述第一介质层250的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述第一介质层250的步骤包括：在所述栅极结构之间的基底上形成介质材料层，所述介质材料层覆盖所述栅极结构侧壁，且所述介质材料层顶部高于所述栅极结构顶部；对所述介质材料层进行平坦化工艺，形成第一介质层250，使所述第一介质层250表面平坦，且顶部与所述栅极230顶部齐平。
在所述栅极结构之间的基底上形成介质材料层的工艺可以为化学气相沉积工艺，例如：等离子体增强化学气相沉积工艺或低压化学气相沉积工艺等方法。
需要说明的是，本实施例中，采用先形成高k栅介质层先形成金属栅极(high kfirst metal gate first)的工艺形成所述栅极230。在另一实施例中，还可以采用后形成高k栅介质层后形成金属栅极(high k last metal gate last)的工艺形成所述栅极。
相应的，形成基底的步骤包括：提供初始衬底；刻蚀所述初始衬底，形成衬底以及位于所述衬底上分立的鳍部；形成横跨所述鳍部且覆盖鳍部部分顶部表面和侧壁表面的伪栅极；在所述伪栅极侧壁上形成侧墙，所述伪栅极和所述侧墙构成伪栅结构；在所述伪栅结构之间的基底上形成第一介质层，所述第一介质层顶部与所述伪栅结构顶部齐平；去除所述伪栅极，在所述第一介质层内形成开口；形成填充满所述开口的栅极，所述栅极和所述侧墙构成栅极结构，且所述栅极结构顶部与所述第一介质层顶部齐平。
结合参考图10和图11，在所述第一介质层250中形成露出所述栅极结构(未标示)的凹槽251(如图11所示)。
所述凹槽251为后续形成保护层提供空间位置。
具体地，形成所述凹槽251的步骤包括：在所述第一介质层250上形成第二图形层(图未示)，所述第二图形层暴露出所述栅极230和侧墙240顶部；以所述第二图形层为掩膜，刻蚀去除部分厚度的所述栅极230和侧墙240，在所述第一介质层250内形成露出所述栅极230和侧墙240的凹槽251；去除所述第二图形层。
本实施例中，刻蚀去除部分厚度的栅极230和侧墙240的步骤包括：采用第一刻蚀工艺，去除部分厚度的栅极230；采用第二刻蚀工艺，去除凸出于所述栅极230顶部的侧墙240。
在另一实施例中，还可以先采用第三刻蚀工艺去除部分厚度的侧墙；然后采用第四刻蚀工艺去除凸出于所述侧墙的栅极。
本实施例中，所述第一刻蚀工艺为干法刻蚀工艺、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的工艺，所述第二刻蚀工艺为干法刻蚀工艺、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的工艺。
其中，所述第一刻蚀工艺对所述栅极230的刻蚀速率大于对所述第一介质层250的刻蚀速率，所述第二刻蚀工艺对所述侧墙240的刻蚀速率大于对所述第一介质层250的刻蚀速率，从而在去除部分厚度的栅极230和侧墙240时，可以减小对所述第一介质层250的损耗。
需要说明的是，所述凹槽251的深度H(如图11所示)不宜过小，也不宜过大。如果所述凹槽251的深度H过小，后续在所述凹槽中251中形成的保护层的厚度也较小，所述保护层在后续形成接触孔的刻蚀工艺中，难以起到减小侧墙240损耗的作用；如果所述凹槽251的深度H过大，容易导致所述凹槽251的深宽比过大，从而容易导致后续在所述凹槽251内形成保护层时，所述保护层材料的填孔(gap-filling)能力较差。为此，本实施例中，所述凹槽251的深度H为
至
结合参考图12至图14，在所述凹槽251底部和侧壁上形成保护层261(如图14所示)。
所述保护层261的材料与所述第一介质层250的材料不同，且所述保护层261的材料与后续形成的第二介质层的材料不同，从而使得后续形成接触孔的刻蚀工艺对所述第一介质层250、第二介质层以及保护层261具有较高的刻蚀选择性，使得所述保护层261在后续形成接触孔的刻蚀过程中对所述栅极230和侧墙240起到保护作用，且所述保护层261还能够作为后续采用自对准刻蚀工艺形成接触孔的刻蚀掩膜。
本实施例中，所述第一介质层250的材料为氧化硅，相应的，所述保护层261的材料为氮化硅。在另一实施例中，所述保护层的材料还可以为氮氧化硅。在又一实施例中，所述第一介质层的材料可以为第一氧化硅，所述保护层的材料可以为第二氧化硅，其中，所述第二氧化硅的致密度大于所述第一氧化硅的致密度。
需要说明的是，本实施例中，所述凹槽251侧壁上保护层261的厚度大于所述凹槽251底部保护层261的厚度。具体地，平行于所述衬底200的表面且沿所述凹槽251侧壁指向所述凹槽251底部的方向(如图14中X方向所示)上，所述保护层261的厚度逐渐减小。
具体地，形成所述保护层261的步骤包括：形成保形覆盖所述凹槽251底部和侧壁以及所述第一介质层250顶部的保护膜260(如图12所示)；去除高于所述第一介质层250顶部的保护膜260，形成保护层261(如图13所示)；对所述保护层261进行表面处理，使位于所述凹槽251侧壁上的保护层261在平行于所述衬底200的表面且沿所述凹槽251侧壁指向所述凹槽251底部的方向上，厚度逐渐减小。
也就是说，在所述凹槽251侧壁位置处，所述保护层261具有凸起部(如图14中区域B所示)。
后续形成接触孔时，所述侧墙240被暴露在形成接触孔的刻蚀环境中，形成接触孔的刻蚀工艺对所述侧墙240侧壁的刻蚀速率较大，容易造成所述侧墙240的侧壁被过多刻蚀而引起shoulder loss问题。而本实施例中，所述侧墙240顶部形成有所述保护层261，所述保护层261可以对所述侧墙240起到保护作用，以弥补刻蚀工艺对侧墙240侧壁的刻蚀速率较大的问题，从而避免所述侧墙240的侧壁被过多地刻蚀而发生侧墙侧壁的位置偏移、或者栅极230暴露的问题。
此外，形成接触孔时，由于平行于所述衬底200的表面且沿所述凹槽251底部指向凹槽251侧壁的方向(图14中X方向的反方向)上，形成接触孔的刻蚀工艺对凹槽251侧壁上保护层261的刻蚀速率逐渐增加。因此，平行于所述衬底200的表面且沿所述凹槽251侧壁指向所述凹槽251底部的方向上，位于所述凹槽251侧壁上的保护层261的厚度逐渐减小，所述保护层261的形貌可以弥补刻蚀速率的逐渐增加；从而在形成接触孔后，所述接触孔暴露出的保护层261趋于平坦化，有利于较好地控制接触孔的形貌，提高所述接触孔的形成质量。
需要说明的是，在所述凹槽251底部和侧壁上形成保护层261后，对所述保护层261进行表面处理之前，所述保护层261的厚度不宜过小，也不宜过大。如果所述保护层261的厚度过大，后续对所述保护层261进行表面处理后，所述保护层261沿所述凹槽侧壁251指向凹槽251底部的方向上，厚度逐渐减小的效果不明显，从而导致后续形成的接触孔形貌较差；此外，所述凹槽251的空间有限，所述保护层261厚度过大还容易造成所述保护层261的填孔能力下降；如果所述保护层261的厚度过小，后续对所述保护层261进行表面处理后，剩余的保护层261厚度过小，因此所述保护层261对所述侧墙240的保护效果较差，从而容易导致在形成接触孔的刻蚀工艺中，所述侧墙240的侧壁被过多地刻蚀而发生侧墙侧壁的位置偏移、或者栅极230暴露的问题。为此，本实施例中，对所述保护层261进行表面处理之前，所述保护层261的厚度在
至
的范围内。
本实施例中，形成所述保护膜260的工艺为原子层沉积工艺。在其他实施例中，还可以采用化学气相沉积或物理气相沉积工艺形成所述保护膜。
本实施例中，采用平坦化工艺去除高于所述第一介质层250顶部的保护膜260。具体地，所述平坦化工艺为化学机械研磨工艺。在其他实施例中，还可以采用湿法刻蚀工艺或干法刻蚀工艺。
对所述保护层261进行表面处理的工艺可以为干法刻蚀工艺，湿法刻蚀工艺，或干法刻蚀和湿法刻蚀相结合的工艺。
本实施例中，所述表面处理为等离子体干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体为CH3F、CH2F2和CHF3中的一种或多种。
需要说明的是，所述刻蚀气体的气体流量不宜过少，也不宜过多。如果所述刻蚀气体的气体流量过少，所述保护层261沿所述凹槽侧壁251指向所述凹槽251底部的方向上，厚度逐渐减小的效果不明显；如果所述刻蚀气体的气体流量过多，容易导致剩余的保护层261过薄，从而导致所述保护层261对所述侧墙240的保护效果较差，进而容易导致所述侧墙240被过多地刻蚀。为此，本实施例中，刻蚀气体的气体流量为5sccm至2000sccm。
基于所述设定的刻蚀气体的气体流量，将腔室压强设定在合理范围值内，从而形成满足工艺需求的保护层261。本实施例中，压强为1mTorr至5Torr。
参考图15，形成覆盖所述保护层261和第一介质层250的第二介质层270。
所述第二介质层270的材料为绝缘材料，所述第二介质层270的材料可以为氧化硅、氮化硅或氮氧化硅；可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二介质层270。本实施例中，所述第二介质层270的材料为氧化硅。
本实施例中，所述第二介质层270和第一介质层250的材料相同，从而可以在后续通过同一步刻蚀工艺，形成接触孔。
参考图16，刻蚀所述第一介质层250和第二介质层270，形成贯穿所述第一介质层250和第二介质层270并暴露出部分所述鳍部210的接触孔280。
所述接触孔280为后续形成接触孔插塞提供空间位置，且所述接触孔280暴露出所述源漏掺杂区(图未示)，使后续形成的接触孔插塞与所述源漏掺杂区实现电连接。
具体地，形成所述接触孔280的步骤包括：在部分所述第二介质层270顶部形成第三图形层(图未示)，所述第三图形层内具有露出部分所述第二介质层270的开口，所述开口位于相邻所述栅极结构(未标示)之间的第二介质层270上方，且沿平行于所述衬底200表面的方向，所述开口宽度大于相邻所述栅极结构之间第一介质层250的宽度；以所述第三图形层为掩膜，刻蚀所述第一介质层250和第二介质层270，形成露出部分所述鳍部210的接触孔280；去除所述第三图形层。
本实施例中，所述第三图形层为光刻胶层；形成所述接触孔280之后，采用湿法去胶或灰化工艺去除所述第三图形层。
本实施例中，采用自对准刻蚀工艺刻蚀所述第一介质层250和第二介质层270。具体地，所述自对准刻蚀工艺为等离子体刻蚀工艺，采用的刻蚀气体为CF4，缓冲气体为He，压强为20mTorr至200mTorr，其中CF4的气体流量为50sccm至1000sccm，He的气体流量为50sccm至1000sccm。在其他实施例中，还可以采用CF4、CHF3、C2F6等氟基气体中的一种或几种组合作为刻蚀气体。
参考图17，在所述接触孔280(如图16所示)中形成接触孔插塞290。
所述接触孔插塞290与所述源漏掺杂区(图未示)相接触，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
具体地，形成所述接触孔插塞290的工艺步骤包括：形成填充满所述接触孔280(如图16所示)的导电材料层，所述导电材料层还位于所述第二介质层270顶部；对所述导电材料层进行平坦化处理，去除高于所述第二介质层270顶部的导电材料层，形成位于所述接触孔280内的接触孔插塞290。
本实施例中，所述接触孔插塞290的材料为W。可以采用化学气相沉积工艺、溅射工艺或电镀工艺形成所述接触孔插塞290。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
本实施例中，在形成所述接触孔280(如图16所示)的工艺过程中，在平行于所述衬底200表面方向上，所述第三图形层开口的宽度大于相邻所述栅极结构之间的宽度，所述开口除位于所述栅极结构(未标示)之间的第一介质层250上方外，还位于部分栅极结构上方的第二介质层270上方；形成所述接触孔280时，利用所述保护层261和侧墙240，采用自对准刻蚀工艺进行刻蚀；在刻蚀形成所述接触孔280的过程中，所述保护层261和侧墙240起到刻蚀掩膜的作用，所述接触孔280不仅位于相邻所述栅极结构之间，所述接触孔280还位于所述栅极结构上方的第二介质层270内。因此，在刻蚀形成所述接触孔280的过程中，暴露出的侧墙240容易受到刻蚀损耗。
由于所述侧墙240顶部形成有所述保护层261，所述保护层261可以对所述侧墙240起到保护作用，以弥补刻蚀工艺对所述侧墙240侧壁的刻蚀速率较大的问题，避免所述侧墙240被过多地刻蚀而发生侧墙240侧壁的位置偏移、或者栅极230暴露的问题，从而可以避免所述接触孔插塞290(如图17所示)与所述栅极230距离过近、或者与所述栅极230相接触的问题，进而可以避免所述接触孔插塞290与所述栅极230发生短路，使半导体器件的电学性能得到提高。
参考图18至23，示出了本发明半导体结构的形成方法另一实施例中各步骤对应结构示意图。
与上一实施例的相同之处在此不再赘述，与上一实施例的不同之处在于：
结合参考图18至图22，形成保护层361的步骤包括：形成保形覆盖所述凹槽351(如图18所示)底部和侧壁以及所述第一介质层350顶部的保护膜360(如图19所示)；形成填充满所述凹槽351的牺牲膜370(如图20所示)，所述牺牲膜370还覆盖所述保护膜360顶部；去除高于所述第一介质层350顶部的保护膜360和牺牲膜370，形成位于所述凹槽351底部和侧壁的保护层361(如图21所示)，以及覆盖所述保护层361并填充满所述凹槽351的牺牲层371(如图21所示)，所述保护层361和牺牲层371的顶部与所述第一介质层350的顶部齐平；去除所述牺牲层371；对所述保护层361进行表面处理，使位于所述凹槽351侧壁上的保护层361沿所述凹槽351侧壁指向所述凹槽351底部的方向上，厚度逐渐减小。
所述牺牲层371用于在形成所述保护层361的工艺过程中，对位于所述栅极结构(未标示)顶部的保护层361起到保护作用，避免位于所述栅极结构顶部的保护层361受到损耗；由于所述保护层361用于保护所述栅极结构，还用于在后续形成接触孔的刻蚀工艺中作为刻蚀掩膜，因此可以进一步提高所述接触孔的形成质量，从而提高半导体器件的电学性能。
本实施例中，所述牺牲层371的材料为氧化硅。在其他实施例中，所述牺牲层的材料还可以为无定形碳或有机介电层(Organic Dielectric Layer，ODL)。
本实施例中，采用平坦化工艺去除高于所述第一介质层350顶部的保护膜360和牺牲膜370。具体地，所述平坦化工艺为化学机械研磨工艺。在其他实施例中，还可以采用湿法刻蚀工艺或干法刻蚀工艺。
本实施例中，采用湿法刻蚀工艺去除所述牺牲层371。具体地，所述牺牲层371的材料为氧化硅，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸。
参考图23，后续步骤还包括：形成覆盖所述保护层361和第一介质层350的第二介质层380；刻蚀所述第一介质层350和第二介质层380，形成贯穿所述第一介质层350和第二介质层380并暴露出部分所述鳍部310的接触孔(图未示)；在所述接触孔中形成接触孔插塞400。
有关形成所述接触孔插塞400的具体描述，请相应参考前一实施例的说明，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底、位于衬底上分立的鳍部、横跨所述鳍部且覆盖鳍部部分顶部表面和侧壁表面的栅极、以及位于所述栅极侧壁上的侧墙，所述栅极和所述侧墙构成栅极结构，所述基底中还形成有位于所述栅极结构之间基底上的第一介质层；
在所述第一介质层中形成露出所述栅极结构的凹槽；
在所述凹槽的底部和侧壁上形成保护层，沿所述凹槽侧壁指向所述凹槽底部的方向上保护层的厚度逐渐减小；在所述凹槽底部和侧壁上形成保护层的步骤包括：形成保形覆盖所述凹槽底部和侧壁以及所述第一介质层顶部的保护膜；去除高于所述第一介质层顶部的保护膜，形成保护层；对所述保护层进行表面处理，使位于所述凹槽侧壁上的保护层沿所述凹槽侧壁指向所述凹槽底部的方向上，厚度逐渐减小；
形成覆盖所述保护层和第一介质层的第二介质层；
刻蚀所述第一介质层和第二介质层，形成贯穿所述第一介质层和第二介质层并暴露出部分所述鳍部的接触孔；
在所述接触孔中形成接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料为氧化硅，所述保护层的材料为氮化硅或氮氧化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料为第一氧化硅，所述保护层的材料为第二氧化硅，所述第二氧化硅的致密度大于所述第一氧化硅的致密度。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述凹槽的深度为
至
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述凹槽侧壁上保护层的厚度大于所述凹槽底部保护层的厚度。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述保护膜之后，且在对所述保护层进行表面处理之前，还包括：
形成填充满所述凹槽的牺牲膜，所述牺牲膜还覆盖所述保护膜顶部；
去除高于所述第一介质层顶部的保护膜和牺牲膜，形成位于所述凹槽底部和侧壁的保护层，以及覆盖所述保护层并填充满所述凹槽的牺牲层；
去除所述牺牲层。
7.如权利要求1或6所述的半导体结构的形成方法，其特征在于，在所述凹槽底部和侧壁上形成保护层后，对所述保护层进行表面处理之前，所述保护层的厚度在
至
的范围内。
8.如权利要求1或6所述的半导体结构的形成方法，其特征在于，形成所述保护膜的工艺为原子层沉积工艺。
9.如权利要求1或6所述的半导体结构的形成方法，其特征在于，对所述保护层进行表面处理的工艺为干法刻蚀工艺，湿法刻蚀工艺，或干法刻蚀和湿法刻蚀相结合的工艺。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述表面处理为等离子体干法刻蚀工艺，所述干法刻蚀工艺的参数包括：刻蚀气体为CH3F、CH2F2和CHF3中的一种或多种，刻蚀气体的气体流量为5sccm至2000sccm，压强为1mTorr至5Torr。
11.如权利要求6所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为无定形碳、氧化硅或有机介电层。
12.如权利要求6所述的半导体结构的形成方法，其特征在于，去除所述牺牲层的工艺为湿法刻蚀工艺。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为氧化硅，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述接触孔的步骤包括：在部分第二介质层顶部形成图形层，所述图形层内具有露出部分所述第二介质层的开口，所述开口位于相邻所述栅极结构之间的第二介质层上方，且沿平行于所述衬底表面的方向，所述开口宽度大于相邻所述栅极结构之间的第一介质层的宽度；
以所述图形层为掩膜，刻蚀所述第一介质层和第二介质层，形成露出所述鳍部的接触孔；
去除所述图形层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成基底的步骤包括：提供初始衬底；刻蚀所述初始衬底，形成衬底以及位于所述衬底上分立的鳍部；形成横跨所述鳍部且覆盖鳍部部分顶部表面和侧壁表面的伪栅极；在所述伪栅极侧壁上形成侧墙，所述伪栅极和所述侧墙构成伪栅结构；在所述伪栅结构之间的基底上形成第一介质层，所述第一介质层顶部与所述伪栅结构顶部齐平；去除所述伪栅极，在所述第一介质层内形成开口；形成填充满所述开口的栅极，所述栅极和所述侧墙构成栅极结构，且所述栅极结构顶部与所述第一介质层顶部齐平；
或者，
形成基底的步骤包括：提供初始衬底；刻蚀所述初始衬底，形成衬底以及位于所述衬底上分立的鳍部；形成横跨所述鳍部且覆盖鳍部部分顶部表面和侧壁表面的栅极；在所述栅极侧壁上形成侧墙，所述栅极和所述侧墙构成栅极结构；在所述栅极结构之间的基底上形成第一介质层，所述第一介质层顶部与所述栅极结构顶部齐平。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一介质层中形成露出所述栅极结构的凹槽的步骤包括：去除部分厚度的所述栅极和侧墙，在所述第一介质层内形成露出所述栅极和侧墙的凹槽。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，去除部分厚度的所述栅极和侧墙的步骤包括：采用第一刻蚀工艺，去除部分厚度的栅极；
采用第二刻蚀工艺，去除凸出于所述栅极顶部的侧墙。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，去除部分厚度的所述栅极和侧墙的步骤包括：采用第三刻蚀工艺，去除部分厚度的侧墙；
采用第四刻蚀工艺，去除凸出于所述侧墙顶部的栅极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610805013.5A CN107799462B (zh) | 2016-09-06 | 2016-09-06 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610805013.5A CN107799462B (zh) | 2016-09-06 | 2016-09-06 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107799462A CN107799462A (zh) | 2018-03-13 |
| CN107799462B true CN107799462B (zh) | 2020-10-09 |
Family
ID=61530697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610805013.5A Active CN107799462B (zh) | 2016-09-06 | 2016-09-06 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107799462B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102376718B1 (ko) * | 2018-03-22 | 2022-03-18 | 삼성전자주식회사 | 자기 정렬 컨택을 포함하는 반도체 장치 및 그 제조 방법 |
| CN110729347A (zh) * | 2019-10-21 | 2020-01-24 | 上海华虹宏力半导体制造有限公司 | Nldmos器件的制造方法及该nldmos器件 |
| CN114171517A (zh) * | 2020-09-11 | 2022-03-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114203670A (zh) * | 2020-09-17 | 2022-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114256153B (zh) * | 2020-09-23 | 2024-06-07 | 长鑫存储技术有限公司 | 半导体结构形成方法以及半导体结构 |
| CN118263191B (zh) * | 2024-05-30 | 2024-08-23 | 杭州积海半导体有限公司 | 半导体器件及其制作方法 |
| CN118315334B (zh) * | 2024-06-07 | 2024-08-06 | 杭州积海半导体有限公司 | 接触孔的形成方法 |
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| CN1383192A (zh) * | 2001-04-23 | 2002-12-04 | 日本电气株式会社 | 半导体装置及其制备方法 |
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| CN103681604A (zh) * | 2012-09-07 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 带有自对准接触孔的半导体器件及其制备方法 |
| CN104124172A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
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2016
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