JP2007128938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2007128938A JP2007128938A JP2005317991A JP2005317991A JP2007128938A JP 2007128938 A JP2007128938 A JP 2007128938A JP 2005317991 A JP2005317991 A JP 2005317991A JP 2005317991 A JP2005317991 A JP 2005317991A JP 2007128938 A JP2007128938 A JP 2007128938A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- contact plug
- insulating film
- film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 119
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 52
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 50
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 37
- 239000010410 layer Substances 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000003990 capacitor Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 37
- 229910052814 silicon oxide Inorganic materials 0.000 description 37
- 239000007789 gas Substances 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000011800 void material Substances 0.000 description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 3
- 150000002367 halogens Chemical class 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000001273 butane Substances 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- IJDNQMDRQITEOD-UHFFFAOYSA-N n-butane Chemical compound CCCC IJDNQMDRQITEOD-UHFFFAOYSA-N 0.000 description 2
- OFBQJSOFQDEBGM-UHFFFAOYSA-N n-pentane Natural products CCCCC OFBQJSOFQDEBGM-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000009958 sewing Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】自己整合コンタクトプラグを形成する層間膜に、窒化シリコン膜のエッチング速度に対するエッチング速度比が１００以上となる材料を適用し、コンタクトプラグとビット配線のショートを防止する信頼性の高いコンタクトプラグの形成方法を提供することにある。
【解決手段】上面及び側面が窒化シリコン膜１２０，１２１で覆われたビット配線を形成した後、ビット配線を覆って全面に非晶質炭素膜からなる犠牲層間膜１２６を形成し、犠牲層間膜１２６および下層層間絶縁膜１０９を順次にエッチングしてコンタクトホール１２８，１２９を形成し、容量コンタクトプラグ１１３を形成する。その後犠牲層間膜１２６を除去して容量コンタクトプラグ１１３の柱を形成し、その上に第３層間絶縁膜を形成し、さらに第３層間絶縁膜を表面から一部除去し、容量コンタクトプラグ１１３の表面を露出させるようにした。
【選択図】図３ｃ
【解決手段】上面及び側面が窒化シリコン膜１２０，１２１で覆われたビット配線を形成した後、ビット配線を覆って全面に非晶質炭素膜からなる犠牲層間膜１２６を形成し、犠牲層間膜１２６および下層層間絶縁膜１０９を順次にエッチングしてコンタクトホール１２８，１２９を形成し、容量コンタクトプラグ１１３を形成する。その後犠牲層間膜１２６を除去して容量コンタクトプラグ１１３の柱を形成し、その上に第３層間絶縁膜を形成し、さらに第３層間絶縁膜を表面から一部除去し、容量コンタクトプラグ１１３の表面を露出させるようにした。
【選択図】図３ｃ
Description
本発明は半導体装置の製造方法に関し、自己整合で形成する微細な容量コンタクトのショートマージンを高めたＤＲＡＭ（Dynamic Random Access Memory）の製造方法の関する。
近年のＤＲＡＭにおいては、キャパシタの容量確保の容易性からＣＯＢ（Capacitor Over Bitline）構造の採用が主流となっている。ＣＯＢ構造のメモリセルでは、半導体基板表面に形成されるワード配線と、ワード配線上に層間絶縁膜を介してワード配線に直交するように配置されるビット配線と、さらに層間絶縁膜を介してその上方に形成されるキャパシタが主な構成要素となっている。最上に位置するキャパシタは、ワード配線およびビット配線とショートしないように、各々の配線の間隙を縫って形成されるコンタクトプラグを介して半導体基板と接続されている。
以下、上記ＣＯＢ構造のメモリセルについて、図１に示した断面図を用いてさらに説明する。図１は、ワード配線に平行（ビット配線に垂直）な方向の断面で示されている。
ｐ型半導体基板１０１表面の所定の領域に素子分離領域１０２、ｎ型拡散層から成るドレイン１０３、ソース１０４が設けられる。半導体基板１０１表面に形成されたゲート絶縁膜を介してワード配線となる第１配線層１０５が設けられ、第１配線層１０５は第１層間絶縁膜１０６で覆われる。第１層間絶縁膜１０６の所定の領域に第１コンタクトプラグ１０７および１０８が設けられる。第１コンタクトプラグ１０７、１０８および第１層間絶縁膜の表面に第２層間絶縁膜１０９を設け、第１コンタクトプラグ１０７に接続するようにビット配線コンタクトプラグとなる第２コンタクトプラグ１１０が設けられる。第２コンタクトプラグ１１０上にビット配線となる第２配線層１１１が設けられ、第２配線層は第３層間絶縁膜１１２で覆われる。第３層間絶縁膜１１２には、第２配線層１１１の間で第１コンタクトプラグ１０８に接続するように、容量コンタクトプラグとなる第３コンタクトプラグ１１３が設けられる。第３コンタクトプラグ１１３および第３層間絶縁膜の表面には第４層間絶縁膜１１４が設けられ、第４層間絶縁膜には第３コンタクトプラグに対応する位置にシリンダホールが形成され、シリンダホール内面には第３コンタクトプラグと接続するように、キャパシタの下部電極１１５が設けられる。下部電極１１５を覆うように容量絶縁膜１１６および上部電極１１７が設けられる。さらに第５層間絶縁膜１１８を介して第３配線層１１９が設けられＣＯＢ構造のメモリセルが構成されている。
上記のようなＣＯＢ構造のＤＲＡＭにおいては、集積度向上の要求に伴い、メモリセルは縮小の一途を辿っている。そのため、各構成要素に許容される平面面積も縮小せざるを得ず、上記の各コンタクトプラグの形成も極めて困難な状況になっている。特に、隣接するビット配線（第２配線層）の間に形成される容量コンタクトプラグ（第３コンタクトプラグ）の形成は、キャパシタの製造マージンを確保するためにビット配線とキャパシタを絶縁する層間絶縁膜の膜厚を厚くせざるを得ず、そのため加工マージンが小さくなり一段と困難な状況になっている。この困難性を軽減するためにＳＡＣ（Self Aligned Contact）法が用いられている。
以下に、従来のＳＡＣ法による容量コンタクトプラグの製造方法について、図２ａ（ａ）（ｂ）（ｃ）および図２ｂ（ｄ）（ｅ）に示した一連の工程断面図を用いて詳細に説明する。ここでは、半導体基板および半導体基板上に形成したワード配線は省略している。
最初に、図２ａ（ａ）に示したように、ワード配線を覆う第１層間絶縁膜１０６の所定の領域に第１コンタクトプラグ１０７および１０８を形成する。次に、厚さ１５０ｎｍの酸化シリコンから成る第２層間絶縁膜１０９を形成し、第１コンタクトプラグ１０７に接続するように第２コンタクトプラグ１１０を形成する。その後、ビット配線となる厚さ７０ｎｍの金属材料を成膜し、さらにその上に厚さ６０ｎｍの窒化シリコン膜１２０を成膜する。リソグラフィとドライエッチングにより、窒化シリコン１２０および金属材料を加工してビット配線１１１を形成する。その後、厚さ２０ｎｍの窒化シリコン１２１からなるサイドウオールを周知の方法により形成する。
次に、図２ａ（ｂ）に示したように、全体に厚さ８００ｎｍの酸化シリコンから成る第３層間絶縁膜１１２を形成し、ＣＭＰ（Chemicai Mechanical Polising）法を用いて表面を平坦化し、残りの膜厚が４００ｎｍの第３層間絶縁膜１１２となるようにする。その上に厚さ８０ｎｍのシリコン膜１２２を形成する。さらに、ホトレジスト１２３を形成し、周知の方法により所定のパターンを形成する。
次に、図２ａ（ｃ）に示したように、ホトレジスト１２３をマスクとしてシリコン膜１２２をドライエッチングし、パターンを転写する。パターン転写されたシリコン膜１２２は下層絶縁膜をドライエッチングするためのハードマスクとして用いられる。その後、厚さ４００ｎｍの酸化シリコンからなる第３層間絶縁膜１１２および厚さ１５０ｎｍの酸化シリコンからなる第２層間絶縁膜１０９をエッチングし、コンタクトホール１２４を形成する。この時、ビット配線１１１を覆っている窒化シリコン膜１２０および１２１は、酸化シリコンよりもエッチング速度が遅いため、コンタクトホール１２４の端部がビット配線１１１の上方に位置したとしても自己整合的にシリコン酸化膜のコンタクトホールを形成でき、ビット配線１１１が露出することはない。
次に、図２ｂ（ｄ）に示したように、リンを含有する多結晶シリコン膜１２５をコンタクトホール１２４が埋まるように形成する。次いで、図２ｂ（ｅ）に示したように、表面の多結晶シリコン１２５をＣＭＰ法により除去して、多結晶シリコンからなる第３コンタクトプラグ１１３を形成している。
上記方法と類似のコンタクトプラグ形成方法が、特開２００１−１０２５５０号公報および特開２００４−３０４１４１号公報に開示されている。
特開２００１−１０２５５０号公報
特開２００４−３０４１４１号公報
しかし、微細化の進展に伴って上述したＳＡＣ法を用いてさえも信頼性の高いコンタクトホールを形成することが困難となってきた。ＳＡＣ法では、酸化シリコン膜よりもエッチング速度の遅い窒化シリコン膜でビット配線を覆っておくことにより、酸化シリコン膜をエッチングしている間にビット配線が露出しないようにしている。酸化シリコンと窒化シリコンのドライエッチングにおけるエッチング速度比は５〜７程度であり、この値はドライエッチング条件を変えても飛躍的に変えることは困難である。酸化シリコンも窒化シリコンも同じシリコン化合物であり、ドライエッチングの環境下ではエッチング速度の差を拡大することが困難なためである。以下に、この条件の元で、上記従来技術において、図２ａ（ｃ）に示した丸印Ａの部分でビット配線上に窒化シリコン膜が残る膜厚を検討してみる。
ビット配線上に形成した窒化シリコン膜の表面が露出してから、エッチングしなければならない酸化シリコン膜の膜厚は、窒化シリコン膜の膜厚分６０ｎｍ、ビット配線の厚さ分７０ｎｍおよび第２層間絶縁膜の膜厚分１５０ｎｍの合計２８０ｎｍとなる。酸化シリコン膜と窒化シリコン膜のエッチング速度比を７とすると、酸化シリコン膜２８０ｎｍをエッチングする間に窒化シリコン膜は約４０ｎｍエッチングされることになる。ビット配線上に形成した窒化シリコン膜の膜厚は６０ｎｍなので、厚さ２０ｎｍの窒化シリコン膜が残ることになる。厚さ２０ｎｍの窒化シリコン膜が残れば図２ｂ（ｅ）に丸印Ａで示した部分で第３コンタクトプラグ１１３とビット配線１１１がショートすることはない。
しかし、コンタクトホールの径が小さくなると、コンタクトホールが深くなるほどエッチング速度は遅くなり、前記のエッチング速度比が維持できなくなる。つまり、図２ａ（ｃ）に示した第２層間絶縁膜のエッチングではエッチング速度が遅くなり、窒化シリコン膜に対するエッチング速度比は４程度まで低下してしまう。その結果、ビット配線上に形成した厚さ６０ｎｍの窒化シリコン膜は、第１コンタクトプラグ１０８の表面が露出する前に全てエッチングされてしまい、第３コンタクトプラグ１１３とビット配線１１１は丸印Ａの部分でショートする問題が発生する。窒化シリコン膜の膜厚を厚くすれば、この問題を軽減できるが、第３層間絶縁膜１１２の形成が困難になるなどの副次的問題が発生し好ましくない。
上記問題に鑑み、本発明の目的はコンタクトプラグを形成する層間膜に窒化シリコン膜のエッチング速度に対するエッチング速度比が無限大となる材料を適用し、層間膜をエッチングしている間に窒化シリコン膜がエッチングされることを防止し、結果的にビット配線上に残る窒化シリコン膜の膜厚を確保してコンタクトプラグとビット配線のショートを防止する信頼性の高いコンタクトプラグの形成方法を提供することにある。また、そのコンタクトプラグの形成方法を用いた半導体装置の製造方法を提供することにある。
上記目的を達成するために、本発明における半導体装置の製造方法は、半導体基板上に複数のワード配線を形成し、前記ワード配線を覆って全面に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の複数の所定の領域に、前記半導体基板に接続する第１コンタクトプラグを形成する工程と、前記第１コンタクトプラグおよび前記第１層間絶縁膜上の全面に酸化シリコン膜から成る第２層間絶縁膜を形成し、前記第２層間絶縁膜の複数の所定の領域に、一部の前記第１コンタクトプラグと接続するビット配線コンタクトプラグを形成する工程と、前記ビット配線コンタクトプラグ上にビット配線を形成する工程と、前記ビット配線を覆って全面に非晶質炭素膜を形成する工程と、前記非晶質炭素膜の複数の所定の領域に、前記非晶質炭素膜および前記第２層間絶縁膜を貫通して、一部の前記第１コンタクトプラグと接続する容量コンタクトプラグを形成する工程と、前記容量コンタクトプラグを形成した後、前記非晶質炭素膜を除去し、前記容量コンタクトプラグの柱を形成する工程と、前記容量コンタクトプラグの柱を形成した後、全面に酸化シリコン膜から成る第３層間絶縁膜を形成し、前記第３層間絶縁膜を表面から一部除去し、前記容量コンタクトプラグの表面を露出させる工程と、前記容量コンタクトプラグおよび前記第３層間絶縁膜上の全面に第４層間絶縁膜を形成し、前記第４層間絶縁膜の所定の領域にシリンダホールを形成し、前記第３コンタクトホールの表面を露出させる工程と、前記シリンダホール内面にキャパシタの下部電極を形成する工程と、前記下部電極を含む全面にキャパシタの容量絶縁膜および上部電極を形成する工程、を少なくとも有することを特徴としている。
また、上記ビット配線は、非晶質炭素膜が形成される前の段階において、上面および側面が窒化シリコンで覆われていることを特徴としている。
また、前記第３コンタクトプラグを形成する工程は、前記非晶質炭素膜に第１のコンタクトホールを形成した後、前記第１のコンタクトホールの内面を含む全面に絶縁膜を形成し、その後前記絶縁膜および第２の層間絶縁膜に第２のコンタクトホールを形成し、前記第３コンタクトプラグを形成する工程を含むことを特徴としている。
本発明によれば、第１コンタクトプラグ上に形成された第２層間絶縁膜上に形成されるビット配線の上面および側面を窒化シリコンで覆った状態で、非晶質炭素からなる犠牲層間膜を形成している。非晶質炭素は、酸素、水素、アンモニアなどのハロゲンガスを含まないガスでドライエッチングすることができるので、ビット配線を覆っている窒化シリコン膜を全くエッチングすることなく、非晶質炭素中にコンタクトホールを形成することができる。したがって、ビット配線上に充分な膜厚の窒化シリコンを残すことが可能となり、コンタクトプラグとビット配線がショートすることを回避できる効果がある。また、コンタクトプラグを形成した後、酸素等を用いて他の構造物に不都合な影響を及ぼすことなく非晶質炭素のみを選択的に除去することができる。その後、コンタクトプラグを覆うように酸化シリコンからなる層間絶縁膜を形成することができるので、以降のキャパシタ形成工程も従来技術を用いて形成できる効果がある。
また、本発明によれば、第１コンタクトプラグの表面に第２層間絶縁膜を形成し、その上に非晶質炭素を形成し、非晶質炭素が直接第１コンタクトプラグに接しない状態でコンタクトホールを形成している。したがって、非晶質炭素と第１コンタクトプラグが直接接した状態でコンタクトホールを形成した場合に第１コンタクトプラグと第３コンタクトプラグの導通が取りにくくなる問題を回避することができる。
以下、本発明の実施例について、図を用いて詳細に説明する。
最初に、コンタクトホールを形成する犠牲層間膜に非晶質炭素を用いる、本発明の第１の実施例について、図３ａ（ａ）（ｂ）（ｃ）、図３ｂ（ｄ）（ｅ）（ｆ）、図３ｃ（ｇ）（ｈ）（ｉ）、図３ｄ（ｊ）（ｋ）に示した一連の工程断面図を用いて説明する。なお、ワード配線を構成する第１配線層形成までの工程は省略している。
まず、図３ａ（ａ）に示したように、酸化シリコンから成る第１層間絶縁膜１０６の所定の領域に多結晶シリコンから成る第１コンタクトプラグ１０７および１０８を形成し、その上に、厚さ１５０ｎｍの酸化シリコン膜から成る第２層間絶縁膜１０９を形成し、第２層間絶縁膜の所定の領域にビット配線コンタクトプラグとなる第２コンタクトプラグを形成した。ビット配線コンタクトプラグは、コンタクトホールを形成した後、ＣＶＤ（Chemical Vapor Deposition）法を用いて窒化チタンとタングステンを埋め込んで形成することができる。次に、厚さ１０ｎｍの窒化タングステンおよび厚さ６０ｎｍのタングステンをスパッタ法により積層し、ビット配線となる第２配線層１１１を形成した。さらに、厚さ１００ｎｍの窒化シリコン膜１２０をプラズマＣＶＤ法により堆積し、さらに、その上にホトレジストパターン１２３を形成した。必要に応じて、ホトレジストパターン形成前に、窒化シリコン膜１２０上に反射防止層を形成することが望ましい。
次に、図３ａ（ｂ）に示したように、ホトレジストパターン１２３をマスクとして窒化シリコン膜１２０をフッ素を含有するガスプラズマを用いてドライエッチングした。次いで、窒化シリコン１２０をマスクとして第２配線層１１１を塩素を含有するガスプラズマを用いてドライエッチングしビット配線１１１を形成した。この段階でビット配線１１１上に残った窒化シリコン膜の膜厚は６０ｎｍであった。
次に、図３ａ（ｃ）に示したように、ビット配線１１１および窒化シリコン膜１２０に周知の方法でサイドウオール１２１を形成した。サイドウオール１２１には、ＣＶＤ法で形成する厚さ２０ｎｍの窒化シリコン膜を用いた。この段階でビット配線１１１は上面および側面が窒化シリコン膜で覆われている。
次に、図３ｂ（ｄ）に示したように、厚さ３００ｎｍの非晶質炭素膜１２６から成る犠牲層間膜を形成した。非晶質炭素膜１２６の形成には、ブタン（C4H10）を原料ガスとし、温度５５０℃のプラズマＣＶＤ法を用いることができる。原料ガスにはブタン以外の水素化炭素ガスを用いることもできる。この段階で窒化シリコン膜で覆われたビット配線１１１は非晶質炭素膜１２６から成る犠牲層間膜で完全に被覆される。次に、プラズマＣＶＤ法により厚さ７０ｎｍの酸化シリコン膜１２７を形成した。
次に、図３ｂ（ｅ）に示したように、周知のリソグラフィ法を用いてホトレジストパターン１２３を形成し、それをマスクとして酸化シリコン膜１２７をフッ素含有ガスプラズマを用いてドライエッチングした。通常、下層にビット配線１１１のような金属が存在する状態でホトリソグラフィを行なう場合、照射光が金属で反射しホトレジストのパターン形成に悪影響を及ぼすため、ホトレジストの下に厚さ１００ｎｍ程度の反射防止層を設ける必要があるが、非晶質炭素膜１２６は光吸収効果を有するので反射防止層の形成を省略できる利点がある。本実施例では、反射防止層として、厚さ１５ｎｍの極めて薄い酸窒化シリコンをプラズマＣＶＤ法により設けた（図には示していない）。
次に、図３ｂ（ｆ）に示したように、酸化シリコン膜１２７をマスクとして非晶質炭素膜１２６から成る犠牲層間膜をドライエッチングし、第１のコンタクトホール１２８を形成した。非晶質炭素膜１２６の構成元素は炭素であることから、酸素あるいは水素を含有するガスプラズマでエッチングすることが可能である。エッチングガスにフッ素や塩素を含まないので酸化シリコン膜１０９および１２７や窒化シリコン膜１２０および１２１はエッチングされることがない。したがって、酸化シリコン膜や窒化シリコン膜に対してほぼ無限大の選択比（エッチング速度比）で非晶質炭素膜をエッチングすることが可能となる。本実施例では、酸素とアルゴンの混合ガスプラズマを用いてエッチングした。プラズマの条件は、圧力１５ｍＴｏｒｒ、高周波パワー３００Ｗ、温度２０℃とした。上記混合ガスの他、水素と窒素の混合ガスやアンモニアなどを用いることもできる。ホトレジスト１２３は非晶質炭素膜１２６のドライエッチング中に全てエッチングされ消滅する。
次に、図３ｃ（ｇ）に示したように、第１のコンタクトホール１２８の底に露出した第２層間絶縁膜１０９をドライエッチングして第２のコンタクトホール１２９を形成し、第１コンタクトプラグ１０８を露出させた。第２層間絶縁膜１０９のドライエッチングには、オクタシクロフロロペンタン（C5F8）を主たるエッチングガスとして用いた。圧力は４０ｍＴｏｒｒとした。本実施例では、第２層間絶縁膜１０９の厚さを１５０ｎｍとしたので酸化シリコン膜の窒化シリコン膜に対するエッチング速度比を４とすると、ビット配線１１１上の窒化シリコン膜１２０は３８ｎｍエッチングされ、厚さ２２ｎｍの窒化シリコン膜を残すことができるので充分な絶縁性を維持することができる。エッチングのマスクに用いた酸化シリコン膜１２７は、第２層間絶縁膜１０９のエッチング中に同時にエッチングされ自動的に消滅する。
次に、図３ｃ（ｈ）に示したように、第１コンタクトホール１２８が埋まるように、リンを含有するシリコン膜をＣＶＤ法により形成した後、表面に形成されたシリコン膜を周知の方法によりエッチバックして多結晶シリコンから成る第３コンタクトプラグ１１３を形成した。第３コンタクトプラグ１１３は、成膜時に多結晶状態で成膜することができるが、非晶質状態で形成し、後の工程で熱処理して多結晶化することもできる。非晶質炭素膜１２６は５５０℃で形成しているので、非晶質炭素膜１２６に熱的変形を及ぼさないためには、シリコン膜をより低温で形成することが望ましい。シリコン膜を多結晶状態で形成する場合には６００℃程度の温度を必要とするが、非晶質状態のシリコン膜は５３０℃で形成できるので、非晶質炭素１２６に何らの熱的変形を及ぼすことがない。したがって、シリコン膜は非晶質状態で形成することが望ましい。
次に、図３ｃ（ｉ）に示したように、非晶質炭素膜１２６から成る犠牲層間膜を全て除去した。非晶質炭素膜１２６の除去には、コンタクトホールの形成と同様に、フッ素などのハロゲン元素を用いることなく、酸素等によって除去できるので、第３コンタクトプラグ１１３、窒化シリコン膜１２０および１２１、酸化シリコン膜１０９に何ら悪影響を及ぼすことなく、除去することができる。非晶質炭素膜１２６を除去することにより、第３コンタクトプラグ１１３の柱が形成される。
次に、図３ｄ（ｊ）に示したように、第３コンタクトプラグ１１３を全て覆うように、厚さ３５０ｎｍの酸化シリコン膜から成る第３層間絶縁膜１１２を、モノシラン（SiH4）と酸素を原料ガスとするＨＤＰ（High Density Plasma）−ＣＶＤ法により形成した。
次に、図３ｄ（ｋ）に示したように、ＣＭＰ法により第３層間絶縁膜１１２表面を研磨し、第３コンタクトプラグ１１３の表面を露出させた。以下、図１に示したように、周知の方法を用い、第４層間絶縁膜１１４の形成、シリンダーホールの形成、キャパシタ下部電極１１５の形成、容量絶縁膜１１６および上部電極１１７の形成、第５層間絶縁膜１１８の形成、第３配線層１１９の形成を行なってＤＲＡＭを構成する半導体装置を製造することができる。
本実施例によれば、第１コンタクトプラグ１０８上に形成された第２層間絶縁膜１０９上に形成されるビット配線１１１の上面および側面を窒化シリコン１２０および１２１で覆った状態で、非晶質炭素膜１２６からなる犠牲層間膜を形成している。非晶質炭素膜１２６は、酸素、水素、アンモニアなどのハロゲンガスを含まないガスでドライエッチングすることができるので、ビット配線１１１を覆っている窒化シリコン膜１２０および１２１を全くエッチングすることなく、非晶質炭素膜中にコンタクトホール１２８を形成することができる。したがって、ビット配線１１１上に充分な膜厚の窒化シリコン膜１２０および１２１を残すことが可能となり、第３コンタクトプラグ１１３とビット配線１１１がショートすることを回避できる効果がある。また、第３コンタクトプラグ１１３を形成した後、酸素等を用いて他の構造物に不都合な影響を及ぼすことなく非晶質炭素１２６のみを除去することができる。その後、第３コンタクトプラグ１１３を覆うように酸化シリコン膜からなる第３層間絶縁膜１１２を形成することができるので、以降のキャパシタ形成工程も従来技術を用いて形成できる効果がある。
また、本実施例によれば、第１コンタクトプラグ１０８の表面に第２層間絶縁膜１０９を形成し、その上に非晶質炭素膜１２６を形成し、非晶質炭素膜１２６が直接第１コンタクトプラグ１０８に接しない状態でコンタクトホール１２８および１２９を形成している。したがって、非晶質炭素膜１２６と第１コンタクトプラグ１０８が直接接した状態でコンタクトホールを形成した場合に第１コンタクトプラグ１０８と第３コンタクトプラグ１１３の導通が取りにくくなる問題を回避することができる効果がある。
また、本実施例によれば、第１コンタクトプラグ１０８の表面に第２層間絶縁膜１０９を形成し、その上に非晶質炭素膜１２６を形成し、非晶質炭素膜１２６が直接第１コンタクトプラグ１０８に接しない状態でコンタクトホール１２８および１２９を形成している。したがって、非晶質炭素膜１２６と第１コンタクトプラグ１０８が直接接した状態でコンタクトホールを形成した場合に第１コンタクトプラグ１０８と第３コンタクトプラグ１１３の導通が取りにくくなる問題を回避することができる効果がある。
前述の第１の実施例では、非晶質炭素膜および第２層間絶縁膜にコンタクトホールを形成した後、シリコン膜からなる第３コンタクトプラグを形成した。非晶質炭素膜は、プラズマＣＶＤ法で形成するために段差被覆性がやや悪くなり、例えば密集したビット配線を覆うように形成すると隣接するビット配線間を完全に埋めることができずボイドの発生が懸念される。ボイドが発生すると、シリコン膜はボイド内に浸入して形成されてしまい、隣接するコンタクトプラグがショートする問題が発生する懸念がある。
本第２の実施例では、非晶質炭素膜に第１のコンタクトホールを形成した後、第１のコンタクトホールの側壁を絶縁膜で被覆し、非晶質炭素膜にボイドが発生したとしてもボイドを絶縁膜で塞いでおき、その後、第２コンタクトホールの形成、シリコン膜から成る第３コンタクトプラグの形成を行なう方法について説明する。
本第２の実施例では、非晶質炭素膜に第１のコンタクトホールを形成した後、第１のコンタクトホールの側壁を絶縁膜で被覆し、非晶質炭素膜にボイドが発生したとしてもボイドを絶縁膜で塞いでおき、その後、第２コンタクトホールの形成、シリコン膜から成る第３コンタクトプラグの形成を行なう方法について説明する。
図４ａ（ａ）（ｂ）（ｃ）および図４ｂ（ｄ）（ｅ）（ｆ）に示した一連の工程断面図を用いて説明する。なお、非晶質炭素１２５にコンタクトホールを形成する工程までは、実施例１と同じであり、説明を省略する。
最初に、図４ａ（ａ）に示したように、酸化シリコン膜１２７をマスクにして非晶質炭素膜１２６からなる犠牲層間膜に第１のコンタクトホール１２８を形成した後、厚さ１０ｎｍの酸化シリコン膜１３０を形成した。酸化シリコン膜１３０の形成には、テトラエトキシシラン（ＴＥＯＳ：Si(OC2H5)4）を原料ガスとするプラズマＣＶＤ法で形成することができる。成膜温度は４５０℃とした。酸化シリコン膜１３０を成膜することにより、隣接する窒化シリコン膜１２１の間に非晶質炭素膜１２６のボイドが存在していたとしても、そのボイドを酸化シリコン膜１３０で塞ぐことができる。プラズマＣＶＤ法に限らずＡＬＤ（Atomic Layer Deposition）法なども用いることができる。
次に、図４ａ（ｂ）に示したように、第１のコンタクトホール１２７の底に位置する酸化シリコン膜１２９および酸化シリコン膜から成る第２層間絶縁膜１０９をドライエッチングして第２のコンタクトホール１２８を形成した。表面の酸化シリコン膜１２９および１２６はエッチングされ自動的に消滅する。非晶質炭素１２５の側壁および窒化シリコン膜１２１の側壁には酸化シリコン膜１２９が残存する。したがって、ボイドを塞いだ状態が維持される。
次に、図４ａ（ｃ）に示したように、シリコン膜から成る第３コンタクトプラグ１１３を形成した。
次に、図４ｂ（ｄ）に示したように、非晶質炭素１２５を除去し、第３のコンタクトプラグ１１３の柱を形成した。酸化シリコン膜１２９は、第３コンタクトプラグ１１３の側壁に残存している。
次に、図４ｂ（ｅ）に示したように、ＨＤＰ−ＣＶＤ法による酸化シリコン膜から成る第３層間絶縁膜１１２を形成した。
次に、図４ｂ（ｆ）に示したように、第３層間絶縁膜をＣＭＰ法により研磨し、第３のコンタクトプラグ１１３の表面を露出させた。以下、実施例１と同様に半導体装置を製造することができる。
１０１ 半導体基板
１０２ 素子分離領域
１０３ ドレイン
１０４ ソース
１０５ 第１配線層、ワード配線
１０６ 第１層間絶縁膜
１０７、１０８ 第１コンタクトプラグ
１０９ 第２層間絶縁膜
１１０ 第２コンタクトプラグ
１１１ 第２配線層、ビット配線
１１２ 第３層間絶縁膜
１１３ 第３コンタクトプラグ、容量コンタクトプラグ
１１４ 第４層間絶縁膜
１１５ キャパシタの下部電極
１１６ 容量絶縁膜
１１７ 上部電極
１１８ 第５層間絶縁膜
１１９ 第３配線層
１２０、１２１ 窒化シリコン膜
１２２ シリコン膜
１２３ ホトレジスト
１２４ コンタクトホール
１２５ 多結晶シリコン膜
１２６ 非晶質炭素膜、犠牲層間膜
１２７、１３０ 酸化シリコン膜
１２８ 第１のコンタクトホール
１２９ 第２のコンタクトホール
１０２ 素子分離領域
１０３ ドレイン
１０４ ソース
１０５ 第１配線層、ワード配線
１０６ 第１層間絶縁膜
１０７、１０８ 第１コンタクトプラグ
１０９ 第２層間絶縁膜
１１０ 第２コンタクトプラグ
１１１ 第２配線層、ビット配線
１１２ 第３層間絶縁膜
１１３ 第３コンタクトプラグ、容量コンタクトプラグ
１１４ 第４層間絶縁膜
１１５ キャパシタの下部電極
１１６ 容量絶縁膜
１１７ 上部電極
１１８ 第５層間絶縁膜
１１９ 第３配線層
１２０、１２１ 窒化シリコン膜
１２２ シリコン膜
１２３ ホトレジスト
１２４ コンタクトホール
１２５ 多結晶シリコン膜
１２６ 非晶質炭素膜、犠牲層間膜
１２７、１３０ 酸化シリコン膜
１２８ 第１のコンタクトホール
１２９ 第２のコンタクトホール
Claims (6)
- （１）第１の絶縁膜に第１のコンタクトプラグを形成する工程と、
（２）前記第１の絶縁膜および前記第１のコンタクトプラグ上に第２の絶縁膜を形成する工程と、
（３）前記第２の絶縁膜上に非晶質炭素膜を形成する工程と、
（４）前記非晶質炭素膜に第１コンタクトホールを形成する工程と、
（５）前記第１コンタクトホールが形成された前記非晶質炭素膜をエッチングのマスクとして前記第２の絶縁膜をドライエッチングし、前記第１のコンタクトホールの下に第２のコンタクトホールを形成し、前記第１のコンタクトプラグの表面を露出させる工程と、
（６）前記第１のコンタクトプラグの表面が露出した前記第１のコンタクトホールおよび前記第２のコンタクトホールに導体を埋め込んで第２のコンタクトプラグを形成する工程と、を少なくとも含んでコンタクトプラグを形成することを特徴とするコンタクトプラグの形成方法。 - （１）半導体基板上に複数の第１配線層を形成し、前記第１配線層を覆って第１層間絶縁膜を形成する工程と、
（２）前記第１層間絶縁膜の複数の所定の領域に、前記半導体基板に接続する第１コンタクトプラグを形成する工程と、
（３）前記第１コンタクトプラグおよび前記第１層間絶縁膜上に第２層間絶縁膜を形成し、前記第２層間絶縁膜の複数の所定の領域に、一部の前記第１コンタクトプラグと接続する第２コンタクトプラグを形成する工程と、
（４）前記第２コンタクトプラグ上に第２配線層を形成する工程と、
（５）前記第２配線層を覆って犠牲層間膜を形成する工程と、
（６）前記犠牲層間膜の複数の所定の領域に、前記犠牲層間膜および前記第２層間絶縁膜を貫通して、一部の前記第１コンタクトプラグと接続する第３コンタクトプラグを形成する工程と、
を少なくとも有し、前記犠牲層間膜が非晶質炭素からなることを特徴とする半導体装置の製造方法。 - （１）半導体基板上に複数の第１配線層を形成し、前記第１配線層を覆って全面に第１層間絶縁膜を形成する工程と、
（２）前記第１層間絶縁膜の複数の所定の領域に、前記半導体基板に接続する第１コンタクトプラグを形成する工程と、
（３）前記第１コンタクトプラグおよび前記第１層間絶縁膜上の全面に第２層間絶縁膜を形成し、前記第２層間絶縁膜の複数の所定の領域に、一部の前記第１コンタクトプラグと接続する第２コンタクトプラグを形成する工程と、
（４）前記第２コンタクトプラグ上に第２配線層を形成する工程と、
（５）前記第２配線層を覆って全面に犠牲層間膜を形成する工程と、
（６）前記犠牲層間膜の複数の所定の領域に、前記犠牲層間膜および前記第２層間絶縁膜を貫通して、一部の前記第１コンタクトプラグと接続する第３コンタクトプラグを形成する工程と、
（７）前記第３コンタクトプラグを形成した後、前記犠牲層間膜を除去し、前記第３コンタクトプラグの柱を形成する工程と、
（８）前記第３コンタクトプラグの柱を形成した後、全面に第３層間絶縁膜を形成し、前記第３コンタクトプラグの表面を露出させる工程と、
を少なくとも有し、前記犠牲層間膜が非晶質炭素からなることを特徴とする半導体装置の製造方法。 - （１）半導体基板上に複数のワード配線を形成し、前記ワード配線を覆って全面に第１層間絶縁膜を形成する工程と、
（２）前記第１層間絶縁膜の複数の所定の領域に、前記半導体基板に接続する第１コンタクトプラグを形成する工程と、
（３）前記第１コンタクトプラグおよび前記第１層間絶縁膜上の全面に第２層間絶縁膜を形成し、前記第２層間絶縁膜の複数の所定の領域に、一部の前記第１コンタクトプラグと接続するビット配線コンタクトプラグを形成する工程と、
（４）前記ビット配線コンタクトプラグ上にビット配線を形成する工程と、
（５）前記ビット配線を覆って全面に犠牲層間膜を形成する工程と、
（６）前記犠牲層間膜の複数の所定の領域に、前記犠牲層間膜および前記第２層間絶縁膜を貫通して、一部の前記第１コンタクトプラグと接続する容量コンタクトプラグを形成する工程と、
（７）前記容量コンタクトプラグを形成した後、前記犠牲層間膜を除去し、前記容量コンタクトプラグの柱を形成する工程と、
（８）前記容量コンタクトプラグの柱を形成した後、全面に第３層間絶縁膜を形成し、前記第３層間絶縁膜を表面から一部除去し、前記容量コンタクトプラグの表面を露出させる工程と、
（９）前記容量コンタクトプラグおよび前記第３層間絶縁膜上の全面に第４層間絶縁膜を形成し、前記第４層間絶縁膜の所定の領域にシリンダホールを形成し、前記第３コンタクトホールの表面を露出させる工程と、前記シリンダホール内面にキャパシタの下部電極を形成する工程と、
（１０）前記下部電極を含む全面にキャパシタの容量絶縁膜および上部電極を形成する工程、
を少なくとも有し、前記犠牲層間膜が非晶質炭素からなることを特徴とする半導体装置の製造方法。 - 前記第２配線層および前記ビット配線は、前記犠牲層間膜が形成される前に上面および側面を窒化シリコン膜で覆われていることを特徴とする請求項２乃至４記載の半導体装置の製造方法。
- 前記第３コンタクトプラグを形成する工程は、前記犠牲層間膜に第１のコンタクトホールを形成した後、前記第１のコンタクトホールの内面を含む全面に絶縁膜を形成し、その後前記絶縁膜および第２の層間絶縁膜に第２のコンタクトホールを形成し、前記第３コンタクトプラグを形成する工程を含むことを特徴とする請求項２乃至４記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005317991A JP4543392B2 (ja) | 2005-11-01 | 2005-11-01 | 半導体装置の製造方法 |
| US11/546,986 US7767569B2 (en) | 2005-11-01 | 2006-10-13 | Method of manufacturing semiconductor device |
| CNA200610136554XA CN1959953A (zh) | 2005-11-01 | 2006-10-25 | 制造半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005317991A JP4543392B2 (ja) | 2005-11-01 | 2005-11-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007128938A true JP2007128938A (ja) | 2007-05-24 |
| JP4543392B2 JP4543392B2 (ja) | 2010-09-15 |
Family
ID=38015324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005317991A Expired - Fee Related JP4543392B2 (ja) | 2005-11-01 | 2005-11-01 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7767569B2 (ja) |
| JP (1) | JP4543392B2 (ja) |
| CN (1) | CN1959953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306067A (ja) * | 2007-06-08 | 2008-12-18 | Elpida Memory Inc | コンタクトプラグの形成方法および半導体装置の製造方法 |
| KR20130084918A (ko) * | 2012-01-18 | 2013-07-26 | 삼성디스플레이 주식회사 | 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7772126B2 (en) * | 2006-10-19 | 2010-08-10 | Qimonda Ag | Hard mask arrangement, contact arrangement and methods of patterning a substrate and manufacturing a contact arrangement |
| KR100939775B1 (ko) * | 2007-10-09 | 2010-01-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| JP2009259949A (ja) * | 2008-04-15 | 2009-11-05 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR20130107628A (ko) * | 2012-03-22 | 2013-10-02 | 삼성디스플레이 주식회사 | 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 |
| CN103367232B (zh) * | 2012-03-29 | 2015-09-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106356329B (zh) * | 2015-07-16 | 2019-05-21 | 中芯国际集成电路制造(上海)有限公司 | 铜互连的电介质覆盖层的形成方法 |
| KR102359267B1 (ko) * | 2017-10-20 | 2022-02-07 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
| TWI727618B (zh) * | 2020-01-20 | 2021-05-11 | 華邦電子股份有限公司 | 記憶體裝置及其製造方法 |
| CN113345895B (zh) * | 2020-02-18 | 2024-07-02 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
| CN114121812A (zh) | 2020-08-28 | 2022-03-01 | 长鑫存储技术有限公司 | 存储器的制造方法和存储器 |
| US11974427B2 (en) | 2020-09-09 | 2024-04-30 | Changxin Memory Technologies, Inc. | Manufacturing method of a memory and a memory |
| US11856758B2 (en) | 2020-09-24 | 2023-12-26 | Changxin Memory Technologies, Inc. | Method for manufacturing memory and same |
| US11985815B2 (en) | 2020-09-24 | 2024-05-14 | Changxin Memory Technologies, Inc. | Method for manufacturing memory and same |
| CN114256155B (zh) * | 2020-09-24 | 2023-02-28 | 长鑫存储技术有限公司 | 存储器的制造方法和存储器 |
| US20230187220A1 (en) * | 2021-12-10 | 2023-06-15 | Nanya Technology Corporation | Method for preparing semiconductor structure |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10199978A (ja) * | 1997-01-14 | 1998-07-31 | Sony Corp | 半導体装置及びその製造方法 |
| JPH10335592A (ja) * | 1997-06-05 | 1998-12-18 | Sony Corp | 半導体装置の製造方法 |
| JPH1187493A (ja) * | 1997-09-08 | 1999-03-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2001102550A (ja) * | 1999-09-02 | 2001-04-13 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 |
| JP2001338977A (ja) * | 2000-05-29 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002009174A (ja) * | 2000-05-26 | 2002-01-11 | Samsung Electronics Co Ltd | 半導体メモリ素子及びその製造方法 |
| JP2002110791A (ja) * | 2000-09-28 | 2002-04-12 | Nec Corp | 半導体装置及びその製造方法 |
| JP2002222858A (ja) * | 2001-01-25 | 2002-08-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2005074449A2 (en) * | 2004-01-30 | 2005-08-18 | Tokyo Electron Limited | Structure comprising amorphous carbon film and method of forming thereof |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327123B1 (ko) * | 1998-03-30 | 2002-08-24 | 삼성전자 주식회사 | 디램셀캐패시터의제조방법 |
| KR100284905B1 (ko) * | 1998-10-16 | 2001-04-02 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| US6348709B1 (en) * | 1999-03-15 | 2002-02-19 | Micron Technology, Inc. | Electrical contact for high dielectric constant capacitors and method for fabricating the same |
| JP2001217403A (ja) * | 2000-02-04 | 2001-08-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100343148B1 (ko) * | 2000-11-10 | 2002-07-06 | 윤종용 | 반도체 소자의 콘택패드 형성방법 |
| JP3827603B2 (ja) * | 2002-04-05 | 2006-09-27 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US6710398B2 (en) * | 2002-07-23 | 2004-03-23 | Intelligent Sources Development Corp. | Scalable stack-type DRAM memory structure and its manufacturing methods |
| JP2004119644A (ja) * | 2002-09-26 | 2004-04-15 | Renesas Technology Corp | 半導体装置の製造方法及び半導体装置 |
| KR100499161B1 (ko) | 2003-03-31 | 2005-07-01 | 삼성전자주식회사 | 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 |
| US20050085072A1 (en) * | 2003-10-20 | 2005-04-21 | Kim Hyun T. | Formation of self-aligned contact plugs |
| TWI250558B (en) * | 2003-10-23 | 2006-03-01 | Hynix Semiconductor Inc | Method for fabricating semiconductor device with fine patterns |
| JP4282450B2 (ja) | 2003-12-01 | 2009-06-24 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2005197547A (ja) * | 2004-01-09 | 2005-07-21 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR100607174B1 (ko) * | 2004-02-24 | 2006-08-01 | 삼성전자주식회사 | 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을갖는 반도체 장치들 및 그 제조 방법들 |
| KR100672780B1 (ko) * | 2004-06-18 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100599087B1 (ko) * | 2004-07-29 | 2006-07-12 | 삼성전자주식회사 | 반도체 장치와 그 제조 방법 |
| KR100577542B1 (ko) * | 2005-03-11 | 2006-05-10 | 삼성전자주식회사 | 매몰콘택 플러그를 갖는 반도체소자의 제조방법 |
| JP4215787B2 (ja) * | 2005-09-15 | 2009-01-28 | エルピーダメモリ株式会社 | 半導体集積回路装置およびその製造方法 |
| JP4552835B2 (ja) * | 2005-11-14 | 2010-09-29 | エルピーダメモリ株式会社 | キャパシタの製造方法 |
| KR100753049B1 (ko) * | 2005-11-28 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체소자의 스토리지노드콘택플러그 형성 방법 |
| JP4205734B2 (ja) * | 2006-05-25 | 2009-01-07 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2009054972A (ja) * | 2007-08-29 | 2009-03-12 | Elpida Memory Inc | 半導体装置の製造方法 |
-
2005
- 2005-11-01 JP JP2005317991A patent/JP4543392B2/ja not_active Expired - Fee Related
-
2006
- 2006-10-13 US US11/546,986 patent/US7767569B2/en active Active
- 2006-10-25 CN CNA200610136554XA patent/CN1959953A/zh active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10199978A (ja) * | 1997-01-14 | 1998-07-31 | Sony Corp | 半導体装置及びその製造方法 |
| JPH10335592A (ja) * | 1997-06-05 | 1998-12-18 | Sony Corp | 半導体装置の製造方法 |
| JPH1187493A (ja) * | 1997-09-08 | 1999-03-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2001102550A (ja) * | 1999-09-02 | 2001-04-13 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 |
| JP2002009174A (ja) * | 2000-05-26 | 2002-01-11 | Samsung Electronics Co Ltd | 半導体メモリ素子及びその製造方法 |
| JP2001338977A (ja) * | 2000-05-29 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002110791A (ja) * | 2000-09-28 | 2002-04-12 | Nec Corp | 半導体装置及びその製造方法 |
| JP2002222858A (ja) * | 2001-01-25 | 2002-08-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2005074449A2 (en) * | 2004-01-30 | 2005-08-18 | Tokyo Electron Limited | Structure comprising amorphous carbon film and method of forming thereof |
| JP2007523034A (ja) * | 2004-01-30 | 2007-08-16 | 東京エレクトロン株式会社 | アモルファスカーボン膜を含む構造およびその形成方法。 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306067A (ja) * | 2007-06-08 | 2008-12-18 | Elpida Memory Inc | コンタクトプラグの形成方法および半導体装置の製造方法 |
| KR20130084918A (ko) * | 2012-01-18 | 2013-07-26 | 삼성디스플레이 주식회사 | 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 |
| KR101973077B1 (ko) * | 2012-01-18 | 2019-04-29 | 삼성디스플레이 주식회사 | 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7767569B2 (en) | 2010-08-03 |
| US20070096188A1 (en) | 2007-05-03 |
| JP4543392B2 (ja) | 2010-09-15 |
| CN1959953A (zh) | 2007-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7767569B2 (en) | Method of manufacturing semiconductor device | |
| US7510963B2 (en) | Semiconductor device having multilayer interconnection structure and manufacturing method thereof | |
| JP2004228570A (ja) | 半導体装置及びその製造方法 | |
| JP2004193563A (ja) | Ｍｉｍキャパシタを有する半導体素子 | |
| JP2008010866A (ja) | 非晶質カーボン層を利用したシリンダー型キャパシターの製造方法 | |
| US7396772B2 (en) | Method for fabricating semiconductor device having capacitor | |
| JP2005005669A (ja) | 半導体素子の製造方法 | |
| US6300191B1 (en) | Method of fabricating a capacitor under bit line structure for a dynamic random access memory device | |
| JP2008306067A (ja) | コンタクトプラグの形成方法および半導体装置の製造方法 | |
| US7592249B2 (en) | Method for manufacturing a semiconductor device | |
| JPH1187653A (ja) | 半導体装置およびその製造方法 | |
| US7256143B2 (en) | Semiconductor device having self-aligned contact plug and method for fabricating the same | |
| US7601586B2 (en) | Methods of forming buried bit line DRAM circuitry | |
| US8071439B2 (en) | Method for manufacturing semiconductor device | |
| JP2008042075A (ja) | 半導体記憶装置及びその製造方法 | |
| US20080150014A1 (en) | Semiconductor Device and Method for Fabricating the Same | |
| JP4552835B2 (ja) | キャパシタの製造方法 | |
| US7332391B2 (en) | Method for forming storage node contacts in semiconductor device | |
| JP2008171872A (ja) | 半導体装置及びその製造方法 | |
| US6680254B2 (en) | Method of fabricating bit line and bit line contact plug of a memory cell | |
| JP4906278B2 (ja) | 半導体装置の製造方法 | |
| JP2011096780A (ja) | 半導体装置および半導体装置の製造方法 | |
| US7566654B2 (en) | Method for manufacturing a semiconductor device including interconnections having a smaller width | |
| JP4205734B2 (ja) | 半導体装置の製造方法 | |
| US20240244835A1 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070205 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070619 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090715 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090918 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100602 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100617 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |