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KR101931408B1 - 레벨 시프트 회로, 반도체 장치 - Google Patents

레벨 시프트 회로, 반도체 장치 Download PDF

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KR101931408B1
KR101931408B1 KR1020157000563A KR20157000563A KR101931408B1 KR 101931408 B1 KR101931408 B1 KR 101931408B1 KR 1020157000563 A KR1020157000563 A KR 1020157000563A KR 20157000563 A KR20157000563 A KR 20157000563A KR 101931408 B1 KR101931408 B1 KR 101931408B1
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latch
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input
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요이찌 가와사끼
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

레벨 시프트 회로는, 제1 (Q5, Q7) 및 제2 (Q6, Q8)의 인버터 회로를 포함하는 래치 회로(Q5, Q6, Q7, Q8)와, 입력 신호에 의해 동작하는 제1 입력용 MOS 트랜지스터(Q1)와, 입력 신호의 반전 신호에 의해 동작하는 제2 입력용 MOS 트랜지스터(Q2)와, 전류 전압 제어용 MOS 트랜지스터(Q9)를 포함한다. 래치 회로(Q5, Q6, Q7, Q8)는 입력 전압의 레벨을 변환한 전압을 출력한다. 제1 및 제2 입력용 MOS 트랜지스터(Q1, Q2)는 입력 신호를 게이트 단자에 의해 접수하여, 입력 신호에 따라서 래치 회로(Q5, Q6, Q7, Q8)를 구동한다. 전류 전압 제어용 MOS 트랜지스터(Q9)는 입력용 MOS 트랜지스터(Q1, Q2)와 래치 회로(Q5, Q6, Q7, Q8) 사이에 설치되고, 제어 전압의 입력을 게이트 단자에서 받음으로써, 래치 회로의 반전 동작에 따라서 구동된다.

Description

레벨 시프트 회로, 반도체 장치{LEVEL SHIFT CIRCUIT, SEMICONDUCTOR DEVICE}
본 발명은, 레벨 시프트 회로에 관한 것으로, 특히, 레이아웃 면적을 축소시키기 위한 기술에 관한 것이다.
최근의 전자 기기에는, 다양한 동작 전압의 회로가 탑재되어 있고, 한층 더 전력 절약화, 소형화를 실현하고 있다. 전자 기기에 있어서, 다른 동작 전압의 회로를 혼재하여 동작시키므로, 로직 신호의 전압 레벨을 절환하는 레벨 시프트 회로가 사용되고 있다.
레벨 시프트 회로에 대해, 예를 들어, 일본 특허 공개 제2004-343396호(특허문헌 1)는, 레벨 시프트 회로에 있어서, 전원과 그라운드 사이에 직렬로 개재한 PMOS(positive channel Metal Oxide Semiconductor) 트랜지스터와 NMOS(negative channel Metal Oxide Semiconductor) 트랜지스터가, 데이터 입력의 천이 시에 동시에 온할 때에 발생하는 관통 전류에 대처하는 기술을 개시한다. 일본 특허 공개 제2004-112666호(특허문헌 2)는, 레벨 시프트 회로에 있어서, 공급되는 2개의 전원 전압의 한쪽이 불안정하게 된 경우에도, 관통 전류에 의한 소비 전력의 증대를 방지하는 기술을 개시한다. 일본 특허 공개 제2004-153446호(특허문헌 3)는, 레벨 시프트 회로의 점유 면적을 축소하는 기술을 개시한다.
일본 특허 공개 제2004-343396호 공보 일본 특허 공개 제2004-112666호 공보 일본 특허 공개 제2004-153446호 공보
F-MONOS(metal-oxide-nitride-oxide-silicon)로 대표되는 불휘발성 메모리에서는, 트랜지스터 소자의 내압에 육박하거나, 또는 초과하는 전압을 워드선 혹은 비트선, 소스선에 인가하기 위한 수단으로서, 래치형의 레벨 시프트 회로를 디코더용으로서 사용하는 방식이 알려져 있다. 래치형의 레벨 시프트 회로의 결점으로서, 래치를 구성하는 MOS 트랜지스터가 관통 전류를 흘려서 래치 반전 동작에 영향을 미치는 현상을 들 수 있다. 이 영향을 회피하기 위해, 래치형의 레벨 시프트 회로에서는, 비교적 큰 사이즈의 풀 다운 트랜지스터가 사용되고 있다.
그러나, 이 풀 다운 트랜지스터는 래치형의 레벨 시프트 회로 중에서도, 점유 면적이 크다. 또한, 디코더용으로서 사용한 경우, 동일한 회로를 다수 배치할 필요가 있다. 그로 인해, 래치형의 레벨 시프트 회로의 소면적화를 도모하는 기술이 필요하게 되어 있다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따른 레벨 시프트 회로는, 제1 및 제2 인버터 회로를 포함하는 래치 회로와, 입력 신호에 의해 동작하는 제1 입력용 MOS 트랜지스터와, 입력 신호의 반전 신호에 의해 동작하는 제2 입력용 MOS 트랜지스터와, 전류 전압 제어용 MOS 트랜지스터를 포함한다. 래치 회로는, 제1 전압이 인가되는 제1 전압 단자와, 제2 전압이 인가되는 제2 전압 단자로부터의 전압을 동작 전압으로 하고, 입력 전압의 레벨을 변환한 전압을 출력한다. 제1 및 제2 입력용 MOS 트랜지스터는, 입력 신호를 게이트 단자에 의해 접수하여, 입력 신호에 따라서 래치 회로를 구동한다. 전류 전압 제어용 MOS 트랜지스터는, 제1 전압 단자와 래치 회로 사이에 접속되고, 래치 회로의 반전 동작에 따라서 구동이 제어됨으로써 래치 회로 내의 관통 전류를 억제한다.
상기 일 실시 형태에 의하면, 작은 풀 다운 트랜지스터에 의한 레벨 시프트 회로를 구축할 수 있어, 래치형 레벨 시프트 회로의 소면적화를 도모할 수 있다.
도 1은 관련 기술에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
도 2는 관련 기술에 있어서의 래치형 레벨 시프트 회로의 동작예를 도시하는 도면이다.
도 3은 실시 형태 1에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
도 4는 실시 형태 1의 래치형 레벨 시프트 회로의 동작을 도시하는 도면이다.
도 5는 레벨 시프트 회로를 흐르는 관통 전류를 도시하는 도면이다.
도 6은 관련 기술과 본 실시 형태의 래치 반전 동작예를 도시하는 도면이다.
도 7은 실시 형태 1의 래치형 레벨 시프트 회로에 있어서, 마이너스 전압에 의해 동작하는 경우의 동작예를 도시하는 도면이다.
도 8은 실시 형태 2에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
도 9는 실시 형태 3에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
도 10은 실시 형태 3에 있어서의 동작예를 도시하는 도면이다.
도 11은 실시 형태 4에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
도 12는 실시 형태의 래치형 레벨 시프트 회로가 탑재되는 플래시 모듈 내장 마이크로 컴퓨터(1)의 구성을 도시하는 도면이다.
도 13은 플래시 모듈(2)의 구성을 도시하는 도면이다.
도 14는 플래시 모듈(2) 내의 메모리 어레이(30)의 워드선, 비트선, 소스선을 구동하기 위한 동작 전압의 예를 각각 도시하는 도면이다.
도 15는 메모리 게이트(MG), 제어 게이트(CG), 비트선, 소스선을 구동하기 위한 동작 전압의 예를 각각 도시하는 도면이다.
도 16은 플래시 모듈의 재기입 동작 시의 파형을, 래치형 레벨 시프트 회로의 동작을 중심으로 도시한 도면이다.
도 17은 플래시 모듈의 소거 동작 시의 파형을, 래치형 레벨 시프트 회로의 동작을 중심으로 도시한 도면이다.
도 18은 플래시 모듈(2) 중, 메모리 어레이(30) 주변의 회로를 도시하는 도면이다.
도 19는 프리 디코더(25)와 행 디코더ㆍ드라이버(26) 주변의 구성예를 도시하는 도면이다.
도 20은 실시 형태 3 또는 실시 형태 4의 레벨 시프트 회로를 사용한 소스선 디코더의 구성예를 도시하는 도면이다.
도 21은 실시 형태 1의 레벨 시프트 회로를 사용해서 구성한 행 디코더ㆍ드라이버(26)의 예를 도시하는 도면이다.
도 22는 실시 형태 1의 레벨 시프트 회로를 사용해서 구성한 디스트리뷰터(32)의 예를 도시하는 도면이다.
도 23은 실시 형태 1에 나타내는 래치형 레벨 시프트 회로의 레이아웃예(41)를 도시하는 도면이다.
도 24는 관련 기술에 나타내는 래치형 레벨 시프트 회로의 레이아웃예(55)를 도시하는 도면이다.
도 25는 실시 형태에 나타내는 래치형 레벨 시프트 회로를 사용한 행 디코드 회로의 레이아웃예를 도시하는 도면이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해 설명한다. 또한, 도면 중 동일 또는 상당 부분에는 동일한 부호를 부여해서 그 설명은 반복하지 않는다.
<관련 기술>
우선, 실시 형태와 비교하기 위해, 관련 기술에 대해 설명한다. 고전압을 취급하는 제품(예를 들어, 액정 드라이버, 플래시 메모리)에서는, 트랜지스터 소자의 내압에 육박하거나, 또는 초과하는 전압을 워드선 혹은 비트선, 소스선에 인가하기 위한 수단으로서, 래치형의 레벨 시프트 회로를 사용하는 방식이 알려져 있다.
도 1은 관련 기술에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
도 1에 도시하는 바와 같이, 관련 기술에 있어서의 래치형 레벨 시프트 회로는, 동작 전압 Vp, Vn을 받아서 동작하는 4개의 MOS 트랜지스터 Q5, Q6, Q7, Q8로 이루어지는 래치부와, 입력 신호 IN을 받아서 래치부의 입력 노드 N1, N2를 구동하는 N 채널형의 입력용 MOS 트랜지스터 Q1, Q2와, 이 입력용 MOS 트랜지스터 Q1, Q2와 래치부의 입력 노드 N1, N2 사이에 설치되고, 제어 전압 Ve에 의해 개폐 동작하는 N 채널형의 입력 커트 MOS 트랜지스터 Q3, Q4로 구성된다.
관련 기술에서는, 예를 들어 소진폭의 입력 신호 IN을 받아서 접지 전위와 승압 전위와 같은 대진폭의 신호로 레벨 변환하는 경우, 이하와 같이 동작한다. 관련 기술에 있어서, 입력용 MOS 트랜지스터 Q1, Q2는 풀 다운 트랜지스터로서 구성되고, 입력 신호 IN에 의해 논리의 입력을 접수한다. 제어 전압 Ve에 따라 입력 커트 MOS 트랜지스터 Q3, Q4가 도통하고 있으므로, 접수한 논리의 입력은 래치부에 래치된다. 이와 같이, 이 래치형 레벨 시프트 회로에서는, 동작 전압 Vp를 비교적 낮게 하고(5V 정도), Vn=Vss 전압(접지 전위)으로, 래치를 확정한다. 래치형 레벨 시프트 회로에서는, 래치의 확정 후, 제어 전압 Ve의 변경에 의해 입력 커트 MOS 트랜지스터 Q3, Q4를 오프로 한 후, 동작 전압 Vp를 원하는 전압, 즉 승압 전압으로 상승시킨다(예를 들어, Vp=11V). 이 래치형 레벨 시프트 회로에서는, 이 상승 후의 동작 전압 Vp가, 트랜지스터 소자의 내압을 초과할 가능성이 있는 전압인 경우, 동작 전압 Vn측의 전원 전압을 상승시켜, 트랜지스터 소자의 내압을 초과하는 전압이 인가되지 않도록 제어된다.
도 2는, 관련 기술에 있어서의 래치형 레벨 시프트 회로의 동작예를 도시하는 도면이다. 관련 기술에 나타내어지는 MOS 트랜지스터의 소스ㆍ드레인간 내압은, 동작 전압에 있어서 8 내지 10V 정도로 상정된다. 그로 인해, 래치형 레벨 시프트 회로를 구성하는 MOS 트랜지스터에 각 트랜지스터 소자의 내압을 초과하는 전압이 인가되지 않도록, 도 2의 「내압 완화 영역」에 나타내는 예에서는, 동작 전압 Vp를 11V로 하고, 동작 전압 Vn을 1.1V로 상승시키고 있다.
관련 기술에서는, 래치 회로를 구성하고 있는 N 채널형 MOS 트랜지스터 Q5, Q6을 흐르는 관통 전류가, 래치 반전 동작의 저해 요인으로 되어 있다. 이에 대처하기 위해, 관련 기술에서는, 큰 사이즈의 풀 다운 트랜지스터(MOS 트랜지스터 Q1, Q2)를 사용해서 회로를 구성하고 있다.
그러나, 이 풀 다운 트랜지스터는, 래치형 레벨 시프트 회로를 구성하는 각종 트랜지스터 중에서도 가장 점유 면적이 크다. 또한, 래치형 레벨 시프트 회로는, 기기의 디코더부 등에서, 다수 배치된다. 예를 들어, 플래시 메모리에 사용되는 경우, 워드선마다 래치형 레벨 시프트 회로가 배치되는 경우도 있고, 칩 면적에 미치는 영향도 크다.
<실시 형태 1>
계속해서, 실시 형태 1에 따른 래치형 레벨 시프트 회로에 대해, 도 1의 관련 기술과 비교하면서 설명한다.
도 3은 실시 형태 1에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
도 3에 도시하는 바와 같이, 래치형 레벨 시프트 회로는, 한쪽의 동작 전압 Vp가 부여되는 전압 단자와, 소정의 노드(N3) 사이에, 입출력이 크로스 커플 접속된 2개의 인버터를 포함하는 래치부와, 입력 신호 IN을 받아서 래치부의 입력 노드 N1, N2를 구동하는 N 채널형의 입력용 MOS 트랜지스터 Q1, Q2와, 이 입력용 MOS 트랜지스터 Q1, Q2와 래치부의 입력 노드 N1, N2 사이에 설치되고, 제어 전압에 의해 개폐 동작하는 N 채널형의 입력 커트 MOS 트랜지스터 Q3, Q4를 포함한다.
또한, 래치형 레벨 시프트 회로는, 소정의 노드(N3)와, 다른 쪽의 동작 전압 Vn이 부여되는 전압 단자 사이에 접속된 전류 전압 제어용 MOS 트랜지스터 Q9를 포함한다.
래치부에 포함되는 2개의 인버터의 한쪽은, 동작 전압 Vp가 부여되는 전압 단자와, 소정의 노드(N3) 사이에 직렬 접속된 MOS 트랜지스터 Q5, Q7로 구성된다. 래치부에 포함되는 2개의 인버터의 다른 쪽은, 동작 전압 Vp가 부여되는 전압 단자와, 소정의 노드(N3) 사이에 직렬 접속된 MOS 트랜지스터 Q6, Q8로 구성된다.
전류 전압 제어용 MOS 트랜지스터 Q9는 제어 전압을 게이트 단자에서 받는다. MOS 트랜지스터 Q9는 입력 신호 IN에 의한 래치부의 반전 동작 시에 오프로 됨으로써, 관통 전류를 억제한다. 레벨 시프트 회로는 전압 단자를 복수 갖고 있으며, 각각의 전압 단자로부터, 동작 전압 Vp, Vn 등이 인가된다.
이 구성에 의해, 입력용 MOS 트랜지스터 Q1, Q2의 구동 능력을 억제해도, 래치부의 반전이 원활하게 행해지므로, 작은 풀 다운 트랜지스터로 하여 래치형 레벨 시프트 회로를 구축할 수 있어, 레이아웃 면적의 소면적화에 기여할 수 있다.
도 4는 실시 형태 1의 래치형 레벨 시프트 회로의 동작을 도시하는 도면이다. 또한, 래치형 레벨 시프트 회로와는 별도로 설치된 전원 제어 회로에 의해, 래치형 레벨 시프트 회로에의 동작 전압 Vp, 동작 전압 Vn, 제어 전압 Vnp 등이 제어된다. 예를 들어, 래치형 레벨 시프트 회로에 있어서, 우선 동작 전압을 Vp=5.5V 정도로 하고, 입력 신호 IN에 의한 논리의 입력을 래치부 Q5, Q6, Q7, Q8에서 확정한다. 래치형 레벨 시프트 회로에서는, 래치의 확정 후, 제어 전압에 의해 입력 커트 MOS 트랜지스터 Q3, Q4를 오프로 하고, 동작 전압 Vp를, 원하는 전압으로 상승시킨다(예를 들어, Vp=11V).
레벨 변환 후의 출력 전압 OUT를 트랜지스터 소자의 내압 이상으로 하는 경우는, 래치형 레벨 시프트 회로에 있어서 한쪽의 전압 단자에 부여하는 전압 Vp를 상승시키기 전에, 다른 쪽의 전압 단자에 부여되는 전압 Vn을 내압 완화 전압(도 4의 예에서는, 동작 전압 Vn=1.1V)으로 한다. 즉, 이 내압 완화 전압을 래치부 Q5, Q6, Q7, Q8에 인가하기 위해 전류 전압 제어용 MOS 트랜지스터 Q9에 부여되는 제어 전압 Vnp를, 전류 전압 제어용 MOS 트랜지스터 Q9의 임계값 전압(Vth) 이상으로 한다. 도 4의 예에서는, 제어 전압 Vnp를 5V까지 상승시켜, 노드 N3의 전위와 다른 쪽의 전압 단자에 부여되는 전압 Vn이 실질적으로 동등해지도록 제어하고 있다.
여기서, 래치부에 포함되는 MOS 트랜지스터에 인가되는 전압이, 이 MOS 트랜지스터의 내압을 초과하지 않도록, 즉, 내압을 완화시키는 방향으로 전압 단자로부터 부여되는 전압을 내압 완화 전압이라고 칭하고 있다.
도 4의 예에서는, 동작 전압 Vp=5.5V 시에, 입력 신호 IN을 입력하여, 풀 다운 트랜지스터인 MOS 트랜지스터 Q1에 입력 전압을 부여한다. 이때, 다른 쪽의 동작 전압을 Vn=Vss로 하고 있고, MOS 트랜지스터 Q1에 의해 Vss 방향으로의 전류가 흘러, 노드 N1의 레벨을 5.5V로부터 접지 전위 방향으로 낮추는 래치의 반전 동작에 들어간다.
래치부 Q5, Q6, Q7, Q8의 반전 동작 시에는, 노드 N2의 충전이, P 채널형 MOS 트랜지스터 Q8에 의해 이루어진다. 이때, N 채널형 MOS 트랜지스터 Q6을 개재하여 노드 N2로부터 노드 N3을 통해서 다른 쪽의 전압 단자를 향하는 경로의 전류가, 제어 전압으로 Vss(접지 전위)를 받는 전류 전압 제어용 MOS 트랜지스터 Q9에 의해 억제된다. 이에 의해, 노드 N1, N2의 크로스 커플 노드의 전압 추이가 원활하게 행해진다. 그로 인해, 제1 관련 기술과 비교해서 풀 다운 트랜지스터 Q1, Q2의 전류 구동 능력이 작은 것이라도 래치형 레벨 시프트 회로의 구성이 가능하게 되어, 래치형 레벨 시프트 회로의 레이아웃 면적을 작게 할 수 있다.
도 5는 레벨 시프트 회로를 흐르는 관통 전류를 도시하는 도면이다. 도 5의 (a)는 관련 기술에 있어서의 레벨 시프트 회로를 흐르는 관통 전류를 도시하는 도면이다. 관통 전류 I1는 MOS 트랜지스터 Q05 또는 Q06을 흐르는 전류이다. 도 5의 (a)에서는, 도 1에서 설명한 관련 기술의 구성 외에, 관통 전류 I1을 나타낸다.
도 5의 (b)는 관련 기술과 비교하기 위해, 본 실시 형태에 있어서의 레벨 시프트 회로를 흐르는 관통 전류 I2를 도시하는 도면이다. 관통 전류 I2는 MOS 트랜지스터 Q5 또는 Q6을 흐르는 전류이다.
도 6은 관련 기술과 본 실시 형태의, 래치 반전 동작예를 도시하는 도면이다. 도 6의 (a)는 관련 기술과 본 실시 형태에서의 관통 전류의 차이를 도시하는 도면이다. 도 6의 (b)는 레벨 시프트 회로의 동작예를 도시하는 도면이다. 도 6의 (c)는 입력 신호의 변화를 도시하는 도면이다. 도 6의 (a), (b), (c)에서는, 도 5에 도시하는 각 노드(노드 NO1, NO2, N1, N2), 입력 신호 IN, 관통 전류 I1, I2를 나타내고 있다.
도 6의 (c)에 도시하는 바와 같이, 입력 신호 IN의 변화에 따라, 래치 회로에 있어서 반전 동작이 개시된다. 입력 신호 IN의 변화에 수반하여, 도 6의 (b)에 도시하는 바와 같이, 각 노드(노드 NO1, NO2, N1, N2)의 전위가 절환된다. 도 6의 (a)에 도시하는 바와 같이, 관련 기술의 구성에서는, 큰 관통 전류 I1이 발생하고 있는 것에 반해, 본 실시 형태에서는, 관련 기술보다도 작은 관통 전류 I2의 발생에 그치게 되어, 관련 기술과 비교해서 관통 전류가 감소하고 있다.
또한, 래치형 레벨 시프트 회로에 있어서, 래치부를 구성하는 트랜지스터에의 과도한 전압 인가를 억제하기 위해 내압 완화 전압을 인가하는 경우는, 도 4의 예에서는 제어 전압을 Vnp=5V로 하여 다른 쪽의 전압 단자에 부여되는 Vn=Vss(접지 전위)보다 높은 전압 1.1V를 전류 전압 제어용 MOS 트랜지스터 Q9의 게이트 단자에 부여한다. 이에 의해, 내압 완화 동작을 저해하지 않도록 래치형 레벨 시프트 회로를 동작시킬 수 있다.
또한, 래치형 레벨 시프트 회로에의 내압 완화 전압의 인가 시에, 동작 전압 Vn과 제어 전압 Vnp의 전압 인가의 순서는, 어느 쪽을 우선으로 해도 좋지만, 회로의 안정 동작을 고려하면, 제어 전압 Vnp를 인가하고 나서 동작 전압 Vn을 인가하는 것이 바람직하다.
또한, 도 3에 도시하는 래치형 레벨 시프트 회로에서는, 래치부와 다른 쪽의 전압 단자 사이에 1개의 MOS 트랜지스터를 설치하는 구성을 도시하고 있다. 그러나, 래치부에 포함되는 2개의 인버터 각각과 다른 쪽의 전압 단자 사이, 즉, 각 인버터의 소정 노드 N3과 다른 쪽의 전압 단자 사이에 각각 MOS 트랜지스터를 설치하여, 공통의 제어 전압을 이 2개의 MOS 트랜지스터의 게이트 단자에 부여하는 구성으로 해도 좋은 것은 물론이다.
도 7은 실시 형태 1의 래치형 레벨 시프트 회로에 있어서, 마이너스 전압에 의해 동작하는 경우의 동작예를 도시하는 도면이다. 마이너스 전압을 인가하는 경우의 동작에 대해서는 도 1에서 도시한 종래의 구성 회로와 마찬가지의 제어가 된다. 또한, 마이너스 전압을 인가하는 경우에는, 본 발명에서 추가한 입력 신호 Vnp가 항상 0V에 있는 동안 동작이 수행된다.
<실시 형태 2>
다음에, 도면을 사용해서 별도의 실시 형태에 대해 설명한다.
도 8은 실시 형태 2에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
실시 형태 1과 비교하면, 실시 형태 1에서는, MOS 트랜지스터 Q9가, 래치부의 반전 동작 시에 오프로 됨으로써 관통 전류를 억제함과 함께, 내압 완화 전압을 래치부 Q5, Q6, Q7, Q8에 인가하기 위한 MOS 트랜지스터로서도 기능하고 있었다. 실시 형태 2에서는, 전류 전압 제어용 MOS 트랜지스터로서, 주로 관통 전류 억제의 역할을 하는 MOS 트랜지스터와, 내압 완화 전압을 래치부 Q5, Q6, Q7, Q8에 인가하기 위한 MOS 트랜지스터를 별도로 설치하고 있다.
실시 형태 2에서는, 도 8에 도시하는 바와 같이, 래치형 레벨 시프트 회로는, 한쪽의 동작 전압 Vp가 부여되는 전압 단자와, 소정의 노드(N3, N4) 사이에 입출력이 크로스 커플 접속된 2개의 인버터 포함하는 래치부와, 입력 신호 IN을 받아서 래치부의 입력 노드 N1, N2를 구동하는 N 채널형의 입력용 MOS 트랜지스터 Q1, Q2와, 이 입력용 MOS 트랜지스터 Q1, Q2와 래치부의 입력 노드 N1, N2 사이에 설치되고, 제어 전압에 의해 개폐 동작하는 N 채널형의 입력 커트 MOS 트랜지스터 Q3, Q4를 포함한다.
또한, 래치형 레벨 시프트 회로는, 소정의 노드(N3)와, 다른 쪽의 동작 전압 Vn이 부여되는 전압 단자 사이에 접속된 MOS 트랜지스터 Q10, Q11 및 소정의 노드(N4)와, 다른 쪽의 동작 전압 Vn이 부여되는 전압 단자 사이에 접속된 MOS 트랜지스터 Q9, Q12를 포함한다.
래치부에 포함되는 2개의 인버터의 한쪽은, 동작 전압 Vp가 부여되는 전압 단자 Vp와, 소정의 노드(N3) 사이에 직렬 접속된 MOS 트랜지스터 Q5, Q7, Q13을 포함한다. 게이트 단자가 소정의 노드(N4)에 접속된 P 채널형 MOS 트랜지스터 Q13은, 반전 동작의 보조적 역할을 한다.
래치부에 포함되는 2개의 인버터의 다른 쪽은, 동작 전압 Vp가 부여되는 전압 단자 Vp와, 소정의 노드(N4) 사이에 직렬 접속된 MOS 트랜지스터 Q6, Q8, Q14를 포함한다. 게이트 단자가 소정의 노드(N3)에 접속된 P 채널형 MOS 트랜지스터 Q14는, 반전 동작의 보조적 역할을 한다.
MOS 트랜지스터 Q9, Q10은, 제어 전압을 게이트 단자에서 받는다. MOS 트랜지스터 Q9, Q10은, 입력 신호 IN에 의한 래치부의 반전 동작 시에 오프로 된다. 또한, N 채널형 MOS 트랜지스터 Q11, Q12는 입력 신호 IN에 의해 제어된다.
N 채널형 MOS 트랜지스터 Q11 또는 Q12가, 주로, 관통 전류 커트의 역할을 한다. 즉, N 채널형 MOS 트랜지스터 Q11, Q12는, 입력 신호 IN에 의해 동작하고, 래치부 Q5, Q6, Q7, Q8의 반전 동작에 기인하는 관통 전류를 억제한다.
실시 형태 1과 비교하면, N 채널형 MOS 트랜지스터 Q11, Q12는, 입력 신호 IN에 의해 제어된다. 이에 의해, P 채널형 MOS 트랜지스터 Q13, Q14의 게이트 제어를 가능하게 한다. 이들 P 채널형 MOS 트랜지스터 Q13, Q14는, P 채널형 MOS 트랜지스터 Q7, Q8의 게이트 전압이 되는 노드 N1, N2의 전압과 비교하여 기생 용량이 적으므로, 천이가 빠르다. 그로 인해, 래치부 Q5, Q6, Q7, Q8에 있어서, 방전측의 노드에 있어서의 P 채널형 MOS 트랜지스터로부터의 충전 경로를 커트하는 역할을 한다.
N 채널형 MOS 트랜지스터 Q9, Q10은, 주로, 내압 완화 전압을 래치부 Q5, Q6, Q7, Q8에 인가하기 위한 MOS 트랜지스터이다. 래치 확정 후, 동작 전압 Vp를 고전압으로 할 때에, N 채널형 MOS 트랜지스터 Q9, Q10은, 임계값 전압 이상의 제어 전압 Vnp를 게이트 단자에서 받는다. 이에 의해, 노드 N3, N4를 통하여, 동작 전압 Vn이 래치부 Q5, Q6, Q7, Q8에 인가된다.
물론, 제어 전압의 변화에 따라, 반전 동작 시의 관통 전류 삭감 효과도 있지만, 도 8의 래치형 레벨 시프트 회로에 있어서는, N 채널형 MOS 트랜지스터 Q11 또는, Q12에서의 관통 전류 삭감 효과의 쪽이 높아진다. 이 실시 형태 2에 있어서는, 래치 회로를 구성하는 한쪽의 인버터 회로와, 전압 단자 Vn 사이에 병렬 접속되는 MOS 트랜지스터 Q10, Q11이, 한쪽의 인버터 회로를 통한 관통 전류의 억제와, 내압 완화를 행한다. 또한, 래치 회로를 구성하는 다른 쪽의 인버터 회로와, 전압 단자 Vn 사이에 병렬 접속되는 MOS 트랜지스터 Q9, Q12가, 다른 쪽의 인버터 회로를 통한 관통 전류의 억제와, 내압 완화를 행한다.
또한, 동작예는, 실시 형태 1과 마찬가지이다.
이상의 구성에 의해, 관통 전류를 삭감할 수 있고, 각 트랜지스터의 임계값이나 동작 전압 등에 따라서는, 실시 형태 1과 비교하여, 풀 다운 트랜지스터 Q1, Q2의 사이즈를 또한 작게 할 수 있다.
<실시 형태 3>
다음에, 도면을 사용해서 다른 실시 형태에 대해 설명한다.
도 9는 실시 형태 3에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
실시 형태 1과 비교하면, 실시 형태 3에서는, 래치부 Q5, Q6, Q7, Q8에 포함되는 2개의 인버터를, 내압 완화용의 N 채널형 MOS 트랜지스터 Q3, Q4가 분할하고 있다는 점이 다르다. 래치부에 포함되는 2개의 인버터의 한쪽은, 동작 전압 Vp가 부여되는 전압 단자와, 소정의 노드 N3 사이에 직렬 접속된 MOS 트랜지스터 Q5, Q7, Q3을 포함한다. N 채널형 MOS 트랜지스터 Q3은, 전압 클램프에 의해 래치부에의 내압 완화 동작을 실현하기 위한 것이다. 래치부에 포함되는 2개의 인버터의 다른 쪽은, 동작 전압 Vp가 부여되는 전압 단자와, 소정의 노드 N3 사이에 직렬 접속된 MOS 트랜지스터 Q6, Q8, Q4를 포함한다. N 채널형 MOS 트랜지스터 Q3, Q4는, 제어 전압 Vf를 게이트 단자에서 받아서 동작한다. 실시 형태 3의 래치형 레벨 시프트 회로에서는, 내압 완화용 MOS로서 기능하는 MOS 트랜지스터 Q3, Q4의 게이트 단자에 소정 전압을 인가함으로써, 전압 클램프에 의해 내압 완화 동작을 실시한다. 이와 같이, 실시 형태 3에서는, 주로 전류 전압 제어용의 MOS 트랜지스터로서 Q3, Q4, Q9가 있고, MOS 트랜지스터 Q3, Q4가, 주로 내압 완화용의 MOS 트랜지스터로서 기능한다. 또한, MOS 트랜지스터 Q9가, 주로 관통 전류 방지용의 트랜지스터로서 기능한다.
도 10은 실시 형태 3에 있어서의 동작예를 도시하는 도면이다.
제어 전압 Vf에 플러스 전압(도 10의 예에서는, 제어 전압 Vf=5V)을 인가한 경우, 래치부에 포함되는 2개의 인버터 중, 노드 N1, N2에는, 동작 전압 Vp가 그대로 인가된다. 한편, 노드 N5, N6은, 제어 전압 Vf에 의해 클램프된 전압이 인가된다. 도 10의 예에서는, 노드 N5, N6에는, (5V-Vth)의 전압이 인가된다. 도 10에 도시하는 내압 완화 동작 시에서, 동작 전압 Vp를 고전압(예를 들어, 동작 전압 Vp=11V)으로 상승시키는 경우, 노드 N5 또는 N6에는, N 채널형 MOS 트랜지스터 Q3, Q4에 의해 클램프된 전압이 인가된다. 도 10의 예에서는, 노드 N5 또는 N6에, 클램프된 전압(5V-Vth)이 인가된다.
이 구성을 구비함으로써, N 채널형 MOS 트랜지스터에의 전압의 인가가 완화되므로, N 채널형 MOS 트랜지스터의 신뢰성[TDDB(Time Dependent Dielectric Breakdown), FN(Fowler-Nordheim) 터널링에 의한 산화막 열화 등]이 향상된다. P 채널형 MOS 트랜지스터와 비교하여, N 채널형 MOS 트랜지스터의 신뢰성이 낮은 경우에 유효해진다. 물론, 실시 형태 1과 마찬가지로 MOS 트랜지스터 Q9에 부여되는 제어 전압 Vnp를, 전류 전압 제어용 MOS 트랜지스터 Q9의 임계값 전압(Vth) 이상으로 하고, 제어 전압 Vnp를 5V까지 상승시켜, 노드 N3의 전위와 다른 쪽의 전압 단자에 부여되는 전압 Vn이 실질적으로 동등해지도록 제어하는 것도 가능하다. 즉, MOS 트랜지스터 Q9를 통하여 전압 단자로부터 내압 완화 전압을 부여하는 것도 가능하다.
<실시 형태 4>
다음에, 도면을 사용해서 다른 실시 형태에 대해 설명한다.
도 11은 실시 형태 4에 있어서의 래치형 레벨 시프트 회로의 구성을 도시하는 도면이다.
실시 형태 2의 구성에 대해, 실시 형태 3에서 설명한 내압 완화용의 N 채널형 MOS 트랜지스터 Q3, Q4를 부가한 것이다. 실시 형태 4에 있어서의, 내압 완화를 위한 동작예는, 실시 형태 3에서 설명한 제어 전압 Vf의 인가에 의한 것과 마찬가지로 된다. 실시 형태 4에 있어서, MOS 트랜지스터 Q3, Q4, Q9, Q10, Q11, Q12가, 전류 전압 제어용 MOS 트랜지스터로서 기능한다. 이들 전류 전압 제어용 MOS 트랜지스터 중, 관통 전류 억제의 역할을 하는 것은, MOS 트랜지스터 Q11, Q12이다. 또한, 내압 완화용 MOS 트랜지스터로서 기능하는 것은, MOS 트랜지스터 Q10, Q9, Q3, Q4이다. MOS 트랜지스터 Q13, Q14는, 래치부의 래치 반전 동작의 보조적 역할을 한다.
<래치형 레벨 시프트 회로의 실장예>
이와 같이, 각 실시 형태에 대해 설명해 왔지만, 이들 각 실시 형태에 나타내어지는 래치형 레벨 시프트 회로의 실장예에 대해 설명한다.
도 12는 실시 형태의 래치형 레벨 시프트 회로가 탑재되는 플래시 모듈 내장 마이크로 컴퓨터(1)의 구성을 도시하는 도면이다.
도 12에 도시하는 바와 같이, 플래시 모듈 내장 마이크로 컴퓨터(1)는, 플래시 모듈(2)과, RAM(Random Access Memory)(3)과, CPU(Central Processing Unit)(4)과, DMAC(Direct Memory Access Controller)(5)와, JTAG(Joint Test Action Group)(6)와, 시스템 버스(7)와, 멀티 버스 브릿지(8)와, SPI(Serial Peripheral Interface)(9)와, FlexRay(10)와, CMT(Concurrent Multipath Transfer)(11)와, MotorTimer(12)와, ATU(Automatic Antenna Tuner)(13)와, USB(Universal Serial Bus)(14)와, CAN(Controller Area Network)(15)과, CRC(Cyclic Redundancy Check)(16)와, WDT(Watchdog Timer)(17)와, ADC(Analog to Digital Converter)(18)를 포함한다. 예를 들어, 플래시 모듈 내장 마이크로 컴퓨터(1)는, 차량 탑재 용도로 사용되는 마이크로 컴퓨터이다. 실시 형태의 래치형 레벨 시프트 회로는, 플래시 모듈(2)에 있어서 사용된다.
도 13은, 도 12에 도시되는 플래시 모듈(2)의 구성을 도시하는 도면이다.
도 13에 도시하는 바와 같이, 플래시 모듈(2)은 외부의 기기와 데이터나 커맨드를 송수신하기 위한 입출력 회로(21)와, 플래시 모듈(2) 내의 각 회로를 제어하는 제어 회로(22)와, 메모리 어레이(30)에 액세스하기 위한 어드레스를 보유하는 어드레스 버퍼(23)와, 플래시 모듈(2) 내의 각 회로에 전압을 공급하는 전원 회로(24)와, 메모리 어레이(30)에 액세스하기 위한 어드레스를 프리 디코드하는 프리 디코더(25)와, 행 어드레스를 디코드하여 워드선을 구동하기 위한 행 디코더ㆍ드라이버(26)와, 메모리 어레이(30)에의 기입 데이터를 보유하는 기입 래치(27)와, 신호를 증폭하기 위한 센스 앰프 회로(28)와, 열 어드레스를 디코드하기 위한 열 디코더(29)와, 메모리 어레이(30)와, 소스선을 구동하기 위한 소스 디코더ㆍ드라이버(31)를 포함한다.
도 14는 일반적인 스택 게이트형 플래시 메모리 어레이 채용의 플래시 모듈 내의 워드선(WL), 비트선(BL), 소스선(SL)의 각 모드에서의 동작 전압의 예를 각각 나타내고 있다.
도 15는 MONOS형 플래시 메모리 어레이 채용의 플래시 모듈 내의 메모리 게이트(MG), 제어 게이트(CG), 비트선, 소스선의 각 모드에서의 동작 전압의 예를 각각 나타내고 있다.
도 14와 도 15에 도시하는 바와 같이, 플래시 모듈(2) 내에서, 다양한 고전압이 사용되고 있고, 이를 메모리 셀에 적절하게 또한 선택적으로 인가할 필요가 있다. 이와 같은 다양한 전압은, 도 13에 도시되는 전원 회로(24)에서 생성된다.
다음에, 실시 형태의 래치형 레벨 시프트 회로를 포함하는 플래시 모듈(2)의 동작에 대해 설명한다.
도 16은 플래시 모듈의 재기입 동작 시의 파형을, 행 디코더에 적응된 래치형 레벨 시프트 회로의 동작을 중심으로 도시한 도면이다. 도면 중, 신호 WE#에 의해 도입된 어드레스 신호가 디코드되고, 시점 a에서, MG 디코더의 X 어드레스로서 입력된다(INx). 이를 받아서 레벨 시프터에서 반전 동작이 발생하고, 선택된 L/S(레벨 시프트 회로)에서 반전 동작이 일어난다. 시점 b의 타이밍에서는 내압 완화 전압 Vnp를 5V로 한다. 시점 c의 타이밍에서는 Vn=1.1V로 한다. 시점 d의 타이밍에서는 Vp=11V로의 천이를 행하고, 이 동작에 의해 메모리 셀의 WL에 전압 8V를 인가한다. 펄스 인가 후에는, 시점 e, f, g, h의 각 타이밍에서, 각각 시점 d, c, b, a와 역동작을 행함으로써 셧 다운 동작을 실현한다. 이 일련의 제어를 행함으로써, L/S 구성 트랜지스터의 내압을 고려하면서, 도 14, 도 15에 도시한 바와 같은 전압을 메모리 셀에 인가하는 것이 가능하게 된다.
또한, 래치형 레벨 시프트 회로에의 입력 신호 IN 및 각종 동작 전압 Vp Vn Vnp Ve 등의 제어 타이밍은, 주로, X 어드레스(INx)의 변화를 기준으로 하여 적절히 지연시켜 제어된다. 특히, 여기의 래치형 레벨 시프트 회로에 입력되는 IN은, WL이 활성화하는 시점 a에서는 (INx) 변화 직후, WL이 활성화를 종료하는 시점 f에서는 (INx) 변화로부터 일정 시간 후(e, f, g 실시 후)에 변화되도록 레벨 시프터 회로에 입력된다.
도 17은 플래시 모듈의 소거 동작 시의 파형을, 래치형 레벨 시프트 회로의 동작을 중심으로 도시한 도면이다. 도면 중, 신호 WE#에 의해 도입된 어드레스 신호가 디코드되고, 시점 a에서, MG 디코더의 X 어드레스로서 입력된다(INx). 이를 받아서 레벨 시프터에 의해 반전 동작이 발생하고, 선택된 L/S에 의해 반전 동작이 일어난다. 시점 b의 타이밍에서는 Vp 전압을 내압 완화를 위해 1.1V로 한다. 시점 c의 타이밍에서는 시점 a에서 입력한 어드레스를 래치 동작에 의해 확정시키기 위해, Ve=-3.3V로 천이시킨다. 시점 d의 타이밍에서는 Vn=-8V로의 천이를 행하고, 이 동작에 의해 메모리 셀의 WL에 마이너스 전압 -8V를 인가한다. 펄스 인가 후에는, 시점 e, f, g, h의 각 타이밍에서, 각각 시점 d, c, b, a와 역동작을 행함으로써 셧 다운 동작을 실현한다. 이 일련의 제어를 행함으로써, L/S 구성 트랜지스터의 내압을 고려하면서, 도 14, 도 15에 도시된 바와 같은 전압을 메모리 셀에 인가하는 것이 가능하게 된다.
도 16 및 도 17에 있어서, 「L/S 관련 신호」로 나타내는 부분에, 래치형 레벨 시프트 회로의 동작예(동작 전압 Vp, 동작 전압 Ve, 동작 전압 Vn, 제어 전압 Vnp, 노드 N2)를 나타내고 있다. 「WL」은 워드선의 동작예를 나타낸다.
도 18은 플래시 모듈(2) 중, 메모리 어레이(30) 주변의 회로를 도시하는 도면이다. 또한, 도 18에서는 래치형 레벨 시프트 회로가 포함되는 부분을 도시하기 위해, 「제어 레벨 시프터」의 문자열을, 각 블록에 부가하고 있다. 또한, 도 18에서는, 도 13의 소스 디코더ㆍ드라이버(31)를, 소스선 드라이버(31A), 소스선 디코더(31B)로서 나타내고 있다. 또한, 도 18에 있어서, 디스트리뷰터(32)는 소스선 드라이버(31A), 소스선 디코더(31B)에의 출력 전압을 제어한다. 기능적으로는, 디스트리뷰터(32)는, 도 13에 도시되는 전원 회로(24)의 일부라고도 말할 수 있다.
도 19는, 도 13의 프리 디코더(25)와 행 디코더ㆍ드라이버(26) 주변의 구성예를 도시하는 도면이다.
도 19의 예에서는 프리 디코더(25), 행 디코더ㆍ드라이버(26)를 도시하고 있다. 행 디코더ㆍ드라이버(26)는 레벨 시프트 회로(41)를 복수 포함하는 L/S대(56), 워드 드라이버(52)를 복수 포함하는 워드 드라이버대(51)로 이루어진다. 또한, L/S대(56) 및 워드 드라이버대(51)를, 레벨 시프트 회로ㆍ워드 드라이버대(40)로서 도시한다. 또한, 도 19의 예에서는, 면적이 큰 레벨 시프트 회로의 수를 삭감하기 위해, 워드선을 구동하기 위한 게이트 제어를 일괄적으로 실행하고 있다. 메모리 어레이(30)를, 복수의 블록[블록(30A, 30B, …)]으로 분할하고, 각 블록의 복수의 워드 드라이버(52)에 대해, 공통의 레벨 시프트 회로(41)를 배치하고 있다. 이와 같이, 어드레스의 디코드 방법과 워드선 구동 회로의 관계에 의해, 레벨 시프트 회로(41)의 수가 결정된다.
또한, 도 16에 있어서 설명 동작 파형도는, 도 19의 워드선 드라이버에 주목하면, WL 드라이버의 출력인 WL, WL 드라이버인 인버터의 입력인 WL 드라이버 게이트ㆍWL 드라이버의 Pch측 동작 전압인 N2 등과 대응하게 된다.
도 20은 실시 형태 3 또는 실시 형태 4의 레벨 시프트 회로를 사용한 소스선 디코더의 구성예를 도시하는 도면이다.
소스선 디코더(31B)는 레벨 시프트 회로(42)와, 소스선 선택 MOS 게이트 드라이버대(43)를 포함한다. 실시 형태 3 또는 실시 형태 4의 레벨 시프트 회로에서는, 내압 완화를 행하기 위해, 출력의 전압은 HIGH(OUT 신호)와, Low(LOUT 신호)의 2종류가 있다. 소스선 선택 MOS 게이트 드라이버대(43)의 드라이버 부분의 NMOS를 보호하기 위해, 드라이버부에도, 제어 전압 Vf에 의한 내압 완화용의 NMOS를 사용한다.
메모리 어레이(30)의 각 블록[블록(30A, 30b, …)]과, 소스선 선택 MOS 게이트 드라이버(53)의 각각[소스선 선택 MOS 게이트 드라이버(53A), 소스선 선택 MOS 게이트 드라이버(53B), …)]이 대응하고 있고, 소스선 선택 MOS 게이트 드라이버(53)의 출력에 의해, 소스선 선택 MOS(54)(소스선 선택 MOS(54A), 소스선 선택 MOS(54B), …)가 온 오프된다. 어드레스 신호 D1 내지 Dn이, 메모리 어레이(30)의 액세스처의 어드레스를 나타내고, 이들 어드레스 신호 D1 내지 Dn 레벨 시프트 회로(42)의 입력 신호 IN에 입력된다.
도 21은 실시 형태 1의 레벨 시프트 회로를 사용해서 구성한 행 디코더ㆍ드라이버(26)의 변형예를 도시하는 도면이다. 이 예에서는, 도 19의 경우에 비해, 워드 드라이버(52)와 레벨 시프트 회로가 1 대 1로 대응해서 설치되어 있다.
이와 같은 구성에 의해, 메모리 셀에 고전압, 마이너스 전압을 선택적으로 인가하는 것이 가능하게 된다. 동작 전압 Vp, 동작 전압 Vn, Ve, 제어 전압 Vnp 등을 디코더 내에서 공유할 수 있으므로, 고전압의 디코드를 할 필요가 없다.
도 22는 실시 형태 1의 레벨 시프트 회로를 사용해서 구성한 디스트리뷰터(32)의 예를 도시하는 도면이다.
이와 같이 구성함으로써, 레이아웃 면적이 작은 디스트리뷰터를 형성할 수 있다.
<관련 기술과의 레이아웃 면적의 비교>
이하, 관련 기술에 있어서의 래치형 레벨 시프트 회로와, 각 실시 형태의 래치형 레벨 시프트 회로의 레이아웃의 예를 도시함으로써, 레이아웃 면적을 비교한다.
도 23은 실시 형태 1에 나타내는 래치형 레벨 시프트 회로의 레이아웃예(41)이다. 도 23에 있어서, 「Q1」 등은, 도 5에 도시하는 MOS 트랜지스터와 각각 대응한다.
도 24는 관련 기술에 나타내는 래치형 레벨 시프트 회로의 레이아웃예(55)이다. 도 1에 도시하는 래치형 레벨 시프트 회로와 대응하고 있다.
도 23과 도 24를 비교하면, 예를 들어 풀 다운 트랜지스터(Q1, Q2)가, 실시 형태 1에 나타내는 래치형 레벨 시프트 회로에 있어서 작은 레이아웃 면적으로 실현할 수 있다는 것이 도시되어 있다.
도 25는 실시 형태에 나타내는 래치형 레벨 시프트 회로를 사용한 행 디코드 회로의 레이아웃예를 나타낸다. 도 25에서는, 각 MOS 트랜지스터의 배선예도 도시하고 있다. 또한, 도 25에서는, 도 19에 도시하는 레벨 시프트 회로ㆍ워드 드라이버대(40)의 레이아웃예를 나타낸다. L/S대(56)에는 레벨 시프트 회로(41)가 복수 포함된다. 또한, 워드 드라이버대(51)에는 워드 드라이버(52)가 복수 포함된다.
이와 같이, 도 25에 있어서, 관련 기술을 사용한 경우와 비교하여, 메모리 어레이의 어레이 피치를 동일하게 한 경우, 행 디코더 주변만이라도 레이아웃 면적이 세로 방향으로 40％ 정도 삭감할 수 있다. 따라서, 플래시 모듈로 다수 사용되는 레벨 시프트 회로에 대해 본 실시 형태를 적용한 경우, 관련 기술과 비교해서 레이아웃 면적을 크게 삭감할 수 있다. 또한, 칩 전체에 있어서도, 플래시 모듈은 칩 전체의 면적에서 차지하는 비율이 비교적 크므로, 레벨 시프트 회로의 소형화는 칩 전체의 면적 삭감에도 크게 기여하게 된다.
또한, 상기 도면에서는, 특히, 레벨 시프트 회로의 부분을 중심으로 도시하고 있다.
이와 같이 각 실시 형태에 대해 설명해 왔지만, 이들 실시 형태를 조합해도 되는 것은 물론이다. 또한, 각 실시 형태에서는, 전류의 삭감을, 동작 전압 Vn과, 래치 회로의 소정 노드 사이에 설치한 N 채널형 MOS 트랜지스터(실시 형태 1의 Q9 등)로 실시했지만, NMOS 트랜지스터에 한정되지 않고, 각 MOS 트랜지스터의 타입을, P 채널형의 것은 N 채널형으로, N 채널형의 것은 P 채널형으로 변경해도 좋다. 또한, 동작 전압 Vn과 동작 전압 Vp를 교체한 구성으로 해도 좋다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1 : 플래시 모듈 내장 마이크로 컴퓨터
2 : 플래시 모듈
3 : RAM
4 : CPU
5 : DMAC
6 : JTAG
7 : 시스템 버스
8 : 멀티 버스 브릿지
9 : SPI
10 : FlexRay
11 : CMT
12 : MotorTimer
13 : ATU
14 : USB
15 : CAN
16 : CRC
17 : WDT
18 : ADC
21 : 입출력 회로
22 : 제어 회로
23 : 어드레스 버퍼
24 : 전원 회로
25 : 프리 디코더
26 : 행 디코더ㆍ드라이버
27 : 기입 래치
28 : 센스 앰프 회로
29 : 열 디코더
30 : 메모리 어레이
31 : 소스 디코더ㆍ드라이버
31A : 소스선 드라이버
31B : 소스선 디코더
32 : 디스트리뷰터
40 : 레벨 시프트 회로ㆍ워드 드라이버대
41 : 레벨 시프트 회로
42 : 레벨 시프트 회로
43 : 소스선 선택 MOS 게이트 드라이버
51 : 워드 드라이버대
52 : 워드 드라이버
53 : 소스선 선택 MOS 게이트 드라이버
54 : 소스선 선택 MOS
55 : 레벨 시프트 회로
56 : L/S대

Claims (10)

  1. 레벨 시프트 회로로서,
    제1 전압이 인가되는 제1 전압 단자와,
    제2 전압이 인가되는 제2 전압 단자와,
    상기 제2 전압 단자와 제1 노드 사이에 접속되는 제1 인버터 회로 및 상기 제2 전압 단자와 제2 노드 사이에 접속되는 제2 인버터 회로를 포함하고, 상기 제1 및 제2 인버터 회로의 입력 단자와 출력 단자가 서로 교차 접속되는 래치 회로와,
    상기 제1 전압 단자와 상기 제1 인버터 회로의 입력 단자 사이에 접속되고, 입력 신호를 게이트 단자에서 받아, 상기 입력 신호에 따라서 상기 래치 회로를 구동하기 위한 제1 입력용 MOS 트랜지스터와,
    상기 제1 전압 단자와 상기 제2 인버터 회로의 입력 단자 사이에 접속되고, 상기 입력 신호의 반전 신호를 게이트 단자에서 받아, 상기 입력 신호에 따라서 상기 래치 회로를 구동하기 위한 제2 입력용 MOS 트랜지스터와,
    상기 제1 노드와 상기 제1 전압 단자 사이 및 상기 제2 노드와 상기 제1 전압 단자 사이에 접속되고, 상기 래치 회로의 반전 동작에 따라서 구동이 제어됨으로써 상기 래치 회로 내의 관통 전류를 억제하는 하나 이상의 전류 전압 제어용 MOS 트랜지스터
    를 구비하고,
    상기 제1 노드와 상기 제2 노드는 공통으로 접속되고,
    상기 전류 전압 제어용 MOS 트랜지스터는, 상기 제1 및 제2 인버터 회로에 대해 공통으로 설치되고,
    상기 래치 회로에 있어서, 상기 제1 인버터 회로를 구성하는 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 사이에, 제1 내압 완화용 NMOS 트랜지스터가 접속되고,
    상기 제2 인버터 회로를 구성하는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 사이에, 제2 내압 완화용 NMOS 트랜지스터가 접속되고,
    상기 제1 및 제2 내압 완화용 NMOS 트랜지스터의 게이트에 제1 제어 전압이 인가됨으로써, 클램프된 전압이, 상기 래치 회로에 내압 완화용 전압으로서 입력되고,
    상기 제1 NMOS 트랜지스터의 게이트는, 상기 제2 내압 완화용 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이의 노드에 접속되고,
    상기 제2 NMOS 트랜지스터의 게이트는, 상기 제1 내압 완화용 NMOS 트랜지스터와 상기 제1 NMOS 트랜지스터 사이의 노드에 접속되는 레벨 시프트 회로.
  2. 제1항에 있어서,
    상기 레벨 시프트 회로는,
    상기 전류 전압 제어용 MOS 트랜지스터의 게이트 단자에, 상기 래치 회로의 래치 반전 동작 시에, 상기 전류 전압 제어용 MOS 트랜지스터의 임계값 전압 이하의 전압을 제2 제어 전압으로서 입력하고, 상기 래치 회로의 보존 기간에 상기 임계값 전압 이상의 전압을 상기 제2 제어 전압으로서 입력하는 레벨 시프트 회로.
  3. 제1항에 있어서,
    상기 레벨 시프트 회로는,
    상기 래치 회로의 보존 기간에,
    상기 제1 전압 단자에 공급하는 전압을 소정의 전압 레벨로 함으로써, 상기 전류 전압 제어용 MOS 트랜지스터로부터 내압 완화 전압을 상기 래치 회로에 인가하는 레벨 시프트 회로.
  4. 제1항에 있어서,
    상기 레벨 시프트 회로는, 메모리 셀에 대한 데이터 기입을 행하는 동작 모드와, 상기 메모리 셀에 대한 데이터 소거를 행하는 동작 모드를 구비하는 레벨 시프트 회로.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112014002675T5 (de) * 2013-06-04 2016-02-18 Trw Automotive U.S. Llc Optimierte Spannungsversorgungsarchitektur
US9432022B2 (en) * 2014-04-21 2016-08-30 Qualcomm Incorporated Wide-range level-shifter
CN104318957B (zh) * 2014-10-24 2017-07-18 中国人民解放军国防科学技术大学 一种电平转换器
US9361995B1 (en) * 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
US9838015B2 (en) * 2015-03-11 2017-12-05 Mediatek Inc. Apparatus for performing level shift control in an electronic device with aid of parallel paths controlled by different control signals for current control purposes
TWI552142B (zh) * 2015-03-20 2016-10-01 矽創電子股份有限公司 閘極驅動電路
US10250236B2 (en) * 2015-05-22 2019-04-02 Arizona Board Of Regents On Behalf Of Arizona State University Energy efficient, robust differential mode d-flip-flop
EP3107106B1 (en) * 2015-06-19 2018-10-31 Nxp B.V. Voltage driver circuit for flash memory devices
JP2017147005A (ja) * 2016-02-16 2017-08-24 ルネサスエレクトロニクス株式会社 フラッシュメモリ
CN107317578B (zh) * 2016-04-26 2020-06-02 台湾类比科技股份有限公司 电压准位移位电路
JP6817081B2 (ja) * 2017-01-17 2021-01-20 エイブリック株式会社 レベルシフト回路
JP2018129727A (ja) * 2017-02-09 2018-08-16 エイブリック株式会社 レベルシフタ
US10766834B2 (en) * 2017-03-06 2020-09-08 Exxonmobil Chemical Patents Inc. Transalkylation processes and catalyst compositions used therein
US10128846B2 (en) 2017-04-03 2018-11-13 Qualcomm Incorporated Apparatus and method for data level shifting with boost assisted inputs for high speed and low voltage applications
US11005461B2 (en) * 2018-06-08 2021-05-11 Arm Limited Level shift latch circuitry
CN109245535A (zh) * 2018-11-20 2019-01-18 广州市力驰微电子科技有限公司 适用于电源管理的电平转换模块
KR20210101566A (ko) 2020-02-10 2021-08-19 삼성전자주식회사 레벨 쉬프터 회로 및 이를 포함하는 전자 장치
CN112311207A (zh) * 2020-11-17 2021-02-02 北京集创北方科技股份有限公司 电压转换装置、电源芯片及电子设备
CN115940920A (zh) * 2021-08-24 2023-04-07 深圳英集芯科技股份有限公司 一种电平移位电路和相关电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000187994A (ja) 1998-04-28 2000-07-04 Sharp Corp ラッチ回路、シフトレジスタ回路、および画像表示装置
JP2004112666A (ja) 2002-09-20 2004-04-08 Toshiba Corp 半導体集積回路
JP2009253529A (ja) 2008-04-03 2009-10-29 Sharp Corp ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01177711A (ja) * 1988-01-08 1989-07-14 Nec Corp ラッチ回路
JPH01271996A (ja) * 1988-04-22 1989-10-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP3625851B2 (ja) * 1993-12-28 2005-03-02 沖電気工業株式会社 レベルシフタ回路
US5459258A (en) * 1994-03-01 1995-10-17 Massachusetts Institute Of Technology Polysaccharide based biodegradable thermoplastic materials
JP3204848B2 (ja) * 1994-08-09 2001-09-04 株式会社東芝 レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法
JP2830800B2 (ja) * 1995-09-29 1998-12-02 日本電気株式会社 電流差動増幅回路
US6580411B1 (en) * 1998-04-28 2003-06-17 Sharp Kabushiki Kaisha Latch circuit, shift register circuit and image display device operated with a low consumption of power
CA2273665A1 (en) * 1999-06-07 2000-12-07 Mosaid Technologies Incorporated Differential sensing amplifier for content addressable memory
JP3717781B2 (ja) * 2000-10-30 2005-11-16 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路
JP4327411B2 (ja) * 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置
KR100482996B1 (ko) * 2002-08-30 2005-04-15 주식회사 하이닉스반도체 비휘발성 강유전체 메모리 장치
JP3865238B2 (ja) 2002-10-29 2007-01-10 株式会社ルネサステクノロジ 不揮発性半導体メモリ
US7339822B2 (en) * 2002-12-06 2008-03-04 Sandisk Corporation Current-limited latch
JP2004343396A (ja) 2003-05-15 2004-12-02 Matsushita Electric Ind Co Ltd レベルシフト回路
CN100417021C (zh) * 2004-03-30 2008-09-03 友达光电股份有限公司 电压电平转换装置及连续脉冲发生器
KR100610490B1 (ko) * 2005-06-17 2006-08-08 매그나칩 반도체 유한회사 Ｅｅｐｒｏｍ 셀 및 ｅｅｐｒｏｍ 블록
CN100553144C (zh) * 2005-07-22 2009-10-21 友达光电股份有限公司 移位缓存器驱动电路及其电平移位器
JP4099184B2 (ja) * 2005-08-25 2008-06-11 富士通株式会社 レベルシフト回路及び半導体装置
JP4800781B2 (ja) * 2006-01-31 2011-10-26 セイコーインスツル株式会社 電圧レベルシフト回路、および半導体集積回路
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US7606097B2 (en) * 2006-12-27 2009-10-20 Micron Technology, Inc. Array sense amplifiers, memory devices and systems including same, and methods of operation
WO2008121977A2 (en) * 2007-03-31 2008-10-09 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
JP5090083B2 (ja) * 2007-06-29 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
CN101388253B (zh) * 2007-09-14 2011-07-27 群康科技(深圳)有限公司 移位寄存器及液晶显示器
JP4412507B2 (ja) * 2007-10-03 2010-02-10 Ｎｅｃエレクトロニクス株式会社 半導体回路
JP5142906B2 (ja) * 2008-09-18 2013-02-13 ルネサスエレクトロニクス株式会社 センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置
US8081521B2 (en) * 2009-02-13 2011-12-20 Mosys, Inc. Two bits per cell non-volatile memory architecture
TWI413892B (zh) * 2009-08-18 2013-11-01 Ememory Technology Inc 負電壓位準移位器
US8421516B2 (en) * 2009-10-23 2013-04-16 Arm Limited Apparatus and method providing an interface between a first voltage domain and a second voltage domain
US10242720B2 (en) * 2010-03-25 2019-03-26 Qualcomm Incorporated Dual sensing current latched sense amplifier
US20130076424A1 (en) * 2011-09-23 2013-03-28 Qualcomm Incorporated System and method for reducing cross coupling effects
US8897088B2 (en) * 2013-01-30 2014-11-25 Texas Instrument Incorporated Nonvolatile logic array with built-in test result signal

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000187994A (ja) 1998-04-28 2000-07-04 Sharp Corp ラッチ回路、シフトレジスタ回路、および画像表示装置
JP2004112666A (ja) 2002-09-20 2004-04-08 Toshiba Corp 半導体集積回路
JP2009253529A (ja) 2008-04-03 2009-10-29 Sharp Corp ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置

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