[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101901254B1 - 쉬프트 레지스터 - Google Patents

쉬프트 레지스터 Download PDF

Info

Publication number
KR101901254B1
KR101901254B1 KR1020120031095A KR20120031095A KR101901254B1 KR 101901254 B1 KR101901254 B1 KR 101901254B1 KR 1020120031095 A KR1020120031095 A KR 1020120031095A KR 20120031095 A KR20120031095 A KR 20120031095A KR 101901254 B1 KR101901254 B1 KR 101901254B1
Authority
KR
South Korea
Prior art keywords
switching element
stage
node
switching device
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020120031095A
Other languages
English (en)
Other versions
KR20130109395A (ko
Inventor
최우석
장용호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020120031095A priority Critical patent/KR101901254B1/ko
Publication of KR20130109395A publication Critical patent/KR20130109395A/ko
Application granted granted Critical
Publication of KR101901254B1 publication Critical patent/KR101901254B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

본 발명은 스위칭소자의 문턱 전압이 어느 한쪽 방향으로 계속 증가하거나 또는 감소하는 것을 방지할 수 있는 쉬프트 레지스터에 관한 것으로, n-2번째 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드간에 접속된 제 1 스위칭소자; n-1번째 스테이지로부터의 스캔펄스에 동기된 클럭펄스에 따라 제어되며, 상기 n-1번째 스테이지의 출력단자와 상기 세트 노드간에 접속된 제 2 스위칭소자; 상기 충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 공통 노드간에 접속된 제 3 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 공통 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 제 4 스위칭소자; 상기 공통 노드에 인가된 전압에 따라 제어되며, 상기 충전용전원라인과 리세트 노드간에 접속된 제 5 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 6 스위칭소자; 상기 n-2번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 7 스위칭소자; n+3번째 스테이지로부터의 스캔펄스에 동기된 클럭펄스에 따라 제어되며, 상기 세트 노드와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속된 제 8 스위칭소자를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스위칭소자의 문턱 전압이 어느 한쪽 방향으로 계속 증가하거나 또는 감소하는 것을 방지할 수 있는 쉬프트 레지스터에 대한 것이다.
쉬프트 레지스터는 다수의 스캔펄스들을 차례로 출력하여 액정표시장치와 같은 표시장치의 게이트 라인들을 순차적으로 구동한다.
이러한 쉬프트 레지스터는 다수의 스테이지들을 포함하는 바, 일반적으로 현재단의 스테이지가 후단 스테이지의 스캔펄스에 따라 리세트된다. 그러나, 스캔펄스는 한 프레임 기간의 극히 일부분만 고전압으로 유지되고, 나머지 기간 동안 저전압으로 유지되기 때문에, 현재단 스테이지에 구비된 리세트용 스위칭소자가 한 프레임 기간의 거의 대부분 시간동안 정극성 방향으로 스트레스를 받게 된다. 이에 따라 이 스위칭소자의 문턱 전압이 어느 한쪽 방향으로 계속 증가하거나 또는 감소하는 문제점이 발생된다. 그러면, 이 스위칭소자의 문턱 전압을 초과하는 바이어스 전압이 인가되어도 이 스위칭소자가 정상적으로 턴-온되지 않는 문제점이 발생될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 스캔펄스 대신 한 프레임 기간 동안 다수 발생되는 클럭펄스를 이용하여 스위칭소자를 제어함으로써 이 스위칭소자의 열화를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 공급받고 이를 출력단자를 통해 스캔펄스로서 출력하는 다수의 스테이지들을 포함하며; 상기 다수의 스테이지들은 순차적으로 스캔펄스를 출력하며; 상기 다수의 스테이지들 중 n번째 스테이지는, n-2번째 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드간에 접속된 제 1 스위칭소자; n-1번째 스테이지로부터의 스캔펄스에 동기된 클럭펄스에 따라 제어되며, 상기 n-1번째 스테이지의 출력단자와 상기 세트 노드간에 접속된 제 2 스위칭소자; 상기 충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 공통 노드간에 접속된 제 3 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 공통 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 제 4 스위칭소자; 상기 공통 노드에 인가된 전압에 따라 제어되며, 상기 충전용전원라인과 리세트 노드간에 접속된 제 5 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 6 스위칭소자; 상기 n-2번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 7 스위칭소자; n+3번째 스테이지로부터의 스캔펄스에 동기된 클럭펄스에 따라 제어되며, 상기 세트 노드와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속된 제 8 스위칭소자; 및, 상기 세트 노드 및 리세트 노드에 인가된 전압에 따라 제어되어 상기 어느 하나의 클럭펄스를 스캔펄스로서 출력하는 출력부를 포함함을 특징으로 한다.
상기 n번째 스테이지는, 스타트 펄스에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 9 스위칭소자를 더 포함함을 특징으로 한다.
상기 다수의 클럭펄스들은 서로 다른 위상차를 갖는 8상의 클럭펄스들인 것을 특징으로 한다.
인접한 기간에 출력되는 클럭펄스들의 펄스폭이 중첩된 것을 특징으로 한다.
상기 출력부는, 상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 어느 하나의 클럭펄스를 전송하는 클럭전송라인과 상기 n번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 및, 상기 리세트 노드에 인가된 전압에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 상기 제 2 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함함을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터는 다음과 같은 효과를 갖는다.
첫째, 누설전류를 방지하는데 사용되는 스위칭소자(제 8 스위칭소자)의 동작을 클럭펄스를 이용하여 제어함으로써 이 스위칭소자의 문턱 전압이 어느 한쪽 방향으로 계속 증가하거나 또는 감소하는 것을 방지할 수 있다. 즉, 이 스위칭소자의 열화를 방지할 수 있다.
둘째, 서로 다른 전압 크기를 갖는 2개의 방전용전압을 이용하여 풀다운 스위칭소자의 게이트전극과 소스전극으로 인가하여 풀다운 스위칭소자를 출력 기간 동안 역방향으로 바이어스시킴으로써 이 출력 기간에 발생되는 스캔펄스를 정상적으로 출력시킬 수 있다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도
도 3은 도 1의 n번째 스테이지에 구비된 회로 구성을 나타낸 도면
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도이다.
본 발명에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(..., STn-2, STn-1, STn, STn+1, STn+2, STn+3, ...)을 포함한다. 여기서, 각 스테이지들은 각각의 출력단자를 통해 한 프레임 기간 동안 한 번의 스캔펄스(..., SPn-2, SPn-1, SPn, SPn+1, SPn+2, SPn+3, ...)를 출력한다.
각 스테이지는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 각 스테이지로부터 출력된 스캔펄스는 후단에 위치한 스테이지에도 공급된다. 다시 말하여, 각 스테이지는 전단에 위치한 스테이지들로부터의 스캔펄스들에 의해 제어된다. 예를 들어, n번째 스테이지(STn)는 n-2번째 스테이지로부터의 스캔펄스 및 n-1번째 스테이지로부터의 스캔펄스에 의해 제어된다. 단, 1번째 스테이지(도시되지 않음)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지는 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 의해 제어된다.
스테이지들은 1번째 스테이지부터 차례로 스캔펄스를 출력한다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지는 충전용전압, 제 1 및 제 2 방전용전압을 공급받음과 아울러, 또한 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 8 클럭펄스들(CLK1 내지 CLK8) 중 3개를 공급받는다. 한편, 상기 스테이지들 중 1번째 스테이지는 스타트 펄스(Vst)를 더 공급받는다.
충전용전압은 각 스테이지의 노드들을 충전시키는데 사용되며, 제 1 및 제 2 방전용전압은 각 스테이지의 노드들 및 출력단자를 방전시키는데 사용된다.
충전용전압, 그리고 제 1 및 제 2 방전용전압은 모두 직류 전압으로서, 충전용전압은 정극성의 정전압으로 설정될 수 있으며, 제 1 및 제 2 방전용전압은 부극성의 정전압으로 설정될 수 있다. 여기서, 제 1 및 제 2 방전용전압 중 적어도 어느 하나는 접지전압이 될 수 있다. 특히, 제 1 방전용전압이 제 2 방전용전압보다 작거나 같게 설정된다. 이는 이후 설명할 출력 기간에서의 풀다운 스위칭소자를 통한 누설 전류의 발생을 최소화시키기 위한 설정이다.
제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)는 각 스테이지의 세트 동작, 출력 동작 및 리세트 동작에 사용된다. 구체적으로, 도 1에 도시된 바와 같이 각 스테이지에는 서로 다른 위상차를 갖는 3개의 클럭펄스들이 인가되는 바, 각 스테이지로 인가되는 3개의 클럭펄스들 중 상측에 위치한 클럭펄스는 해당 스테이지의 세트 동작을 제어하는데 사용되며, 중간에 위치한 클럭펄스는 해당 스테이지의 출력 동작시 스캔펄스로 사용되며, 그리고 하측에 위치한 클럭펄스는 해당 스테이지의 리세트 동작을 제어하는데 사용된다. 예를 들어, 도 1에 도시된 바와 같이, n번째 스테이지(STn)에는 서로 다른 위상차를 갖는 제 8 클럭펄스(CLK8), 제 1 클럭펄스(CLK1) 및 제 4 클럭펄스(CLK4)가 공급되는 바, 제 8 클럭펄스(CLK8)는 이 n번째 스테이지(STn)의 세트 동작을 제어하는데 사용되며, 제 1 클럭펄스(CLK1)는 n번째 스테이지(STn)의 출력 동작시 스캔펄스로 사용되며, 그리고 제 4 클럭펄스(CLK4)는 n번째 스테이지(STn)의 리세트 동작을 제어하는데 사용된다.
즉, 8n+1번째 스테이지에는 제 8 클럭펄스(CLK8), 제 1 클럭펄스(CLK1) 및 제 4 클럭펄스(CLK4)가 순차적으로 인가되며, 그리고 8n+2번째 스테이지에는 제 1 클럭펄스(CLK1), 제 2 클럭펄스(CLK2) 및 제 5 클럭펄스(CLK5)가 순차적으로 인가되며, 그리고 8n+3번째 스테이지에는 제 2 클럭펄스(CLK2), 제 3 클럭펄스(CLK3) 및 제 6 클럭펄스가 순차적으로 인가되며, 그리고 8n+4번째 스테이지에는 제 3 클럭펄스(CLK3), 제 4 클럭펄스(CLK4) 및 제 7 클럭펄스(CLK7)가 순차적으로 인가되며, 그리고 8n+5번째 스테이지에는 제 4 클럭펄스(CLK4), 제 5 클럭펄스(CLK5) 및 제 8 클럭펄스(CLK8)가 순차적으로 인가되며, 그리고 8n+6번째 스테이지에는 제 5 클럭펄스(CLK5), 제 6 클럭펄스(CLK6) 및 제 1 클럭펄스(CLK1)가 순차적으로 인가되며, 그리고 8n+7번째 스테이지에는 제 6 클럭펄스(CLK6), 제 7 클럭펄스(CLK7) 및 제 2 클럭펄스(CLK2)가 순차적으로 인가되며, 그리고 8n+8번째 스테이지에는 제 7 클럭펄스(CLK7), 제 8 클럭펄스(CLK8) 및 제 3 클럭펄스(CLK3)가 순차적으로 인가된다.
도 2에 도시된 바와 같이, 인접한 기간에 출력되는 클럭펄스들의 펄스폭은 일정 기간씩 중첩되어 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1) 및 제 2 클럭펄스(CLK2)가 각각 4의 펄스폭을 갖는다면, 이 제 1 클럭펄스(CLK1)의 후반 3의 펄스폭과 제 2 클럭펄스(CLK2)의 전반 3의 펄스폭이 서로 중첩하게 된다.
한편, 도 2에서의 부호 Q(STn)는 n번째 스테이지(STn)의 세트 노드의 전압 변화를 나타낸 것이다.
여기서, 각 스테이지의 회로 구성을 구체적으로 설명하면 다음과 같다.
도 3은 도 1의 n번째 스테이지(STn)에 구비된 회로 구성을 나타낸 도면이다.
n번째 스테이지(STn)는, 도 3에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9) 및 출력부(OB)를 포함한다.
n번째 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 n-2번째 스테이지로부터의 스캔펄스(SPn-2)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 세트 노드(Q)간에 접속된다. 이러한 제 1 스위칭소자(Tr1)는 n-2번째 스테이지로부터의 스캔펄스(SPn-2)에 의해 턴-온되어 충전용전원라인과 세트 노드(Q)를 서로 연결한다.
n번째 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 n-1번째 스테이지로부터의 스캔펄스(SPn-1)에 동기된 클럭펄스(CLKi-1)에 따라 제어되며, n-1번째 스테이지의 출력단자와 세트 노드(Q)간에 접속된다. 이러한 제 2 스위칭소자(Tr2)는 클럭펄스(CLKi-1)에 의해 턴-온되어 n-1번째 스테이지(STn-1)의 출력단자와 세트 노드(Q)를 서로 연결한다.
n번째 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 충전용전원라인으로부터의 충전용전압(VDD)에 따라 제어되며, 충전용전원라인과 공통 노드(CN)간에 접속된다. 이러한 제 3 스위칭소자(Tr3)는 충전용전압(VDD)에 의해 턴-온되어 충전용전원라인과 공통 노드(CN)를 서로 연결한다. 이 제 3 스위칭소자(Tr3)는 항상 턴-온 상태를 유지한다.
n번째 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 세트 노드(Q)에 인가된 전압에 따라 제어되며, 공통 노드(CN)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이러한 제 4 스위칭소자(Tr4)는 세트 노드(Q)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(CN)와 제 1 방전용전원라인을 서로 연결한다.
n번째 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)는 공통 노드(CN)에 인가된 전압에 따라 제어되며, 충전용전원라인과 리세트 노드(Qb)간에 접속된다. 이러한 제 5 스위칭소자(Tr5)는 공통 노드(CN)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 리세트 노드(Qb)를 서로 연결한다.
n번째 스테이지(STn)에 구비된 제 6 스위칭소자(Tr6)는 세트 노드(Q)에 인가된 전압에 따라 제어되며, 리세트 노드(Qb)와 제 1 방전용전원라인간에 접속된다. 이러한 제 6 스위칭소자(Tr6)는 세트 노드(Q)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)와 제 1 방전용전원라인을 서로 연결한다.
n번째 스테이지(STn)에 구비된 제 7 스위칭소자(Tr7)는 n-2번째 스테이지(STn-2)로부터의 스캔펄스(SPn-2)에 따라 제어되며, 리세트 노드(Qb)와 제 1 방전용전원라인간에 접속된다. 이러한 제 7 스위칭소자(Tr7)는 n-2번째 스테이지(STn-2)로부터의 스캔펄스(SPn-2)에 의해 턴-온되어 리세트 노드(Qb)와 제 1 방전용전원라인을 서로 연결한다.
n번째 스테이지(STn)에 구비된 제 8 스위칭소자(Tr8)는 n+3번째 스테이지(STn+3)로부터의 스캔펄스(SPn+3)에 동기된 클럭펄스(CLKi+3)에 따라 제어되며, 세트 노드(Q)와 어느 하나의 클럭펄스(CLKi)를 전송하는 클럭전송라인간에 접속된다. 이러한 제 8 스위칭소자(Tr8)는 클럭펄스(CLKi+3)에 의해 턴-온되어 세트 노드(Q)와 어느 하나의 클럭전송라인을 서로 연결한다. 예를 들어, 이 n번째 스테이지의 제 8 스위칭소자(Tr8)의 게이트전극으로는 제 4 클럭펄스(CLK8)이 입력되고, 소스전극으로는 제 1 클럭펄스(CLK1)가 입력될 수 있다.
n번째 스테이지(STn)에 구비된 제 9 스위칭소자(Tr9)는 스타트 펄스(Vst)에 따라 제어되며, 세트 노드(Q)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인간에 접속된다. 이러한 제 9 스위칭소자(Tr9)는 스타트 펄스(Vst)에 의해 턴-온되어 세트 노드(Q)와 제 2 방전용전원라인을 서로 연결한다.
n번째 스테이지(STn)에 구비된 출력부(OB)는 세트 노드(Q) 및 리세트 노드(Qb)에 인가된 전압에 따라 제어되어 어느 하나의 클럭펄스(CLKi)를 스캔펄스로서 출력한다.
이러한 출력부(OB)는 풀업 스위칭소자(Pu) 및 풀다운 스위칭소자(Pd)를 포함한다.
n번째 스테이지(STn)에 구비된 풀업 스위칭소자(Pu)는 세트 노드(Q)에 인가된 전압에 따라 제어되며, 어느 하나의 클럭펄스(CLKi)를 전송하는 클럭전송라인과 n번째 스테이지(STn)의 출력단자(OT)간에 접속된다. 이러한 풀업 스위칭소자(Pu)는 세트 노드(Q)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 클럭전송라인과 n번째 스테이지(STn)의 출력단자(OT)를 서로 연결한다.
n번째 스테이지(STn)에 구비된 풀다운 스위칭소자(Pd)는 리세트 노드(Qb)에 인가된 전압에 따라 제어되며, n번째 스테이지(STn)의 출력단자(OT)와 제 2 방전용전원라인간에 접속된다. 이러한 풀다운 스위칭소자(Pd)는 리세트 노드(Qb)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지(STn)의 출력단자(OT)와 제 2 방전용전원라인을 서로 연결한다.
이러한 회로 구성을 갖는 n번째 스테이지(STn)의 동작을 도 2 및 도 3을 참조하여 설명하면 다음과 같다.
먼저, 초기화 기간(T0)에서의 n번째 스테이지(STn)의 동작을 설명한다.
초기화 기간(T0)에는 스타트 펄스(Vst)가 발생된다. 이러한 스타트 펄스(Vst)는 제 9 스위칭소자(Tr9)의 게이트전극으로 인가된다. 그러면, 이 제 9 스위칭소자(Tr9)가 턴-온되고, 이 턴-온된 제 9 스위칭소자(Tr9)를 통해 제 2 방전용전압(VSS2)이 세트 노드(Q)로 공급된다. 따라서, 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 4 스위칭소자(Tr4), 제 6 스위칭소자(Tr6) 및 풀업 스위칭소자(Pu)가 턴-오프된다. 즉, 이 초기화 기간(T0) 동안에는 세트 노드(Q)가 방전되어 n번째 스테이지(STn)가 초기화된다.
이어서, 제 1 세트 기간(T1-1)에서의 n번째 스테이지(STn)의 동작을 설명하면 다음과 같다.
제 1 세트 기간(T1-1)에는 n-2번째 스테이지(STn-2)로부터의 스캔펄스(SPn-2)가 제 1 스위칭소자(Tr1)의 게이트전극 및 제 7 스위칭소자(Tr7)의 게이트전극으로 인가된다. 이에 따라 제 1 스위칭소자(Tr1) 및 제 7 스위칭소자(Tr7)가 턴-온된다. 그러면, 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용전압(VDD)이 세트 노드(Q)로 인가된다. 이로써 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 4 스위칭소자(Tr4), 제 6 스위칭소자(Tr6) 및 풀업 스위칭소자(Pu)가 턴-온된다. 한편, 제 3 스위칭소자(Tr3)는 충전용전압(VDD)에 의해 항상 턴-온된 상태를 유지한다.
제 4 스위칭소자(Tr4) 및 제 3 스위칭소자(Tr3)가 턴-온된 상태를 유지함에 따라 공통 노드(CN)에는 제 4 스위칭소자(Tr4)를 경유한 제 2 방전용전압(VSS2)과 제 3 스위칭소자(Tr3)를 경유한 충전용전압(VDD)이 함께 인가된다. 여기서, 제 4 스위칭소자(Tr4)의 면적이 제 3 스위칭소자(Tr3)의 면적보다 더 크게 설계되므로, 이 공통 노드(CN)는 제 4 스위칭소자(Tr4)로부터의 제 2 방전용전압(VSS2)에 의해 방전된 상태를 유지한다. 따라서, 이 방전된 공통 노드(CN)에 게이트전극을 통해 접속된 제 5 스위칭소자(Tr5)는 턴-오프된다.
또한, 턴-온된 제 6 스위칭소자(Tr6) 및 제 7 스위칭소자(Tr7)에 의해 리세트 노드(Qb)로 제 1 방전용전압(VSS1)이 인가되어 이 리세트 노드(Qb)가 방전된다. 그러면, 이 방전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Pd)가 턴-오프된다.
이와 같이 제 1 세트 기간(T1-1)에는 세트 노드(Q)가 고전압으로 충전되고, 리세트 노드(Qb)가 저전압으로 방전됨에 따라 풀업 스위칭소자(Pu)가 턴-온되고 풀다운 스위칭소자(Pd)는 턴-오프된다.
다음으로, 제 2 세트 기간(T1-2)에서의 n번째 스테이지(STn)의 동작을 설명하면 다음과 같다.
제 2 세트 기간(T1-2)에는 n-1번째 스테이지(STn-1)로부터의 스캔펄스(SPn-1)가 제 2 스위칭소자(Tr2)의 소스전극으로 인가됨과 아울러, 이 스캔펄스에 동기된 클럭펄스(CLKi-1; 예를 들어, 제 7 클럭펄스(CLK7))가 이 제 2 스위칭소자(Tr2)의 게이트전극으로 인가된다. 따라서, 제 2 스위칭소자(Tr2)가 턴-온되고, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 클럭펄스가 세트 노드(Q)로 공급된다. 이에 따라, 세트 노드(Q)가 다시 한 번 충전된다. 따라서, 이 제 2 리세트 기간(T1-2)에서의 동작은 상술된 제 1 리세트 기간(T1-1)에서의 동작과 실상 동일하다.
이어서, 출력 기간(T2)에서의 n번째 스테이지(STn)의 동작을 설명하면 다음과 같다.
출력 기간(T2)에는 턴-온된 풀업 스위칭소자(Pu)로 클럭펄스(CLKi; 예를 들어, 제 1 클럭펄스(CLK1))가 인가된다. 이때, 이 풀업 스위칭소자(Pu)의 기생 커패시터의 커플링 현상에 의해, 제 1 클럭펄스(CLK1)가 풀업 스위칭소자(Pu)로 인가되는 순간 세트 노드(Q)의 전압이 부트스트랩핑(bootstrapping)된다. 이 턴-온된 풀업 스위칭소자(Pu)를 통해 제 1 클럭펄스(CLK1)가 스캔펄스(SPn; 예를 들어, 제 1 스캔펄스)로서 출력된다. 이때, 이 제 1 스캔펄스는 n번째 스테이지(STn)의 출력단자(OT)를 통해 제 1 게이트 라인, n+1번째 스테이지(STn+1)의 제 2 스위칭소자(Tr2) 및 n+2번째 스테이지(STn+2)의 제 1 스위칭소자(Tr1)로 공급된다.
한편, 이 출력 기간(T2)에서의 클럭펄스(CLKi)는 제 8 스위칭소자(Tr8)의 소스전극으로도 인가되는 바, 이에 따라 이 출력 기간(T2)에 제 8 스위칭소자(Tr8)가 완전히 턴-오프된 상태를 유지할 수 있다. 즉, 이 출력 기간(T2)에는 세트 노드(Q)의 전압이 안정적으로 유지되어야 하는 바, 이를 위해서는 이 출력 기간(T2) 동안 제 8 스위칭소자(Tr8)를 통한 누설 전류를 방지하는 것이 바람직하다. 이 출력 기간(T2)에 제 8 스위칭소자(Tr8)의 게이트전극으로는 클럭펄스(CLKi+3)가 인가되지 않는 상태(즉, 이 게이트전극으로 저전압이 인가되는 상태)이므로, 이 제 8 스위칭소자(Tr8)의 소스전극으로 이 저전압보다 큰 전압값을 갖는 클럭펄스(CLKi)를 인가하게 되면 이 제 8 스위칭소자(Tr8)는 역방향으로 바이어스된다. 따라서, 출력 기간에 이 제 8 스위칭소자(Tr8)의 저항이 상당히 크게 되어 세트 노드(Q)의 전류가 누설되는 것을 방지할 수 있다.
다음으로, 리세트 기간(T3)에서의 n번째 스테이지(STn)의 동작을 설명하면 다음과 같다.
리세트 기간(T3)에는 제 8 스위칭소자(Tr8)의 게이트전극으로 클럭펄스(CLKi+3; 예를 들어, 제 4 클럭펄스(CLK4))가 인가된다. 이 제 4 클럭펄스(CLK4)는 n+3번째 스테이지(STn+3)로부터의 스캔펄스(SPn+3)에 동기된 클럭펄스이다. 이 제 4 클럭펄스(CLK4)에 의해 제 8 스위칭소자(Tr8)가 턴-온되고, 이 턴-온된 제 8 스위칭소자(Tr8)를 통해 세트 노드(Q)로 저전압이 인가된다. 이 저전압은 제 1 클럭펄스(CLK1)의 저전압을 의미한다. 따라서, 이 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 4 스위칭소자(Tr4), 제 6 스위칭소자(Tr6) 및 풀업 스위칭소자(Pu)가 턴-오프된다. 이 제 4 스위칭소자(Tr4)가 턴-오프됨에 따라 공통 노드(CN)가 충전용전압(VDD)으로 충전된다. 즉, 충전용전압(VDD)에 의해 항상 턴-온 상태로 유지된 제 3 스위칭소자(Tr3)를 통해 공통 노드(CN)가 충전용전압(VDD)으로 충전된다. 그러면, 이 충전된 공통 노드(CN)에 게이트전극을 통해 접속된 제 5 스위칭소자(Tr5)가 턴-온되고, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 충전용전압(VDD)이 리세트 노드(Qb)로 인가된다. 이에 따라, 이 리세트 노드(Qb)가 충전되고, 이 충전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Pd)가 턴-온된다. 따라서, 이 턴-온된 풀다운 스위칭소자(Pd)를 통해 제 2 방전용전압(VSS2)이 n번째 스테이지(STn)의 출력단자(OT)로 인가된다.
이와 같이 리세트 기간(T3)에는 세트 노드(Q)가 방전되고, 리세트 노드(Qb)가 충전됨으로 인해 풀업 스위칭소자(Pu)가 턴-오프되고, 풀다운 스위칭소자(Pd)가 턴-온된다. 따라서 n번째 스테이지(STn)로부터 더 이상 스캔펄스가 발생되지 않는다.
한편, 제 8 스위칭소자(Tr8)에 인가되는 클럭펄스(CLKi+3)는 한 프레임 기간 동안 여러 번 주기적으로 발생되므로, 제 4 클럭펄스(CLK4)가 발생되는 시점마다 세트 노드(Q)가 주기적으로 방전된다. 또한, 이 제 8 스위칭소자(Tr8)는 제 4 클럭펄스(CLK4)가 발생될 때 마다 주기적으로 정극성 방향으로 스트레스를 받고, 또한 제 4 클럭펄스(CLK4)가 발생되지 않는 시점에는 부극성 방향으로 스트레스를 받으므로, 제 8 스위칭소자(Tr8)의 문턱 전압이 일정 극성 방향에 따라 편향되는 것을 방지할 수 있다.
한편, 상술된 n번째 스테이지(STn)는 상술된 전체 스테이지들 중 4번째 이후의 스테이지를 의미한다. 예를 들어, 이 n은 4보다 큰 자연수가 될 수 있다. 5번째 스테이지부터 마지막 번째 스테이지는 도 3에 도시된 바와 같은 회로 구성을 갖는 반면, 1번째 내지 4번째 스테이지는 도 3의 회로 구성에서 제 9 스위칭소자(Tr9)가 제거된 회로 구성을 갖는다. 그리고, 1번째 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트전극으로는 n-2번째 스테이지(STn-2)로부터의 스캔펄스(SPn-2) 대신 스타트 펄스(Vst)가 인가되고, 제 2 스위칭소자(Tr2)의 소스전극으로는 n-1번째 스테이지(STn-1)로부터의 스캔펄스(SPn-1) 대신 스타트 펄스(Vst)가 인가된다. 그리고, 2번째 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트전극으로는 n-2번째 스테이지(STn-2)로부터의 스캔펄스(SPn-2) 대신 스타트 펄스(Vst)가 인가된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
OB: 출력부 Tr#: 제 # 스위칭소자
Pu: 풀업 스위칭소자 Pd: 풀다운 스위칭소자
VSS#: 제 # 방전용전압 VDD: 충전용전압
CLK#: 제 # 클럭펄스 SP#: 제 # 스캔펄스
Q: 세트 노드 QB: 리세트 노드
CN: 공통 노드 Vst: 스타트 펄스

Claims (5)

  1. 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 공급받고 이를 출력단자를 통해 스캔펄스로서 출력하는 다수의 스테이지들을 포함하며;
    상기 다수의 스테이지들은 순차적으로 스캔펄스를 출력하며;
    상기 다수의 스테이지들 중 n번째 스테이지는,
    n-2번째 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드간에 접속된 제 1 스위칭소자;
    n-1번째 스테이지로부터의 스캔펄스에 동기된 클럭펄스에 따라 제어되며, 상기 n-1번째 스테이지의 출력단자와 상기 세트 노드간에 접속된 제 2 스위칭소자;
    상기 충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 공통 노드간에 접속된 제 3 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 공통 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 제 4 스위칭소자;
    상기 공통 노드에 인가된 전압에 따라 제어되며, 상기 충전용전원라인과 리세트 노드간에 접속된 제 5 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 6 스위칭소자;
    상기 n-2번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 7 스위칭소자;
    n+3번째 스테이지로부터의 스캔펄스에 동기된 클럭펄스에 따라 제어되며, 상기 세트 노드와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속된 제 8 스위칭소자; 및,
    상기 세트 노드 및 리세트 노드에 인가된 전압에 따라 제어되어 상기 어느 하나의 클럭펄스를 스캔펄스로서 출력하는 출력부를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    스타트 펄스에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 9 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 다수의 클럭펄스들은 서로 다른 위상차를 갖는 8상의 클럭펄스들인 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    인접한 기간에 출력되는 클럭펄스들의 펄스폭이 중첩된 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    상기 출력부는,
    상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 어느 하나의 클럭펄스를 전송하는 클럭전송라인과 상기 n번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 및,
    상기 리세트 노드에 인가된 전압에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 제 2 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
KR1020120031095A 2012-03-27 2012-03-27 쉬프트 레지스터 Active KR101901254B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120031095A KR101901254B1 (ko) 2012-03-27 2012-03-27 쉬프트 레지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120031095A KR101901254B1 (ko) 2012-03-27 2012-03-27 쉬프트 레지스터

Publications (2)

Publication Number Publication Date
KR20130109395A KR20130109395A (ko) 2013-10-08
KR101901254B1 true KR101901254B1 (ko) 2018-09-27

Family

ID=49631620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120031095A Active KR101901254B1 (ko) 2012-03-27 2012-03-27 쉬프트 레지스터

Country Status (1)

Country Link
KR (1) KR101901254B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102268671B1 (ko) 2015-04-30 2021-06-24 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002189203A (ja) 2000-09-18 2002-07-05 Lg Philips Lcd Co Ltd 液晶表示装置の駆動方法及び駆動回路
US20020093474A1 (en) 2001-01-17 2002-07-18 Casio Computer Co., Ltd. Electric circuit
US6426743B1 (en) 1999-02-09 2002-07-30 Lg. Philips Lcd Co., Ltd Shift register
JP2003157049A (ja) 2001-11-20 2003-05-30 Matsushita Electric Ind Co Ltd アクティブマトリクス型表示装置、及びその駆動方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426743B1 (en) 1999-02-09 2002-07-30 Lg. Philips Lcd Co., Ltd Shift register
JP2002189203A (ja) 2000-09-18 2002-07-05 Lg Philips Lcd Co Ltd 液晶表示装置の駆動方法及び駆動回路
US20020093474A1 (en) 2001-01-17 2002-07-18 Casio Computer Co., Ltd. Electric circuit
JP2003157049A (ja) 2001-11-20 2003-05-30 Matsushita Electric Ind Co Ltd アクティブマトリクス型表示装置、及びその駆動方法

Also Published As

Publication number Publication date
KR20130109395A (ko) 2013-10-08

Similar Documents

Publication Publication Date Title
KR101296645B1 (ko) 쉬프트 레지스터
KR102066083B1 (ko) 쉬프트 레지스터
KR101341909B1 (ko) 쉬프트 레지스터
CN102750987B (zh) 移位寄存器
KR101920752B1 (ko) 게이트 구동회로
CN102651207B (zh) 栅极驱动电路
KR101777135B1 (ko) 쉬프트 레지스터
KR101451575B1 (ko) 쉬프트 레지스터
KR101568258B1 (ko) 쉬프트 레지스터
KR101859471B1 (ko) 쉬프트 레지스터
KR20070122174A (ko) 쉬프트 레지스터
KR20120011765A (ko) 쉬프트 레지스터
KR101908508B1 (ko) 쉬프트 레지스터
KR101980753B1 (ko) 쉬프트 레지스터
KR101658150B1 (ko) 쉬프트 레지스터
KR102034053B1 (ko) 쉬프트 레지스터
KR101941451B1 (ko) 쉬프트 레지스터
KR20140076851A (ko) 쉬프트 레지스터
KR101232152B1 (ko) 게이트 구동회로 및 이의 구동방법
KR101941449B1 (ko) 쉬프트 레지스터
KR20070003564A (ko) 쉬프트 레지스터
KR101901254B1 (ko) 쉬프트 레지스터
KR101747738B1 (ko) 쉬프트 레지스터
KR20090061527A (ko) 쉬프트 레지스터
KR20090015275A (ko) 쉬프트 레지스터

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20120327

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20170302

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20120327

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20180330

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20180621

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20180917

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20180917

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20210818

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20220816

Start annual number: 5

End annual number: 5