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KR101568258B1 - 쉬프트 레지스터 - Google Patents

쉬프트 레지스터 Download PDF

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KR101568258B1
KR101568258B1 KR1020090057970A KR20090057970A KR101568258B1 KR 101568258 B1 KR101568258 B1 KR 101568258B1 KR 1020090057970 A KR1020090057970 A KR 1020090057970A KR 20090057970 A KR20090057970 A KR 20090057970A KR 101568258 B1 KR101568258 B1 KR 101568258B1
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KR
South Korea
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clock
switching element
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pulse
reset
Prior art date
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KR1020090057970A
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김빈
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엘지디스플레이 주식회사
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Publication date
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Abstract

본 발명은 쉬프트 레지스터의 각 스테이지에 구비된 스위칭소자들을 안정화시킴으로써 영상의 표시 불량을 방지하고 그 신뢰도를 향상시킬 수 있도록 한 쉬프트 레지스터에 관한 것으로, 서로 다른 위상차를 갖는 복수의 클럭펄스 중 적어도 하나의 클럭펄스를 공급받아 순차적으로 출력신호를 출력하는 다수의 스테이지들을 포함하며, 상기 각 스테이지는 인에이블용 노드의 신호상태에 따라 상기 복수의 클럭펄스들 중 적어도 하나의 클럭펄스를 상기 출력신호로서 출력하는 풀업 스위칭소자; 및 상기 각 클럭펄스들의 로우 레벨전압보다 더 낮은 로우 전압레벨을 갖고 공급되는 복수의 리셋 클럭 중 적어도 하나의 리셋 클럭에 응답하여 외부로부터의 스타트 펄스 또는 전단 스테이지로부터의 출력신호를 상기 인에이블용 노드에 공급하는 안정화 스위칭소자를 구비한 것을 특징으로 한다.
쉬프트 레지스터, 인에이블용 노드, 안정화 스위칭소자,

Description

쉬프트 레지스터{A SHIFT REGISTER}
본 발명은 액정 표시장치의 쉬프트 레지스터에 관한 것으로, 특히 쉬프트 레지스터의 각 스테이지에 구비된 스위칭소자들을 안정화시킴으로써 영상의 표시 불량을 방지하고 그 신뢰도를 향상시킬 수 있도록 한 쉬프트 레지스터에 관한 것이다.
통상의 액정 표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정 표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로들을 구비한다.
액정패널에는 복수의 게이트 라인들과 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 구동회로는 액정 패널의 게이트 라인들을 구동하는 게이트 드라이버, 상기 데이터 라인들을 구동하는 데이터 드라이버 및 상기의 게이트 드라이버와 데이터 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다. 여기서, 상기의 게이트 드라이버나 데이터 드라이버에는 적어도 하나의 출력펄스들을 순차적으로 출력시키기 위한 쉬프트 레지스터들이 구비된다.
특히, 종래의 게이트 드라이버에 구비되는 쉬프트 레지스터는 서로 종속적으로 연결된 복수의 스테이지들로 구성된다. 이러한 각 스테이지들은 하나씩의 출력펄스들을 순차적으로 출력하게 되고, 이 출력펄스들은 액정패널의 게이트 라인들에 순차적으로 공급되어, 게이트 라인들을 순차적으로 스캐닝하게 된다.
도 1을 참조하여 같은 종래의 스테이지 구성을 좀 더 구체적으로 살펴보면, 종래의 각 스테이지는 인에이블용 노드(Q) 및 디세이블용 노드(QB)의 충전 및 방전 상태를 제어하기 위한 노드 제어부(10), 인에이블용 노드(Q)의 신호상태에 따라 출력펄스(Vout)를 출력하는 풀업 스위칭소자(Trup) 및 디세이블용 노드(QB)의 신호상태에 따라 방전용 전압원(VSS)을 출력하는 풀다운 스위칭소자(Trpd)를 구비한다.
이와 같이 구성된 각 스테이지의 인에이블용 노드(Q)와 디세이블용 노드(QB)는 서로 교번적으로 충전 및 방전되는데, 인에이블용 노드(Q)가 충전된 상태일 때에는 디세이블용 노드(QB)가 방전 상태를 유지하며, 디세이블 노드(QB)가 충전된 상태일 때에는 인에이블용 노드(Q)가 방전 상태를 유지하게 된다. 여기서, 인에이블용 노드(Q)가 충전 상태일 때는 풀업 스위칭소자(Trup)로부터의 출력펄스(Vout)가 해당 게이트 라인으로 출력되고, 디세이블용 노드(QB)가 충전 상태일 때는 풀다운 스위칭소자(Trpd)로부터의 방전용 전압원(VSS)이 해당 게이트 라인으로 출력된다.
상기 풀업 스위칭소자(Trpu)의 게이트 단자는 인에이블용 노드(Q)에 접속되며, 드레인 단자는 클럭펄스(CLK)가 인가되는 클럭전송라인에 접속되고, 소스 단자는 게이트 라인에 접속된다. 여기서, 클럭펄스(CLK)는 주기적으로 하이 상태 및 로우 상태를 가지며 풀업 스위칭소자(Trpu)의 드레인 단자로 공급된다. 이때, 풀업 스위칭소자(Trpu)는 자신의 드레인 단자에 주기적으로 계속해서 입력되는 클럭펄스(CLK)들 중, 인에이블용 노드(Q)가 충전된 시점에 입력되는 하이 상태의 클럭펄스(CLK)를 출력펄스(Vout)로 출력하게 된다. 그리고, 출력펄스(Vout)의 출력 이후에는 인에이블용 노드(Q)가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 풀업 스위칭소자(Trpu)는 한 프레임에 한번의 출력펄스(Vout)만을 출력하게 된다.
하지만, 상기의 클럭펄스(CLK)는 한 프레임 기간 동안 여러 번 공급되기 때문에 풀업 스위칭소자(Trpu)가 턴-오프된 상태 즉, 인에이블용 노드(Q)가 방전된 상태에서도 풀업 스위칭소자(Trpu)의 드레인 단자에 계속해서 공급된다.
이에 따라, 풀업 스위칭소자(Trpu)의 게이트 단자가 접속된 인에이블용 노드(Q)와 풀업 스위칭소자(Trpu)의 드레인 단자 간에는 커플링 현상이 발생된다. 그러면 커플링 현상에 의해 인에이블용 노드(Q)에는 클럭펄스(CLK)에 따른 소정의 전압이 계속해서 충전되므로, 인에이블용 노드(Q)가 원치 않는 타이밍에서 충전 상태로 유지될 수 있다. 이 경우, 인에이블용 노드(Q)가 한 프레임 기간 동안에 두 번 이상 충전상태가 될 수 있으며, 풀업 스위칭소자(Trpu) 또한 한 프레임 기간 동안 두 번 이상 턴-온될 수 있다.
결국, 상기와 같은 커플링 현상에 의해 적어도 하나의 스테이지가 한 프레임 기간 동안 두 번 이상의 출력펄스(Vout) 출력하는 문제가 발생하게 된다. 이와 같이, 하나의 스테이지가 한 프레임 기간 동안 두 번 이상의 출력펄스(Vout)를 출력 하게 되면, 액정패널에 표시되는 영상의 품질과 함께 그 신뢰도가 떨어지게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 각 스테이지의 인에이블용 노드를 주기적으로 방전시킴으로써, 각각의 풀업 스위칭 소자들을 안정화시켜 영상의 표시 불량을 방지하고, 그 신뢰도를 향상시킬 수 있도록 한 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 쉬프트 레지스터는 서로 다른 위상차를 갖는 복수의 클럭펄스 중 적어도 하나의 클럭펄스를 공급받아 순차적으로 출력신호를 출력하는 다수의 스테이지들을 포함하며, 상기 각 스테이지는 인에이블용 노드의 신호상태에 따라 상기 복수의 클럭펄스들 중 적어도 하나의 클럭펄스를 상기 출력신호로서 출력하는 풀업 스위칭소자; 및 상기 각 클럭펄스들의 로우 레벨전압보다 더 낮은 로우 전압레벨을 갖고 공급되는 복수의 리셋 클럭 중 적어도 하나의 리셋 클럭에 응답하여 외부로부터의 스타트 펄스 또는 전단 스테이지로부터의 출력신호를 상기 인에이블용 노드에 공급하는 안정화 스위칭소자를 구비한 것을 특징으로 한다.
상기 복수의 클럭펄스들 각각은 서로 인접하게 발생되는 클럭펄스 간에 일정 기간 동안 서로 동시에 액티브 상태를 유지하도록 발생되어 서로 순환되도록 각각에 대응되는 스테이지에 공급되며, 상기 복수의 리셋 클럭들은 각각은 상기 복수의 클럭펄스들의 펄스 폭 보다 더 작은 폭을 가지고 상기 클럭펄스들 각각과 대응되도 록 발생된 것을 특징으로 한다.
상기 복수의 리셋 클럭은 4상의 클럭펄스에 대응하여 4상으로 발생되며, 제 1 리셋 클럭은 제 4k+1 스테이지(k는 0을 포함한 자연수)에 구비된 안정화 스위칭소자에 공급되며, 제 2 리셋 클럭은 제 4k+2 스테이지에 구비된 안정화 스위칭소자에 공급되고, 제 3 리셋 클럭은 제 4k+3 스테이지에 구비된 안정화 스위칭소자에 공급되며, 제 4 리셋 클럭은 제 4k+4 스테이지에 구비된 안정화 스위칭소자에 공급되는 것을 특징으로 한다.
상기 제 1 리셋 클럭은 4상으로 발생되는 상기 클럭펄스들 중 제 4 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점과 제 1 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점의 사이 기간에 로우 상태에서 하이 상태로 변화하고, 상기 제 1 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점과 상기 제 4 클럭펄스가 하이 상태에서 로우 상태로 변화하는 시점의 사이 기간에 하이 상태에서 로우 상태로 변화하며, 상기 제 2 리셋 클럭은 상기 제 1 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점과 제 2 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점의 사이 기간에 로우 상태에서 하이 상태로 변화하고, 상기 제 2 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점과 제 1 클럭펄스가 하이 상태에서 로우 상태로 변화하는 시점의 사이 기간에 하이 상태에서 로우 상태로 변화하는 것을 특징으로 한다.
상기 출력신호들의 출력이 중단되는 블랭크 기간(Blank Time)에는 상기 복수의 클럭 펄스를 로우 전압 레벨로 유지되도록 하여 상기 각 스테이지에 공급함과 아울러 상기 복수의 리셋 클럭 레벨을 상기 각 클럭 펄스의 로우 전압레벨 보다 더 낮은 로우 전압레벨로 유지시켜서 상기 각 스테이지의 안정화 스위치에 공급하는 것을 특징으로 한다.
상기 각 스테이지는 상기 인에이블용 노드의 신호상태를 제어하기 위한 노드 제어부 및 다음단 스테이지로부터의 출력신호에 응답하여 상기 풀업 스위칭소자의 출력단자를 방전시키는 적어도 하나의 풀다운 스위칭소자를 더 구비한 것을 특징으로 한다.
상기 노드 제어부는 전단 스테이지로부터의 출력펄스 또는 외부로부터의 스타트 펄스에 응답하여 현재 스테이지의 인에이블용 노드를 충전용 전압원으로 충전시키는 제 1 스위칭소자 및 다음단 스테이지로부터의 출력펄스에 응답하여 상기 현재 스테이지의 인에이블용 노드를 방전용 전압원으로 방전시키는 제 2 스위칭소자를 구비한 것을 특징으로 한다.
상기 적어도 하나의 풀다운 스위칭소자는 상기 제 1 내지 제 4 클럭펄스나 상기 제 1 내지 제 4 리셋 클럭들 중 적어도 하나의 클럭펄스에 응답하여 상기 풀럽 스위칭 소자의 출력단을 상기 방전용 전압원으로 방전 시키는 제 3 스위칭 소자 및 상기 풀업 스위칭소자로부터의 출력신호에 응답하여 상기 풀업 스위칭소자의 드레인단자와 소스단자간을 접속시키는 제 4 스위칭 소자로 이루어진 것을 특징으로 한다.
상기 제 3 스위칭 소자는 상기 제 1 내지 제 4 클럭펄스나 제 1 내지 제 4 리셋 클럭들 중 적어도 하나의 클럭 펄스에 응답하여 상기 풀업 스위칭소자의 출력 단을 상기 적어도 하나의 클럭펄스가 갖는 로우 전압 레벨로 방전시키는 것을 특징으로 한다.
상기 각각의 스테이지에는 상기 스타트 펄스에 따라 상기 각각의 인에이블용 노드를 상기 방전용 전압원으로 방전시키는 리셋 스위칭소자를 더 구비한 것을 특징으로 한다.
상기와 같은 특징을 갖는 본 발명의 쉬프트 레지스터는 외부로부터 공급되는 클럭펄스의 로우 전압보다 더 낮은 레벨의 로우 전압으로 공급되는 리셋 클럭들을 이용하여 각 스테이지의 인에이블용 노드를 주기적으로 방전시킨다. 이에 따라, 상기 인에이블용 노드에 접속된 풀업 스위칭소자의 열화를 방지하여 더욱 안정화시킴으로써 영상의 표시 불량을 방지할 수 있으면서도 그 신뢰성을 더욱 향상시킬 수 있다.
이하, 상기와 같은 특징을 갖는 본 발명의 실시 예에 따른 쉬프트 레지스터를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타낸 구성도이다. 그리고, 도 3은 도 2의 쉬프트 레지스터에 공급되는 신호 및 상기 쉬프트 레지스터로부터 출력되는 신호를 나타낸 파형도이다.
도 2에 도시된 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 스테이지들(ST1 내지 STn) 및 하나의 더미 스테이지(STn+1)로 구성된다. 여기서, 각 스테 이지들(ST1 내지 STn)은 한 프레임 기간 동안 한 번의 출력펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 제 1 스테이지(ST1)부터 더미 스테이지(STn+1)까지 순차적으로 출력펄스를 출력한다.
이에, 더미 스테이지(STn+1)를 제외한 상기의 스테이지들(ST1 내지 STn)로부터 출력된 출력펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 액정 패널의 각 게이트 라인들을 순차적으로 스캐닝하게 된다.
구체적으로, 제 1 스테이지(ST1)가 제 1 출력펄스(Vout1)를 출력하면, 이어서 제 2 스테이지(ST2)가 제 2 출력펄스(Vout2)를 출력하고, 다음으로 제 3 스테이지(ST3)가 제 3 출력펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(STn)가 제 n 출력펄스(Voutn)를 출력한다. 한편, 제 n 스테이지(STn)가 제 n 출력펄스(Voutn)를 출력한 후, 더미 스테이지(STn+1)가 제 n+1 출력펄스(Voutn+1)를 출력하는데, 이때 더미 스테이지(STn+1)로부터 출력된 제 n+1 출력펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 제 n 스테이지(STn)에만 공급된다. 이러한 본 발명의 쉬프트 레지스터는 액정 패널의 비표시부에 내장된다.
쉬프트 레지스터의 스테이지(ST1 내지 STn+1)들은 충전용 전압원(VDD)과 방전용 전압원(VSS), 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 적어도 하나의 클럭펄스와 더불어, 각각의 스테이지(ST1 내지 STn+1)를 안정화시키기 위해 공급되는 복수의 리셋 클럭(RC1 내지 RC4) 중 적어도 하나의 리셋 클럭을 인가받는다. 상기 복수의 리셋 클럭(RC1 내지 RC4)은 서로 순차적인 위상차를 갖고 순환되도록 공급되는데, 이러한 복수의 리셋 클럭 예를 들어, 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)에 대해서는 이 후에 첨부된 도면을 참조하여 좀 더 구체적으로 설명하기로 한다. 여기서, 각각의 스테이지(ST1 내지 STn+1)에 공급되는 클럭펄스와 리셋 클럭의 수는 각 스테이지(ST1 내지 STn+1)의 회로 구성에 따라 가변될 수 있다.
상기 충전용 전압원(VDD)과 방전용 전압원(VSS)은 서로 다른 크기를 갖는 전압원으로서, 충전용 전압원(VDD)이 방전용 전압원(VSS)보다 더 큰 전압크기를 갖는다. 일반적으로, 충전용 전압원(VDD)은 정극성을 나타내며, 방전용 전압원(VSS)은 부극성을 나타낸다. 또한, 방전용 전압원(VSS)은 접지전압이 될 수도 있다.
상기 각 스테이지들(ST1 내지 STn+1) 중 가장 상측에 위치한 제 1 스테이지(ST1)는 충전용 전압원(VDD), 방전용 전압원(VSS), 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나의 클럭펄스와 함께 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4) 중 적어도 하나의 리셋 클럭과 더불어 스타트 펄스(Vst)를 더 공급받는다. 그리고, 제 1 스테이지(ST1)를 제외한 나머지 스테이지(ST2 내지 STn+1)는 스타트 펄스(Vst)를 제외한 나머진 신호들 즉, 충전용 전압원(VDD), 방전용 전압원(VSS), 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나의 클럭펄스 및 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4) 중 적어도 하나의 리셋 클럭을 공급 받는다. 여기서, 제 1 스테이지(ST1)를 제외한 나머지 스테이지(ST2 내지 STn+1)는 필요에 따라 예를 들어, 스타트 펄스(Vst)를 이용하여 각 스테이지(ST2 내지 STn+1)를 초기화시키는 경우에 스타트 펄스(Vst)를 더 공급받기도 한다.
상기의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 도 3에 도시된 바와 같이, 서로 인접하게 발생되는 클럭펄스간에 소정 기간 동안 동시에 하이 기간을 유지하도록 발생되어 서로 순환되도록 쉬프트 레지스터에 공급된다. 좀 더 구체적으로 설명하면, 제 2 클럭펄스(CLK2)의 경우에는 제 1 클럭펄스(CLK1)보다 2/3 펄스폭만큼 위상지연되어 발생되고, 제 3 클럭펄스(CLK3)는 제 2 클럭펄스(CLK2)보다 2/3 펄스폭만큼 위상지연되어 발생되며, 제 4 클럭펄스(CLK4)는 제 3 클럭펄스(CLK3)보다 2/3 펄스폭만큼 위상지연되어 발생된다. 이러한 각 클럭펄스(CLK1 내지 CLK4)들은 서로 동일한 펄스 폭 및 듀티율을 갖는다. 그리고, 제 1 클럭펄스(CLK1)는 제 4 클럭펄스(CLK4)보다 2/3 펄스폭만큼 위상지연되어 출력된다.
이에 따라, 인접한 기간에 출력되는 클럭펄스들은 일정 기간 동안 서로 동시에 하이 상태를 유지한다. 예를 들어, 제 1 클럭펄스(CLK1)의 펄스폭(하이 상태의 펄스폭)과 제 2 클럭펄스(CLK2)의 펄스폭(하이 상태의 펄스폭)은 동일하며, 제 1 클럭펄스(CLK1)의 후반부가 제 2 클럭펄스(CLK2)의 전반부와 중첩된다. 이때, 제 1 클럭펄스(CLK1)의 펄스 폭과 제 2 클럭펄스(CLK2)의 펄스 폭간의 중첩 구간은 약 1/3 펄스폭 구간에 해당한다.
제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)를 서로 동기 되도록 발생 및 출력될 수 있다. 이에, 스타트 펄스(Vst)의 후반부는 제 1 클럭펄스(CLK1)의 전반부와 중첩한다. 이때는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 발생 및 출력된다. 단, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간 동안 여러번 출력되지만, 스타트 펄스(Vst)의 경우는 한 프레임 기간 동안 단 한번 출력된다. 다시 말해, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브 상태를 나타낸다.
한편, 본 발명에 따른 쉬프트 레지스터는 서로 다른 위상차를 갖는 2개의 클럭펄스(2상 클럭펄스)를 사용할 수도 있으며, 또는 3개의 클럭펄스(3상 클럭펄스)를 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는 서로 다른 위상을 갖는 5개 이상의 클럭펄스들을 사용할 수도 있다.
본 발명의 실시 예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1 내지 STn+1)에는 적어도 하나의 클럭 펄스가 공급되는바, 2개의 클럭펄스가 공급되는 경우에 있어서, 하나의 클럭펄스는 각 스테이지(ST1 내지 STn+1)가 출력펄스(Vout1 내지 Voutn)를 출력함에 있어 필요한 클럭펄스이고, 또 하나의 클럭펄스는 각 스테이지(ST1 내지 STn+1)의 출력펄스(Vout1 내지 Voutn) 출력단을 로우 전압 레벨로 안정화시키기 위한 클럭펄스가 될 수 있다.
한편, 본 발명에 따른 복수의 리셋 클럭(RC1 내지 RC4)들은 각 스테이지(ST1 내지 STn+1)를 안정화시키기 위해 공급되는 신호로서, 이러한 복수의 리셋 클럭(RC1 내지 RC4)들도 상기 클럭펄스(CLK1 내지 CLK4)들과 대응되도록 적어도 2상의 클럭펄스가 될 수 있다.
구체적으로, 상기 복수의 리셋 클럭 예를 들어, 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 펄스 폭은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 펄스 폭 보다 저 작게 설정된다. 다시 말해, 복수의 리셋 클럭(RC1 내지 RC4)들은 각 스테이지(ST1 내지 STn+1)에 구비된 안정화 스위칭소자의 문턱전압 상승을 방지하기 위해 그 펄스 폭을 감소시킴이 바람직하다. 따라서, 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 펄스 폭은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 펄스 폭보다 더 작게 설정됨이 바람직 하다.
아울러, 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 로우 전압레벨(rcl)은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 로우 전압레벨(vgl) 보다 더 낮게 설정될 수 있다. 좀 더 구체적인 예를 들어 설명하면, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 하이 전압레벨(vgh)은 15V로 발생될 수 있으며, 이때 로우 전압레벨(vgl)은 -5V로 발생될 수 있다. 이 경우, 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 하이 전압레벨(rch)은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 하이 전압레벨(vgh)과 동일하게 15V로 발생될 수 있다. 하지만, 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 로우 전압레벨(rcl)은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 로우 전압레벨(vgl)인 -5V 보다 더 낮은 -10V로 발생된다. 즉, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 로우 전압레벨(vgl)이 0V로 발생되면 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 로우 전압레벨(rcl)은 -5V로 발생되도록 하며, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 로우 전압레벨(vgl)이 -10V로 발생되면 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 로우 전압레벨(rcl)은 -15V로 발생되도록 한다.
이와 같이, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 로우 전압레벨(vgl)보다 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 로우 전압레벨(rcl)을 더 낮게 설 정하면 각 스테이지(ST1 내지 STn+1)에 구비된 안정화 스위칭 소자의 열화 즉, 안정화 스위칭 소자의 문턱 전압을 안정화시킬 수 있게 된다.
본 발명에서의 리셋 클럭(RC1 내지 RC4)들은 상기의 클럭펄스들(CLK1 내지 CLK4)이 서로 중첩되는 것과 같이 각각의 클럭 펄스(CLK1 내지 CLK4)들과 서로 중첩 되는데, 구체적으로 각각의 리셋 클럭(RC1 내지 RC4)들은 앞서 출력된 클럭펄스의 하이 상태로의 상승시간과 이후 출력되는 클럭펄스의 하이 상태로의 상승시간 사이에 하이 상태로 유지되며, 일정 기간 내에 다시 로우 상태로 유지된다.
좀 더 구체적으로 설명하면, 제 1 리셋 클럭(RC1)은 제 4 클럭펄스(CLK4)가 로우 상태에서 하이 상태로 변화하는 시점(t4)과 제 1 클럭펄스(CLK1)가 로우 상태에서 하이 상태로 변화하는 시점(t1)의 사이 기간(tr1)에, 로우 상태에서 하이 상태로 변화한다. 그리고, 제 1 리셋 클럭(RC1)은 제 1 클럭펄스(CLK1)가 로우 상태에서 하이 상태로 변화하는 시점(t1)과 제 4 클럭펄스(CLK4)가 하이 상태에서 로우 상태로 변화하는 시점(t3)의 사이 기간(tr2)에 하이 상태에서 로우 상태로 변화한다. 즉, 제 1 리셋 클럭(RC1)은 제 4 클럭펄스(CLK4)와 제 1 클럭펄스(CLK1)가 중첩하는 중첩 기간(t3)내에 하이 상태에서 로우 상태로 변화한다.
제 2 리셋 클럭(RC1)의 경우에는 제 1 클럭펄스(CLK1)가 로우 상태에서 하이 상태로 변화하는 시점(t1)과 제 2 클럭펄스(CLK2)가 로우 상태에서 하이 상태로 변화하는 시점(t5)의 사이 기간(tr3)에, 로우 상태에서 하이 상태로 변화한다. 그리고, 제 2 리셋 클럭(RC2)은 제 2 클럭펄스(CLK2)가 로우 상태에서 하이 상태로 변화하는 시점(t5)과 제 1 클럭펄스(CLK1)가 하이 상태에서 로우 상태로 변화하는 시 점(t6)의 사이 기간(tr4)에 하이 상태에서 로우 상태로 변화한다. 즉, 제 2 리셋 클럭(RC2)은 제 1 클럭펄스(CLK1)와 제 2 클럭펄스(CLK2)가 중첩하는 중첩 기간(t6)내에 하이 상태에서 로우 상태로 변화한다.
한편, 서로 인접한 기간에 출력되는 각 리셋 클럭들(RC1 내지 RC4)은 서로 일정 기간 중첩될 수도 있으나 서로 중첩되지 않아도 무방하다. 이러한 본 발명의 쉬프트 레지스터는 서로 다른 위상 갖는 2개의 리셋 클럭(2상 리셋 클럭)를 사용할 수 도 있으며, 서로 다른 위상을 갖는 3개의 리셋 클럭(3상 리셋 클럭)를 사용할 수 도 있다. 또한, 본 발명의 쉬프트 레지스터는 서로 다른 위상을 갖는 5개 이상의 리셋 클럭들을 사용할 수 도 있다. 하지만, 이하에서는 네 개의 리셋 클럭 즉, 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)을 사용한 경우만을 일 예로 설명하기로 한다.
상술한 제 1 리셋 클럭(RC1)은 제 4k+1 스테이지에 구비된 안정화 스위칭소자에 공급되며, 제 2 리셋 클럭(RC2)은 제 4k+2 스테이지에 구비된 안정화 스위칭소자에 공급된다. 그리고 제 3 리셋 클럭(RC3)은 제 4k+3 스테이지에 구비된 안정화 스위칭소자에 공급되고, 제 4 리셋 클럭(RC4)은 제 4k+4 스테이지에 구비된 안정화 스위칭소자에 공급된다. 여기서, k는 0을 포함한 자연수이다.
한편으로, 도 3에 도시된 바와 같이 액정패널의 각 데이터 라인들에 영상 신호가 공급되지 않는 블랭크 기간(Blank Time) 예를 들어, 각 데이터 라인들에 영상 신호가 공급되는 매 프래임 기간의 사이 기간에는 상기 각 데이터 라인들과 게이트 라인들에 영상 신호나 스캔펄스들의 공급이 중단된다. 이때, 본 발명의 쉬프트 레 지스터에는 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)를 로우 전압 레벨(vgl)로 유지되도록 하여 공급함과 더불어, 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)을 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)의 로우 전압레벨(vgl) 보다 더 낮은 로우 전압레벨(rcl)로 유지시켜서 공급한다. 이에 따라, 영상 신호나 스캔펄스들의 공급이 중단되는 블랭크 기간에도 상기 각 스테이지(ST1 내지 STn+1)를 안정화시킬 수 있게 된다.
다음으로, 본 발명의 실시 예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1 내지 STn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 4는 도 2에 도시된 제 2 스테이지의 회로 구성을 나타낸 도면이다.
도 4에 도시된 각 스테이지(ST1 내지 STn+1)는 인에이블용 노드(Q)의 신호상태를 제어하기 위한 노드 제어부(NC), 인에이블용 노드(Q)의 신호상태에 따라 출력펄스(Vout)를 출력하는 풀업 스위칭소자(Trup), 다음단 스테이지로부터의 출력펄스에 응답하여 상기 풀업 스위칭소자(Trup)의 출력단자를 방전시키는 적어도 하나의 풀다운 스위칭소자(Tr3,Tr4) 및 상기 인에이블용 노드(Q)를 주기적으로 방전시키기 위한 안정화 스위칭소자(RTr)를 구비한다.
이와 같이 구성된 각 스테이지들(ST1 내지 STn+1)이 출력펄스(Vout1 내지 Voutn)를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블용 노드(Q)가 먼저 충전되는 인에이블 동작이 선행되어야 하는바, 이를 위해 각 스테이지(ST1 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 출력펄스를 공급받아 자신의 인에이블용 노드(Q)를 충전상태로 만든다. 즉, 제 k 스테이지는 제 k-1 스 테이지로부터의 출력펄스에 응답하여 제 k 스테이지의 인에이블용 노드(Q)를 충전용 전압원(VDD)으로 충전시킨다.
첫 번째에 위치한 제 1 스테이지(ST1)의 전단에는 스테이지가 존재하지 않으므로, 제 1 스테이지(ST1)는 타이밍 컨트롤러나 레벨 쉬프터로부터 스타트 펄스(Vst)를 공급받아 자신의 인에이블용 노드(Q)를 충전용 전압원(VDD)으로 충전시킨다.
또한, 각 스테이지(ST1 내지 STn+1)는 다음단 스테이지로부터의 출력펄스에 응답하여 자신의 인에이블용 노드(Q)를 방전시킨다. 즉, 제 k 스테이지는 제 k+1 스테이지로부터의 출력펄스에 응답하여 제 k 스테이지의 인에이블용 노드(Q)를 방전용 전압원(VSS)으로 방전시킨다.
노드 제어부(NC)는 제 1 및 제 2 스위칭소자(Tr1,Tr2)를 포함한다.
제 k 스테이지의 노드 제어부(NC)에 구비된 제 1 스위칭소자(Tr1)는 제 k-1 스테이지로부터의 출력펄스에 응답하여 제 k 스테이지의 인에이블용 노드(Q)를 충전용 전압원(VDD)으로 충전시킨다.
이를 위해, 각 스테이지의 노드 제어부(NC)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 전단 스테이지의 출력단자 또는 스타트 펄스(Vst) 입력단자에 접속되며, 드레인단자는 상기 충전용 전압원(VDD)을 전송하는 전원라인에 접속된다. 그리고 소스단자는 인에이블용 노드(Q)에 접속된다.
예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST1)로부터의 제 1 출력펄스(Vout1)에 응답하여, 제 2 스테이지(ST2)의 인에이블용 노드(Q)를 충전용 전압원(VDD)으로 충전시킨다. 단, 제 1 스테이지(ST1)의 전단에는 스테이지가 존재하지 않으므로, 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)는 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 응답하여, 제 1 스테이지(ST1)의 인에이블용 노드(Q)를 충전용 전압원(VDD)으로 충전시킨다.
제 k 스테이지의 노드 제어부(NC)에 구비된 제 2 스위칭소자(Tr2)는 제 k+1 스테이지 즉, 다음단 스테이지로부터의 출력펄스에 응답하여 제 k 스테이지의 인에이블용 노드(Q)를 방전용 전압원(VSS)으로 방전시킨다. 이를 위해, 제 k 스테이지의 노드 제어부(NC)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 k+1 스테이지의 출력단자에 접속되며 드레인단자는 제 k 스테이지의 인에이블용 노드(Q)에 접속되고, 소스단자는 상기 방전용 전압원(VSS)을 전송하는 전원라인에 접속된다. 예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 2 스위칭소자(Tr2)는 제 3 스테이지(ST3)로부터의 제 3 출력펄스(Vout3)에 응답하여 제 2 스테이지(ST2)의 인에이블용 노드(Q)를 방전용 전압원(VSS)으로 방전시킨다.
본 발명의 쉬프트 레지스터에 공급되는 클럭펄스는 4상의 클럭펄스이므로, 각 스테이지(ST1 내지 STn+1)에 구비된 각 풀업 스위칭소자(Trup)의 드레인단자에는 다음과 같은 클럭펄스가 공급된다.
즉, 제 4k+1 스테이지에 구비된 풀업 스위칭소자(Trup)는 제 1 클럭펄스(CLK1)를 공급받으며, 제 4k+2 스테이지에 구비된 풀업 스위칭소자(Trup)는 제 2 클럭펄스(CLK2)를 공급받으며, 제 4k+3 스테이지에 구비된 풀업 스위칭소자(Trup)는 제 3 클럭펄스(CLK3)를 공급받으며, 그리고 제 4k+4 스테이지에 구비된 풀업 스 위칭소자(Trup)는 제 4 클럭펄스(CLK4)를 공급받는다. 이에 따라, 도 4의 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trup)는 제 2 클럭펄스(CLK2)를 공급받게 된다.
각각의 스테이지(ST1 내지 STn+1)에 구비된 적어도 하나의 풀다운 스위칭소자 예를 들어, 제 3 및 제 4 스위칭 소자(Tr3,Tr4) 중 제 3 스위칭소자(Tr3)는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 적어도 하나의 클럭펄스 중 어느 하나의 클럭 신호에 응답하여, 제 k 스테이지의 인에이블용 노드(Q)를 방전용 전압원(VSS)으로 방전시킨다. 여기서 제 3 스위칭소자(Tr3)는 상기의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 외에 4상 이상의 리셋 클럭(RC1 내지 RC4) 중 어느 하나의 클럭을 공급받아서 제 k 스테이지의 인에이블용 노드(Q)를 방전용 전압원(VSS)으로 방전시킬 수도 있다.
이를 위해, 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)나 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4) 중 적어도 하나의 클럭 공급라인에 접속되며, 드레인단자는 제 k 스테이지의 인에이블용 노드(Q)에 접속되고, 소스단자는 방전용 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 풀업 스위칭소자(Trup)로부터의 출력에 응답하여, 풀업 스위칭소자(Trup)의 드레인단자와 소스단자간을 접속시킨다. 이를 위해, 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자 및 드레인단자는 풀업 스위칭소자(Trup)의 소스단자에 접속되며, 소스단자는 풀업 스위칭소자(Trup)의 드레인단자에 접속된다. 이러한 제 4 스위칭소자(Tr4)의 연결구조에 의해 제 4 스위칭소자(Tr4)가 열화되는 것을 방지할 수 있다.
안정화 스위칭소자(RTr)의 게이트 단자는 복수의 리셋 클럭(RC1 내지 RC4) 중 적어도 하나의 클럭 입력라인에 연결되고, 드레인단자는 전단 스테이지의 출력펄스가 출력단에 연결되며, 소스 단자는 인에이블용 노드(Q)에 접속된다.
도 3을 참조해보면, 각 스테이지(ST1 내지 STn+1)의 안정화 스위칭소자(RTr)에 공급되는 리셋 클럭(RC1 내지 RC4)은 4상으로 공급되므로, 각 스테이지(ST1 내지 STn+1)에 구비된 각 안정화 스위칭소자(RTr) 게이트 단자에는 다음과 같은 클럭펄스가 공급된다.
즉, 제 4k+1 스테이지에 구비된 안정화 스위칭소자(RTr)는 제 1 리셋 클럭(RC1)를 공급받으며, 제 4k+2 스테이지에 구비된 안정화 스위칭소자(RTr)는 제 2 리셋 클럭(RC2)를 공급받고, 제 4k+3 스테이지에 구비된 안정화 스위칭소자(RTr)는 제 3 리셋 클럭(RC3)을 공급받으며, 제 4k+4 스테이지에 구비된 안정화 스위칭소자(RTr)는 제 4 리셋 클럭(RC4)을 공급받는다. 이에 따라, 도 4의 제 2 스테이지(ST2)에 구비된 안정화 스위칭소자(RTr)는 제 2 리셋 클럭(RC2)을 공급받게 된다. 이와 같이, 각 안정화 스위칭소자(RTr)의 게이트단자에 공급되는 리셋 클럭은 풀업 스위칭소자(Trup)의 드레인단자에 공급되는 클럭펄스보다 앞선 위상을 갖는다.
각 스테이지(ST1 내지 STn+1)에 구비된 안정화 스위칭소자(RTr)의 드레인단자에는 전단 스테이지로부터의 출력펄스가 공급된다. 다시 말해, 제 k 스테이지에 구비된 안정화 스위칭소자(RTr)의 드레인단자에는 전단 스테이지 즉, 제 k-1 스테이지로부터의 출력펄스가 공급된다.
각 스테이지(ST1 내지 STn+1)로부터 출력되는 출력펄스와 다음단 스테이지에 구비된 안정화 스위칭소자(RTr)에 공급되는 리셋 클럭은 리셋 클럭의 펄스 폭 만큼의 기간동안 동시에 하이 상태를 갖는다. 즉, 제 k 스테이지에 구비된 풀업 스위칭소자(Trup)로부터 출력되는 제 k 출력펄스는 풀업 스위칭소자(Trup)의 드레인단자에 공급된 클럭펄스에 근거한 출력으로, 제 k 출력펄스는 제 k+1 스테이지에 구비된 안정화 스위칭소자(RTr)의 게이트단자에 공급되는 리셋 클럭과 일 기간 즉, 리셋 클럭의 펄스 폭 만큼의 기간동안 동시에 하이 상태가 된다.
여기서, 각각의 출력펄스(Vout1 내지 Voutn)는 한 프레임 기간 중에 일 기간동안 하이 상태를 나타내고, 한 프레임 기간 중의 나머지 기간 동안은 로우 상태를 나타낸다. 그리고, 각 출력펄스(Vout1 내지 Voutn)에 대응되는 클럭펄스는 한 프레임 기간동안 주기적으로 여러번의 하이 상태를 나타낸다. 즉, 출력펄스(Vout1 내지 Voutn)의 하이 상태는 클럭펄스(CLK1 내지 CLK4)의 다수의 하이 상태들 중 어느 하나이다.
안정화 스위칭소자(RTr)는 상술한 바와 같은 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)에 의해 제어되어, 전단 스테이지로부터 출력된 출력펄스를 자신이 속한 스테이지의 인에이블용 노드(Q)에 공급한다. 각 안정화 스위칭소자(RTr)의 게이트단자에 공급되는 어느 하나의 리셋 클럭(RC1 내지 RC4)은 상술한 바와 같이 한 프레임 기간동안 여러번의 하이 상태를 가지므로, 각 안정화 스위칭소자(RTr)는 한 프레임 기간동안 여러번 턴-온된다.
이때, 각 안정화 스위칭소자(RTr)에 공급되는 어느 하나의 리셋 클럭(RC1 내지 RC4)과 출력펄스가 동시에 하이 상태를 가지는 충전기간에, 턴-온된 각 안정화 스위칭소자(RTr)는 하이 상태의 출력펄스를 자신이 속한 스테이지의 인에이블용 노드(Q)에 공급한다. 이에 따라 인에이블용 노드(Q)가 충전된다.
이후, 각각의 출력펄스와 리셋 클럭이 서로 다른 상태를 갖는 방전기간, 즉 상기의 출력펄스가 로우 상태를 나타내고 리셋 클럭이 하이 상태를 나타내는 기간에, 턴-온된 안정화 스위칭소자(RTr)는 로우 상태의 출력펄스를 자신이 속한 스테이지의 인에이블용 노드(Q)에 공급한다. 이에 따라, 자신이 속한 스테이지의 인에이블용 노드(Q)가 방전된다. 이때, 상기 리셋 클럭들(RC1 내지 RC4)이 주기적으로 하이 상태를 나타내므로, 이 방전기간에 인에이블용 노드(Q)는 안정화 스위칭소자(RTr)가 턴-온될 때마다 로우 상태의 출력펄스에 의해서 주기적으로 방전된다.
상술한 바와 같이, 본 발명의 쉬프트 레지스터는 종래의 커플링현상에 의해 인에이블용 노드(Q)에 원치 않는 전압이 누적되는 것을 방지할 수 있다. 아울러, 본 발명에서는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 로우 전압레벨(vgl)보다 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 로우 전압레벨(rcl)이 더 낮게 설정되어 공급되므로, 쉬프트 레지스터의 각 스테이지(ST1 내지 STn+1)에 구비된 안정화 스위칭 소자의 열화를 방지하는데 더 큰 효과를 나타낼 수 있다.
이와 같이 구성된 본 발명의 실시 예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 도 3에 도시된 제 1 및 제 2 스테이지(ST1,ST2)의 인에이블용 노드(Q) 충전 파형 즉, Q(ST1)과 Q(ST2) 파형을 참조하여 인에이블 동작을 설명하면 다음과 같다.
제 1 스테이지(ST1)에 구비된 인에이블용 노드(Q)의 인에이블 기간에는 도 3에 도시된 바와 같이, 타이밍 컨트롤러에 의해 제어되는 레벨쉬프터로부터 출력되는 스타트 펄스(Vst) 및 제 4 클럭펄스(CLK4)만 하이 상태를 유지하고, 나머지 클럭펄스들(CLK1,CLK2,CLK3)은 로우 상태를 나타낸다.
이때, 스타트 펄스(Vst)는 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자와 안정화 스위칭소자(RTr)의 소스단자에 입력된다.(제 1 스테이지의 안정화 스위치만 드레인단자로 스타트 펄스를 공급 받는다.) 그러면, 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)는 턴-온되며, 이때 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압원(VDD)이 상기 제 1 스테이지(ST1)의 인에이블용 노드(Q)에 공급된다. 아울러, 상기 인에이블 기간에 제 1 리셋 클럭(RC1)이 안정화 스위칭소자(RTr)의 게이트단자에 공급된다. 그러면, 안정화 스위칭소자(RTr)가 턴-온되고, 이때 턴-온된 안정화 스위칭소자(RTr)를 통해 스타트 펄스(Vst)가 제 1 스테이지(ST1)의 인에이블용 노드(Q)에 공급된다. 이에 따라, 제 1 스테이지(ST1)의 인에이블용 노드(Q)가 충전용 전압원(VDD) 및 하이 상태인 스타트 펄스(Vst)에 의해 충전되며, 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trup)가 턴-온된다.
한편, 상기 인에이블 기간에 제 2 스테이지(STn+1)로부터의 출력펄스는 없으 므로, 제 1 스테이지(ST1)에 구비된 제 2 스위칭소자(Tr2)는 턴-오프 상태이다.
이어서, 제 1 스테이지(ST1)의 출력펄스(Vout1) 출력 기간 동안의 동작을 설명하면 다음과 같다.
출력펄스(Vout) 출력 기간 동안에는, 도 3에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 스타트 펄스(Vst) 및 나머지 클럭펄스들(CLK2, CLK3, CLK4)은 로우 상태를 유지한다. 따라서, 로우 상태의 스타트 펄스(Vst)에 응답하여 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)가 턴-오프된다. 이때, 제 1 스테이지(ST1)의 인에이블용 노드(Q)가 플로팅 상태로 유지된다.
제 1 스테이지(ST1)의 인에이블용 노드(Q)가 인에이블 기간동안 인가되었던 충전용 전압원(VDD)에 의해 계속 충전상태로 유지됨에 따라, 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trup)가 턴-온상태를 유지한다. 이때, 턴-온된 풀업 스위칭소자(Trup)의 드레인단자에 제 1 클럭펄스(CLK1)가 공급된다. 그러면, 도 3에 도시된 바와 같이, 상기 제 1 스테이지(ST1)의 인에이블용 노드(Q)에 충전된 충전용 전압원(VDD)이 증폭된다(bootstrapping). 이와 같은 증폭은 인에이블용 노드(Q)가 플로팅 상태이기 때문에 발생한다.
따라서, 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trup)의 드레인단자에 공급된 제 1 클럭펄스(CLK1)는 풀업 스위칭소자(Trup)의 소스단자를 통해 안정적으로 출력된다. 여기서, 풀업 스위칭소자(Trup)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 출력펄스(Vout1)가 될 수 있다.
이 출력된 제 1 출력펄스(Vout1)는 제 1 게이트 라인에 공급되어 제 1 게이 트 라인을 구동시키는 스캔펄스로서 작용함과 아울러, 제 2 스테이지(ST2)에 공급되어 제 2 스테이지(ST2)의 인에이블용 노드(Q)를 충전시키기 위한 스타트 펄스(Vst)로서 작용한다.
즉, 출력펄스 출력기간에 제 1 스테이지(ST1)로부터 출력된 제 1 출력펄스(Vout1)는 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 2 스테이지(ST2)에 구비된 안정화 스위칭소자(RTr)의 드레인단자에 공급된다.
그러면, 제 2 스테이지(ST2)의 제 1 스위칭소자(Tr1)는 턴-온된다. 또한, 제 2 스테이지(ST2)에 구비된 안정화 스위칭소자(RTr)의 게이트단자에는 하이 상태인 제 2 리셋 클럭(RC2)이 공급되므로, 제 2 스테이지(ST2)의 안정화 스위칭소자(RTr)는 턴-온상태이다.
즉, 제 1 스테이지(ST1)의 출력펄스 출력기간에 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1) 및 안정화 스위칭소자(RTr)가 함께 턴-온된다. 이 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압원(VDD)이 제 2 스테이지(ST2)의 인에이블용 노드(Q)에 공급된다. 또한, 턴-온된 안정화 스위칭소자(RTr)를 통해 제 1 출력펄스(Vout1)가 제 2 스테이지(ST2)의 인에이블용 노드(Q)에 공급된다. 이에 따라, 제 2 스테이지(ST2)의 인에이블용 노드(Q)가 충전용 전압원(VDD) 및 하이 상태인 제 1 출력펄스(Vout1)에 의해 충전되며, 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trup)가 턴-온된다. 이때, 다음단 스테이지인 제 3 스테이지(ST3)로부터의 출력펄스는 없으므로, 제 2 스테이지(ST2)에 구비된 제 2 스위칭소자(Tr2)는 턴-오프 상태이다.
이어서, 제 2 스테이지(ST2)의 출력펄스 출력기간 동안의 동작을 설명하면 다음과 같다.
제 2 스테이지(ST2)의 출력펄스 출력기간 동안에는 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지한다. 반면, 상기의 스타트 펄스(Vst), 나머지 클럭펄스들(CLK1, CLK3, CLK4) 및 제 1 출력펄스(Vout1)는 로우 상태를 유지한다.
따라서, 로우 상태의 제 1 출력펄스(Vout1)에 응답하여 제 2 스테이지(ST2)의 제 1 스위칭소자(Tr1)가 턴-오프된다. 이때, 제 2 스테이지(ST2)의 인에이블용 노드(Q)는 플로팅 상태로 유지됨에 따라, 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trup)가 턴-온상태를 유지한다. 아울러, 턴-온된 풀업 스위칭소자(Trup)의 드레인단자에 제 2 클럭펄스(CLK2)가 인가된다. 그러면, 도 3에 도시된 바와 같이 제 2 스테이지(ST2)의 인에이블용 노드(Q)에 충전된 전압원이 증폭된다(bootstrapping). 따라서, 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trup)의 드레인단자에 공급된 제 2 클럭펄스(CLK2)는 풀업 스위칭소자(Trup)의 소스단자를 통해 안정적으로 출력된다. 풀업 스위칭소자(Trup)로부터 출력된 제 2 클럭펄스(CLK2)가 제 2 출력펄스(Vout2)이다.
이 출력된 제 2 출력펄스(Vout2)는 제 2 게이트 라인에 공급되어 제 2 게이트 라인을 구동시키는 스캔펄스로서 작용함과 아울러, 제 3 스테이지(ST3)에 공급되어 제 3 스테이지(ST3)의 인에이블용 노드(Q)를 충전시키기 위한 스타트 펄스(Vst)로서 작용한다. 즉, 출력펄스 출력기간에 제 2 스테이지(ST2)로부터 출력 된 제 2 출력펄스(Vout2)는 제 3 스테이지(ST3)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 안정화 스위칭소자(RTr)의 드레인단자에 공급된다. 그러면, 상술한 바와 같은 방식으로, 제 3 스테이지(ST3)의 인에이블용 노드(Q)가 충전된다. 즉, 제 3 스테이지(ST3)가 인에이블된다.
한편, 제 2 스테이지(ST2)로부터 출력된 제 2 출력펄스(Vout2)는 제 1 스테이지(ST1)에 공급되어 제 1 스테이지(ST1)의 인에이블용 노드(Q)를 방전시키는 역할을 한다. 즉, 제 1 스테이지(ST1)는 상기 제 2 스테이지(ST2)로부터의 제 2 출력펄스(Vout2)에 응답하여 디세이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
제 2 스테이지(ST2)로부터 출력된 제 2 출력펄스(Vout2)는 제 1 스테이지(ST1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 공급된다. 그러면, 제 2 스위칭소자(Tr2)가 턴-온되고, 이때 턴-온된 제 2 스위칭소자(Tr2)를 통해 방전용 전압원(VSS)이 제 1 스테이지(ST1)의 인에이블용 노드(Q)에 공급된다. 그러면, 방전된 제 1 스테이지(ST1)의 인에이블용 노드(Q)에 접속된 풀업 스위칭소자(Trup)가 턴-오프된다. 그리고, 제 2 클럭펄스(CLK2)를 공급받는 제 1 스테이지(ST1)의 제 4 스위칭소자(Tr4)가 턴-온되어 방전용 전압원(VSS)이 제 1 게이트 라인에 공급된다. 이에 따라, 상기 제 1 게이트 라인이 방전된다.
이와 같은 방식으로 이 후의 각 스테이지(ST3 내지 STn+1)의 인에이블 기간과 출력펄스 출력기간에 각각의 출력펄스(Vout3 내지 Voutn)를 출력한다.
한편, 각 스테이지(ST1 내지 STn+1)에 구비된 안정화 스위칭소자(RTr)는 각 각의 전단 스테이지 출력단 전압 즉, 출력펄스가 출력된 이후의 로우 레벨전압을 주기적으로 인에이블용 노드(Q)에 공급함으로써, 인에이블용 노드(Q)를 안정화시킨다.
도 5는 도 2에 도시된 제 2 스테이지의 다른 회로 구성을 나타낸 도면이다.
도 5에 도시된 각 스테이지(ST1 내지 STn+1)는 인에이블용 노드(Q)의 신호상태를 제어하기 위한 노드 제어부(NC), 인에이블용 노드(Q)의 신호상태에 따라 출력펄스(Vout)를 출력하는 풀업 스위칭소자(Trup) 및 인에이블용 노드(Q)를 주기적으로 방전시키기 위한 안정화 스위칭소자(RTr)의 구성은 도 4의 스테이지 구성과 동일하다. 따라서, 이에 대한 설명은 생략하기로 하며, 상기 풀업 스위칭소자(Trup)의 출력단자를 방전시키는 적어도 하나의 풀다운 스위칭소자 즉, 제 3 및 제 4 스위칭 소자(Tr3,Tr4)에 대해서만 설명하기로 한다.
각각의 스테이지(ST1 내지 STn)에 구비된 제 3 스위칭소자(Tr3)는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 적어도 하나의 클럭펄스 중 어느 하나의 클럭 신호에 응답하여, 풀업 스위칭소자(Trup)의 출력단을 로우 레벨의 클럭펄스로 방전시킨다. 여기서 제 3 스위칭소자(Tr3)는 상기의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 외에 4상 이상의 리셋 클럭(RC1 내지 RC4) 중 어느 하나의 클럭을 공급받아서 풀업 스위칭소자(Trup)의 출력단을 로우 레벨의 클럭펄스 또는 리셋 클럭으로 방전시킬 수도 있다.
이를 위해, 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)나 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4) 중 적어도 하나의 클럭이 공급되는 라인에 접속되며, 드레인단자는 풀업 스위칭소자(Trup)의 출력단에 접속되고, 소스단자는 제 4 스위칭 소자(Tr4)의 소스 단자에 접속된다.
한편, 본 발명의 각 스테이지(ST1 내지 STn)에는 도 5에 도시된 바와 같이, 외부로부터 입력되는 스타트 펄스(Vst)에 따라 인에이블용 노드(Q)를 방전용 전압원(VSS)으로 방전시키는 리셋 스위칭소자(STr)가 더 구비될 수도 있다.
상술한 바와 같이, 본 발명의 쉬프트 레지스터는 종래의 커플링현상에 의해 인에이블용 노드(Q)에 원치 않는 전압이 누적되는 것을 방지할 수 있다. 아울러, 본 발명에서는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 로우 전압레벨(vgl)보다 제 1 내지 제 4 리셋 클럭(RC1 내지 RC4)의 로우 전압레벨(rcl)이 더 낮게 설정되어 공급되므로, 쉬프트 레지스터의 각 스테이지(ST1 내지 STn+1)에 구비된 안정화 스위칭 소자의 열화를 방지하는데 더 큰 효과를 나타낼 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 스테이지에 구비된 회로구성을 나타낸 도면.
도 2는 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타낸 구성도.
도 3은 도 2의 쉬프트 레지스터에 공급되는 신호 및 상기 쉬프트 레지스터로부터 출력되는 신호를 나타낸 파형도.
도 4는 도 2에 도시된 제 2 스테이지의 회로 구성을 나타낸 도면.
도 5는 도 2에 도시된 제 2 스테이지의 다른 회로 구성을 나타낸 도면.
＊도면의 주요 부분에 대한 부호의 간단한 설명＊
Tr : 스위칭소자 RTr : 안정화 스위칭소자
ST2 : 제 2 스테이지 Vout2 : 제 2 출력펄스
VDD : 충전용 전압원 VSS : 방전용 전압원
Q : 인에이블용 노드 Trup : 풀업 스위칭소자
Trpd : 풀다운 스위칭소자 NC : 노드 제어부
Vout1 : 제 1 출력펄스 CLK : 클럭펄스
Vout3 : 제 3 출력펄스 STr : 리셋 스위칭소자

Claims (10)

  1. 서로 다른 위상차를 갖는 복수의 클럭펄스 중 적어도 하나의 클럭펄스를 공급받아 순차적으로 출력신호를 출력하는 다수의 스테이지들을 포함하며,
    상기 각 스테이지는
    인에이블용 노드의 신호상태에 따라 상기 복수의 클럭펄스들 중 적어도 하나의 클럭펄스를 상기 출력신호로서 출력하는 풀업 스위칭소자; 및
    상기 클럭 펄스를 공급하는 클럭 공급라인과는 별개로 구비된 복수의 클럭 공급 라인으로부터 공급되고, 상기 각 클럭펄스들의 로우 레벨전압보다 더 낮은 로우 전압레벨을 갖는 복수의 리셋 클럭 중 적어도 하나의 리셋 클럭에 응답하여 외부로부터의 스타트 펄스 또는 전단 스테이지로부터의 출력신호를 상기 인에이블용 노드에 공급하는 안정화 스위칭소자를 구비한 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 복수의 클럭펄스들 각각은
    서로 인접하게 발생되는 클럭펄스간에 일정 기간동안 서로 동시에 액티브 상태를 유지하도록 발생되어 서로 순환되도록 각각에 대응되는 스테이지에 공급되며,
    상기 복수의 리셋 클럭들은 각각은
    상기 복수의 클럭펄스들의 펄스 폭 보다 더 작은 폭을 가지고 상기 클럭펄스들 각각과 대응되도록 발생된 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 복수의 리셋 클럭은
    4상의 클럭펄스에 대응하여 4상으로 발생되며,
    제 1 리셋 클럭은 제 4k+1 스테이지(k는 0을 포함한 자연수)에 구비된 안정화 스위칭소자에 공급되며, 제 2 리셋 클럭은 제 4k+2 스테이지에 구비된 안정화 스위칭소자에 공급되고, 제 3 리셋 클럭은 제 4k+3 스테이지에 구비된 안정화 스위칭소자에 공급되며, 제 4 리셋 클럭은 제 4k+4 스테이지에 구비된 안정화 스위칭소자에 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 제 1 리셋 클럭은
    4상으로 발생되는 상기 클럭펄스들 중 제 4 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점과 제 1 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점의 사이 기간에 로우 상태에서 하이 상태로 변화하고, 상기 제 1 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점과 상기 제 4 클럭펄스가 하이 상태에서 로우 상태로 변화하는 시점의 사이 기간에 하이 상태에서 로우 상태로 변화하며,
    상기 제 2 리셋 클럭은
    상기 제 1 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점과 제 2 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점의 사이 기간에 로우 상태에서 하이 상태로 변화하고, 상기 제 2 클럭펄스가 로우 상태에서 하이 상태로 변화하는 시점과 제 1 클럭펄스가 하이 상태에서 로우 상태로 변화하는 시점의 사이 기간에 하이 상태에서 로우 상태로 변화하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 출력신호들의 출력이 중단되는 블랭크 기간(Blank Time)에는
    상기 복수의 클럭 펄스를 로우 전압 레벨로 유지되도록 하여 상기 각 스테이지에 공급함과 아울러 상기 복수의 리셋 클럭 레벨을 상기 각 클럭 펄스의 로우 전압레벨 보다 더 낮은 로우 전압레벨로 유지시켜서 상기 각 스테이지의 안정화 스위치에 공급하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 각 스테이지는
    상기 인에이블용 노드의 신호상태를 제어하기 위한 노드 제어부, 및
    다음단 스테이지로부터의 출력신호에 응답하여 상기 풀업 스위칭소자의 출력단자를 방전시키는 적어도 하나의 풀다운 스위칭소자를 더 구비한 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 노드 제어부는
    전단 스테이지로부터의 출력펄스 또는 외부로부터의 스타트 펄스에 응답하여 현재 스테이지의 인에이블용 노드를 충전용 전압원으로 충전시키는 제 1 스위칭소자, 및
    다음단 스테이지로부터의 출력펄스에 응답하여 상기 현재 스테이지의 인에이블용 노드를 방전용 전압원으로 방전시키는 제 2 스위칭소자를 구비한 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 적어도 하나의 풀다운 스위칭소자는
    상기 제 1 내지 제 4 클럭펄스나 상기 제 1 내지 제 4 리셋 클럭들 중 적어도 하나의 클럭펄스에 응답하여 상기 풀업 스위칭 소자의 출력단을 상기 방전용 전압원으로 방전 시키는 제 3 스위칭 소자, 및
    상기 풀업 스위칭소자로부터의 출력신호에 응답하여 상기 풀업 스위칭소자의 드레인단자와 소스단자간을 접속시키는 제 4 스위칭 소자로 이루어진 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 제 3 스위칭 소자는
    상기 제 1 내지 제 4 클럭펄스나 제 1 내지 제 4 리셋 클럭들 중 적어도 하나의 클럭 펄스에 응답하여 상기 풀업 스위칭소자의 출력단을 상기 적어도 하나의 클럭펄스가 갖는 로우 전압 레벨로 방전시키는 것을 특징으로 하는 쉬프트 레지스 터.
  10. 제 7 항에 있어서,
    상기 각각의 스테이지에는
    상기 스타트 펄스에 따라 상기 각각의 인에이블용 노드를 상기 방전용 전압원으로 방전시키는 리셋 스위칭소자를 더 구비한 것을 특징으로 하는 쉬프트 레지스터.
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