KR101731005B1 - 전도성 필라를 구비하는 집적회로 패키지 시스템 및 그 제조 방법 - Google Patents
전도성 필라를 구비하는 집적회로 패키지 시스템 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101731005B1 KR101731005B1 KR1020100088564A KR20100088564A KR101731005B1 KR 101731005 B1 KR101731005 B1 KR 101731005B1 KR 1020100088564 A KR1020100088564 A KR 1020100088564A KR 20100088564 A KR20100088564 A KR 20100088564A KR 101731005 B1 KR101731005 B1 KR 101731005B1
- Authority
- KR
- South Korea
- Prior art keywords
- integrated circuit
- conductive pillar
- encapsulant
- substrate
- top surface
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
집적회로 패키지 시스템 제조 방법은, 기판을 제공하는 단계와; 실질적으로 평행하며 수직인 측면들을 구비하는 전도성 필라가 상기 기판과 직접 접촉하도록, 전도성 필라를 형성하는 단계와; 기판에 집적회로를 실장하되, 상기 전도성 필라 옆에 실장하는 단계와; 봉지재가 상기 전도성 필라 위를 지나쳐 형성되는 상단면을 구비하도록, 상기 집적회로를 봉지하는 단계를 포함한다.
Description
본 발명은 일반적으로 집적회로 패키지 시스템에 관한 것으로, 보다 상세하게는 집적회로 패키지 시스템에 전도성 필라를 사용한 시스템에 관한 것이다.
현대 사회에서 휴대폰, 랩탑 컴퓨터 그리고 PDA 같은 휴대용 전자기기에 대한 시장이 급속하게 성장하고 있다. 휴대용 기기들이 많다는 것은, 차세대 패키징 기술이 진출할 수 있는 잠재 시장에 대한 큰 기회를 보여주는 요인들 중의 하나이다. 휴대용 기기들은 일반적으로 소형 및 경량이어야 하고, 다기능이고 또한 비교적 저렴한 비용으로 대량 생산되어야 한다는 점에서 집적화를 이루는 데에 상당히 큰 영향을 미친다.
반도체 산업이 확장됨에 따라, 고객의 기대감이 커지는 동시에 시장 경쟁에 대한 압박은 지속적으로 증가하며, 전자 패키징 산업은 시장에 차별화된 제품을 출시할 수 있는 기회도 감소하고 있다.
패키징, 소재 엔지니어링 및 현상 기술은, 차세대 제품 개발의 로드 맵에서 이들 차세대 전자기기 삽입 전략의 가장 핵심이다. 미래의 전자 시스템은 보다 지능화되고, 고밀도이고, 저전력을 사용하며, 고속으로 작동되는, 지금보다 더 저렴한 비용으로 기기와 조립 구조물 기술이 혼합된 기술을 포함할 것이다.
현재의 패키지 공급업자들은 가까운 미래에 1 테라헤르쯔(THz)를 상회하는 고속 컴퓨터 장치를 수용하기 위해 고군분투하고 있다. 현재의 기술, 소재, 장치 및 구조물은 이들 새로운 기기들을 조립하는 기본 기술에 도전하고 있으나, 아직 냉각 기술 및 신뢰성 측면에서 적당하지는 않다.
이웃 레벨의 어셈블리를 상호연결하는 기술력은 아직 제대로 알려져 있지 않고, 비용 대비 효율적인 기술은 아직 명확하게 규정되고 있지 못하다. 차세대 기기술에 대해 요구되는 성능을 넘어, 산업계에서는 목표로 하는 이윤을 달성하기 위한 시도로, 주력 제품 차분 출력장치를 요구하고 있다.
그 결과, 용인가능한 수율을 달성하기 위해, 로드 맵은 전자 패키지 기술의 정밀화와 폼 팩터의 초소형화를 추구하며, 이를 위해서는 자동화가 이루어져야 한다. 이러한 도전들은 생산 자동화뿐 아니라 생산 관리자 및 소비자에 대한 데이터와 정보의 자동화를 요구한다.
마이크로프로세서와 휴대용 전자기기에 차세대 반도체를 패키징하는 기술을 향상시키는 데에는 여러 방안이 있을 수 있다. 많은 산업 로드 맵은 현재의 반도체 성능과 활용 가능한 전자 패키지 기술 사이에 상당한 갭을 규정하고 있다. 현재 기술에 대한 제한과 이슈는 증가하는 클록 속도, EMI 방사, 열 부하, 2차 레벨 조립 신뢰성 스트레스 및 비용을 포함하고 있다.
이들 패키지 시스템이 다양한 환경적 수요에 맞추어 많은 부품들을 통합함에 따라, 기술 개발을 압박하는 압력이 지속적으로 증가하고 있다. 제품이 지속적으로 복잡해짐에 따라, 생산 중에 에러가 발생할 위험성이 상당히 커지고 있다.
지속적으로 증가하는 시장 경쟁의 압박, 증가하는 고객들의 기대감 및 시장에 차별화된 제품을 출시할 수 있는 기회가 감소한다는 점을 고려하면, 이들 문제점들에 대한 해법을 찾는 것이 매우 중요하다. 또한, 비용 절감, 생산 기간 단축, 능률 및 성능 향상, 경쟁 압박의 충족에 대한 요구는 이들 문제점들에 대한 해답을 찾는 것에 대한 긴급성을 더한다.
따라서, 풋프린트가 보다 작고, 보다 견고한 패키지와 그 제조 방법에 대한 수요는 여전히 잔존하고 있다. 이들 문제점들에 대한 솔루션은 오랜 기간 동안 탐구되어 왔지만, 본 발명 이전의 개발들은 이러한 솔루션에 대한 교시 내지는 솔루션을 제공하지 못했으며, 이에 따라 당 업계에서는 이들 문제점에 대한 솔루션이 도출되지 못했다.
본 발명은, 기판을 제공하는 단계와; 실질적으로 평행하며 수직인 측면들을 구비하는 전도성 필라가 상기 기판과 직접 접촉하도록, 전도성 필라를 형성하는 단계와; 기판에 집적회로를 실장하되, 상기 전도성 필라 옆에 실장하는 단계와; 상단면을 구비하는 봉지재로 상기 집적회로를 봉지하되, 그 상단면 위로 전도성 필라가 연장하도록, 집적회로를 봉지하는 단계를 포함하는 집적회로 패키지 시스템 제조 방법을 제공한다.
본 발명은, 기판과; 실질적으로 평행하며 수직인 측면들을 구비하며, 상기 기판과 직접 접촉하는 전도성 필라와; 상기 전도성 필라 옆에서 기판에 실장되어 있는 집적회로와; 상기 집적회로를 봉지하는 봉지재를 포함하되, 상기 전도성 필라는 상기 기판에서부터 봉지재를 관통하여 그 봉지재의 상단면을 지나 연장하는 집적회로 패키지 시스템을 제공한다.
본 발명의 어느 실시형태는 전술한 단계 또는 요소들에 추가되거나 또는 이들을 대체하는 선택적 측면들을 구비한다. 첨부된 도면들을 참조하여 발명의 상세한 설명을 읽음으로써, 통상의 기술자들에게 본 발명의 단계 또는 요소들이 명확해질 것이다.
본 발명의 전도성 필라 시스템은 집적회로 패키지 시스템 장치에 있어서, 중요하지만 지금까지 알려져 있지 않으며 활용되고 있지 않은 솔루션과, 능력 그리고 기능적 측면들을 제공한다는 것을 알 수 있다. 본 발명에 의한 방법과 장치는 간단하고, 비용 효율적이고, 간단하고, 융통성이 많고, 정확하고 효과적이며, 기존 기법들에 용이하면서도 효율적이고 또한 경제적으로 제조할 수 있도록 적용되어 실시될 수 있다.
도 1은 본 발명의 일 실시형태인 집적회로 패키지 시스템의 평면도이다.
도 2는 도 1의 집적회로 패키지 시스템에서 라인 2-2를 따르는 단면도이다.
도 3은 비아가 형성되어 있는, 본 발명의 또 다른 실시형태인 집적회로 패키지 시스템의 단면도이다.
도 4는 상부 부동태 피막이 적층되어 있는, 도 3의 집적회로 패키지 시스템이다.
도 5는 비아가 충전되어 있는, 도 3의 집적회로 패키지 시스템이다.
도 6은 상부 부동태 피막이 제거된, 도 3의 집적회로 패키지 시스템이다.
도 7은 패키지가 부착되어 있는, 도 3의 집적회로 패키지 시스템이다.
도 8은 부동태 후막이 적층되어 있는, 본 발명의 또 다른 실시형태인 집적회로 패키지 시스템의 단면도이다.
도 9는 비아가 충전되어 있는, 도 8의 집적회로 패키지 시스템이다.
도 10은 부동태 피막이 제거된, 도 8의 집적회로 패키지 시스템이다.
도 11은 다이가 부착되고, 와이어 본딩되어 있는, 도 8의 집적회로 패키지 시스템이다.
도 12는 봉지되어 있는, 도 8의 집적회로 패키지 시스템이다.
도 13은 패키지가 부착되어 있는, 도 8의 집적회로 패키지 시스템이다.
도 14는 몰드 스텐실이 부착되어 있는, 본 발명의 또 다른 일 실시형태인 집적회로 패키지 시스템의 단면도이다.
도 15는 솔더 페이스트가 적층되어 있는, 도 14의 집적회로 패키지 시스템이다.
도 16은 패키지가 부착되어 있는, 도 14의 집적회로 패키지 시스템이다.
도 17은 기판 스텐실이 부착되어 있는, 본 발명의 또 다른 일 실시형태인 집적회로 패키지 시스템의 단면도이다.
도 18은 솔더 페이스트가 적층되어 있는, 도 17의 집적회로 패키지 시스템이다.
도 19는 패키지가 부착되어 있는, 도 17의 집적회로 패키지 시스템이다.
도 20은 본 발명의 또 다른 실시형태인, 집적회로 패키지 시스템의 제조 방법의 흐름도이다.
도 2는 도 1의 집적회로 패키지 시스템에서 라인 2-2를 따르는 단면도이다.
도 3은 비아가 형성되어 있는, 본 발명의 또 다른 실시형태인 집적회로 패키지 시스템의 단면도이다.
도 4는 상부 부동태 피막이 적층되어 있는, 도 3의 집적회로 패키지 시스템이다.
도 5는 비아가 충전되어 있는, 도 3의 집적회로 패키지 시스템이다.
도 6은 상부 부동태 피막이 제거된, 도 3의 집적회로 패키지 시스템이다.
도 7은 패키지가 부착되어 있는, 도 3의 집적회로 패키지 시스템이다.
도 8은 부동태 후막이 적층되어 있는, 본 발명의 또 다른 실시형태인 집적회로 패키지 시스템의 단면도이다.
도 9는 비아가 충전되어 있는, 도 8의 집적회로 패키지 시스템이다.
도 10은 부동태 피막이 제거된, 도 8의 집적회로 패키지 시스템이다.
도 11은 다이가 부착되고, 와이어 본딩되어 있는, 도 8의 집적회로 패키지 시스템이다.
도 12는 봉지되어 있는, 도 8의 집적회로 패키지 시스템이다.
도 13은 패키지가 부착되어 있는, 도 8의 집적회로 패키지 시스템이다.
도 14는 몰드 스텐실이 부착되어 있는, 본 발명의 또 다른 일 실시형태인 집적회로 패키지 시스템의 단면도이다.
도 15는 솔더 페이스트가 적층되어 있는, 도 14의 집적회로 패키지 시스템이다.
도 16은 패키지가 부착되어 있는, 도 14의 집적회로 패키지 시스템이다.
도 17은 기판 스텐실이 부착되어 있는, 본 발명의 또 다른 일 실시형태인 집적회로 패키지 시스템의 단면도이다.
도 18은 솔더 페이스트가 적층되어 있는, 도 17의 집적회로 패키지 시스템이다.
도 19는 패키지가 부착되어 있는, 도 17의 집적회로 패키지 시스템이다.
도 20은 본 발명의 또 다른 실시형태인, 집적회로 패키지 시스템의 제조 방법의 흐름도이다.
이하에서, 통상의 기술자들이 본 발명을 사용하고 실시할 수 있도록 많은 실시형태들을 상세하게 기재하였다. 본 명세서의 기재를 기초로 하는 다른 실시형태들이 있을 수 있으며, 본 발명의 범위를 일탈하지 않으면서도 시스템, 공정 또는 기구적 변경이 이루어질 수 있다는 점을 이해해야 한다.
이하에서, 본 발명의 완전한 이해를 위해 많은 특정 사항들이 기재되어 있다. 그러나, 이러한 상세한 특정 기재 사항이 없더라도 본 발명이 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위해, 일부 공지되어 있는 회로, 시스템 구성 및 공정 단계들을 상세하게 기재하지 않았다.
본 발명 시스템의 실시형태들을 나타내는 도면들은 개략적으로 도시되어 있으며, 축척에 따라 도시된 것이 아니고, 특히 표현을 명료하게 할 목적으로 일부 치수들이 도면 내에서 과장되게 표현되어 있다. 마찬가지로, 도면 내의 방향들은 기재의 용이를 위해 일반적으로 유사한 방향을 나타내지만, 도면의 이러한 도시는 임의적인 것이다. 일반적으로 본 발명은 임의의 방향에서 실시될 수 있다.
또한, 공통되는 기술적 특징을 가지는 실시형태들이 복수로 기재된 경우, 설명, 기재 및 이해의 용이와 명료함을 위해, 모든 도면에서 동일한 구성요소에 대해서는 동일한 도면부호를 사용하였다. 실시형태들에 대해서는 설명의 편의를 위해 제1 실시형태, 제2 실시형태 등으로 번호가 매겨져 있지만, 이것이 본 발명에 어떠한 한정이나 중요도를 부과하기 위한 목적은 아니다.
설명을 목적으로, 본 명세서에서는 그 방향과는 무관하게, "수평"이라는 용어를 사용하여 기판의 표면 또는 기판의 평면과 평행한 평면을 규정한다. "수직"이란 용어는 위와 같이 규정된 수평 방향과 직교하는 방향을 나타낸다. "위에"(above), "아래에"(below), "하단"(bottom), "상단"(top), "사이드"(side)("측면"으로도 사용), "높은"(higher), "낮은"(lower), "위"(upper), "위에"(over) 및 "아래"(under)와 같은 용어들은 도면에 도시되어 있는 바와 같이 수평면과 관련되어 규정된다. 본 명세서에 사용되고 있는 "상에"(on)란 용어는 구성요소들이 직접 접촉하고 있음을 의미한다.
본 명세서에 사용되고 있는 "공정"(processing)이란 용어는, 전술한 구조물들을 형성하는 데에 필요로 하는 재료 또는 포토레지스트의 적층, 패터닝, 노출, 현상, 에칭, 세척 및/또는 상기 재료 또는 포토레지스트의 제거를 포함한다.
도 1을 참조하면, 도 1에는 본 발명의 일 실시예인 집적회로 패키지 시스템(100)의 평면이 도시되어 있다. 집적회로 패키지 시스템(100)은 봉지재(encapsulation)(104)로부터 노출되어 있는 동 또는 알루미늄 필라와 같은 전도성 필라(conductive pillar)(102)를 구비하는 것으로 도시되어 있다. 필름 어시스트 몰딩과 같은 봉지재(104)는, 전도성 필라(102)에 구조적 강직함을 부여하는 동시에, 습기, 먼지 그리고 기타 오염물질로부터 민감한 부품들을 보호한다.
도 2를 참조하면, 도 2에는 도 1의 집적회로 패키지 시스템(100)에서, 라인 2-2를 따르는 집적회로 패키지 시스템의 단면이 도시되어 있다. 도 1의 집적회로 패키지 시스템(100)은 라미네이트 플라스틱 또는 세라믹 기판과 같은 기판(202)을 구비하는 것으로 도시되어 있다.
기판(202) 위에는 플립-칩과 같은 집적회로(204)가 실장되어 있다. 집적회로(204)는 솔더 볼(208)과 같은 상호연결부에 의해 기판(202)에 전기적으로 연결되어 있다.
기판(202) 위에서, 전도성 필라(102)가 기판(202)에 연결되어 있고, 집적회로(204) 주변 둘레에 실장되어 있다. 전도성 필라(102)를 사용함으로써 입/출력 연결 밀도가 상당히 개선됨을 알 수 있는데, 이는 전도성 필라(102)를 극미세 피치로 형성할 수 있기 때문이다.
봉지재(104)는 기판(202) 위에서 집적회로(204)를 봉지하고, 전도성 필라(102)를 부분적으로 봉지한다. 전도성 필라(102)는 기판(202) 위에 형성되어 있는데, 기판(202)에서부터 봉지재(104)를 관통하여 연장하는 실질적으로 평행한 수직 측면들(210)을 구비하며, 봉지재(104)의 상단면(212) 위로 연장하고 있다.
전도성 필라(102)의 접합 강도는 이 전도성 필라와 유사한 솔더 범프의 접합 강도보다 실질적으로 우수한데, 이는 전도성 필라(102) 고유의 전단계수가 실질적으로 크기 때문이다. 마지막으로, 솔더 범프(214)와 같은 외부 상호연결부들이 기판(202) 아래에 부착되어 있다.
도 3을 참조하면, 도 3에는 비아가 형성된 후의, 본 발명에 따른 또 다른 일 실시형태의 집적회로 패키지 시스템(300)의 단면이 도시되어 있다. 집적회로 패키지 시스템(300)은 기판(302)과, 다이 부착 접착제(306)에 의해 상기 기판(302)에 실장되어 있는 집적회로(304)를 구비하는 것으로 도시되어 있다. 와이어-본딩된 다이와 같은 집적회로(304)는 기판(302) 반대편에 활성 측면(308)을 구비하며, 이 활성 측면은 본드 와이어(310)에 의해 기판(302)에 연결되어 있다.
집적회로(304)와 본드 와이어(310)는 기판(302) 위에서 봉지재(312)에 의해 봉지되어 있다. 봉지재(312)에는 비아(314)가 형성되어 있는데, 이 비아는 봉지재(312)의 상단면(316)에서부터 시작하여 봉지재(312)로부터 노출되어 있는, 비아(314) 안쪽의 기판(302)의 일부분(318)까지 실질적으로 수직하게, 그리고 평행하게 봉지재(312)를 관통하고 있다.
도 4를 참조하면, 도 4에는 상부 부동태 피막(passivation layer)이 적층된, 도 3의 집적회로 패키지 시스템(300)이 도시되어 있다. 집적회로 패키지 시스템(300)은 봉지재(312)의 상단면(316) 상에 적층되어 있는 상부 부동태 피막과 같은 부동태 피막(402)을 구비하는 것으로 도시되어 있다. 봉지재(312)를 관통하는 비아(314)는 덮여 있지 않아서, 비아(314) 내의 기판(302)의 일부분(318)이 노출되어 있다.
도 5를 참조하면, 도 5에는 비아 충전 단계 후의, 도 3의 집적회로 패키지 시스템(300)이 도시되어 있다. 집적회로 패키지 시스템(300)의 비아(314)는 전도성 필라(502)로 채워져 있는 것으로 도시되어 있다. 전도성 필라(502)는 기판(302)에 연결되어 있고, 봉지재(312)를 관통하여 실질적으로 수직방향으로 평행하게 연장하며, 봉지재(312)의 상단면(316) 위로 수직으로 연장하고 있다.
도 6을 참조하면, 도 6에는 상부 부동태 피막이 제거된 후의, 도 3의 집적회로 패키지 시스템(300)이 도시되어 있다. 집적회로 패키지 시스템(300)은 도 4에서의 부동태 피막(402)이 제거되어 전도성 필라(502)의 측면부(602)가 노출되어 있으며, 봉지재(312)의 상단면(316) 위로 평행하면서 실질적으로 수직으로 연장하는 것으로 도시되어 있다.
도 7을 참조하면, 도 7에는 패키지 부착 단계 후의, 도 3의 집적회로 패키지 시스템(300)이 도시되어 있다. 집적회로 패키지 시스템(300)은 전도성 필라(502)에 실장되어 있는 외부 패키지(702)를 구비하는 것으로 도시되어 있다. 상기 외부 패키지(702)를 전도성 필라(502)에 직접 실장함으로써, 제조 비용, 공정의 복잡성 및 생산 시간이 절감될 수 있음을 알 수 있었다.
외부 패키지(702)에서, 외부-패키지-집적회로(704)가 외부-패키지-상호연결부(708)에 의해 외부-패키지 기판(706)에 연결되어 있는 것으로 도시되어 있다. 외부 패키지 집적회로(704)는 외부 패키지 기판(706) 위에서 외부 패키지 봉지재(710)로 봉지되어 있다.
도 8을 참조하면, 도 8에는 부동태 후막이 적층되어 있는, 본 발명의 또 다른 일 실시형태인 집적회로 패키지 시스템(800)의 단면이 도시되어 있다. 집적회로 패키지 시스템(800)은 기판(804) 위에 적층되어 있는 부동태 후막과 같은 부동태 피막(802)을 구비하고 있는 것으로 도시되어 있다. 부동태 피막(802)은 비아(806)를 구비하는데, 이 비아들은 부동태 피막의 상단면(808)에서부터 비아(806) 내에서 상기 부동태 피막(802)으로부터 노출되어 있는 기판(804)의 일부분(810)인 기판(804)까지 부동태 피막(802)을 완전히 관통한다.
도 9를 참조하면, 도 9에는 비아가 채워진 후의, 도 8의 집적회로 패키지 시스템(800)이 도시되어 있다. 집적회로 패키지 시스템(800)에서, 부동태 피막(802)의 비아(806)는 전도성 필라(802)로 채워져 있는 것으로 도시되어 있다.
전도성 필라(902)는, 상기 부동태 피막(802)으로부터 비아(806) 내에 노출되어 있는 기판(804)의 일부분(810)에 연결되어 있다. 전도성 필라(902)는 기판에서부터 부동태 피막(802)의 상단면(808)까지 실질적으로 수직으로 평행하게 연장하고 있다.
도 10을 참조하면, 도 10에는 부동태 피막이 제거된, 도 8의 집적회로 패키지 시스템(800)이 도시되어 있다. 집적회로 패키지 시스템(800)은 도 8의 부동태 피막(802)이 제거되어 전도성 필라(902)의 측면(1002)과 기판(804)을 노출하는 것으로 도시되어 있다.
도 11을 참조하면, 도 11에는 다이가 부착되어 와이어 본딩된 후의, 도 8의 집적회로 패키지 시스템(800)이 도시되어 있다. 집적회로 패키지 시스템(800)은, 활성 측면(1104)을 구비하며, 다이 부착 접착제(1106)에 의해 기판(804)에 부착되어 있는 와이어-본딩된 다이와 같은 집적회로(1102)를 구비하고 있는 것으로 도시되어 있다.
집적회로(1102)는 기판(804) 반대편에 활성 측면(1104)이 있는 상태로, 기판(804) 위에 실장되어 있다. 활성 측면(1104)은 본드 와이어(1108)와 같은 상호연결부에 의해 기판에 전기적으로 연결되어 있다. 집적회로(1102)는, 집적회로(1102) 주변에 전도성 필라들이 있는 상태로 실장되어 있다.
도 12를 참조하면, 도 12에는 봉지 공정을 거친, 도 8의 집적회로 패키지 시스템(800)이 도시되어 있다. 집적회로 패키지 시스템(800)은 봉지재(1202)가 집적회로(1102)를 봉지하며, 전도성 필라(902)를 부분적으로 봉지하고 있는 것으로 도시되어 있다.
전도성 필라(902)는 봉지재(1202)의 상단면(1206) 위로 실질적으로 수직으로 평행하게 연장하는 측면(1002)의 일부분(1204)을 구비하는 것으로 도시되어 있다.
도 13을 참조하면, 도 13에는 패키지가 부착된, 도 8의 집적회로 패키지 시스템(800)이 도시되어 있다. 집적회로 패키지 시스템(800)은 상기 전도성 필라(902)에 실장되어 있는 외부 패키지(1302)를 구비하는 것으로 도시되어 있다.
외부 패키지(1302)는 외부 패키지 집적회로(1304)가 외부 패키지 본드 와이어(1308)에 의해 외부 패키지 기판(1306)에 연결되어 있는 것으로 도시되어 있다. 외부 패키지 집적회로(1304)는 외부 패키지 기판(1306) 위에서 외부 패키지 봉지재(1310)로 봉지되어 있다.
도 14를 참조하면, 도 14에는 몰드 스텐실이 부착되어 있는, 본 발명의 또 다른 일 실시형태인 집적회로 패키지 시스템(1400)의 단면이 도시되어 있다. 집적회로 패키지 시스템(1400)은 라미네이트 플라스틱 또는 세라믹 기판과 같은 기판(1402)을 구비하는 것으로 도시되어 있다.
기판(1402) 위에, 와이어 본딩된 다이와 같은 집적회로(1404)가 실장되어 있다. 집적회로(1404)는 다이 부착 접착제(1406)에 의해 기판(1402)에 부착되어 있으며, 본드 와이어(1408)와 같은 상호연결부에 의해 기판(1402)에 전기적으로 연결되어 있다.
기판(1402) 위에, 전도성 필라(1410)가 기판(1402)에 연결되어 있으며, 전도성 필라는 집적회로(1404) 주변 둘레에 실장되어 있다. 봉지재(1412)는, 기판(1402) 위에서 집적회로(1404)를 봉지하고, 전도성 필라(1410)를 부분적으로 봉지하고 있다. 전도성 필라(1410)는 기판(1402) 위에 기판(1402)에서부터 봉지재(1412)를 관통하여 연장하는 실질적으로 수직으로 평행한 측면(1414)을 구비하고, 봉지재(1412)의 상단면(1416) 위로 연장하는 것으로 도시되어 있다.
봉지재(1412)의 상단면(1416)에는 스텐실(stencil)(1418)이 부착되어 있다. 스텐실(1418)은 비아(1420)를 구비하는데, 이 비아들은 전도성 필라(1410)에 정렬되어 있다. 스텐실(1418)의 두께는, 봉지재(1412)의 상단면(1416) 위로 돌출 연장된 전도성 필라(1410)의 높이보다 두껍다. 이에 따라, 스텐실(1418)의 비아(1420)의 일부분은 전도성 필라(1410)로 채워져 있고, 나머지 일부분은 비워져 있다.
도 15를 참조하면, 도 15에는 솔더 페이스트가 적층된, 도 14의 집적회로 패키지 시스템(1400)이 도시되어 있다. 집적회로 패키지 시스템(1400)에서, 스텐실(1418)의 비아(1420)는 솔더 페이스트(1504)로 스텐실(1418)의 상단면(1502) 레벨까지 채워져 있는 것으로 도시되어 있다. 솔더 페이스트(1504)는 스퀴지(squidgy)와 같은 날붙이 공구(edged tool)(1506)를 사용하여 스텐실(1418)의 상단면(1502)에 도포될 수 있다.
도 16을 참조하면, 도 16에는 패키지가 부착된, 도 14의 집적회로 패키지 시스템(1400)이 도시되어 있다. 집적회로 패키지 시스템(1400)에서, 도 14의 스텐실(1418)이 제거되고, 외부 패키지(1602)가 전도성 필라(1410)에 실장되어 있는 것으로 도시되어 있다.
외부 패키지(1602)에서, 외부 패키지 집적회로(1604)가 외부 패키지 본드 와이어(1608)에 의해 외부 패키지 기판(1606)에 연결되어 있는 것으로 도시되어 있다. 외부 패키지 기판(1606) 위에서, 외부 패키지 집적회로(1604)는 외부 패키지 봉지재(1610)로 봉지되어 있다.
외부 패키지 기판(1606)은 전도성 필라(1410)에 전기적으로 연결되어 있는 기판 연결점(1614)을 노출하는 기판 포트(1612)를 포함한다. 리플로우 공정 후에, 도 15의 솔더 페이스트(1504)는 솔더 접합부(1616)로 되고, 기판 포트(1612)에서 전도성 필라(1410)를 고정시키는 데에 도움을 준다.
도 17을 참조하면, 도 17에는 기판 스텐실이 부착된, 본 발명의 또 다른 일 실시형태인 집적회로 패키지 시스템(1700)의 단면이 도시되어 있다. 집적회로 패키지 시스템(1700)은, 외부 패키지 집적회로(1704)가 외부 패키지 본드 와이어(1708)에 의해 외부 패키지 기판(1706)에 연결되어 있는 외부 패키지(1702)를 구비하는 것으로 도시되어 있다. 외부 패키지 집적회로(1704)는 외부 패키지 봉지재(1710)로 봉지되어 있다.
외부 패키지 기판(1706)은 기판 연결점(1714)을 노출시키는 기판 포트(1712)를 포함한다. 외부 패키지 기판(1706)에는 비아가 형성되어 있는 스텐실(1716)이 부착되어 있다. 스텐실(1716)의 비아(1718)는, 기판 연결점(1714)이 노출된 상태로, 외부 패키지 기판(1706)의 기판 포트(1712)에 정렬되어 있다.
도 18을 참조하면, 도 18에는 솔더 페이스트가 적층된, 도 17의 집적회로 패키지 시스템(1700)이 도시되어 있다. 집적회로 패키지 시스템(1700)에서, 스텐실(1716)의 비아(1718)와 외부 패키지 기판(1706)의 기판 포트(1712)는 솔더 페이스트(1802)로 채워져 있다. 외부 패키지 기판(1706)의 기판 연결점(1714)에서부터 스텐실(1716)의 상단면(1804)까지 솔더 페이스트(1802)로 채워져 있다. 솔더 페이스트(1802)는 스퀴지와 같은 날붙이 공구(1806)를 사용하여 스텐실(1716)의 상단면(1804)에 도포될 수 있다.
도 19를 참조하면, 도 19에는 패키지가 부착된, 도 17의 집적회로 패키지 시스템(1700)이 도시되어 있다. 집적회로 패키지 시스템(1700)은 라미네이트 플라스틱 또는 세라믹 기판과 같은 기판(1902)을 구비하는 것으로 도시되어 있다.
기판(1902) 위에, 와이어 본딩된 다이와 같은 집적회로(1904)가 실장되어 있다. 집적회로(1904)는 다이 부착 접착제에 의해 기판(1902)에 부착되어 있으며, 본드 와이어(1908)와 같은 상호연결부에 의해 기판(1902)에 전기적으로 연결되어 있다.
기판(1902) 위에, 전도성 필라(1910)가 기판(1902)에 연결되어 있으며, 집적회로(1904) 주변 둘레에 실장되어 있다. 봉지재(1912)는 기판(1902) 위에서 집적회로(1904)를 봉지하고 있으며, 전도성 필라(1910)를 부분적으로 봉지하고 있다. 전도성 필라(1910)는, 기판(1902) 위에서, 기판(1902)에서부터 봉지재(1912)를 관통하여 연장하며, 봉지재(1912)의 하단면(1916) 위로 연장하는, 실질적으로 평행하고 수직인 측면(1914)을 구비하는 것으로 도시되어 있다.
외부 패키지(1702)의 기판 연결점(1714)은 전도성 필라(1910)에 연결되어 있다. 전도성 필라(1910)는, 기판 포트(1712) 내에서 솔더 페이스트(1802) 안쪽으로 삽입되어 있다. 리플로우 공정 후에, 솔더 페이스트(1802)는 전도성 필라(1910)를 기판 연결점(1714)에 고정시키는 데에 도움을 줄 수 있다.
일 실시형태에 따르면, 집적회로 패키지 시스템 제조 방법은, 기판을 제공하는 단계와; 실질적으로 평행하며 수직인 측면들을 구비하는 전도성 필라가 상기 기판과 직접 접촉하도록, 전도성 필라를 형성하는 단계와; 기판에 집적회로를 실장하되, 상기 전도성 필라 옆에 실장하는 단계와; 상단면을 구비하는 봉지재로 상기 집적회로를 봉지하되, 그 상단면 위로 전도성 필라가 연장하도록, 집적회로를 봉지하는 단계를 포함한다.
일 실시형태에서, 이 방법은, 상기 기판 위에 비아가 형성되어 있는 부동태 피막을 형성하는 단계와; 상기 부동태 피막의 비아를 전도성 필라로 채우는 단계와; 상기 부동태 피막을 제거하는 단계를 포함하고; 상기 집적회로를 봉지하는 단계는, 봉지재의 상단면 위에서 전도성 필라의 측면부가 노출된 상태로, 전도성 필라 주위에 봉지재를 형성하는 단계를 포함한다.
일 실시형태에서, 이 방법은, 봉지재를 관통하는 비아를 형성하는 단계와; 상기 봉지재의 상단면 상에 부동태 피막을 형성하는 단계와; 전도성 필라가 상기 봉지재의 상단면 위로 나오도록, 상기 비아를 전도성 필라로 채우는 단계와; 상기 봉지재 위에서 상기 전도성 필라의 측면부를 노출시키기 위해, 상기 부동태 피막을 제거하는 단계를 포함한다.
일 실시형태에서, 이 방법은, 플립-칩 또는 와이어 본딩된 다이를 실장하는 단계를 포함한다.
일 실시형태에서, 이 방법은, 솔더 페이스트를 상기 전도성 필라의 최상단부에 적층하는 단계를 또한 포함한다.
일 실시형태에 따르면, 집적회로 패키지 시스템은, 기판과; 실질적으로 평행하며 수직인 측면들을 구비하며, 상기 기판과 직접 접촉하는 전도성 필라와; 상기 전도성 필라 옆에서 기판에 실장되어 있는 집적회로와; 상기 집적회로를 봉지하는 봉지재를 포함하되, 상기 전도성 필라는 상기 기판에서부터 봉지재를 관통하여 그 봉지재의 상단면을 지나 연장한다.
일 실시형태에서, 이 시스템은, 그 봉지재를 관통하는 비아를 형성하기 위해 에칭 또는 드릴링 가공되는 특성을 구비한다.
일 실시형태에서, 이 시스템은, 그 봉지재가 전도성 필라 둘레에 형성되는 특성을 구비한다.
일 실시형태에서, 이 시스템은 집적 회로로 플립-칩 또는 와이어 본딩된 다이를 포함한다.
일 실시형태에서, 이 시스템은, 상기 전도성 필라의 최상단부에 적층되어 있는 솔더 페이스트를 또한 포함한다.
일 실시형태에 따르면, 집적회로 패키지 시스템 제조 방법은, 기판을 제공하는 단계와; 실질적으로 평행하며 수직인 측면들을 구비하는 전도성 필라가 상기 기판과 직접 접촉하도록, 전도성 필라를 형성하는 단계와; 기판에 집적회로를 실장하되, 상기 전도성 필라 옆에 실장하는 단계와; 상단면을 구비하는 봉지재로 상기 집적회로를 봉지하되, 그 상단면 위로 전도성 필라가 연장하도록, 집적회로를 봉지하는 단계를 포함한다.
일 실시형태에서, 이 방법은, 상기 기판 위에 비아가 형성되어 있는 부동태 피막을 형성하는 단계와; 상기 부동태 피막의 비아를 전도성 필라로 채우는 단계와; 상기 부동태 피막을 제거하는 단계를 포함하고; 상기 집적회로를 봉지하는 단계는, 봉지재의 상단면 위에서 전도성 필라의 측면부가 노출된 상태로, 전도성 필라 주위에 봉지재를 형성하는 단계를 포함한다.
일 실시형태에서, 이 방법은, 봉지재를 관통하는 비아를 형성하는 단계와; 상기 봉지재의 상단면 상에 부동태 피막을 형성하는 단계와; 전도성 필라가 상기 봉지재의 상단면 위로 나오도록, 상기 비아를 전도성 필라로 채우는 단계와; 상기 봉지재 위에서 상기 전도성 필라의 측면부를 노출시키기 위해, 상기 부동태 피막을 제거하는 단계를 포함한다.
일 실시형태에서, 이 방법은, 플립-칩 또는 와이어 본딩된 다이를 실장하는 단계를 포함한다.
일 실시형태에서, 이 방법은, 솔더 페이스트를 상기 전도성 필라의 최상단부에 적층하는 단계를 또한 포함한다.
일 실시형태에 따르면, 집적회로 패키지 시스템은, 기판과; 실질적으로 평행하며 수직인 측면들을 구비하며, 상기 기판과 직접 접촉하는 전도성 필라와; 상기 전도성 필라 옆에서 기판에 실장되어 있는 집적회로와; 상기 집적회로를 봉지하는 봉지재를 포함하되, 상기 전도성 필라는 상기 기판에서부터 봉지재를 관통하여 그 봉지재의 상단면을 지나 연장한다.
일 실시형태에서, 이 시스템은, 그 봉지재를 관통하는 비아를 형성하기 위해 에칭 또는 드릴링 가공되는 특성을 구비한다.
일 실시형태에서, 이 시스템은, 그 봉지재가 전도성 필라 둘레에 형성되는 특성을 구비한다.
일 실시형태에서, 이 시스템은 집적 회로로 플립-칩 또는 와이어 본딩된 다이를 포함한다.
일 실시형태에서, 이 시스템은, 상기 전도성 필라의 최상단부에 적층되어 있는 솔더 페이스트를 또한 포함한다.
도 20을 참조하면, 도 20에는 본 발명의 또 다른 일 실시형태인, 도 1의 집적회로 패키지 시스템(100)의 제조 방법(2000)의 플로우 차트가 도시되어 있다. 제조 방법(2000)은, 블록(2002)에서, 기판을 제공하는 단계와; 블록(2004)에서, 실질적으로 평행하며 수직인 측면들을 구비하는 전도성 필라가 상기 기판과 직접 접촉하도록 전도성 필라를 형성하는 단계와; 블록(2006)에서, 상기 전도성 필라 옆에서 기판에 집적회로를 실장하는 단계와; 블록(2008)에서, 상단면을 구비하는 봉지재로 상기 집적회로를 봉지하되, 그 상단면 위로 전도성 필라가 연장하도록, 집적회로를 봉지하는 단계를 포함한다.
특정의 최적 모드와 연계하여 본 발명을 기재하였지만, 통상의 기술자라면 본 발명의 명세서의 기재 사항을 기초로 많은 변형, 변조 및 변경이 이루어질 수 있다는 것을 이해할 것이다. 이에 따라, 이러한 모든 변형, 변조 및 변경 사항들은 청구항에 기재한 청구범위에 속하는 것으로 한다. 도면을 참조하여 개시하는 모든 사항은 설명을 위한 것으로, 이들로 한정되는 것으로 해석되어서는 안 된다.
Claims (10)
- 집적회로 패키지 시스템 제조 방법으로,
기판에 집적회로를 실장하는 단계;
상단면을 구비하는 봉지재로 상기 집적회로를 봉지하는 단계;
봉지재를 관통하는 비아를 형성하는 단계;
기판 위에 부동태 피막을 형성하는 단계;
전도성 필라를 형성하는 단계로, 이 단계는 봉지재의 상단면 위로 전도성 필라가 나오도록 상기 비아를 전도성 필라로 채우는 단계를 포함하되, 상기 전도성 필라는 평행한 수직 측면들을 구비하고 또한 상기 기판과 직접 접촉하는, 전도성 필라 형성 단계; 및
상기 봉지재 위에서 전도성 필라의 측면부를 노출시키기 위해 부동태 피막을 제거하는 단계;를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법. - 제1항에 있어서,
전도성 필라를 형성하는 단계는, 상기 기판 위에 비아가 형성되어 있는 부동태 피막을 형성하는 단계와;
상기 부동태 피막의 비아를 전도성 필라로 채우는 단계와;
상기 부동태 피막을 제거하는 단계를 포함하고;
상기 집적회로를 봉지하는 단계는, 봉지재의 상단면 위에서 전도성 필라의 측면부가 노출된 상태로, 전도성 필라 주위에 봉지재를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법. - 제1항에 있어서,
부동태 피막을 형성하는 단계는, 봉지재의 비아를 덮지 않는 부동태 비아를 구비하는 부동태 피막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법. - 제1항에 있어서,
집적회로를 실장하는 단계는 플립-칩 또는 와이어 본딩된 다이를 실장하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법. - 제1항에 있어서,
솔더 페이스트를 상기 전도성 필라의 최상단부에 적층하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법. - 집적회로 패키지 시스템으로,
기판과;
기판에 실장되어 있는 집적 회로와:
기판에 부착되어 있는 솔더 범프와;
집적 회로를 봉지하는 봉지재로, 상기 봉지재는 상단면을 구비하고 또한 봉지재를 관통하는 비아를 구비하는, 봉지재와;
상기 봉지재의 비아를 채우고 있는 전도성 필라로, 상기 전도성 필라는 상기 봉지재의 상단면을 지나 연장하고, 상기 전도성 필라의 측면부가 노출되어 있으며, 상기 전도성 필라는 평행한 수직 측면들을 구비하고, 상기 전도성 필라는 상기 기판과 직접 접촉하며, 상기 전도성 필라는 집적 회로 주변 둘레에 위치하며, 상기 전도성 필라의 전단계수가 솔더 범프의 전단계수보다 큰 것을 특징으로 하는 집적회로 패키지 시스템. - 제6항에 있어서,
상기 봉지재는 그 봉지재를 관통하는 비아를 형성하기 위해 에칭 또는 드릴링 가공되는 특성을 구비하는 것을 특징으로 하는 집적회로 패키지 시스템. - 제6항에 있어서,
상기 봉지재는 그 봉지재가 전도성 필라 둘레에 형성되는 특성을 구비하는 것을 특징으로 하는 집적회로 패키지 시스템. - 제6항에 있어서,
상기 집적회로는 플립-칩 또는 와이어 본딩된 다이인 것을 특징으로 하는 집적회로 패키지 시스템. - 제6항에 있어서,
상기 전도성 필라의 최상단부에 적층되어 있는 솔더 페이스트를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/557,481 | 2009-09-10 | ||
US12/557,481 US7923304B2 (en) | 2009-09-10 | 2009-09-10 | Integrated circuit packaging system with conductive pillars and method of manufacture thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110027628A KR20110027628A (ko) | 2011-03-16 |
KR101731005B1 true KR101731005B1 (ko) | 2017-05-12 |
Family
ID=43647074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100088564A KR101731005B1 (ko) | 2009-09-10 | 2010-09-09 | 전도성 필라를 구비하는 집적회로 패키지 시스템 및 그 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7923304B2 (ko) |
KR (1) | KR101731005B1 (ko) |
TW (1) | TWI525724B (ko) |
Families Citing this family (79)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101313391B1 (ko) | 2004-11-03 | 2013-10-01 | 테세라, 인코포레이티드 | 적층형 패키징 |
US8058101B2 (en) | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
MY149251A (en) * | 2008-10-23 | 2013-07-31 | Carsem M Sdn Bhd | Wafer-level package using stud bump coated with solder |
US8241955B2 (en) | 2009-06-19 | 2012-08-14 | Stats Chippac Ltd. | Integrated circuit packaging system with mountable inward and outward interconnects and method of manufacture thereof |
US7923304B2 (en) * | 2009-09-10 | 2011-04-12 | Stats Chippac Ltd. | Integrated circuit packaging system with conductive pillars and method of manufacture thereof |
US9941195B2 (en) * | 2009-11-10 | 2018-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical metal insulator metal capacitor |
KR20110085481A (ko) * | 2010-01-20 | 2011-07-27 | 삼성전자주식회사 | 적층 반도체 패키지 |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
US8546193B2 (en) | 2010-11-02 | 2013-10-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming penetrable film encapsulant around semiconductor die and interconnect structure |
KR101075241B1 (ko) | 2010-11-15 | 2011-11-01 | 테세라, 인코포레이티드 | 유전체 부재에 단자를 구비하는 마이크로전자 패키지 |
TWI538071B (zh) * | 2010-11-16 | 2016-06-11 | 星科金朋有限公司 | 具連接結構之積體電路封裝系統及其製造方法 |
US20120146206A1 (en) | 2010-12-13 | 2012-06-14 | Tessera Research Llc | Pin attachment |
KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
US8618659B2 (en) | 2011-05-03 | 2013-12-31 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
US8633100B2 (en) * | 2011-06-17 | 2014-01-21 | Stats Chippac Ltd. | Method of manufacturing integrated circuit packaging system with support structure |
US8674516B2 (en) * | 2011-06-22 | 2014-03-18 | Stats Chippac Ltd. | Integrated circuit packaging system with vertical interconnects and method of manufacture thereof |
US9190297B2 (en) | 2011-08-11 | 2015-11-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming a stackable semiconductor package with vertically-oriented discrete electrical devices as interconnect structures |
US9105483B2 (en) * | 2011-10-17 | 2015-08-11 | Invensas Corporation | Package-on-package assembly with wire bond vias |
US9219029B2 (en) | 2011-12-15 | 2015-12-22 | Stats Chippac Ltd. | Integrated circuit packaging system with terminals and method of manufacture thereof |
US8623711B2 (en) * | 2011-12-15 | 2014-01-07 | Stats Chippac Ltd. | Integrated circuit packaging system with package-on-package and method of manufacture thereof |
US9748203B2 (en) | 2011-12-15 | 2017-08-29 | STATS ChipPAC Pte. Ltd. | Integrated circuit packaging system with conductive pillars and method of manufacture thereof |
US8629567B2 (en) | 2011-12-15 | 2014-01-14 | Stats Chippac Ltd. | Integrated circuit packaging system with contacts and method of manufacture thereof |
US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
US9349706B2 (en) | 2012-02-24 | 2016-05-24 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8372741B1 (en) | 2012-02-24 | 2013-02-12 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8853855B2 (en) | 2012-03-16 | 2014-10-07 | Stats Chippac Ltd. | Integrated circuit packaging system with conductive pillars and molded cavities and method of manufacture thereof |
TWI514533B (zh) * | 2012-03-22 | 2015-12-21 | Hon Hai Prec Ind Co Ltd | 高頻傳輸模組及光纖連接器 |
CN102709260B (zh) * | 2012-05-08 | 2015-05-20 | 日月光半导体制造股份有限公司 | 半导体封装构造 |
US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
US8975738B2 (en) | 2012-11-12 | 2015-03-10 | Invensas Corporation | Structure for microelectronic packaging with terminals on dielectric mass |
US8878353B2 (en) | 2012-12-20 | 2014-11-04 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
US9136254B2 (en) | 2013-02-01 | 2015-09-15 | Invensas Corporation | Microelectronic package having wire bond vias and stiffening layer |
US9040408B1 (en) * | 2013-03-13 | 2015-05-26 | Maxim Integrated Products, Inc. | Techniques for wafer-level processing of QFN packages |
US10269619B2 (en) | 2013-03-15 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level chip scale packaging intermediate structure apparatus and method |
CN104051399B (zh) | 2013-03-15 | 2018-06-08 | 台湾积体电路制造股份有限公司 | 晶圆级芯片尺寸封装中间结构装置和方法 |
US9023691B2 (en) | 2013-07-15 | 2015-05-05 | Invensas Corporation | Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation |
US8883563B1 (en) | 2013-07-15 | 2014-11-11 | Invensas Corporation | Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation |
US9034696B2 (en) | 2013-07-15 | 2015-05-19 | Invensas Corporation | Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation |
CN103456645B (zh) * | 2013-08-06 | 2016-06-01 | 江阴芯智联电子科技有限公司 | 先蚀后封三维系统级芯片正装堆叠封装结构及工艺方法 |
US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
US20150076714A1 (en) | 2013-09-16 | 2015-03-19 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
US9082753B2 (en) | 2013-11-12 | 2015-07-14 | Invensas Corporation | Severing bond wire by kinking and twisting |
US9087815B2 (en) | 2013-11-12 | 2015-07-21 | Invensas Corporation | Off substrate kinking of bond wire |
US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9263394B2 (en) | 2013-11-22 | 2016-02-16 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9379074B2 (en) | 2013-11-22 | 2016-06-28 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
US9693455B1 (en) | 2014-03-27 | 2017-06-27 | STATS ChipPAC Pte. Ltd. | Integrated circuit packaging system with plated copper posts and method of manufacture thereof |
US9214454B2 (en) | 2014-03-31 | 2015-12-15 | Invensas Corporation | Batch process fabrication of package-on-package microelectronic assemblies |
US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
US9812337B2 (en) | 2014-12-03 | 2017-11-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit package pad and methods of forming |
US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
US9502372B1 (en) | 2015-04-30 | 2016-11-22 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
US9806052B2 (en) | 2015-09-15 | 2017-10-31 | Qualcomm Incorporated | Semiconductor package interconnect |
US10636773B2 (en) * | 2015-09-23 | 2020-04-28 | Mediatek Inc. | Semiconductor package structure and method for forming the same |
US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
US10043779B2 (en) | 2015-11-17 | 2018-08-07 | Invensas Corporation | Packaged microelectronic device for a package-on-package device |
US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
US10269720B2 (en) | 2016-11-23 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated fan-out packaging |
TWI723140B (zh) | 2016-08-10 | 2021-04-01 | 台灣積體電路製造股份有限公司 | 經封裝裝置以及形成經封裝裝置的方法 |
US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
IT201700055983A1 (it) | 2017-05-23 | 2018-11-23 | St Microelectronics Srl | Procedimento per produrre dispositivi a semiconduttore, dispositivo a semiconduttore e circuito corrispondenti |
US10636775B2 (en) * | 2017-10-27 | 2020-04-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and manufacturing method thereof |
CN110349861A (zh) * | 2019-06-27 | 2019-10-18 | 深圳第三代半导体研究院 | 一种新型PoP封装结构及其制作方法 |
US11056443B2 (en) | 2019-08-29 | 2021-07-06 | Micron Technology, Inc. | Apparatuses exhibiting enhanced stress resistance and planarity, and related methods |
DE102020106518A1 (de) * | 2020-03-10 | 2021-09-16 | Infineon Technologies Ag | Halbleitervorrichtungen mit parallelen elektrisch leitenden Schichten |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100444163B1 (ko) * | 2001-12-27 | 2004-08-11 | 동부전자 주식회사 | 솔더조인트 강성 보강장치 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5550403A (en) * | 1994-06-02 | 1996-08-27 | Lsi Logic Corporation | Improved laminate package for an integrated circuit and integrated circuit having such a package |
JPH07335783A (ja) * | 1994-06-13 | 1995-12-22 | Fujitsu Ltd | 半導体装置及び半導体装置ユニット |
KR100280398B1 (ko) * | 1997-09-12 | 2001-02-01 | 김영환 | 적층형 반도체 패키지 모듈의 제조 방법 |
US6127833A (en) * | 1999-01-04 | 2000-10-03 | Taiwan Semiconductor Manufacturing Co. | Test carrier for attaching a semiconductor device |
JP2002158312A (ja) * | 2000-11-17 | 2002-05-31 | Oki Electric Ind Co Ltd | 3次元実装用半導体パッケージ、その製造方法、および半導体装置 |
JP3798620B2 (ja) * | 2000-12-04 | 2006-07-19 | 富士通株式会社 | 半導体装置の製造方法 |
US6930256B1 (en) * | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laser-embedded conductive patterns and method therefor |
JP4363823B2 (ja) * | 2002-07-04 | 2009-11-11 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の実装システム |
KR20040026530A (ko) * | 2002-09-25 | 2004-03-31 | 삼성전자주식회사 | 반도체 패키지 및 그를 이용한 적층 패키지 |
FR2866753B1 (fr) * | 2004-02-25 | 2006-06-09 | Commissariat Energie Atomique | Dispositif microelectronique d'interconnexion a tiges conductrices localisees |
US7187068B2 (en) * | 2004-08-11 | 2007-03-06 | Intel Corporation | Methods and apparatuses for providing stacked-die devices |
US7344917B2 (en) * | 2005-11-30 | 2008-03-18 | Freescale Semiconductor, Inc. | Method for packaging a semiconductor device |
US7378726B2 (en) * | 2005-12-28 | 2008-05-27 | Intel Corporation | Stacked packages with interconnecting pins |
US8367465B2 (en) * | 2006-03-17 | 2013-02-05 | Stats Chippac Ltd. | Integrated circuit package on package system |
US7714453B2 (en) * | 2006-05-12 | 2010-05-11 | Broadcom Corporation | Interconnect structure and formation for package stacking of molded plastic area array package |
KR100792352B1 (ko) * | 2006-07-06 | 2008-01-08 | 삼성전기주식회사 | 패키지 온 패키지의 바텀기판 및 그 제조방법 |
SG149710A1 (en) * | 2007-07-12 | 2009-02-27 | Micron Technology Inc | Interconnects for packaged semiconductor devices and methods for manufacturing such devices |
US7781877B2 (en) * | 2007-08-07 | 2010-08-24 | Micron Technology, Inc. | Packaged integrated circuit devices with through-body conductive vias, and methods of making same |
US7923304B2 (en) * | 2009-09-10 | 2011-04-12 | Stats Chippac Ltd. | Integrated circuit packaging system with conductive pillars and method of manufacture thereof |
-
2009
- 2009-09-10 US US12/557,481 patent/US7923304B2/en active Active
-
2010
- 2010-08-24 TW TW099128212A patent/TWI525724B/zh active
- 2010-09-09 KR KR1020100088564A patent/KR101731005B1/ko active IP Right Grant
-
2011
- 2011-04-05 US US13/080,070 patent/US8232141B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100444163B1 (ko) * | 2001-12-27 | 2004-08-11 | 동부전자 주식회사 | 솔더조인트 강성 보강장치 |
Also Published As
Publication number | Publication date |
---|---|
TW201133666A (en) | 2011-10-01 |
US7923304B2 (en) | 2011-04-12 |
TWI525724B (zh) | 2016-03-11 |
US8232141B2 (en) | 2012-07-31 |
US20110057308A1 (en) | 2011-03-10 |
US20110180935A1 (en) | 2011-07-28 |
KR20110027628A (ko) | 2011-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101731005B1 (ko) | 전도성 필라를 구비하는 집적회로 패키지 시스템 및 그 제조 방법 | |
KR101805114B1 (ko) | 이중 측부 연결부를 구비한 집적회로 패키징 시스템 및 이의 제조 방법 | |
KR101542216B1 (ko) | 패키지가 집적된 집적회로 패키지 시스템 | |
KR101542212B1 (ko) | 플렉서블 기판 및 리세스된 패키지를 구비한 집적회로패키지 시스템 | |
US9666513B2 (en) | Wafer-level flipped die stacks with leadframes or metal foil interconnects | |
TWI521614B (zh) | 作為積體電路封裝件系統之封裝的滴模整合材料 | |
US8106498B2 (en) | Integrated circuit packaging system with a dual board-on-chip structure and method of manufacture thereof | |
US8710634B2 (en) | Integrated circuit packaging system with an integral-interposer-structure and method of manufacture thereof | |
US20100244223A1 (en) | Integrated circuit packaging system with an integral-interposer-structure and method of manufacture thereof | |
US8035211B2 (en) | Integrated circuit package system with support structure under wire-in-film adhesive | |
US8482115B2 (en) | Integrated circuit packaging system with dual side connection and method of manufacture thereof | |
KR101964389B1 (ko) | 수직 상호연결들을 갖는 집적 회로 패키징 시스템 및 그 제조 방법 | |
JP2002252303A (ja) | 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法 | |
US8569882B2 (en) | Integrated circuit packaging system with collapsed multi-integration package and method of manufacture thereof | |
US8829672B2 (en) | Semiconductor package, package structure and fabrication method thereof | |
US9530753B2 (en) | Integrated circuit packaging system with chip stacking and method of manufacture thereof | |
KR20140116357A (ko) | 코어리스 집적회로 패키지 시스템 및 그 제조 방법 | |
US20080237833A1 (en) | Multi-chip semiconductor package structure | |
US9859200B2 (en) | Integrated circuit packaging system with interposer support structure mechanism and method of manufacture thereof | |
TWI606525B (zh) | 具有鍍覆引線之積體電路封裝系統及其製造方法 | |
US20140099755A1 (en) | Fabrication method of stacked package structure | |
KR101514525B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
CN113299564A (zh) | 一种板级扇出柔性封装基板的封装结构及其制备方法 | |
KR100542672B1 (ko) | 반도체패키지 | |
KR100708050B1 (ko) | 반도체패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |