KR100542672B1

KR100542672B1 - 반도체패키지

Info

Publication number: KR100542672B1
Application number: KR1020000032216A
Authority: KR
Inventors: 이선구; 신원선; 이춘흥
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2000-06-12
Filing date: 2000-06-12
Publication date: 2006-01-12
Also published as: KR20010111661A

Abstract

이 발명은 반도체패키지에 관한 것으로, 리드프레임을 이용하여 비교적 가격이 저렴한 반도체패키지를 얻고, 또한 반도체칩의 방열 성능이 우수하며, 두께가 비교적 얇은 적층형 반도체패키지를 제공할 수 있도록, 대략 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제1반도체칩의 외주연에 배열된 다수의 리드와; 대략 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 채 상기 제1반도체칩 및 상기 리드의 제2면에 접착수단으로 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 리드를 전기적으로 접속하는 다수의 전기적 접속수단과; 상기 제1반도체칩, 제2반도체칩, 리드 및 전기적 접속수단을 봉지재로 봉지하여 형성된 몸체를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}

도1은 종래의 반도체패키지를 도시한 단면도이다.

도2a 및 도2b는 본 발명의 제1실시예에 의한 반도체패키지를 도시한 단면도 및 봉지재로 형성된 몸체의 일부가 제거된 반도체패키지의 저면도이다.

도3 내지 도14는 본 발명의 제2실시예 내지 제13실시예에 의한 반도체패키지를 도시한 단면도이다.

- 도면중 주요 부호에 대한 설명 -

11~23; 본 발명에 의한 반도체패키지

1; 제1반도체칩 1a; 제1면 1b; 제2면 1c; 입출력패드

2; 제2반도체칩 2a; 제1면 2b; 제2면 2c; 입출력패드

3; 제3반도체칩 3a; 제1면 3b; 제2면 3c; 입출력패드

4; 리드 4a; 제1면 4b; 제2면 4c; 랜드

5; 전기적 접속수단 6; 도전성범프

7; 접착수단 8; 몸체

9; 도전성볼

본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 리드프레임을 이용하여 비교적 가격이 저렴하고, 또한 반도체칩의 방열 성능이 우수하며, 두께가 비교적 얇은 적층형 반도체패키지에 관한 것이다.

통상 적층형 반도체패키지는 인쇄회로기판(Printed Circuit Board), 써킷테이프(Circuit Tape), 써킷필름(Circuit Film) 또는 리드프레임(Lead Frame)과 같은 섭스트레이트(Substrate)에 다수의 반도체칩을 수직방향으로 적층한 후, 상기 적층된 반도체칩끼리 또는 반도체칩과 섭스트레이트를 도전성 와이어(Conductive Wire)와 같은 전기적 접속수단으로 본딩(Bonding)한 것을 지칭한다. 이러한 적층형 반도체패키지는 봉지재로 형성된 몸체 내측에 다수의 반도체칩을 탑재함으로써 고용량, 고기능화된 성능을 구현할 수 있을 뿐만 아니라, 마더보드(Mother Board)에서의 실장밀도를 높일 수 있기 때문에 최근 대량으로 제조되고 있는 추세이다.

이러한 적층형 반도체패키지(100')의 일례를 도1에 도시하였다.

도시된 바와 같이 먼저 수지층(2')을 중심으로 그 상면에는 다수의 본드핑거(3')(Bond Finger)를 포함하는 도전성 회로패턴이 형성되어 있고, 하면에는 볼랜드(4')(Ball Land)를 포함하는 회로패턴이 형성되어 있으며, 상기 상,하면의 회로패턴은 도전성 비아홀(5')(Via Hole')로 상호 연결된 섭스트레이트(1')가 구비되어 있다. 여기서, 상기 본드핑거(3') 및 볼랜드(4')를 포함하는 도전성 회로패턴은 통상적인 구리박막(Copper Trace)이다.

상기 섭스트레이트(1')의 상면 중앙부에는 접착수단으로 제1반도체칩(10')이 접착되어 있고, 상기 제1반도체칩(10')의 상면에는 접착수단으로 또다른 제2반도체칩(20')이 접착되어 있다. 여기서, 상기 제2반도체칩(20')은 제1반도체칩(10')의 크기보다 반듯이 작은 것이 구비된다. 또한, 상기 제1반도체칩(10') 및 제2반도체칩(20')의 상면에는 다수의 입출력패드(10a',20a')가 형성되어 있다.

상기 제1반도체칩(10') 및 제2반도체칩(20')의 입출력패드(10a',20a')는 모두 도전성와이어(30')에 의해 섭스트레이트(1')의 본드핑거(3')에 접속되어 있으며, 상기 섭스트레이트(1')의 하면에 형성된 볼랜드(4')에는 다수의 도전성볼(40')(Conductive Ball)이 융착되어 있다. 이 도전성볼(40')은 차후 마더보드의 소정 패턴에 융착된다.

상기 섭스트레이트(1')의 상면에 위치한 제1반도체칩(10'), 제2반도체칩(20') 및 도전성와이어(30') 등은 외부의 충격이나 접촉 등으로부터 보호될 수 있도록 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top)과 같은 봉지재로 봉지되어 소정의 몸체(60')를 형성하고 있다.

도면중 미설명 부호 6'은 회로패턴을 외부환경으로부터 보호하기 위해 그 표면에 코팅된 커버코트(Cover Coat)이다.

이러한 반도체패키지(100')는 제1반도체칩(10') 및 제2반도체칩(20')의 전기적 신호가 입출력패드(10a',20a'), 도전성와이어(30'), 본드핑거(3'), 도전성비아홀(5'), 볼랜드(4') 및 도전성볼(40')을 통해 도시되지 않은 마더보드와 전기적 신호를 교환한다.

그러나 이러한 종래의 반도체패키지는 고가의 인쇄회로기판, 써킷테이프 또 는 써킷필름과 같은 섭스트레이트를 사용함으로써 반도체패키지의 전체적인 가격이 올라가게 되고, 따라서 가격 경쟁력이 저하되는 문제점이 있다.

또한, 섭스트레이트 상에 탑재된 반도체칩 전체가 섭스트레이트와 봉지재로 형성된 몸체에 의해 밀봉된 구조이기 때문에 반도체칩의 방열성능이 저하되는 문제점이 있다.

더불어, 도전성볼, 섭스트레이트, 반도체칩 및 몸체 등이 순차적으로 적층된 형태를 함으로써 반도체패키지의 전체적인 두께가 증가되고, 따라서 이를 채택한 전자제품의 박형화에 장애가 되는 문제점이 있다.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 비교적 가격이 저렴한 리드프레임을 이용한 적층형 반도체패키지를 제공하는데 있다.

본 발명의 다른 목적은 반도체칩의 방열 성능이 우수한 적층형 반도체패키지를 제공하는데 있다.

본 발명의 또다른 목적은 두께가 비교적 얇은 적층형 반도체패키지를 제공하는데 있다.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제1반도체칩의 외주연에 배열된 다수의 리드와; 대략 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 채 상기 제1반도체칩 및 상기 리드의 제2면에 접착수단으로 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 리드를 전기적으로 접속하는 다수의 전기적 접속수단과; 상기 제1반도체칩, 제2반도체칩, 리드 및 전기적 접속수단을 봉지재로 봉지하여 형성된 몸체를 포함하여 이루어진 것을 특징으로 한다.

상기 제2반도체칩의 제2면에는 대략 제1면과 제2면을 갖는 제3반도체칩이 접착수단으로 더 접착되고, 상기 제3반도체칩의 제2면에는 입출력패드가 형성되어 있으며, 상기 제3반도체칩의 입출력패드는 리드의 제2면에 전기적 접속수단으로 접속될 수 있다.

상기 제1반도체칩은 제1면에만 다수의 입출력패드가 형성될 수 있다.

상기 제1반도체칩은 제2면에만 다수의 입출력패드가 형성될 수 있다.

상기 제2반도체칩은 제1면에만 다수의 입출력패드가 형성될 수 있다.

상기 제2반도체칩은 제2면에만 다수의 입출력패드가 형성될 수 있다.

상기 제1반도체칩의 제2면과 상기 리드의 제2면은 동일 평면상에 위치될 수 있다.

상기 각 리드의 제1면중 일정영역에는 몸체 외측으로 노출된 적어도 하나 이상의 랜드가 더 형성된다.

상기 랜드를 포함하는 리드의 두께는 나머지 부분의 리드 두께보다 두껍게 형성됨이 바람직하다.

상기 리드는 제1반도체칩에 인접한 영역에서 그 외측 하방으로 절곡되어 형성될 수도 있다.

상기 랜드에는 도전성볼이 더 융착될 수 있다.

상기 제2반도체칩의 제2면은 몸체 외측으로 노출될 수도 있다.

상기 제1반도체칩의 입출력패드와 제2반도체칩의 입출력패드를 리드에 접속시키는 전기적 접속수단은 도전성와이어일 수 있다.

상기 제1반도체칩의 입출력패드는 제2면에 형성되어 있고, 상기 입출력패드는 제2반도체칩의 입출력패드와 도전성범프에 의해 상호 접속될 수 있다.

상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 비교적 가격이 저렴한 리드를 이용함으로써 전체적으로 코스트(Cost)가 다운(Down)된 적층형 반도체패키지를 얻게 된다.

또한, 반도체칩의 일면이 공기중으로 직접 노출되고, 반도체칩의 열이 리드를 통하여 외부로 발산됨으로써 전체적으로 방열 성능이 향상된 적층형 반도체패키지를 얻게 된다.

또한, 특정 반도체칩은 리드와 리드 사이에 위치됨으로써, 상기 리드 두께에 의해 그 반도체칩의 두께가 상쇄되고, 따라서 더욱 더 얇은 두께의 적층형 반도체패키지를 얻게 된다.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

도2a 및 도2b는 본 발명의 제1실시예에 의한 반도체패키지(11)를 도시한 단면도 및 봉지재로 형성된 몸체(8)의 일부가 제거된 반도체패키지(11)의 저면도이다.

도시된 바와 같이 먼저 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 또한 상기 제1면(1a)(하면)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.

상기 제1반도체칩(1)의 외주연에는 제1면(4a)과 제2면(4b)을 가지는 다수의 리드(4)가 배열되어 있다. 주지된 바와 같이 상기 리드(4)는 철(Fe) 계열 또는 구리(Cu) 계열의 금속이며, 상기 리드(4)의 제1면(4a) 및/또는 제2면(4b)에는 은(Ag) 도금층이 형성될 수도 있다.

또한, 상기 제1반도체칩(1)의 제2면(1b)과 상기 리드(4)의 제2면(4b)은 동일평면상에 위치되어 있으며, 상기 각 리드(4)의 제1면(4a)중 내측 둘레 영역에는 나머지 리드(4)의 두께보다 대략 2배 가까이 더 두꺼운 랜드(4c)가 형성되어 있다. 상기 랜드(4c)는 제조 공정중 리드(4)의 절반만 화학용액으로 에칭하여 제거하는 할프에칭(Half Etching) 방법에 의해 형성된 것이다.

한편, 상기 제1반도체칩(1) 및 상기 리드(4)의 제2면(1b,4b)에는 전기적으로는 비전도성이며 열적으로는 전도성인 접착수단(7)에 의해 제2반도체칩(2)이 부착되어 있다.

상기 제2반도체칩(2) 역시 제1면(2a)과 제2면(2b)을 가지며, 상기 제1면(2a)에는 다수의 입출력패드(2c)가 형성되어 있다.

여기서, 상기 제2반도체칩(2)의 제1면(2a)이 접착수단(7)에 의해 제1반도체칩(1) 및 리드(4)의 제2면(1b,4b)에 접착된 것이고, 상기 접착수단(7)은 통상적인 에폭시 접착제 또는 양면 테이프 등이 이용될 수 있다.

계속해서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c.2c)와 리드(4)는 알루미늄와이어(Al Wire) 또는 골드 와이어(Au Wire)와 같은 전기적 접속수단(5) 즉, 도전성와이어에 의해 상호 접속되어 있다.

상기 접속 상태는 도2b에 도시된 바와 같이 동일한 리드(4) 또는 서로 다른 각각의 리드(4)에 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c.2c)가 전기적 접속수단(5)(도전성와이어)으로 상호 접속되어 있다.

여기서, 상기 리드(4)에는 은도금층이 형성되어 있음으로 상기 접속이 보다 원할히 수행되고 또한 접속력도 향상된다.

또한, 상기 제1반도체칩(1), 제2반도체칩(2), 리드(4) 및 전기적 접속수단(5)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop top)과 같은 봉지재로 봉지되어 소정의 몸체(8)를 형성하되, 상기 리드(4)의 랜드(4c)는 몸체(8) 외측으로 노출되어 있다.

따라서, 상기 랜드(4c)는 차후 마더보드의 특정 패턴에 실장 가능하게 된다. 또한, 상기 봉지재로 형성된 몸체(8)는 상기 제2반도체칩(2)의 제2면(2b) 전체가 외부로 노출되도록 형성될 수도 있으며, 이것에 의해 반도체칩의 방열 성능이 향상된다. 상기 제1반도체칩(1) 및 제2반도체칩(2)의 열은 리드(4)를 통해서도 외부로 방출된다.

도3 내지 도14는 본 발명의 제2실시예 내지 제13실시예에 의한 반도체패키지(12~23)를 도시한 단면도이다. 여기서 상기 제2~13실시예는 상기 제1실시예와 유사하므로 그 차이점만을 설명하기로 한다.

먼저 도3에 도시된 본 발명의 제2실시예에 의한 반도체패키지(12)는 몸체(8) 외측으로 노출된 리드(4)의 랜드(4c)에 솔더볼과 같은 도전성볼(9)이 더 융착되어 있다. 따라서, 상기와 같이 도전성볼(9)이 더 융착된 경우에는 차후 마더보드에의 실장 작업이 더욱 용이해진다.

도4에 도시된 본 발명의 제3실시예에 의한 반도체패키지(13)는 리드(4)에 다수의 랜드(4c)가 형성된 것이 특징이다. 즉, 상기 랜드(4c)는 몸체(8)의 일면에 행과 열을 가지며 어레이(Array)된 형태를 하고 있으며, 이는 리드(4) 하나에 하나씩 형성될 수도 있고, 또한 리드(4) 하나에 다수개씩 형성될 수도 있다. 어째든 상기와 같이 랜드(4c)의 갯수가 어레이된 경우에는 보다 많은 반도체칩의 입출력패드를 수용할 수 있게 된다.

도5에 도시된 본 발명의 제4실시예에 의한 반도체패키지(14)는 상기 각각의 랜드(4c)에 솔더볼과 같은 도전성볼(9)이 융착되어 있다. 따라서, 상기와 같이 도전성볼(9)이 더 융착된 경우에는 차후 마더보드에의 실장 작업이 더욱 용이해진다.

도6에 도시된 본 발명의 제5실시예에 의한 반도체패키지(15)는 제1반도체칩(1)의 제2면(1b)(상면)에 다수의 입출력패드(1c)가 형성되어 있고, 상기 제1반도체칩(1)의 입출력패드(1c)는 제2반도체칩(2)의 입출력패드(2c)에 골드범프(Gold Bump)와 같은 도전성범프(6)에 의해 상호 접속되어 있다. 즉, 상기 제1반 도체칩(1)의 모든 전기적 신호는 직접 제2반도체칩(2)에 전달될 수 있는 구조이다.

상기와 같은 접속 방식은 플립칩(Flip Chip) 기술로 널리 알려진 방법을 이용한 것이다. 예를 들면, 제2반도체칩(2)의 입출력패드(2c)에 미리 도전성범프(6)를 융착시킨 후, 제1반도체칩(1)의 입출력패드(1c)를 상기 제2반도체칩(2)의 입출력패드(2c)와 위치 정렬한 상태에서 리플로우(Reflow)하여 얻어진다. 또한, 상기 몸체(8) 외측으로 노출된 랜드(4c)에도 도전성볼(9)을 각각 융착할 수 있다.

도7에 도시된 본 발명의 제6실시예에 의한 반도체패키지(16)는 할프에칭이 아닌 스탬핑(Stamping) 기술에 의해 리드(4)가 소정 형상으로 절곡된 것이 이용되었다. 즉, 소정 형상의 금형으로 리드(4)를 가압하여 절곡한 것이다. 한편, 제1실시예에 의한 반도체패키지(11)는 랜드(4c)가 형성된 리드(4)의 두께와 나머지 부분의 리드(4) 두께가 상이하였으나, 상기 제6실시예에 의한 반도체패키지(16)는 리드(4) 두께가 모두 동일하다. 다만, 제1반도체칩(1)의 부근에서 지면과 수평하게 연장된 리드가 제2반도체칩(2)의 외주연 부근에서 하부로 절곡된 후 다시 지면과 수평한 방향으로 연장되어 있다. 상기와 같은 절곡 형태를 통상 걸윙(Gull wing) 형태라고도 한다.

도8에 도시된 본 발명의 제7실시예에 의한 반도체패키지(17)는 제2반도체칩(2)의 입출력패드(2c)가 제2면(2b)에 형성되어 있다. 따라서, 전기적 접속수단(5)은 상기 제2반도체칩(2)의 입출력패드(2c)와 리드(4)의 제2면(4b) 사이를 상호 본딩하고 있다. 여기서, 봉지재로 형성된 몸체(8)는 상기 제1반도체칩(1) 뿐만 아니라, 제2반도체칩(2) 전체를 감싸는 형태를 한다.

도9에 도시된 본 발명의 제8실시예에 의한 반도체패키지(18)는 리드(4)에 형성된 랜드(4c)가 행과 열을 갖는 형태로 어레이 되어 있으며, 따라서 보다 많은 수의 입출력패드를 수용할 수 있는 구조이다.

도10에 도시된 본 발명의 제9실시예에 의한 반도체패키지(19)는 리드(4)가 걸윙 형태로 절곡되어 있으며, 따라서 리드(4)의 제조시 화학용액에 의한 복잡한 공정이 필요치 않은 장점이 있다.

도11에 도시된 본 발명의 제10실시예에 의한 반도체패키지(20)는 제2반도체칩(2)의 제2면(2b)상에 접착수단(7)에 의해 제3반도체칩(3)이 더 접착되어 있다. 상기 제3반도체칩(3) 역시 대략 평면인 제1면(3a) 및 제2면(3b)을 가지며 제2면(3b)에는 다수의 입출력패드(3c)가 형성되어 있다. 또한, 상기 제3반도체칩(3)의 입출력패드(3c)는 리드(4)의 제2면(4b)과 전기적 접속수단(5)으로 접속되어 있다.

도12에 도시된 본 발명의 제11실시예 의한 반도체패키지(21)는 리드(4)에 형성된 랜드(4c)가 행과 열을 갖는 형태로 어레이되어 있으며, 따라서 보다 많은 수의 입출력패드를 수용할 수 있게 된다.

도13에 도시된 본 발명의 제12실시예에 의한 반도체패키지(22)는 제2반도체칩(2) 및 제3반도체칩(3)의 입출력패드(2c,3c)가 모두 제2면(2b,3b)에 형성되어 있다.

도14에 도시된 본 발명의 제13실시예에 의한 반도체패키지(23)는 전술한 바와 같이 제1반도체칩(1)의 입출력패드(1c)가 제2면(1b)에 형성되어 있으며, 또한 제1반도체칩(1)의 입출력패드(1c)는 도전성범프(6)에 의해 상기 제2반도체칩(2)의 입출력패드(2c)에 접속되어 있다.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.

따라서, 본 발명에 의한 반도체패키지는 비교적 가격이 저렴한 리드를 이용함으로써 전체적으로 코스트(Cost)가 다운(Down)된 적층형 반도체패키지를 얻을 수 있다.

또한, 반도체칩의 일면이 공기중으로 직접 노출되고, 반도체칩의 열이 리드를 통하여 외부로 발산됨으로써 전체적으로 방열 성능이 향상된 적층형 반도체패키지를 얻을 수 있다.

더불어, 특정 반도체칩은 리드와 리드 사이에 위치됨으로써, 상기 리드 두께에 의해 그 반도체칩의 두께가 상쇄되고, 따라서 더욱 더 얇은 두께의 적층형 반도체패키지를 얻을 수 있다.

Claims

삭제
평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 제1반도체칩과,

제1면과 제2면을 가지고, 상기 제1반도체칩의 외주연에 배열된 다수의 리드와,

평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 채 상기 제1반도체칩 및 상기 리드의 제2면에 접착수단으로 접착된 제2반도체칩과,

상기 제1반도체칩 및 제2반도체칩의 입출력패드와 리드를 전기적으로 접속하는 다수의 전기적 접속수단과,

상기 제1반도체칩, 제2반도체칩, 리드 및 전기적 접속수단을 봉지재로 봉지하여 형성된 몸체를 포함하고,

상기 제2반도체칩의 제2면에는 대략 제1면과 제2면을 갖는 제3반도체칩이 접착수단으로 더 접착되고, 상기 제3반도체칩의 제2면에는 입출력패드가 형성되어 있으며, 상기 제3반도체칩의 입출력패드는 리드의 제2면에 전기적 접속수단으로 접속된 것을 특징으로 하는 반도체패키지.
제2항에 있어서, 상기 제1반도체칩은 제1면에 다수의 입출력패드가 형성된 것을 특징으로 하는 반도체패키지.
제2항에 있어서, 상기 제1반도체칩은 제2면에 다수의 입출력패드가 형성된 것을 특징으로 하는 반도체패키지.
제2항에 있어서, 상기 제2반도체칩은 제1면에 다수의 입출력패드가 형성된 것을 특징으로 하는 반도체패키지.
제2항에 있어서, 상기 제2반도체칩은 제2면에 다수의 입출력패드가 형성된 것을 특징으로 하는 반도체패키지.
제2항에 있어서, 상기 제1반도체칩의 제2면과 상기 리드의 제2면은 동일 평면상에 위치됨을 특징으로 하는 반도체패키지.
제2항에 있어서, 상기 각 리드의 제1면중 일정영역에는 몸체 외측으로 노출된 적어도 하나 이상의 랜드가 더 형성된 것을 특징으로 하는 반도체패키지.
제8항에 있어서, 상기 랜드를 포함하는 리드의 두께는 나머지 부분의 리드 두께보다 두꺼운 것을 특징으로 하는 반도체패키지.
제8항에 있어서, 상기 리드는 제1반도체칩에 인접한 영역에서 그 외측 하방으로 절곡된 것을 특징으로 하는 반도체패키지.
제8항에 있어서, 상기 랜드에는 도전성볼이 더 융착된 것을 특징으로 하는 반도체패키지.
삭제
제2항에 있어서, 상기 전기적 접속수단은 도전성와이어인 것을 특징으로 하는 반도체패키지.
제2항에 있어서, 상기 제1반도체칩의 입출력패드는 제2면에 형성되어 있고, 상기 입출력패드는 제2반도체칩의 입출력패드와 도전성범프에 의해 상호 접속된 것을 특징으로 하는 반도체패키지.