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KR101683187B1 - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

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KR101683187B1
KR101683187B1 KR1020090104130A KR20090104130A KR101683187B1 KR 101683187 B1 KR101683187 B1 KR 101683187B1 KR 1020090104130 A KR1020090104130 A KR 1020090104130A KR 20090104130 A KR20090104130 A KR 20090104130A KR 101683187 B1 KR101683187 B1 KR 101683187B1
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준이치로 사카타
테츠노리 마루야마
유키 이모토
유지 아사노
준이치 코에주카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 사용한 박막 트랜지스터에 있어서, 인듐, 갈륨, 아연, 산소, 및 질소를 포함하는 버퍼층을 산화물 반도체층과 소스 전극층 및 산화물 반도체층과 드레인 전극층 사이에 형성한다.
산화물 반도체, 버퍼층, 산소, 질소, 접촉 저항

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 채널 형성 영역에 산화물 반도체막을 사용한 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 박막 트랜지스터나 박막 트랜지스터를 갖는 액정 표시 패널로 대표되는 전기 광학 장치나 유기 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반(全般)을 가리키고, 전기 광학 장치, 반도체 회로 및 반도체 소자를 이용하는 전자 기기는 모두 반도체 장치이다.
최근, 매트릭스 형상으로 배치된 표시 화소마다 박막 트랜지스터(이하, TFT라고 기재함)로 이루어지는 스위칭 소자를 형성한 액티브 매트릭스형의 표시 장치(액정 표시 장치나 발광 표시 장치나 전기 영동(電氣泳動)식 표시 장치)가 활발히 개발되고 있다. 액티브 매트릭스형의 표시 장치는, 화소(또는, 1 도트(dot))마다 스위칭 소자가 형성되어 있고, 화소 수가 증가한 경우에 단순 매트릭스 방식과 비교하여 저전압 구동할 수 있으므로 유리하다.
또한, 채널 형성 영역에 산화물 반도체를 사용하여 박막 트랜지스터(TFT) 등을 제작하여 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 채널 형성 영역에 ZnO를 사용하는 박막 트랜지스터나 채널 형성 영역에 인듐, 갈륨, 및 아연을 포함하는 산화물을 사용하는 박막 트랜지스터를 그 예로서 들 수 있다. 또한, 투광성을 갖는 기판 위에 이들의 채널 형성 영역에 산화물 반도체를 사용한 박막 트랜지스터를 형성하고, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허 문헌 1, 특허 문헌 2 등에서 개시된다.
[특허 문헌 1] 일본국 특개2007-123861호 공보
[특허 문헌 2] 일본국 특개2007-96055호 공보
채널 형성 영역에 산화물 반도체를 사용하는 박막 트랜지스터에는, 동작 속도가 빠르고, 제작 공정이 비교적으로 간단하고, 충분한 신뢰성인 것이 요구되고 있다.
박막 트랜지스터를 형성하는 데에 있어서, 소스 전극 및 드레인 전극을 포함하는 도전층은, 저저항의 금속 재료를 사용한다. 특히, 대면적의 표시를 행하는 표시 장치를 제작할 때, 배선의 저항에 의한 신호의 지연 문제가 현저해진다. 따라서, 배선이나 전극의 재료로서는, 전기 저항 값이 낮은 금속 재료를 사용하는 것이 바람직하다. 그러나, 금속 재료로 이루어지는 소스 전극 및 드레인 전극과 산화물 반도체층이 직접 접하는 박막 트랜지스터 구조로 하면, 콘택트 저항이 높아질 우려가 있다. 또한, 콘택트 저항이 높아지는 원인은, 소스 전극 및 드레인 전극과 산화물 반도체층의 접촉면에서 쇼트키(Schottky) 접합이 형성되는 것이 요인의 하나로 생각된다.
본 발명의 일 형태는, 채널 형성 영역의 산화물 반도체층과 소스 전극 및 드레인 전극의 콘택트 저항을 저감한 반도체 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
또한, 산화물 반도체를 사용하는 반도체 장치의 전기 특성의 편차를 저감하는 것도 과제의 하나로 한다. 예를 들어, 액정 표시 장치나 유기 발광 소자를 사용한 표시 장치에 있어서는, 그 반도체 장치의 트랜지스터 특성의 편차에 기인하는 표시 불균일이 발생할 우려가 있다. 특히, 발광 소자를 갖는 표시 장치에 있어서는, 화소 전극에 일정한 전류가 흐르도록 배치된 TFT(구동 회로 또는 화소에 배치되는 발광 소자에 전류를 공급하는 TFT)의 온 전류(Ion)의 편차가 큰 경우, 화소에 배치된 발광 소자의 발광 휘도에 편차가 생길 우려가 있다. 이상, 본 발명의 일 형태는 상기 과제의 적어도 하나를 해결하는 것을 목적으로 한다.
본 명세서 중에서 사용하는 산화물 반도체의 일례는, InMO3(ZnO)m(m>0)로 표기된다. 상기 산화물 반도체로 이루어지는 박막을 채널 형성 영역에 사용하여 박막 트랜지스터를 제작한다. 또한, M은 Ga, Fe, Ni, Mn 및 Co 중에서 선택된 1종의 금속 원소 또는 복수의 금속 원소를 가리킨다. 예를 들어, M으로서 Ga의 경우 이외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에 불순물 원소로서 Fe, Ni, 그 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되는 것이 있다. 본 명세서에서는, 이 박막을 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막 또는 In-Ga-Zn-O계 비단결정막이라고도 부른다. 또한, In-Ga-Zn-O계 비단결정막에 포함되는 나트륨(Na)의 농도는 5×1018/cm3 이하, 바람직하게는 1×1018/cm3 이하이다.
또한, 인듐, 갈륨, 및 아연을 포함하는 산화물을 성분으로 하는 타깃을 질소 가스를 포함하는 분위기 중에서 스퍼터링하여 인듐, 갈륨, 및 아연을 포함하는 산질화물막을 형성하고, 또한, 상기 산질화물막을 가열 처리함으로써, 뛰어난 도전막을 얻을 수 있다.
그래서, 채널 형성 영역에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 사용하여 상기 산화물 반도체층과 소스 전극 및 드레인 전극의 사이에 인듐, 갈륨, 및 아연을 포함하는 산질화물을 포함하는 버퍼층을 삽입하여 박막 트랜지스터의 콘택트 저항을 저감시키면 좋다.
또한, 인듐, 갈륨, 및 아연을 포함하는 산화물을 성분으로 하는 타깃을 질소 가스를 포함하는 분위기 중에서 스퍼터링하여 형성한, 인듐, 갈륨, 및 아연을 포함하는 산질화물막에 있어서, 성막 분위기 중의 질소 가스 농도가 높을수록, 상기 산질화물막의 조성에서 차지하는 질소의 비율이 증가하고 산소의 비율이 감소한다. 따라서, 질소 원자는 주로 산소 원자를 치환하며, 가수(價數)가 상이한 질소 원자가 산소 원자를 치환함으로써, 도전성을 발현(發現)한다고 말할 수 있다.
본 발명의 반도체 장치의 일 형태는, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 갖는 반도체 장치이며, 반도체 층과 소스 전극 및 드레인 전극의 사이에 인듐, 갈륨, 아연, 산소, 및 질소를 포함하는 버퍼층을 형성한 박막 트랜지스터 및 그 제작 방법을 포함하는 것을 요지(要旨)로 한다.
본 발명의 일 형태에 따른 박막 트랜지스터는, 게이트 전극과 게이트 전극을 덮는 게이트 절연막과, 게이트 절연막을 사이에 개재시켜 게이트 전극과 중첩하는 산화물 반도체층과, 산화물 반도체층 위에서 게이트 전극과 단부가 중첩하는 제 1 전극 및 제 2 전극을 갖는다. 또한, 산화물 반도체층과 제 1 전극에 접하여 그 사이에 제 1 버퍼층을 갖고, 산화물 반도체층과 제 2 전극에 접하여 그 사이에 제 2 버퍼층을 갖는다. 그리고 제 1 버퍼층 및 제 2 버퍼층이 인듐, 갈륨, 아연, 산소 및 질소를 포함하는 박막 트랜지스터이다.
또한, 본 발명의 일 형태에 따른 박막 트랜지스터는, 게이트 전극을 덮는 게이트 절연막과, 게이트 절연막 위에서 게이트 전극과 단부가 중첩하는 제 1 전극 및 제 2 전극과, 제 1 전극 위에 제 1 버퍼층과, 제 2 전극 위에 제 2 버퍼층과, 제 1 전극 및 제 2 전극의 단부에 중첩하는 산화물 반도체층을 갖는다. 또한, 산화물 반도체층은 제 1 전극 및 제 2 전극의 측면과, 제 1 버퍼층 및 제 2 버퍼층의 상면과 측면에 접하고, 제 1 버퍼층 및 제 2 버퍼층이 인듐, 갈륨, 아연, 산소, 및 질소를 포함하는 박막 트랜지스터이다.
또한, 본 발명의 일 형태는, 버퍼층이 포함하는 산소(O)에 대한 질소(N)의 비율(N/O)이 5at.% 이상 80at.% 이하인 박막 트랜지스터이다.
또한, 본 발명의 일 형태는, 산화물 반도체층이 인듐, 갈륨, 아연을 포함하는 박막 트랜지스터이다.
또한, 본 발명의 일 형태는, 기판 위에 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극과 중첩하는 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 형성하고, 산화물 반도체층 위에 버퍼층을 형성하고, 버퍼층 위에 제 1 전극 및 제 2 전극을 형성하는 반도체 장 치의 제작 방법이다. 또한, 버퍼층은 질소 가스를 포함하는 분위기에서 인듐, 갈륨, 및 아연을 포함하는 산화물을 성분으로 하는 타깃을 스퍼터링하여 형성한다.
또한, 본 발명의 일 형태는, 기판 위에 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극과 단부가 중첩하는 제 1 전극 및 제 2 전극을 형성하고, 제 1 전극 및 제 2 전극 위에 버퍼층을 형성하고, 버퍼층 위에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 형성하는 반도체 장치의 제작 방법이다. 또한, 버퍼층은 질소 가스를 포함하는 분위기에서 인듐, 갈륨, 및 아연을 포함하는 산화물을 성분으로 하는 타깃을 스퍼터링하여 형성한다.
본 발명의 일 형태에 의하여 기생 저항이 낮고, 온/오프 비율이 높은 박막 트랜지스터를 얻을 수 있다. 따라서, 전기 특성이 높고 신뢰성이 뛰어난 반도체 장치를 제공할 수 있다.
이하에서는, 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형 태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에서 공통하여 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 박막 트랜지스터 및 그 제작 방법에 대해서 설명한다. 구체적으로는, 박막 트랜지스터를 갖는 표시 장치의 화소부의 제작 공정에 대해서 설명한다.
도 1(A) 및 도 1(B)에 본 실시형태의 박막 트랜지스터를 도시한다. 도 1(A)는 상면도이며, 도 1(B)는 도 1(A)에 있어서의 A1-A2 및 B1-B2에서 절단한 단면도이다.
도 1(A) 및 도 1(B)에 도시한 박막 트랜지스터(150)의 산화물 반도체층(113)은, 상대(相對)하는 제 1 전극(115a) 및 제 2 전극(115b)의 아래에 게이트 절연막을 통하여 게이트 전극(111)을 피복하도록 형성된다. 즉, 산화물 반도체층(113)은, 게이트 전극(111)과 중첩하여 게이트 절연막(102)의 상면부와 버퍼층(114a, 114b)의 하면부와 접하도록 형성된다. 여기서, 버퍼층(114a)은 제 1 전극(115a)과 산화물 반도체층(113)의 사이에 적층되고, 마찬가지로 버퍼층(114b)은 제 2 전극(115b)과 산화물 반도체층(113)의 사이에 적층된 구성을 갖는다.
산화물 반도체층은 In-Ga-Zn-O계 비단결정막으로 이루어진다. In-Ga-Zn-O계 비단결정막의 조성 비율은 성막 조건에 따라 변화한다. 금속 산화물의 조성 비율 을 In2O3:Ga2O3:ZnO=1:1:1로 한 타깃(금속 원소의 조성 비율은 In:Ga:Zn=1:1:0.5)을 사용하여 스퍼터링법에 의하여 형성한다. 여기서, 아르곤 가스 유량을 40sccm로 한 성막 조건을 조건 1로 하고, 아르곤 가스 유량을 10sccm, 산소 유량을 5sccm로 한 성막 조건을 조건 2로 한다.
상이한 성막 조건으로 형성한 산화물 반도체막의 조성 비율을 유도 결합 플라즈마 질량 분석법(ICP-MS: Inductively Coupled Plasma Mass Spectrometry)에 의하여 측정한 결과, 대표적인 산화물 반도체막의 조성 비율은 조건 1로 성막한 경우는 InGa0.95Zn0.41O3.33이고, 조건 2로 성막한 경우는, InGa0.94Zn0.40O3.31이다.
또한, 측정 방법을 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)으로 바꾸어 정량화한 대표적인 산화물 반도체막의 조성 비율은, 조건 1로 성막한 경우는, InGa0.93Zn0.44O3.49이고, 조건 2로 성막한 경우는 InGa0.92Zn0.45O3.86이다.
또한, 스퍼터링법으로 형성한 산화물 반도체막은, 200℃ 내지 500℃, 대표적으로는, 300℃ 내지 400℃로 10분 내지 100분의 열 처리가 행해진다. X선 회절법(XRD: X-ray diffraction)에 의한 분석에서는 비정질 구조를 관찰할 수 있고, 비단결정막이다.
버퍼층(114a)은 산화물 반도체층(113)과 제 1 전극(115a)에 접하여 그 사이에 형성되고, 버퍼층(114b)은 산화물 반도체층(113)과 제 2 전극(115b)에 접하여 그 사이에 형성된다. 또한, 버퍼층(114a, 114b)은, 인듐, 갈륨, 및 아연을 포함하 는 산질화물로 이루어지고, 산화물 반도체층(113)보다 높은 전기 도전율을 갖는다. 따라서 본 형태의 박막 트랜지스터(150)에 있어서 버퍼층(114a, 114b)은, 트랜지스터의 소스 영역 및 드레인 영역과 같은 기능을 발현한다.
이와 같이, 산화물 반도체층(113)과 제 1 전극(115a)의 사이 및 상기 산화물 반도체층(113)과 제 2 전극(115b)의 사이에, 산화물 반도체층보다 전기 전도율이 높은 버퍼층(114a, 114b)을 형성함으로써, 박막 트랜지스터(150)를 안정하게 동작시킬 수 있다. 또한, 접합 리크가 저감하여 박막 트랜지스터(150)의 특성을 향상시킬 수 있다.
다음에, 도 1(A) 및 도 1(B)의 박막 트랜지스터(150)의 제작 방법을 도 2(A) 내지 도 3(C)를 사용하여 설명한다.
도 2(A)에 있어서, 기판(100)은 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 알루미노 실리케이트 유리 등, 용융법(fusion method)이나 부유법(floating method)에 의하여 제작되는 무알칼리 유리 기판, 세라믹스 기판 외에, 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 예를 들어, 성분 비율로서 붕산(B2O3)보다 산화바륨(BaO)을 많이 함유하고, 변형점이 730℃ 이상의 유리 기판을 사용하면 바람직하다. 산화물 반도체층을 700℃ 정도의 고온에서 열 처리하는 경우라도, 유리 기판이 변형하지 않기 때문이다.
또한, 스테인리스 합금 등의 금속 기판의 표면에 절연막을 형성한 기판을 적 용하여도 좋다. 기판(100)이 마더 유리(mother glass)인 경우, 기판의 크기는, 제 1 세대(320mm×400mm), 제 2 세대(400mm×500mm), 제 3 세대(550mm×650mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1000mm×1200mm, 또는 1100mm×1250mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1900mm×2200mm), 제 8 세대(2160mm×2460mm), 제 9 세대(2400mm×2800mm, 또는 2450mm×3050mm), 제 10 세대(2950mm×3400mm) 등을 사용할 수 있다.
또한, 기판(100) 상하에 하지막으로서 절연막을 형성하여도 좋다. 하지막으로서는, CVD법이나 스퍼터링법 등을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 질화산화실리콘막을 단층 또는 적층으로 형성하면 좋다.
다음에, 게이트 전극(111)을 포함하는 게이트 배선과 용량 배선, 및 단자부가 되는 도전막을 형성한다. 도전막은 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 구리(Cu), 금(Au), 은(Ag) 등을 사용할 수 있다. 이들 중에서도 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 알루미늄 단체로는 내열성이 낮고, 또한 부식(腐蝕)하기 쉬운 등의 문제가 있기 때문에, 내열성 도전성 재료와 조합하여 도전막을 형성한다.
도전막으로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 탄소(C), 또는 실리콘(Si) 등의 원소가 첨가된 알루미늄을 주성분으로 하는 막, 이들의 원소를 주성분으로 하는 합금 재료, 또는 화합물이 첨가된 알루미늄 합금을 사용하는 것이 바람직하다.
또한, 저저항 도전막 위에 내열성 도전 재료로 이루어지는 도전막을 적층하여 사용할 수도 있다. 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금 또는 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
또한, 투명 도전막이라도 좋고, 재료로서는 산화인듐산화주석합금(In2O3-SnO2, ITO라고 생략하여 기재함), 실리콘 또는 산화실리콘을 함유한 인듐주석산화물, 인듐아연산화물, 산화아연 등을 사용할 수도 있다.
게이트 전극(111)이 되는 도전막은 스퍼터링법이나 진공 증착법에 의하여 두께 50nm 이상 300nm 이하로 형성한다. 게이트 전극(111)이 되는 도전막의 두께를 300nm 이하로 함으로써, 후에 형성되는 반도체막이나 배선의 단절 방지가 가능하다. 또한, 게이트 전극(111)이 되는 도전막의 두께를 50nm 이상으로 함으로써, 게이트 전극(111)의 저항을 저감할 수 있고, 대면적화가 가능하다.
또한, 본 실시형태에서는 기판(100) 전체 면에 도전막으로서 알루미늄을 제 1 성분으로 하는 막과 티타늄막을 스퍼터링법으로 적층하여 형성한다.
다음에, 본 실시형태에 있어서의 제 1 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 기판(100) 위에 형성된 도전막의 불필요한 부분을 에칭하여 제거함으로써 배선 및 전극(게이트 전극(111)을 포함하는 게이트 배선, 용량 배선, 및 단자)을 형성한다. 이 때, 적어도 게이트 전극(111)의 단부에 테이퍼 형상 이 형성되도록 에칭한다.
다음에, 게이트 절연막(102)을 형성한다. 게이트 절연막(102)으로서 이용할 수 있는 절연막으로서는, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화마그네슘막, 산화이트륨막, 산화하프늄막, 산화탄탈막을 그 예로서 들 수 있다.
여기서 산화질화실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것이며, 농도 범위로서 산소가 55at.% 내지 65at.%, 질소가 1at.% 내지 20at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화실리콘막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것이며, 농도 범위로서 산소가 15at.% 내지 30at.%, 질소가 20at.% 내지 35at.%, 실리콘이 25at.% 내지 35at.%, 수소가 15at.% 내지 25at.%의 범위로 포함되는 것을 가리킨다.
게이트 절연막(102)은 단층이라도 좋고, 절연막을 2층 또는 3층 적층하여 형성하여도 좋다. 예를 들어, 기판에 접하는 게이트 절연막(102)을 질화실리콘막, 또는 질화산화실리콘막을 사용하여 형성하면, 기판(100)과 게이트 절연막(102)의 밀착력이 높아지고, 또한 기판(100)으로부터의 불순물이 산화물 반도체층(113)에 확산하는 것을 방지할 수 있고, 또 게이트 전극(111)을 포함하는 도전층의 산화를 방지할 수 있다. 즉, 막 박리를 방지할 수 있음과 함께 후에 형성되는 트랜지스터의 전기 특성을 향상시킬 수 있다.
또한, 게이트 절연막(102)의 두께는 50nm 내지 250nm로 한다. 게이트 절연 막(102)의 두께가 50nm 이상이라면, 게이트 전극(111)을 포함하는 도전층의 요철을 피복할 수 있기 때문에 바람직하다.
본 실시형태에서는, 게이트 절연막(102)으로서 플라즈마 CVD법 또는 스퍼터링법에 의하여 두께가 100nm의 산화실리콘막을 형성한다. 이 단계에서의 단면도를 도 2(A)에 도시한다.
다음에, 산화물 반도체막을 형성하기 전의 게이트 절연막(102)에 플라즈마 처리를 행하여도 좋다. 본 실시형태에서는, 기판을 반입한 스퍼터링 장치에 산소 가스와 아르곤 가스를 도입하여 플라즈마를 발생시켜 노출되는 게이트 절연막(102)의 표면에 역 스퍼터링을 행하여 산소 라디칼, 산소 등을 조사한다. 이렇게 하여 표면에 부착되는 먼지를 제거한다.
플라즈마 처리를 행한 게이트 절연막(102)을 대기에 노출시키지 않고, 그 위에 산화물 반도체막을 형성한다. 플라즈마 처리된 게이트 절연막(102)을 대기에 노출시키지 않고 산화물 반도체막을 형성하는 것은, 게이트 절연막(102)과 산화물 반도체막의 계면에 먼지나 수분을 부착시키지 않는 점에서 유효하다. 또한, 산화물 반도체막의 형성은, 먼저 역 스퍼터링을 행한 챔버와 동일한 챔버를 사용하여도 좋고, 대기에 노출하지 않아 형성할 수 있으면, 먼저 역 스퍼터링을 행한 챔버와 다른 챔버에서 형성하여도 좋다.
본 실시형태에서는, 직경 8인치의 In, Ga, 및 Zn를 포함하는 산화물 반도체 타깃(조성 비율로서, In2O3:Ga2O3:ZnO=1:1:1)을 사용하여 산화물 반도체막을 형성한 다. 성막 방법으로서는, 스퍼터링법을 사용하여 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 또는 산소 분위기하에서 형성한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막의 막 두께는, 5nm 내지 200nm로 한다. 본 실시형태에서는, 산화물 반도체막의 막 두께는 100nm로 한다.
버퍼층은, 인듐, 갈륨, 및 아연을 포함하는 도전성 질화물을 사용한다. 버퍼층에 사용하는 인듐, 갈륨, 및 아연을 포함하는 산질화물 중의 산소(O)에 대한 질소(N)의 비율(N/O)은, 5at.% 이상 80at.% 이하의 범위, 바람직하게는, 10at.% 이상 50at.% 이하의 범위로 한다. 버퍼층에 사용하는 인듐, 갈륨, 및 아연을 포함하는 도전성 산질화물막은, 질소를 포함하는 분위기에서 인듐, 갈륨, 및 아연을 포함하는 산화물을 성분으로 하는 타깃을 사용하여 스퍼터링법에 의하여 형성하여 가열 처리를 행함으로써 형성할 수 있다.
본 실시형태에서는, 직경 12인치의 인듐, 갈륨, 및 아연을 포함하는 산화물을 소결(燒結)한 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 및 질소의 혼합 가스 분위기하에서 형성한다. 산질화물막의 막 두께는 2nm 내지 100nm로 한다. 혼합 가스의 총유량(總流量)을 40sccm로 하여 질소 가스를 1sccm로부터 40sccm까지의 범위로 혼합하여 형성한다. 본 실시형태에서는, 버퍼층에 사용하는 도전성 산질화물막의 막 두께는, 5nm로 한다.
또한, 바람직하게는, 산화물 반도체막을 형성한 후에 대기에 노출시키지 않고, 산질화물막을 연속적으로 형성한다. 본 실시형태에서는, 복수의 성막실이 로드 록실에서 분리되고, 반송실을 통하여 접속된 멀티 챔버형의 스퍼터링 장치를 사용하여 산화물 반도체막과 산질화물막을 상이한 성막실에서 형성하는 형태를 설명한다. 또한, 같은 성막실에서 성막 분위기를 다르게 하여 산화물 반도체막과 산질화물막을 형성할 수도 있다. 구체적으로는, 아르곤 또는 산소를 포함하는 분위기하에서 산화물 반도체막을 형성하고, 아르곤 및 질소의 혼합 가스 분위기하에서 도전성 질화물막을 형성할 수 있다. 또한, 같은 조성의 타깃을 상이한 성막 분위기에서 스퍼터링하여 산화물 반도체막과 산질화물막을 나누어 형성할 수도 있다. 같은 성막실에서 성막 분위기를 다르게 하여 산화물 반도체막과 산질화물막을 나누어 형성하면, 기판을 다른 성막실에 반송할 필요가 없기 때문에, 제조 시간을 단축할 수 있을 뿐만 아니라, 소형의 성막 장치를 이용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에, 바람직하다.
인듐, 갈륨, 및 아연을 포함하는 산질화물막에 포함되는 질소 비율이 지나치게 적으면, 가열 처리를 행하여도 캐리어 생성이 부족하기 때문에, 전기 전도율을 충분히 높일 수 없다. 또한, 인듐, 갈륨, 및 아연을 포함하는 산질화물막에 포함되는 질소의 비율이 지나치게 많으면, 가열 처리를 행하여도 결함이 증가하기 때문에, 전기 전도율을 충분히 높일 수 없다. 이와 같은 이유에 의거하여 버퍼층이 되는 인듐, 갈륨, 및 아연을 포함하는 산질화물막의 산소(O)에 대한 질소(N)의 비 율(N/O)에는 적절한 범위가 존재한다.
인듐, 갈륨, 및 아연을 포함하는 산질화물막은 전기 전도율을 높이기 위해서, 성막 후에 가열 처리를 행할 필요가 있다. 가열 처리는 200℃ 내지 600℃, 대표적으로는, 300℃ 내지 500℃의 가열 처리를 행하는 것이 바람직하다. 본 실시형태에서는, 노(盧)에 놓아서 질소 분위기하 또는 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 산질화물막을 구성하는 In-Ga-Zn-O-N계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 방해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다. 또한, 도전성 산질화물막의 열 처리는 성막 후라면, 언제나 행하여도 좋다. 예를 들어, 후에 실시하는 산화물 반도체막에의 가열 처리가 도전성 산질화물막의 열 처리를 겸하여도 좋고, 예를 들어, 후에 화소 전극(128)을 형성한 후에, 도전성 산질화물막의 열 처리를 행하여도 좋다.
다음, 제 2 포토 마스크를 사용하여 형성한 레지스트 마스크(131)를 사용하여 에칭에 의하여 산화물 반도체막 및 버퍼층(114)이 되는 산질화물막의 불필요한 부분을 제거한다. 본 실시형태에서는, ITO07N(KANTO CHEMICAL Co., Inc 제조)를 사용한 웨트 에칭에 의하여, 불필요한 부분을 제거한다. 또한, 산화물 반도체막 및 버퍼층(114)이 되는 산질화물막의 에칭은, 웨트 에칭에 한정되지 않고, 드라이 에칭을 사용하여도 좋다. 이 단계에서의 단면도를 도 2(B)에 도시한다.
다음, 버퍼층(114)과 게이트 절연막(102) 위에 도전막(105)을 스퍼터링법이나 진공 증착법에 의하여 형성한다. 도전막(105)의 재료로서는, 게이트 전극(111) 의 설명에서 예시한 것과 같은 재료를 사용할 수 있다. 또한, 200℃ 내지 600℃의 열 처리를 행하는 경우에는, 이 열 처리에 견딜 수 있는 내열성을 도전막이 갖는 것이 바람직하다.
본 실시형태에서는, 도전막(105)으로서 Ti막과 그 Ti막 위에 중첩하여 Nd를 포함하는 알루미늄(Al-Nd)막을 적층하여 그 위에 더 Ti막을 형성하는 3층 구조로 한다. 또한, 도전막(105)은 2층 구조로 하여도 좋고, 알루미늄을 제 1 성분으로 하는 막 위에 티타늄막을 적층하여도 좋다. 또한, 도전막(105)은 실리콘을 포함하는 알루미늄을 제 1 성분으로 하는 단층 구조나 티타늄막의 단층 구조로 하여도 좋다. 이 단계에서의 단면도를 도 2(C)에 도시한다.
다음, 제 3 포토 마스크를 사용하여 형성한 레지스트 마스크(132)를 사용하여 에칭에 의하여 도전막(105)의 불필요한 부분을 제거하여 배선 및 전극(신호선, 용량 배선, 제 1 전극(115a) 및 제 2 전극(115b)을 포함하는 전극 및 단자)을 형성한다(도 3(A) 참조). 이 때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 본 실시형태에서는, SiCl4와 Cl2와 BCl3의 혼합 가스를 반응 가스로 한 드라이 에칭에 의하여 Al막과 Ti막을 순차로 적층한 도전막을 에칭하여 제 1 전극(115a) 및 제 2 전극(115b)을 형성한다.
다음에, 도전막(105)의 에칭과 같은 레지스트 마스크(132)를 사용하여 버퍼층(114)을 에칭한다. 본 실시형태에서는, 도전막의 에칭에 계속해서 드라이 에칭에 의하여 불필요한 부분을 제거하여 버퍼층(114a, 114b)을 형성한다. 또한, 여기 서의 에칭은 드라이 에칭에 한정되지 않고, 웨트 에칭을 사용하여도 좋다. 웨트 에칭은 예를 들어, ITO07N(KANTO CHEMICAL Co., Inc 제조)를 사용할 수 있다. 또한, 에칭 조건에 따르지만, 버퍼층(114)의 에칭 공정에 있어서, 산화물 반도체층(113)의 노출 영역도 일부 에칭된다. 따라서, 버퍼층(114a, 114b)과 중첩하지 않는 산화물 반도체층(113)의 일부는 도 3(A)에 도시한 바와 같이, 막 두께가 얇은 영역이 된다.
다음, 노출된 산화물 반도체층(113)에 플라즈마 처리를 행한다. 플라즈마 처리를 행함으로써, 산화물 반도체층(113)에 생긴 에칭에 의한 대미지를 회복할 수 있다. 플라즈마 처리는 O2, N2O, 바람직하게는, 산소를 포함하는 N2, 산소를 포함하는 He, 또는 산소를 포함하는 Ar 분위기하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4를 더한 분위기하에서 행하여도 좋다. 또한, 플라즈마 처리는 무바이어스로 행하는 것이 바람직하다.
다음, 200℃ 내지 600℃, 대표적으로는, 300℃ 내지 500℃로 열 처리를 행하는 것이 바람직하다. 본 실시형태에서는, 노에 놓아서 질소 분위기하 또는 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 산화물 반도체막을 구성하는 In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 방해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다. 또한, 열 처리를 행하는 타이밍은, 산화물 반도체막 형성 후라면, 특히 한정되지 않고, 예를 들어 후에 형성하는 화소 전극(128)을 형성한 후에 행하여도 좋다.
상술한 공정에서 산화물 반도체층(113)을 채널 형성 영역으로 하는 박막 트랜지스터(150)를 형성할 수 있다.
다음, 박막 트랜지스터(150)를 덮는 층간 절연막(109)을 형성한다. 층간 절연막(109)은 스퍼터링법 등을 사용하여 얻어지는 질화실리콘막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화탄탈막 등을 사용할 수 있다.
다음, 본 실시형태에 있어서의 제 4 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 층간 절연막(109)을 에칭하여 배선이나 제 2 전극(115b)에 도달하는 콘택트 홀(124, 125)을 형성한다. 또한, 마스크 매수를 삭감하기 위해서, 같은 레지스트 마스크를 사용하여 또한 게이트 절연막(102)을 에칭하여 배선(118)에 도달하는 콘택트 홀(126)을 형성하는 것이 바람직하다. 이 단계에서의 단면도를 도 3(B)에 도시한다.
다음, 레지스트 마스크를 제거한 후, 게이트 전극(111), 제 1 전극(115a) 및 제 2 전극(115b)에 계속해서 화소 전극(128)이 되는 투명 도전막을 형성한다. 투명 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐산화주석합금(In2O3-SnO2, ITO라고 생략하여 기재함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이와 같은 재료의 에칭 처리는 염산계의 용액에 의하여 행한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위 해서 산화인듐산화아연합금(In2O3-ZnO)을 사용하여도 좋다.
다음, 제 5 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 투명 도전막을 에칭하여 불필요한 부분을 제거하여 화소 전극(128)을 형성한다. 또한, 게이트 절연막(102) 및 층간 절연막(109)을 유전체로서 용량 배선(123)과 화소 전극(128)으로 유지 용량부를 형성할 수 있다. 또한, 단자부에 투명 도전막을 잔존시켜 FPC와의 접속에 사용하는 전극 또는 배선이나 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극을 형성한다. 이 단계에서의 단면도를 도 3(C)에 도시한다.
이렇게 하여 박막 트랜지스터에 화소 전극을 형성하면, n채널형 박막 트랜지스터를 갖는 표시 장치의 화소부를 제작할 수 있다. 본 실시형태에서 예시한 박막 트랜지스터는 산화물 반도체층보다 전기 전도율이 높은 인듐, 갈륨, 및 아연을 포함한 도전성 산질화물을 사용한 버퍼층을 통하여 산화물 반도체층과 제 1 전극 및 제 2 전극이 전기적으로 접속하는 구성을 갖기 때문에, 안정한 동작을 할 수 있다. 따라서, 표시 장치의 기능을 높이고, 동작의 안정화를 도모할 수 있다. 즉, 본 실시형태에 나타낸 공정에 따르면, 표시 장치의 기능을 높이고, 동적의 안정화를 도모한 액티브 매트릭스형의 표시 장치용 기판을 제작할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 박막 트랜지스터 및 그 제작 공정에 대해 서 설명한다. 구체적으로는, 박막 트랜지스터를 갖는 표시 장치의 화소부의 제작 공정에 대해서 설명한다.
도 4(A) 및 도 4(B)에 본 실시형태의 박막 트랜지스터를 도시한다. 도 4(A)는 평면도이며, 도 4(B)는 도 4(A)에 있어서의 A1-A2 및 B1-B2에서 절단한 단면도이다.
도 4(A) 및 도 4(B)에 도시한 박막 트랜지스터(151)는, 기판(100) 위에 게이트 전극(111)이 형성되고, 게이트 전극(111) 위에 게이트 절연막(102)이 형성되고, 소스 전극 및 드레인 전극이 되는 제 1 전극(115a) 및 제 2 전극(115b)이 단부를 게이트 전극(111)에 중첩하여 게이트 절연막(102) 위에 형성된다. 산화물 반도체층(113)은, 게이트 전극(111)과 중첩하여 게이트 절연막(102), 제 1 전극(115a) 및 제 2 전극(115b)의 측면부와, 제 1 전극(115a) 및 제 2 전극(115b) 위에 형성된 버퍼층(114a, 114b)의 측면부 및 상면부와 접속하도록 형성된다.
바꾸어 말하면, 박막 트랜지스터(151)를 포함하는 모든 영역에 있어서, 게이트 절연막(102)이 존재하여 게이트 절연막(102)과 기판(100)의 사이에는 게이트 전극(111)이 형성된다. 게이트 절연막(102) 위에는 소스 전극 및 드레인 전극이 되는 제 1 전극(115a), 제 2 전극(115b), 및 배선이 형성되고, 제 1 전극(115a) 및 제 2 전극(115b) 위에는 산화물 반도체층(113)이 형성되고, 산화물 반도체층(113)과 제 1 전극(115a)의 사이에는 버퍼층(114a)이 형성되고, 산화물 반도체층(113)과 제 2 전극(115b)의 사이에는 버퍼층(114b)이 형성되고, 배선은 산화물 반도체층의 외주부보다 외측으로 연장된다.
본 실시형태에서는, 박막 트랜지스터(151)의 소스 영역 및 드레인 영역은, 게이트 절연막(102) 측으로부터 제 1 전극(115a), 버퍼층(114a), 및 산화물 반도체층(113)이 적층된 구조와, 제 2 전극(115b), 버퍼층(114b), 및 산화물 반도체층(113)이 적층된 구조를 갖는다.
다음, 도 4(A) 및 도 4(B)의 박막 트랜지스터(151)의 제작 방법을 도 5(A) 내지 도 6(C)를 사용하여 설명한다.
본 실시형태에서 사용하는 기판(100)은, 실시형태 1과 같은 기판을 사용할 수 있다. 또한, 하지막으로서 절연막을 형성하여도 좋다.
게이트 전극(111)이 되는 도전막은 실시형태 1과 같은 방법으로 형성한다. 본 실시형태에서는, 게이트 전극(111)이 되는 도전막으로서 알루미늄을 제 1 성분으로 하는 막과 티타늄막을 스퍼터링법에 의하여 적층한 도전막을 사용한다. 다음, 본 실시형태에 있어서의 제 1 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 기판(100) 위에 형성된 도전막의 불필요한 부분을 에칭하여 제거하여 배선 및 전극(게이트 전극(111)을 포함하는 게이트 배선, 용량 배선, 및 단자)을 형성한다. 이 때, 적어도 게이트 전극(111)의 단부에 테이퍼 형상이 형성되도록 에칭한다.
본 실시형태의 게이트 절연막(102)은, 실시형태 1과 같은 방법으로 형성한다. 본 실시형태에서는, 게이트 절연막(102)으로서 플라즈마 CVD법 또는 스퍼터링법에 의하여 100nm의 두께의 산화실리콘막을 형성한다.
배선 및 전극이 되는 도전막(105)은, 실시형태 1과 같은 도전 재료를 사용한 다. 소스 전극 및 드레인 전극이 되는 도전막의 두께는, 50nm 이상 500nm 이하가 바람직하다. 500nm 이하로 함으로써, 후에 형성되는 반도체막이나 배선의 단절 방지에 대해서 유효하다. 또한, 도전막(105)은, 스퍼터링법이나 진공 증착법을 사용하여 형성한다. 본 실시형태에서는, 도전막(105)으로서 Ti막과 그 Ti막 위에 중첩하여 Nd를 포함하는 알루미늄(Al-Nd)막을 적층하여 그 위에 더 Ti막을 형성하는 3층 구조로 한다.
다음, 버퍼층이 되는 도전성 산질화물막(104)을 형성한다. 버퍼층이 되는 도전성 산질화물막(104)은, 성막 후의 도전막(105)을 대기에 노출시키지 않고, 연속적으로 형성하는 것이 바람직하다. 연속적으로 형성함으로써, 도전막과 버퍼층이 되는 도전성 산질화물막(104)의 계면이 대기에 의하여 오염되는 것을 방지할 수 있다.
본 실시형태에서는, 버퍼층이 되는 도전성 산질화물막(104)은 인듐, 갈륨, 및 아연을 포함하는 산화물을 소결한 타깃(조성 비율로서 In2O3:Ga2O3:ZnO=1:1:1)을 실시형태 1과 같은 조건으로 스퍼터링하여 도전성 산질화물막을 형성한다. 본 실시형태에서는, 버퍼층에 사용하는 도전성 산질화물막의 막 두께는 10nm로 한다. 이 단계에서의 단면도를 도 5(A)에 도시한다.
인듐, 갈륨, 및 아연을 포함하는 산질화물막은 전기 전도율을 높이기 위해서 성막 후에 가열 처리를 행할 필요가 있다. 가열 처리는, 200℃ 내지 600℃, 대표적으로는 350℃ 내지 500℃의 가열 처리를 행하는 것이 바람직하다. 본 실시형태 에서는, 노에 놓아서 질소 분위기하 또는 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 산질화물막을 구성하는 In-Ga-Zn-O-N계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 방해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다. 또한, 도전성 산질화물막의 열 처리는 성막 후라면 언제나 행하여도 좋다. 예를 들어, 후에 실시하는 산화물 반도체막에의 가열 처리가 도전성 산질화물막의 열 처리를 겸하여도 좋고, 예를 들어, 후에 형성하는 화소 전극(128)이 형성된 후에 도전성 산질화물막의 열 처리를 행하여도 좋다.
다음, 본 실시형태에 있어서의 제 2 포토 마스크를 사용하여 버퍼층이 되는 도전성 산질화물막(104) 위에 레지스트 마스크(131)를 형성한다. 레지스트 마스크(131)를 사용하여 도전성 산질화물막(104)의 불필요한 부분을 선택적으로 에칭하여 제거하고, 버퍼층(114a, 114b)을 형성한다(도 5(B) 참조). 이 때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 본 실시형태에서는, ITO07N(KANTO CHEMICAL Co., Inc 제조)를 사용하여 웨트 에칭하여 버퍼층(114a, 114b)을 형성한다.
다음에, 같은 레지스트 마스크(131)를 사용하여 도전막(105)의 불필요한 부분을 제거하여 제 1 전극(115a) 및 제 2 전극(115b)을 형성한다. 본 실시형태에서는, SiCl4, Cl2, BCl3의 혼합 가스를 반응 가스로 한 드라이 에칭에 의하여 Al막과 Ti막을 순차로 적층한 도전막을 에칭하여 제 1 전극(115a) 및 제 2 전극(115b)을 형성한다. 또한, 여기서의 에칭은 드라이 에칭으로 한정되지 않고 웨트 에칭을 사용하여도 좋다. 이 단계에서의 단면도를 도 5(B)에 도시한다.
또한, 산화물 반도체막(103)을 형성하기 전에 버퍼층(114a, 114b)과 게이트 절연막(102)에 플라즈마 처리를 행하여도 좋다. 본 실시형태에서는, 기판을 반입한 스퍼터링 장치에 산소 가스와 아르곤 가스를 도입하여 플라즈마를 발생시켜 노출되는 게이트 절연막(102)의 표면에 역 스퍼터링을 행하고, 산소 라디칼이나 산소 등을 조사한다. 이렇게 하여 표면에 부착하고 있는 먼지를 제거할 수 있다.
플라즈마 처리를 행한 경우는, 처리면을 대기에 노출시키지 않고, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막(103)을 성막한다. 플라즈마 처리 후, 대기에 노출시키지 않고, 산화물 반도체막(103)을 형성하는 것은, 버퍼층(114a, 114b)과 산화물 반도체막(103)의 계면, 또는 게이트 절연막(102)과 산화물 반도체막(103)의 계면에 먼지를 부착시키지 않는 점에서 유효하다. 또한, 산화물 반도체막(103)의 형성은, 먼저 역 스퍼터링을 행한 챔버와 동일한 챔버를 사용하여도 좋고, 대기에 노출시키지 않고 형성할 수 있으면, 먼저 역 스퍼터링을 행한 챔버와 다른 챔버에서 형성하여도 좋다.
산화물 반도체막(103)을 형성한다. 본 실시형태에서는, 직경 8인치의 In, Ga, 및 Zn를 포함하는 산화물 반도체 타깃(조성 비율로서, In2O3;Ga2O3:ZnO=1:1:1)을 사용하여 기판과 타깃의 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 또는 산소 분위기하에서 형성한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막의 막 두께는, 5nm 내지 200nm로 한다. 본 실시형태에서는, 산화물 반도체막의 막 두께는 100nm로 한다. 이 단계에서의 단면도를 도 5(C)에 도시한다.
다음, 제 3 포토 마스크를 사용하여 형성한 레지스트 마스크(132)를 사용하여 에칭에 의하여 산화물 반도체막(103) 및 버퍼층(114a, 114b)의 불필요한 부분의 제거한다. 본 실시형태에서는, ITO07N(KANTO CHEMICAL Co., Inc 제조)을 사용한 웨트 에칭에 의하여 불필요한 부분을 제거한다. 산화물 반도체막(103) 및 버퍼층(114a, 114b)의 에칭은, 웨트 에칭에 한정되지 않고, 드라이 에칭을 사용하여도 좋다. 이 단계에서의 단면도를 도 6(A)에 도시한다.
다음, 실시형태 1과 마찬가지로 산화물 반도체층(113)에 플라즈마 처리를 행한다. 플라즈마 처리를 행함으로써, 산화물 반도체층(113)의 백 채널부의 대미지를 회복할 수 있다.
다음, 실시형태 1과 마찬가지로 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 또한, 열 처리를 행하는 타이밍은, 산화물 반도체막의 형성 후라면, 특히 한정되지 않고, 예를 들어 후에 형성하는 화소 전극(128)을 형성 한 후에 행하여도 좋다.
상술한 공정으로 산화물 반도체층(113)을 채널 형성 영역으로 하는 박막 트랜지스터(151)을 형성할 수 있다.
다음, 실시형태 1과 마찬가지로 박막 트랜지스터(151)를 덮는 층간 절연막(109)을 형성한다.
다음, 본 실시형태에 있어서의 제 4 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 층간 절연막(109)을 에칭하여 배선이나 제 2 전극(115b)에 도달하는 콘택트 홀(124, 125)을 형성한다. 또한, 마스크 매수를 삭감하기 위해서, 같은 레지스트 마스크를 사용하여 더욱 게이트 절연막(102)을 에칭하여 배선(118)에 도달하는 콘택트 홀(126)을 형성하는 것이 바람직하다. 이 단계에서의 단면도를 도 6(B)에 도시한다.
다음, 실시형태 1과 마찬가지로 레지스트 마스크를 제거한 후, 게이트 전극(111), 제 1 전극(115a) 및 제 2 전극(115b)에 계속해서 화소 전극(128)이 되는 투명 도전막을 형성한다.
다음, 실시형태 1과 마찬가지로 제 5 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 투명 도전막을 에칭하여 불필요한 부분을 제거하여 화소 전극(128)을 형성한다. 또한, 유지 용량부, 단자 전극을 형성한다. 이 단계에서의 단면도를 도 6(C)에 도시한다.
이렇게 하여 박막 트랜지스터에 화소 전극을 형성하면, n채널형 박막 트랜지스터를 갖는 표시 장치의 화소부를 제작할 수 있다. 본 실시형태에서 예시한 박막 트랜지스터는, 산화물 반도체층보다 전기 전도율이 높은 인듐, 갈륨, 및 아연을 포함한 도전성 산질화물막을 사용한 버퍼층을 통하여 산화물 반도체층과 제 1 전극 및 제 2 전극이 전기적으로 접속하는 구성을 갖기 때문에, 안정한 동작이 가능하게 된다. 따라서, 표시 장치의 기능을 높이고, 동작의 안정화를 도모할 수 있다. 즉, 본 실시형태에 도시한 공정에 따르면, 표시 장치의 기능을 높이고, 동작의 안 정화를 도모한 액티브 매트릭스형의 표시 장치용 기판을 제작할 수 있다.
(실시형태 3)
여기서는, 본 발명의 일 형태로서 실시형태 2와 같은 방법으로 제작한 2개의 n채널형 박막 트랜지스터를 사용하여 인버터 회로를 구성하는 예를 이하에 설명한다.
화소부를 구동하기 위한 구동 회로는, 인버터 회로, 용량, 저항 등을 사용하여 구성한다. 2개의 n채널형 TFT를 조합하여 인버터 회로를 형성하는 경우, 인핸스먼트(enhancement)형 트랜지스터와 디플리션(depletion)형 트랜지스터를 조합하여 형성하는 경우(이하, EDMOS 회로라고 함)와, 인핸스먼트형 TFT끼리로 형성하는 경우(이하, EEMOS 회로라고 함)가 있다. 또한, n채널형 TFT의 임계 값 전압이 양의 경우는, 인핸스먼트형 트랜지스터로 정의하고, n채널형 TFT의 임계 값 전압이 음의 경우는, 디플리션형 트랜지스터로 정의하고, 본 명세서는 이 정의에 따른 것으로 한다.
화소부와 구동 회로는 동일 기판 위에 형성하고, 화소부에 있어서는, 매트릭스 형상으로 배치한 인핸스먼트형 트랜지스터를 사용하여 화소 전극에의 전압 인가의 온 및 오프를 전환한다. 이 화소부에 배치하는 인핸스먼트형 트랜지스터는, 산화물 반도체를 사용한 본 발명의 일 형태의 박막 트랜지스터이며, 그 전기 특성은 게이트 전압 ±20V에 있어서, 온ㆍ 오프 비율이 109 이상이기 때문에, 리크 전류가 적고, 저소비 전력 구동을 실현할 수 있다.
구동 회로의 인버터의 단면 구조를 도 24(A)에 도시한다. 도 24(A)에 있어서, 기판(400) 위에 제 1 게이트 전극(401) 및 제 2 게이트 전극(402)을 형성한다. 제 1 게이트 전극(401) 및 제 2 게이트 전극(402)의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층 또는 적층으로 형성할 수 있다.
예를 들어, 제 1 게이트 전극(401) 및 제 2 게이트 전극(402)에 적용하는 도전막으로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리 층 위에 몰리브덴층을 적층한 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 또한, 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐과 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금과, 질화티타늄 또는 티타늄층을 적층한 적층으로 하는 것이 바람직하다.
또한, 제 1 게이트 전극(401) 및 제 2 게이트 전극(402)을 덮는 게이트 절연막(403) 위에는, 제 1 배선(409), 제 2 배선(410), 및 제 3 배선(411)을 형성하고, 제 2 배선(410)은 게이트 절연막(403)에 형성된 콘택트 홀(404)을 통하여 제 2 게이트 전극(402)과 직접 접속한다.
또한, 제 1 게이트 전극(401)과 중첩하는 위치에 제 1 배선(409) 및 제 2 배선(410) 위에 버퍼층(406a, 406b)을 통하여 접하는 제 1 산화물 반도체층(405)과, 제 2 게이트 전극(402)과 중첩하는 위치에 제 2 배선(410) 및 제 3 배선(411) 위에 버퍼층(408a, 408b)을 통하여 접하는 제 2 산화물 반도체층(407)을 형성한다.
또한, 제 1 산화물 반도체층(405) 또는 제 2 산화물 반도체층(407)을 형성하기 전에 인듐, 갈륨, 아연, 산소, 및 질소를 포함하는 버퍼층의 표면과 게이트 절연막(403)의 노출된 표면에 플라즈마 처리를 행하는 것이 바람직하다. 예를 들어, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 게이트 절연막(403)의 노출된 표면 및 콘택트 홀(404)의 저면에 부착되는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링은, 타깃 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판 측에 RF전원을 사용하여 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 더한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 더한 분위기에서 행하여도 좋다. 또한, 역 스퍼터링 처리에 노출된 게이트 절연막(403)이나 버퍼층(406a, 406b, 408a, 408b)은, 도 24(A)에 도시한 바와 같이, 표면이 깎아지어 조금 얇게 되거나, 단부가 둥글게 되는 경우가 있다.
제 1 박막 트랜지스터(430)는, 제 1 게이트 전극(401)과 게이트 절연막(403)을 통하여 제 1 게이트 전극(401)과 중첩하는 제 1 산화물 반도체층(405)을 갖고, 제 1 배선(409)은, 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선 은, 음의 전압 VDL이 인가되는 전원선(음의 전원선)으로 하여도 좋다.
또한, 제 2 박막 트랜지스터(431)는, 제 2 게이트 전극(402)과 게이트 절연막(403)을 통하여 제 2 게이트 전극(402)과 중첩하는 제 2 산화물 반도체층(407)을 갖고, 제 3 배선(411)은, 양의 전압 VDD가 인가되는 전원선(양의 전원선)이다.
도 24(A)에 도시한 바와 같이, 제 1 산화물 반도체층(405)과 제 2 산화물 반도체층(407)의 양쪽 모두에 전기적으로 접속하는 제 2 배선(410)은, 게이트 절연막(403)에 형성된 콘택트 홀(404)을 통하여 제 2 박막 트랜지스터(431)의 제 2 게이트 전극(402)과 직접 접속한다. 제 2 배선(410)과 제 2 게이트 전극(402)을 직접 접속시킴으로써, 양호한 콘택트를 얻을 수 있고, 접촉 저항을 저감할 수 있다. 제 2 게이트 전극(402)과 제 2 배선(410)을 다른 도전막, 예를 들어, 투명 도전막을 통하여 접속하는 경우와 비교하여 콘택트 홀의 수의 저감, 콘택트 홀의 수의 저감에 의한 섬유 면적의 축소를 도모할 수 있다.
또한, 구동 회로의 인버터 회로의 상면도를 도 24(C)에 도시한다. 도 24(C)에 있어서, 쇄선 Z1-Z2에서 절단한 단면이 도 24(A)에 상당한다.
또한, EDMOS 회로의 등가 회로를 도 24(B)에 도시한다. 도 24(A) 및 도 24(C)에 도시한 회로 접속은, 도 24(B)에 상당하여 제 1 박막 트랜지스터(430)를 인핸스먼트형의 n채널형 트랜지스터로 하고, 제 2 박막 트랜지스터(431)를 디플리션형의 n채널형 트랜지스터로 하는 예이다.
동일 기판 위에 인핸스먼트형의 n채널형 트랜지스터와 디플리션형의 n채널형 트랜지스터를 제작하는 방법은, 예를 들어 제 1 산화물 반도체층(405)과 제 2 산화 물 반도체층(407)을 상이한 재료나 상이한 성막 조건을 사용하여 제작한다. 또한, 산화물 반도체층의 상하에 게이트 전극을 형성하여 임계 값 전압 제어를 행하여 한쪽의 TFT가 노멀리 온이 되도록 게이트 전극에 전압을 인가하여, 다른 한쪽의 TFT가 노멀리 오프가 되도록 EDMOS 회로를 구성하여도 좋다.
본 실시형태의 인버터 회로는 콘택트 저항이 저감된 박막 트랜지스터를 사용하여 또한, 콘택트 홀의 수의 저감에 의하여 접촉 저항이 저감되기 때문에, 동작 특성이 뛰어난다. 또한, 콘택트 홀의 수의 저감에 의하여 섬유 면적을 축소할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 반도체 장치의 일례인 표시 장치로서 전자 페이퍼의 예를 제시한다.
도 7은 본 발명의 일 형태를 적용한 표시 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 표시 장치에 사용되는 박막 트랜지스터(581)로서는, 실시형태 1과 마찬가지로 제작할 수 있고, 소스 전극층 및 드레인 전극층과 산화물 반도체층의 접촉 저항이 작고, 동작의 안정성이 뛰어난 박막 트랜지스터이다.
도 7의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형(球形) 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은, 제 1 전극층(587)과 절연층(585)에 형성된 개구를 통하여 접하여 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588)의 사이에는 흑색 영역(590a)과 백색 영역(590b)과 흑색 영역(590a)과 백색 영역(590b)의 주위에 형성되어 액체로 채워져 있는 캐비티(594)를 갖는 구형 입자(589)가 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전된다(도 7 참조). 또한, 도 7에 있어서 부호(580)는 기판, 부호(583)는 층간 절연막, 부호(584)는 보호막, 부호(596)는 기판이다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 밀봉한 직경 10μm 내지 200μm 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의하여, 전장(電場)이 주어지면, 흰 미립자와, 검은 미립자가 반대 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 일반적으로 전자 페이퍼라고 불리고 있다. 전기 영동 표시 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트가 불필요하고, 또 소비 전력이 작고, 어두운 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않은 경우라도, 한번 표시한 상을 유지할 수 있다. 따라서, 예를 들어 전원 공급원이 되는 전파 발신원으로부터 표시 기능이 딸린 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우라도, 표시된 상을 보존해 두는 것이 가능해진다.
상술한 공정에 의하여, 동작의 안정성이 뛰어난 박막 트랜지스터를 탑재한 전자 페이퍼를 제작할 수 있다. 본 실시예의 전자 페이퍼는, 동작의 안정성이 뛰어난 박막 트랜지스터를 탑재하기 때문에, 신뢰성이 높다.
본 실시형태는, 실시형태 1 또는 실시형태 2에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 반도체 장치의 일례인 표시 장치로서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 도 8(A) 내지 도 13을 사용하여 이하에 설명한다.
동일 기판 위에 배치하는 박막 트랜지스터는, 그 일례로서 실시형태 1 또는 실시형태 2와 마찬가지로 형성한다. 또한, 형성한 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
본 발명의 반도체 장치의 일례인 액티브 매트릭스형 액정 표시 장치의 블록도의 일례를 도 8(A)에 도시한다. 도 8(A)에 도시한 표시 장치는 기판(5300) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 갖는다.
화소부(5301)는, 신호선 구동 회로(5303)로부터 열 방향으로 연장하여 배치된 복수의 신호선(S1) 내지 신호선(Sm)(도시하지 않음)에 의하여 신호선 구동 회로(5303)와 접속되고, 주사선 구동회로(5302)로부터 행 방향으로 연장하여 배치된 복수의 주사선(G1) 내지 주사선(Gn)(도시하지 않음)에 의하여 주사선 구동회로(5302)와 접속되고, 및 신호선(S1) 내지 신호선(Sm) 및 주사선(G1) 내지 주사선(Gn)에 대응하여 매트릭스 상태로 배치된 복수의 화소(도시하지 않음)를 갖는다. 그리고 각 화소는, 신호선(Sj)(신호선(S1) 내지 신호선(Sm) 중 어느 하나), 주사선(Gi)(주사선(G1) 내지 주사선(Gn) 중 어느 하나)과 접속된다.
또한, 실시형태 1 또는 실시형태 2와 같은 방법으로 형성할 수 있는 박막 트랜지스터는, n채널형 TFT이고, n채널형 TFT로 구성하는 신호선 구동 회로에 대하여 도 9을 사용하여 설명한다.
도 9에 도시한 신호선 구동 회로의 일례는, 드라이버 IC(5601), 스위치 군(5602_1 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)을 갖는다. 스위치 군(5602_1 내지 5602_M)의 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 갖는다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고 스위치 군(5602_1 내지 5602_M)의 각각은, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 스위치 군(5602_1 내지 5602_M)에 각각 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그 리고 배선(5621_1 내지 5621_M)의 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 제 3 박막 트랜지스터(5603c)를 통하여, 3개의 신호선에 접속된다. 예를 들어, J열째의 배선(5621_J; 배선(5621_1 내지 5621_M) 중 어느 하나)은, 스위치 군(5602_J)이 갖는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여, 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 접속된다.
또한, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613)에는 각각 신호가 입력된다.
또한, 드라이버 IC(5601)는 단결정 기판 위에 형성되는 것이 바람직하다. 또한, 스위치 군(5602_1 내지 5602_M)은, 화소부와 동일 기판 위에 형성되는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치 군(5602_1 내지 5602_M)은 FPC 등을 통하여 접속하면 좋다.
다음에, 도 9에 일례를 도시한 신호선 구동 회로의 동작에 대하여 도 10의 타이밍 차트를 참조하여 설명한다. 또한, 도 10의 타이밍 차트는 i행째의 주사선 (Gi)가 선택되어 있는 경우의 타이밍 차트를 도시한다. 또한, i행째의 주사선(Gi)의 선택 기간은, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 및 제 3 서브 선택 기간 T3으로 분할되어 있다. 또한, 도 9의 신호선 구동 회로는, 다른 행의 주사선이 선택되는 경우에도 도 10과 같은 동작을 행한다.
또한, 도 10의 타이밍 차트는, J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하 여 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 접속되는 경우에 대하여 도시한다.
또한, 도 10의 타이밍 차트는 i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온 및 오프의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)의 온 및 오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온 및 오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 도시한다.
또한, 배선(5621_1) 내지 배선(5621_M)에는 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들어, 제 1 서브 선택 기간 T1에 있어서, 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-1)에 입력되고, 제 2 서브 선택 기간 T2에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력되고, 제 3 서브 선택 기간 T3에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj+1)에 입력된다. 또한, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3에 있어서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-1, Data_j, Data_j+1로 한다.
도 10에 도시한 바와 같이, 제 1 서브 선택 기간 T1에 있어서 제 1 박막 트랜지스터(5603a)가 온되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 1 박막 트랜지스터(5603a)를 통하여, 신호선(Sj-1)에 입력된다. 제 2 서브 선택 기간 T2에서는, 제 2 박막 트랜지스터(5603b)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 2 박막 트랜지스터(5603b)를 통하여 신호선(Sj)에 입력된다. 제 3 서브 선택 기간 T3에서는, 제 3 박막 트랜지스터(5603c)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j+1이, 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj+1)에 입력된다.
이상으로부터, 도 9의 신호선 구동 회로는 1 게이트 선택 기간을 3개로 분할함으로써, 1 게이트 선택 기간 중에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 9의 신호선 구동 회로는 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되는 기판과의 접속수를 신호선의 수와 비교하여 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써, 도 9의 신호선 구동회로는, 신뢰성, 수율 등을 향상시킬 수 있다.
또한, 도 9에서 도시한 바와 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하여, 복수의 서브 선택 기간 각각에 있어서, 어느 1개의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 수, 구동 방법 등은 한정되지 않는다.
예를 들어, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 다만, 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1 게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 11의 타이밍 차트에 도시한 바와 같이, 1개의 선택 기간을 프리 차지 기간 Tp, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 제 3 서브 선택 기간 T3으로 분할하여도 좋다. 또한, 도 11의 타이밍 차트는, i행째의 주사선(Gi)가 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온 및 오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온 및 오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온 및 오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 도시한다. 도 11에 도시한 바와 같이, 프리 차지 기간 Tp에 있어서, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 온된다. 이 때, 배선(5621_J)에 입력되는 프리 차지 전압 Vp가 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여, 각각 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 입력된다. 제 1 서브 선택 기간 T1에 있어서 제 1 박막 트랜지스터(5603a)가 온되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 1 박막 트랜지스터(5603a)을 통하여, 신호선(Sj-1)에 입력된다. 제 2 서브 선택 기간 T2에서는, 제 2 박막 트랜지스터(5603b)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 2 박막 트랜지스터(5603b)를 통하여, 신호선(Sj)에 입력된다. 제 3 서브 선택 기간 T3에서 는, 제 3 박막 트랜지스터(5603c)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프된다. 이 때, 배선(5621_J)에 입력되는 Data_j+1이, 제 3 박막 트랜지스터(5603c)를 사이에 두고, 신호선(Sj+1)에 입력된다.
이상으로부터, 도 11의 타이밍 차트를 적용한 도 9의 신호선 구동 회로는, 서브 선택 기간 전에 프리 차지 기간을 설정함으로써, 신호선을 프리 차지할 수 있기 때문에, 화소로의 비디오 신호의 기록을 고속으로 행할 수 있다. 또한, 도 11에 있어서, 도 10과 같은 것에 관해서는 공통의 부호를 붙이고, 동일 부분 또는 같은 기능을 갖는 부분의 자세한 설명은 생략한다.
또한, 주사선 구동 회로의 구성의 일례에 대하여 설명한다. 주사선 구동 회로는 시프트 레지스터, 버퍼를 갖는다. 또한, 경우에 따라서는, 레벨 시프터를 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는, 1라인분의 화소의 트랜지스터의 게이트 전극층이 접속된다. 그리고 1라인분의 화소의 트랜지스터를 일제히 온으로 하여야 하기 때문에, 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대하여 도 12 및 도 13을 사용하여 설명한다.
도 12에 시프트 레지스터의 회로 구성을 도시한다. 도 12에 도시한 시프트 레지스터는, 플립플롭(5701_i) 내지 플립플롭(5701_n)이라고 하는 복수의 플립플 롭(플립플롭(5701_1) 내지 플립플롭(5701_n))으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 12의 시프트 레지스터의 접속 관계에 대해서 설명한다. 도 12의 시프트 레지스터는 i단째의 플립플롭(5701_i)(플립플롭(5701_1) 내지 플립플롭(5701_n) 중 어느 하나)은 도 13에 도시한 제 1 배선(5501)이 제 7 배선(5717_i-1)에 접속되고, 도 13에 도시한 제 2 배선(5502)이 제 7 배선(5717_i+1)에 접속되고, 도 13에 도시한 제 3 배선(5503)이 제 7 배선(5717_i)에 접속되고, 도 13에 도시한 제 6 배선(5506)이 제 5 배선(5715)에 접속된다.
또한, 도 13에 도시한 제 4 배선(5504)이 홀수 단째의 플립플롭에서는 제 2 배선(5712)에 접속되고, 짝수 단째 플립플롭에서는 제 3 배선(5713)에 접속되고, 도 13에 도시한 제 5 배선(5505)이 제 4 배선(5714)에 접속된다.
다만, 1단째의 플립플롭(5701_1)의 도 13에 도시한 제 1 배선(5501)은 제 1 배선(5711)에 접속되고, n단째의 플립플롭(5701_n)의 도 13에 도시한 제 2 배선(5502)은 제 6 배선(5716)에 접속된다.
또한, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 4 배선(5714), 제 5 배선(5715)을, 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음, 도 12에 도시한 플립플롭의 자세한 내용에 대하여, 도 13에 도시한다. 도 13에 도시한 플립플롭은 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스 터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)를 갖는다. 또한, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)는, n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계 값 전압(Vth)을 상회하였을 때 도통 상태가 되는 것으로 한다.
다음, 도 13에 도시한 플립플롭의 접속 구성에 대하여, 이하에 제시한다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극의 다른 쪽)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 박막 트랜지스터(5572)의 제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 3 박막 트랜지스터(5573)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극층에 접속되고, 제 3 박막 트랜지스터(5573)의 게이트 전극층이 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 4 박막 트랜지스터(5574)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전 극층에 접속되고, 제 4 박막 트랜지스터(5574)의 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극층에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 5 박막 트랜지스터(5575)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(5575)의 게이트 전극층이 제 1 배선(5501)에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 6 박막 트랜지스터(5576)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극층에 접속되고, 제 6 박막 트랜지스터(5576)의 게이트 전극층이 제 2 박막 트랜지스터(5572)의 게이트 전극층에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 7 박막 트랜지스터(5577)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극층에 접속되고, 제 7 박막 트랜지스터(5577)의 게이트 전극층이 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 8 박막 트랜지스터(5578)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극층에 접속되고, 제 8 박막 트랜지스터(5578)의 게이트 전극층이 제 1 배선(5501)에 접속된다.
또한, 제 1 박막 트랜지스터(5571)의 게이트 전극층, 제 4 박막 트랜지스터(5574)의 게이트 전극층, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(5543)로 한다. 또한, 제 2 박막 트랜지스터(5572)의 게이트 전극층, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극층 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또한, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503) 및 제 4 배선(5504)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선이라고 불러도 좋다.
또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 또는 실시형태 2와 같은 방법으로 형성할 수 있는 n채널형 TFT만을 사용하여 제작할 수도 있다. 실시형태 1 또는 실시형태 2와 같은 방법으로 형성할 수 있는 n채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동 회로의 구동 주파수를 높일 수 있다. 또한, 실시형태 1 또는 실시형태 2와 같은 방법으로 형성할 수 있는 n채널형 TFT를 사용한 주사선 구동 회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높이는 것 또는 흑색 화면의 삽입 등을 실현할 수 있다.
또한, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하는 것이나, 복수의 주사선 구동 회로를 배치하는 것 등에 의하여, 더욱 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우는, 짝수 행의 주사선을 구동하기 위한 주사선 구동 회로를 한쪽에 배치하고, 홀수 행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대 쪽에 배치함으로써, 프레임 주파수를 높이는 것 을 실현할 수 있다. 또한, 복수의 주사선 구동 회로에 의하여 같은 주사선에 신호를 출력하면, 표시 장치의 대형화에 유리하다.
또한, 본 발명을 적용한 반도체 장치의 일례인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 때문에, 주사선 구동 회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일례를 도 8(B)에 도시한다.
도 8(B)에 도시한 발광 표시 장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 갖는다.
도 8(B)에 도시한 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온 및 오프의 전환에 따라, 발광 상태 또는 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조의 표시를 행할 수 있다. 면적 계조법은 1화소를 복수의 부(副)화소로 분할하여 각 부화소를 독립적으로 비디오 신호에 의거하여 구동시킴으로써, 계조 표시를 행하는 구동 방법이다. 또한, 시간 계조법은 화소가 발광하는 기간을 제어함으로써 계조 표시를 행하는 구동 방법이다.
발광 소자는 액정 소자 등과 비교하여 응답 속도가 높기 때문에, 액정 소자보다 시간 계조법에 적합하다. 구체적으로 시간 계조법에 의하여 표시를 행하는 경우, 1프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고 비디오 신 호에 따라, 각 서브 프레임 기간에 있어서, 화소의 발광 소자를 발광 상태, 또는 비발광 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써, 1프레임 기간 중에 화소가 실제로 발광하는 기간의 합계 길이를 비디오 신호에 따라 제어할 수 있기 때문에, 계조를 표시할 수 있다.
또한, 도 8(B)에 도시한 발광 표시 장치에서는, 하나의 화소에 2개의 스위치용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(5402)로 생성하고, 다른 쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)로 생성하는 예를 도시하지만, 제 1 주사선에 입력되는 신호와 제 2 주사선에 입력되는 신호의 양쪽 모두를 1개의 주사선 구동 회로로 생성하도록 하여도 좋다. 또한, 예를 들어, 1개의 화소가 갖는 스위칭용 TFT의 수에 따라, 스위칭 소자의 동작을 제어하기 위하여 사용되는 주사선이, 각 화소에 복수 형성될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를 모두 1개의 주사선 구동 회로로 생성하여도 좋고, 복수의 각 주사선 구동 회로로 생성하여도 좋다.
또한, 발광 표시 장치에 있어서도 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 또는 실시형태 2와 같은 방법으로 형성할 수 있는 n채널형 TFT만으로 제작할 수도 있다.
또한, 상술한 구동 회로는 액정 표시 장치나 발광 표시 장치에 한정되지 않고, 스위칭 소자와 전기적으로 접속되는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 사용하여도 좋다. 전자 페이퍼는, 전기 영동(泳動) 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽다는 이점, 다른 표시 장치와 비교하여 저소비 전력, 얇고 가벼운 형상으로 할 수 있는 이점을 갖는다.
전기 영동 디스플레이에는 다양한 형태를 고려할 수 있지만, 양 전하를 갖는 제 1 입자와 음 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이고, 마이크로 캡슐에 전계를 인가함으로써 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 모인 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하여, 전계가 없는 경우에 있어서, 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
상술한 바와 같이, 전기 영동 디스플레이는 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. 전기 영동 디스플레이는, 액정 표시 장치가 필요로 하는 편광판이나 대향 기판이 필요하지 않기 때문에, 두께나 무게가 반감된다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 피륙, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써, 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히 2개의 전극 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면, 액티브 매트릭스형의 표시 장치가 완성되어, 마이크로 캡슐에 전계를 인가하면 표시할 수 있다. 예를 들어, 실시형태 1 또는 실시형태 2와 같은 방법으로 형성할 수 있는 박막 트랜지스터에 의하여 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성(磁性) 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네선스 재료, 일렉트로크로믹(electrochromic) 재료, 자기 영동 재료 중으로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
상술한 공정에 의하여, 산화물 반도체층보다 전기 전도율이 높은 도전성 산질화물층을 형성함으로써, 기능을 높이고, 안정화한 박막 트랜지스터를 탑재한 신뢰성이 높은 표시 장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 반도체 장치의 일례로서, 실시형태 1 또는 실시형태 2와 마찬가지로 형성한 박막 트랜지스터를 화소부, 더욱 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 실시형태 1 또는 실시형태 2와 마찬가지로 형성한 박막 트랜지스터의 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널(system on panel)을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의해서 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 또는 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 본 발명의 일 형태는, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는, 표시 소자의 화소 전극층만이 형성된 상태이어도 좋고, 화소 전극층이 되는 도전막을 형성한 후이며, 에칭하여 화소 전극층을 형성하기 전의 상태이어도 좋고, 다양한 형태가 적합하다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치도 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
본 실시형태에서는, 본 발명의 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여 도 14(A1), 도 14(A2), 및 도 14(B)를 사용하여 설명한다. 도 14(A1), 도 14(A2)는, 제 1 기판(4001) 위에 실시형태 2와 마찬가지로 형성된 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를 제 1 기판(4001)과 제 2 기판(4006)과의 사이에 씰재(4005)에 의하여 밀봉한, 패널의 상면도이며, 도 14(B)는 도 14(A1) 및 도 14(A2)의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 형성된다. 또한, 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 제 2 기판(4006)에 의하여, 액정층(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 14(A1)는 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이며, 도 14(A2)는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 박막 트랜지스터를 복수 갖고, 도 14(B)에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성된다.
박막 트랜지스터(4010, 4011)는, 예를 들어, 실시형태 1 또는 실시형태 2에 나타낸 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는, n채널형 박막 트랜지스터이다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속된다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩하는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 통하여 액정층(4008)을 사이에 둔다.
또한, 제 1 기판(4001) 및 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는, 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴수지 필름을 사용할 수 있다. 또한, 알루미늄포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 부호(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 주 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위하여 형성된다. 또한, 구 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 도전성 입자를 통하여 전기적으로 접속된다. 또한, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루 상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루 상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 승온하면, 콜레스테릭 상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루 상은 좁은 온도 범위만으로 발현하기 때문에, 온도 범위를 개선하기 위해서 5wt% 이상의 키랄(chiral)제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)을 형성한다. 블루 상을 나타내는 액정과 키랄 제를 포함하는 액정 조성물은 응답 속도가 10㎲ 내지 100㎲이며 짧고, 광학적 등방성이기 때문에 배향 처리가 불요하고, 시야각 의존성이 작다.
또한, 본 실시형태는 투과형 액정 표시 장치의 예이지만, 본 발명의 일 형태는 반사형 액정 표시 장치라도 반투과형 액정 표시 장치라도 적용할 수 있다.
또한, 본 실시형태의 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층의 순서로 형성하는 예를 나타내었지만, 편광판은 기판의 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 의하여 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면의 요철을 저감시키기 위해서 및 박막 트랜지스터의 신뢰성을 향상시키기 위해서, 실시형태 2에서 얻어진 박막 트랜지스터를, 보호막이나 평탄화 절연막으로서 기능하는 절연층(4020, 4021)으로 덮는 구성이 된다. 또한, 보호막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하는 것이며, 치밀한 막이 바람직하다. 보호막은 스퍼터링법을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는, 보호막을 스퍼터링법에 의하여 형성하는 예를 나타내지만, 특히 한정되지 않고, 다양한 방법에 의하여 형성하면 좋다.
본 실시형태에서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 본 실시형태에서는, 절연층(4020)의 1층째로서 스퍼터링법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
또한, 본 실시형태에서는, 절연층(4020)의 2층째로서 스퍼터링법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여 TFT의 전기적 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐링(300℃ 내지 400℃)를 행하여도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 실록산계 수지는, 치환기로서는 유기기(예를 들어, 알킬기 또는 아릴기)나 플루오르기를 사용하여도 좋다. 또한, 유기기는 플루오르기를 가져도 좋다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다.
절연층(4021)의 형성법에는 특히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을, 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐링(300℃ 내지 400℃)를 행하여도 좋다. 절연층(4021)의 소성 공정과 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐링을 겸함으로써, 효율 좋게 반도체 장치를 제작할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극층은 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ωㆍcm 이하인 것이 바람직하다.
도전성 고분자로서는, 이른바 π전자공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004), 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4015)가 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)는 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 통하여 전기적으로 접속된다.
또한, 도 14(A1), 도 14(A2), 도 14(B)에 있어서는, 신호선 구동 회로(4003)를 별도 형성하여 제 1 기판(4001)에 실장하는 예를 나타내었지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋다.
도 15는 본 발명의 일 형태를 적용하여 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시한다.
도 15는 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되어, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성한다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 제공된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606, 2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의하여 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의하여 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원회로 등의 외부 회로가 내장되어 있다. 또한, 편광판과, 액정층의 사이에 위상차판을 갖는 상태로 적층하여도 좋다.
액정 표시 모듈에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정에 의하여 동작의 안정성이 뛰어난 박막 트랜지스터를 탑재한 표시 장치를 제작할 수 있다. 본 실시형태의 액정 표시 장치는 동작의 안정성이 뛰어난 박막 트랜지스터를 탑재하기 때문에, 신뢰성이 높다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 반도체 장치의 일례로서 발광 표시 장치를 나타낸다. 표시 장치가 갖는 표시 소자로서는, 본 실시형태에서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의하여 구별되어, 일반적으로는, 전자(前者)는 유기 EL 소자, 후자(後者)는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이러한 메커니즘 때문에, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의하여, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메카니즘은, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 협지하고, 또한 그것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 본 실시형태에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 16은 본 발명의 일 형태를 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시한 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 본 실시형태에서는, 실시형태 1 또는 실시형태 2에 나타내는 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 채널 형성 영역에 사용하는 n채널형 트랜지스터를 1개의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는, 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한 쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극층)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 또한, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는, 예를 들어, GND, 0V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하여 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 위해서, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순 방향 임계 값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용(代用)하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극층의 사이에서 용량이 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는 구동용 트랜지스터(6402)가 충분하게 온하는지 오프하는지의 2개의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 위해서, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는 (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 16과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순 방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순 방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순 방향 임계 값 전압을 포함한다. 또한, 구동용 트랜지스 터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 16에 도시한 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 16에 도시한 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음, 발광 소자의 구성에 대해서 도 17(A) 내지 도 17(C)를 사용하여 설명한다. 본 실시형태에서는, 구동용 TFT가 n형의 경우를 예로 들어, 화소의 단면 구조에 대해서 설명한다. 도 17(A) 내지 도 17(C)의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는, 실시형태 1에서 나타내는 박막 트랜지스터와 마찬가지로 제작할 수 있다.
발광 소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 본 발명의 일 형태의 화소 구성은 어떠한 사출 구조의 발광 소자에나 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 17(A)를 사용하여 설명한다.
도 17(A)에, 구동용 TFT인 TFT(7001)가 n형이며, 발광 소자(7002)로부터 방출되는 광이 발광층(7004)에 대해서 양극(7005) 측(기판과 반대 측)으로 사출되는 경우의, 화소의 단면도를 도시한다. 도 17(A)에서는 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차로 적층된다. 음극(7003)은 일 함수가 작고 또 광을 반사하는 도전막이라면 다양한 재료를 사용할 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의, 투광성을 갖는 도전성 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼우는 영역이 발광 소자(7002)에 상당한다. 도 17(A)에 도시한 화소의 경우, 발광 소자(7002)로부터 방출되는 광은 화살표로 도시한 바와 같이, 양극(7005) 측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 17(B)를 사용하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광 소자(7012)로부터 방출되는 광이 발광층에 대해서 음극(7013)측(기판 측)으로 사출되는 경우의 화소의 단면도를 도시한다. 도 17(B)에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 순차로 적층된다. 또한, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 광을 반사 혹은 차폐하기 위한 차폐막(7016)이 형성되어도 좋다. 음극(7013)은, 도 17(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그의 막 두께는 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어, 20nm의 막 두께를 갖는 알루미늄막을 음극(7013)으로서 사용할 수 있다. 그리고 발광층(7014)은, 도 17(A)와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 17(A)와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들어 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어, 흑색의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013)과 양극(7015) 사이에 발광층(7014)을 끼우는 영역이 발광 소자(7012)에 상당한다. 도 17(B)에 도시한 화소의 경우, 발광 소자(7012)로부터 방출되는 광은, 화살표로 도시한 바와 같이, 음극(7013) 측으로 사출된다.
다음에, 양면 사출 구조의 발광 소자에 대하여 도 17(C)를 사용하여 설명한다. 도 17(C)에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되고, 음극(7023) 위에 발광 층(7024), 양극(7025)이 순차로 적층된다. 음극(7023)은, 도 17(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들어, 20nm의 막 두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고 발광층(7024)은, 도 17(A)와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은 도 17(A)와 마찬가지로, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩하는 부분이 발광 소자(7022)에 상당한다. 도 17(C)에 도시한 화소의 경우, 발광 소자(7022)로부터 방출되는 광은 화살표로 도시한 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽으로 사출한다.
또한, 본 실시형태에서는, 발광 소자로서 유기 EL 소자에 대하여 설명하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 나타내지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되는 구성이라도 좋다.
또한, 본 실시형태에서 나타내는 반도체 장치는, 도 17(A) 내지 도 17(C)에 도시한 구성에 한정되지 않고, 본 발명의 기술적 사상에 의거한 각종 변형이 가능하다.
다음에, 본 발명의 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여 도 18(A) 및 도 18(B)를 사용하여 설명한다. 도 18(A)는, 제 1 기판 위에 실시형태 1과 마찬가지로 형성한 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 사용한 박막 트랜지스터와, 발광 소자를 제 1 기판과 제 2 기판의 사이에 씰재로 밀봉한 패널의 상면도이며, 도 18(B)는 도 18(A)의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 형성된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여 충전재(4507)와 함께 밀봉된다. 이와 같이, 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 갖고, 도 18(B)에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는, n채널형 박막 트랜지스터이며, 실시형태 1에 나타내는 박막 트랜지스터를 적용할 수 있다.
또한, 발광 소자(4511)가 갖는 화소 전극층인 제 1 전극층(4517)은, 박막 트 랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4511)의 구성은 적절히 변화시킬 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기폴리실록산을 사용하여 형성한다. 특히, 감광성을 갖는 재료를 사용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 가져 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단층의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4515)과 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된 다.
접속 단자(4515)는 FPC(4518a)가 갖는 단자와 이방성 도전막(4519)을 통하여 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향으로 위치하는 제 2 기판(4506)은 투광성이 아니면 안 된다. 그 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다. 본 실시형태에서는 충전재(4507)로서 질소를 사용한다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(1/4 파장판, 1/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산하여 반사를 절감할 수 있는 안티-글레어(anti-glare) 처리를 실시할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의하여 형성된 구동 회로로 실장되어도 좋다. 또한, 신호선 구동 회로만, 또는 신호선 구동 회로의 일부, 또는 주사선 구동 회로만, 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋고, 본 실시형태는 도 18(A) 및 도 18(B)의 구성에 한정되지 않는다.
상술한 공정에 의하여 동작의 안정성이 뛰어난 박막 트랜지스터를 탑재한 표시 장치를 제작할 수 있다. 본 실시예의 발광 표시 장치(표시 패널)는 동작의 안정성이 뛰어난 박막 트랜지스터를 탑재하기 때문에, 신뢰성이 높다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 발명의 일 형태의 표시 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 다양한 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 19(A) 내지 도 20에 도시한다.
도 19(A)는 전자 페이퍼로 제작된 포스터(2631)를 도시한다. 광고 매체가 종이의 인쇄물인 경우는, 광고의 교환은 사람들의 손으로 행해지지만, 본 발명의 일 형태를 적용한 전자 페이퍼를 사용하면, 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정된 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 19(B)는 전차 등의 탈 것류의 차내 광고(2632)를 도시한다. 광고 매체가 종이의 인쇄물인 경우는, 광고의 교환은 사람들의 손으로 행해지지만, 본 발명의 일 형태를 적용한 전자 페이퍼를 사용하면, 일 손이 덜 필요하고, 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정된 화상을 얻을 수 있다. 또한, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 20는 전자 서적(2700)의 일례를 도시한다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체화되어, 상기 축부(2711)를 축으로 하여 개폐(開閉) 동작을 행할 수 있다. 이러한 구성에 의하여 종이의 서적과 같은 동작을 행할 수 있다.
케이스(2701)에는 표시부(2705)가 조립되고, 케이스(2703)에는 표시부(2707)가 조립된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 20에서는 표시부(2705))에 문장을 표시하고 왼쪽의 표시부(도 20에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 20에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운 로드하는 구성으로 할 수도 있다.
상술한 공정에 의하여 동작의 안정성이 뛰어난 박막 트랜지스터를 탑재한 표시 장치를 제작할 수 있다. 동작의 안정성이 뛰어난 박막 트랜지스터를 탑재한 표시 장치는 신뢰성은 높다.
(실시형태 9)
본 발명의 일 형태에 따른 반도체 장치는, 다양한 전자 기기(유기기(遊技機)도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 21(A)는 텔레비전 장치(9600)의 일례를 도시한다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 조립된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 본 실시형태에서는, 스탠드(9605)에 의하여 케이스(9601)를 지 지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반의 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 행할 수도 있다.
도 21(B)는 디지털 포토 프레임(9700)의 일례를 도시한다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 조립된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 조립되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상의 데이터를 취득하여, 표시시키는 구성으로 할 수도 있다.
도 22(A)는 휴대형 유기기이며, 케이스(9881)와 케이스(9891) 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐(開閉)가 가능하도록 연결되어 있다. 케이스(9881)에는, 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 22(A)에 도시한 휴대형 유기기는, 그 이외에 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로 폰(9889)) 등을 포함한다. 물론, 휴대형 유기기의 구성은 상술한 내용에 한정되지 않고, 적어도 본 발명의 일 형태에 따른 반도체 장치를 구비한 구성이면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 22(A)에 도시한 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 22(A)에 도시한 휴대형 유기기가 갖는 기능 은 상술한 내용에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 22(B)는, 대형 유기기인 슬롯 머신(9900)의 일례를 도시한다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 내장되어 있다. 또한, 슬롯 머신(9900)은 그 이외에, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은, 상술한 내용에 한정되지 않고, 적어도 본 발명에 일 형태에 따른 반도체 장치를 구비한 구성이면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 23은 휴대 전화기(1000)의 일례를 도시한다. 휴대 전화기(1000)는 케이스(1001)에 조립된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비한다.
도 23에 도시한 휴대 전화기(1000)는 표시부(1002)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 전화를 거는 조작, 또는 문자 메시지를 입력하는 조작은 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1 모드는 화상의 표시가 주된 표시 모드이고, 제 2 모드는 문자 등의 정보의 입력이 주된 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시+입력 모드이다.
예를 들어, 전화를 거는 경우, 또는 문자 메시지를 작성하는 경우는, 표시부(1002)를 문자의 입력이 주된 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에, 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 설치함으로써, 휴대 전화기(1000)의 방향(세로 또는 가로)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(1002)를 터치하거나 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의하여 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터라면 표시 모드로, 텍스트 데이터라면 입력 모드로 전환된다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없을 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락을 접촉하여 장문(掌紋), 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
상술한 공정에 따라, 동작의 안정성이 뛰어난 박막 트랜지스터를 답재한 표시 장치를 제작할 수 있다. 상술한 전자 기기는 동작의 안정성이 뛰어난 박막 트 랜지스터를 탑재하기 때문에, 신뢰성이 높다.
(실시형태 10)
본 실시형태에서는, 산화물 반도체를 반도체층으로서 사용한 박막 트랜지스터를 제작하는 경우에 있어서, 산화물 반도체막의 패터닝시에 생기는 에칭의 폐액(廢液)으로부터 산화물 반도체를 재생하여 재이용하는 방법에 대해서 설명한다.
도 25 내지 도 26(G)에 재이용 사이클(cycle)에 대해서 도시한다.
우선, 도 25의 공정 1(7101)에 있어서, 산화물 반도체막을 스퍼터링법, 또는 펄스 레이저 증착법(레이저 펄스 증착법)에 의하여 형성한다. 도 26(A) 및 도 26(B)에 성막시의 구체적인 일례를 도시한다. 도 26(A)에서는, 기판(7201) 위에 게이트 전극(7202) 및 게이트 절연막(7203)이 형성되고, 게이트 절연막(7203) 위에 스퍼터링법을 사용하여 산화물 반도체막(7205)이 형성된다(도 26(B) 참조). 이 때 사용하는 타깃(7204)은, In, Ga, 및 Zn를 포함하는 산화물 반도체 타깃이며, 조성 비율로서는 예를 들어, In:Ga:Zn=1:1:0.5이 되는 타깃을 사용할 수 있다.
다음, 도 25의 공정 2(7102)에 있어서, 산화물 반도체막의 패터닝을 행한다. 도 26(C)에 도시한 바와 같이, 포토 마스크를 사용하여 형성한 레지스트 마스크(7206)를 사용하여 웨트 에칭법에 의하여 산화물 반도체막(7205)의 불필요한 부분을 제거한다. 또한, 본 명세서 중에 있어서의 버퍼층의 에칭을 동시에 행하여도 좋다. 이로써, 원하는 형상의 산화물 반도체막(7207)을 얻을 수 있다.
다음, 도 25의 공정 3(7103)에 있어서, 공정 2(7102)에서 생긴 에칭의 폐 액(7208)을 회수(回收)한다(도 26(E) 참조). 또한, 에칭의 폐액을 회수할 때에는, 에칭 폐액을 중화(中和)해 두어도 좋다. 작업성의 효율을 고려하면, 중화된 에칭 폐액을 처리하는 방법이 안정성이 높고 바람직하기 때문이다.
다음, 도 25의 공정 4(7104)에 있어서, 에칭 폐액으로부터 수분을 제거하는 고체화 처리를 행하고, 고체물(7209)을 얻는다(도 26(F) 참조). 또한, 수분을 제거하기 위해서는, 에칭 폐액을 가열하면 좋다. 또한, 고체물(7209)을 얻는 후, 후공정에서 재생하는 타깃의 조성 비율이 원하는 조성 비율이 되도록 조성 분석 등을 행하여 부족 성분의 추가 등을 하여 조성 비율의 조정을 행한다.
다음, 도 25의 공정 5(7105)에 있어서, 고체물(7209)을 원하는 형상의 다이스(die)에 놓아서 가압 및 소성함으로써 소결체(7210)를 얻는다. 또한, 소결체(7210)를 접착제에 의하여 버킹(bucking) 기판(7211)에 접합함으로써, 타깃(7212)을 형성한다(도 26(G) 참조). 다만, 소성 온도는 700℃ 이상이 바람직하다. 또한, 막 두께는 5nm 이상 10nm 이하로 하는 것이 바람직하다. 또한, 도 25의 공정 4(7104)에 있어서, In, Ga, 및 Zn의 조성 비율을 조정하기 때문에, 원하는 조성 비율을 갖는 타깃(7212)을 얻을 수 있다.
또한, 얻어진 타깃(7212)은, 도 25의 공정 1(7101)에 있어서의 성막시에 사용할 수 있다.
상술한 것에 따라, 산화물 반도체를 반도체층으로서 사용한 박막 트랜지스터를 제작하는 경우에 있어서의 에칭의 폐액으로부터 산화물 반도체를 재생하여 재이용할 수 있다.
또한, 산화물 반도체에 포함되는 인듐이나 갈륨은, 희소 가치가 있는 금속인 것이 알려져 있기 때문에, 본 실시형태에 나타내는 재이용 방법을 사용함으로써 자원 절약화를 도모할 수 있는 것과 함께, 산화물 반도체를 사용하여 형성되는 제품의 비용 감소를 도모할 수 있다.
도 1(A) 및 도 1(B)는 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 2(A) 내지 도 2(C)는 본 발명의 일 형태의 반도체 장치의 제작 공정을 설명하는 단면도.
도 3(A) 내지 도 3(C)는 본 발명의 일 형태의 반도체 장치의 제작 공정을 설명하는 단면도.
도 4(A) 및 도 4(B)는 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 5(A) 내지 도 5(C)는 본 발명의 일 형태의 반도체 장치의 제작 공정을 설명하는 단면도.
도 6(A) 내지 도 6(C)는 본 발명의 일 형태의 반도체 장치의 제작 공정을 설명하는 단면도.
도 7은 본 발명의 일 형태의 전자 페이퍼의 단면도.
도 8(A) 및 도 8(B)는 본 발명의 일 형태의 반도체 장치의 블록도를 설명하는 도면.
도 9는 신호선 구동 회로의 구성을 설명하는 도면.
도 10은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 11은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 12는 시프트 레지스터의 구성을 설명하는 도면.
도 13은 도 11에 도시한 플립플롭의 접속 구성을 설명하는 도면.
도 14(A1), 도 14(A2), 도 14(B)는 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 15는 본 발명의 일 형태의 반도체 장치를 설명하는 단면도.
도 16은 본 발명의 일 형태의 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 17(A) 내지 도 17(C)는 본 발명의 일 형태의 반도체 장치를 설명하는 도면.
도 18(A) 및 도 18(B)는 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 19(A) 및 도 19(B)는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 20은 전자 서적의 일례를 도시한 외관도.
도 21(A) 및 도 21(B)는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시한 외관도.
도 22(A) 및 도 22(B)는 유기기(遊技機)의 예를 도시한 외관도.
도 23은 휴대 전화기의 일례를 도시한 외관도.
도 24(A)는 본 발명의 일 형태의 반도체 장치의 단면도이고, 도 24(B)는 본 발명의 일 형태의 반도체 장치의 등가 회로도이며, 도 24(C)는 본 발명의 일 형태의 반도체 장치의 상면도.
도 25는 에칭 폐액(廢液) 중에 포함되는 산화물 반도체의 재이용 사이클을 설명하는 도면.
도 26(A) 내지 도 26(G)는 에칭 폐액 중에 포함되는 산화물 반도체를 재이용하는 공정을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
102: 게이트 절연막 109: 층간 절연막
111: 게이트 전극 113: 산화물 반도체층
114a: 버퍼층 114b: 버퍼층
115a: 전극 115b: 전극
128: 화소 전극 150: 박막 트랜지스터

Claims (18)

  1. 박막 트랜지스터에 있어서,
    게이트 전극;
    상기 게이트 전극을 덮는 게이트 절연막;
    상기 게이트 절연막을 산화물 반도체층과 상기 게이트 전극 사이에 두고, 상기 게이트 전극과 중첩하는 상기 산화물 반도체층;
    상기 산화물 반도체층 위에 있고, 제 1 전극의 단부와 제 2 전극의 단부가 상기 게이트 전극과 중첩하는 상기 제 1 전극 및 상기 제 2 전극;
    상기 산화물 반도체층과 상기 제 1 전극에 접촉하고 상기 산화물 반도체층과 상기 제 1 전극 사이에 개재하는 제 1 버퍼층; 및
    상기 산화물 반도체층과 상기 제 2 전극에 접촉하고 상기 산화물 반도체층과 상기 제 2 전극 사이에 개재하는 제 2 버퍼층을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 1 버퍼층과 상기 제 2 버퍼층은 인듐, 갈륨, 아연, 산소, 및 질소를 포함하고,
    상기 제 1 버퍼층과 상기 제 2 버퍼층이 포함하는 산소(O)에 대한 질소(N)의 비율(N/O)이 5at.% 이상 80at.% 이하이고,
    상기 산화물 반도체층은 제 1 타깃에 의하여 형성되고,
    상기 제 1 버퍼층과 상기 제 2 버퍼층은 제 2 타깃에 의하여 형성되고,
    상기 제 1 타깃과 상기 제 2 타깃은 인듐, 갈륨, 및 아연의 조성비가 동일한, 박막 트랜지스터.
  2. 삭제
  3. 삭제
  4. 박막 트랜지스터에 있어서,
    게이트 전극;
    상기 게이트 전극을 덮는 게이트 절연막;
    상기 게이트 절연막을 제 1 전극의 단부 및 제 2 전극의 단부와 상기 게이트 전극 사이에 두고, 상기 제 1 전극의 상기 단부와 상기 제 2 전극의 상기 단부가 상기 게이트 전극과 중첩하는 상기 제 1 전극 및 상기 제 2 전극;
    상기 제 1 전극 위의 제 1 버퍼층;
    상기 제 2 전극 위의 제 2 버퍼층; 및
    상기 제 1 전극의 상기 단부 및 상기 제 2 전극의 상기 단부와 중첩하는 산화물 반도체층을 포함하고,
    상기 산화물 반도체층은 상기 제 1 전극 및 상기 제 2 전극의 측면들과, 상기 제 1 버퍼층 및 상기 제 2 버퍼층의 상면들과 측면들에 접촉하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 1 버퍼층 및 상기 제 2 버퍼층은 인듐, 갈륨, 아연, 산소, 및 질소를 포함하고,
    상기 제 1 버퍼층과 상기 제 2 버퍼층이 포함하는 산소(O)에 대한 질소(N)의 비율(N/O)이 5at.% 이상 80at.% 이하이고,
    상기 산화물 반도체층은 제 1 타깃에 의하여 형성되고,
    상기 제 1 버퍼층과 상기 제 2 버퍼층은 제 2 타깃에 의하여 형성되고,
    상기 제 1 타깃과 상기 제 2 타깃은 인듐, 갈륨, 및 아연의 조성비가 동일한, 박막 트랜지스터.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제 1 버퍼층과 상기 제 2 버퍼층이 포함하는 산소(O)에 대한 질소(N)의 상기 비율(N/O)이 10at.% 이상 50at.% 이하인, 박막 트랜지스터.
  6. 삭제
  7. 반도체 장치의 제작 방법에 있어서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 인듐, 갈륨, 및 아연을 포함하고 상기 게이트 전극과 중첩하는 산화물 반도체층을 형성하는 단계; 및
    상기 산화물 반도체층 위에 버퍼층들, 상기 버퍼층들 위에 제 1 전극 및 제 2 전극을 형성하는 단계를 포함하고,
    상기 산화물 반도체층은 제 1 타깃에 의하여 형성되고,
    상기 버퍼층들은 질소 가스를 포함하는 분위기 중에서 인듐, 갈륨, 및 아연을 포함하는 산화물을 성분으로 포함하는 제 2 타깃을 스퍼터링하여 형성되고,
    상기 버퍼층들이 포함하는 산소(O)에 대한 질소(N)의 비율(N/O)이 5at.% 이상 80at.% 이하이고,
    상기 버퍼층들 각각의 양 단부는 상기 게이트 전극과 중첩하고,
    상기 제 1 타깃과 상기 제 2 타깃은 인듐, 갈륨, 및 아연의 조성비가 동일한, 반도체 장치의 제작 방법.
  8. 반도체 장치의 제작 방법에 있어서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 상기 게이트 전극과 단부가 중첩하는 제 1 전극 및 제 2 전극을 형성하는 단계; 및
    상기 제 1 전극 및 상기 제 2 전극 위에 버퍼층들, 상기 버퍼층들 위에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 형성하는 단계를 포함하고,
    상기 산화물 반도체층은 제 1 타깃에 의하여 형성되고,
    상기 버퍼층들은 질소 가스를 포함하는 분위기 중에서 인듐, 갈륨, 및 아연을 포함하는 산화물을 성분으로 포함하는 제 2 타깃을 스퍼터링하여 형성되고,
    상기 버퍼층들이 포함하는 산소(O)에 대한 질소(N)의 비율(N/O)이 5at.% 이상 80at.% 이하이고,
    상기 버퍼층들 각각의 양 단부는 상기 게이트 전극과 중첩하고,
    상기 제 1 타깃과 상기 제 2 타깃은 인듐, 갈륨, 및 아연의 조성비가 동일한, 반도체 장치의 제작 방법.
  9. 박막 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 박막 트랜지스터는:
    게이트 전극;
    상기 게이트 전극을 덮는 게이트 절연막;
    상기 게이트 절연막을 산화물 반도체층과 상기 게이트 전극 사이에 두고, 상기 게이트 전극과 중첩하는 상기 산화물 반도체층;
    상기 산화물 반도체층 위에 있고, 제 1 전극의 단부와 제 2 전극의 단부가 상기 게이트 전극과 중첩하는 상기 제 1 전극 및 상기 제 2 전극;
    상기 산화물 반도체층과 상기 제 1 전극에 접촉하고 상기 산화물 반도체층과 상기 제 1 전극 사이에 개재되는 제 1 버퍼층; 및
    상기 산화물 반도체층과 상기 제 2 전극에 접촉하고 상기 산화물 반도체층과 상기 제 2 전극 사이에 개재되는 제 2 버퍼층을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 1 버퍼층 및 상기 제 2 버퍼층은 인듐, 갈륨, 아연, 산소 및 질소를 포함하고,
    상기 제 1 버퍼층과 상기 제 2 버퍼층이 포함하는 산소(O)에 대한 질소(N)의 비율(N/O)이 5at.% 이상 80at.% 이하이고,
    상기 제 1 버퍼층으로부터 상기 제 2 버퍼층으로의 방향에서 상기 게이트 전극의 폭은 상기 산화물 반도체층의 폭보다 크고,
    상기 산화물 반도체층은 제 1 타깃에 의하여 형성되고,
    상기 제 1 버퍼층과 상기 제 2 버퍼층은 제 2 타깃에 의하여 형성되고,
    상기 제 1 타깃과 상기 제 2 타깃은 인듐, 갈륨, 및 아연의 조성비가 동일한, 박막 트랜지스터를 포함하는 반도체 장치.
  10. 삭제
  11. 삭제
  12. 박막 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 박막 트랜지스터는:
    게이트 전극;
    상기 게이트 전극을 덮는 게이트 절연막;
    상기 게이트 절연막을 제 1 전극의 단부 및 제 2 전극의 단부와 상기 게이트 전극 사이에 두고, 상기 제 1 전극의 상기 단부와 상기 제 2 전극의 상기 단부가 상기 게이트 전극과 중첩하는 상기 제 1 전극 및 상기 제 2 전극;
    상기 제 1 전극 위의 제 1 버퍼층;
    상기 제 2 전극 위의 제 2 버퍼층; 및
    상기 제 1 전극의 상기 단부 및 상기 제 2 전극의 상기 단부와 중첩하는 산화물 반도체층을 포함하고,
    상기 산화물 반도체층은 상기 제 1 전극 및 상기 제 2 전극의 측면들과, 상기 제 1 버퍼층 및 상기 제 2 버퍼층의 상면들과 측면들에 접촉하고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 1 버퍼층 및 상기 제 2 버퍼층은 인듐, 갈륨, 아연, 산소, 및 질소를 포함하고,
    상기 제 1 버퍼층과 상기 제 2 버퍼층이 포함하는 산소(O)에 대한 질소(N)의 비율(N/O)이 5at.% 이상 80at.% 이하이고,
    상기 제 1 버퍼층으로부터 상기 제 2 버퍼층으로의 방향에서 상기 게이트 전극의 폭은 상기 산화물 반도체층의 폭보다 크고,
    상기 산화물 반도체층은 제 1 타깃에 의하여 형성되고,
    상기 제 1 버퍼층과 상기 제 2 버퍼층은 제 2 타깃에 의하여 형성되고,
    상기 제 1 타깃과 상기 제 2 타깃은 인듐, 갈륨, 및 아연의 조성비가 동일한, 박막 트랜지스터를 포함하는 반도체 장치.
  13. 제 9 항 또는 제 12 항에 있어서,
    상기 제 1 버퍼층과 상기 제 2 버퍼층이 포함하는 산소(O)에 대한 질소(N)의 상기 비율(N/O)이 10at.% 이상 50at.% 이하인, 반도체 장치.
  14. 삭제
  15. 반도체 장치의 제작 방법에 있어서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    제 1 타깃을 스퍼터링 하여, 상기 게이트 절연막 위에 인듐, 갈륨, 및 아연을 포함하고 상기 게이트 전극과 중첩하는 산화물 반도체층을 형성하는 단계;
    산질화물막을 형성하기 위해 질소 가스를 포함하는 분위기 중에서 인듐, 갈륨, 및 아연을 포함하는 산화물을 성분으로 포함하는 제 2 타깃을 스퍼터링하는 단계;
    상기 산질화물막 위에 도전막을 형성하는 단계; 및
    상기 산화물 반도체층 위에 버퍼층들을 형성하고 상기 버퍼층들 위에 제 1 전극 및 제 2 전극을 형성하기 위해, 상기 도전막과 상기 산질화물막을 에칭하는 단계를 포함하고,
    상기 버퍼층들이 포함하는 산소(O)에 대한 질소(N)의 비율(N/O)이 5at.% 이상 80at.% 이하이고,
    상기 버퍼층들 각각의 양 단부는 상기 게이트 전극과 중첩하고,
    상기 제 1 타깃과 상기 제 2 타깃은 인듐, 갈륨, 및 아연의 조성비가 동일한, 반도체 장치의 제작 방법.
  16. 제 1 항 또는 제 4 항에 있어서,
    상기 제 1 버퍼층으로부터 상기 제 2 버퍼층으로의 방향에서 상기 게이트 전극의 폭은 상기 산화물 반도체층의 폭보다 큰, 박막 트랜지스터.
  17. 제 1 항 또는 제 4 항에 있어서,
    상기 제 1 버퍼층의 양 단부와 상기 제 2 버퍼층의 양 단부는 상기 게이트 전극과 중첩하는, 박막 트랜지스터.
  18. 제 1 항에 있어서,
    상기 제 1 버퍼층과 상기 제 2 버퍼층이 중첩하지 않는 상기 산화물 반도체층의 부분이, 상기 제 1 버퍼층 또는 상기 제 2 버퍼층이 중첩하는 상기 산화물 반도체층의 부분보다 얇은, 박막 트랜지스터.
KR1020090104130A 2008-11-07 2009-10-30 반도체 장치 및 그 제작 방법 KR101683187B1 (ko)

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