[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101654218B1 - 스프레드 스펙트럼 클럭 발생기 - Google Patents

스프레드 스펙트럼 클럭 발생기 Download PDF

Info

Publication number
KR101654218B1
KR101654218B1 KR1020100003202A KR20100003202A KR101654218B1 KR 101654218 B1 KR101654218 B1 KR 101654218B1 KR 1020100003202 A KR1020100003202 A KR 1020100003202A KR 20100003202 A KR20100003202 A KR 20100003202A KR 101654218 B1 KR101654218 B1 KR 101654218B1
Authority
KR
South Korea
Prior art keywords
signal
spread spectrum
spectrum clock
frequency
count
Prior art date
Application number
KR1020100003202A
Other languages
English (en)
Other versions
KR20110083140A (ko
Inventor
김봉진
박동욱
신종신
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100003202A priority Critical patent/KR101654218B1/ko
Priority to JP2010279472A priority patent/JP5820584B2/ja
Priority to US12/982,115 priority patent/US8269565B2/en
Publication of KR20110083140A publication Critical patent/KR20110083140A/ko
Priority to US13/597,593 priority patent/US8593228B2/en
Application granted granted Critical
Publication of KR101654218B1 publication Critical patent/KR101654218B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명의 스프레드 스펙트럼 클럭 발생기는 제1 스프레드 스펙트럼 클럭 신호를 입력받고, 상기 제1 스프레드 스펙트럼 클럭 신호의 평균 주파수에 대응하는 주파수 신호를 출력하는 발진 회로와, 상기 주파수 신호를 입력받고, 제2 스프레드 스펙트럼 클럭 신호를 발생하는 위상 고정 루프, 그리고 상기 제1 및 제2 스프레드 스펙트럼 클럭 신호들을 입력받고, 상기 제2 스프레드 스펙트럼 클럭 신호의 평균 주파수가 상기 제1 스프레드 스펙트럼 클럭 신호의 평균 주파수에 근접하도록 상기 위상 고정 루프를 제어하는 제어 회로를 포함한다. 이러한 스프레드 스펙트럼 클럭 발생기는 스프레드 스펙트럼 클럭 신호를 입력받아서, 원하는 변조율 및 변조 주파수를 갖는 새로운 스프레드 스펙트럼 클럭 신호를 발생할 수 있다.

Description

스프레드 스펙트럼 클럭 발생기{SPREAD SPECTRUM CLOCK GENERTOR}
본 발명은 스프레드 스펙트럼 클럭 발생기에 관한 것이다.
최근 들어 LCD 디스플레이의 해상도가 높아지고 데이터 입력 비트 수가 증가함으로써 타이밍 컨트롤러와 구동 드라이버 사이의 버스 라인 수가 증가하고 그로 인한 심각한 데이터 병목 현상과 전자기 간섭 현상이 발생하게 되었다. 이러한 전자기 간섭 문제를 해결하기 위해 RSDS(Reduced Signal Differential signaling), LVDS(Low Voltage Differential Signaling), PPDS(Point-to Point Differential Signaling) 등의 다양한 인터페이스 방식에 대한 연구와 함께 여러 가지 신호 처리 방법이 연구되어 지고 있다. 그 중 가장 효과적인 방법으로 알려진 스프레드 스펙트럼 클럭 발생기(Spread Spectrum Clock generator: SSCG)에 대한 연구는 최근 활발히 진행되고 있다.
본 발명의 목적은 스프레드 스펙트럼 클럭을 입력받아서 새로운 변조율 및 변조 주파수를 갖는 스프레드 스펙트럼 클럭을 발생할 수 있는 스프레드 스펙트럼 클럭 발생기를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 스프레드 스펙트럼 클럭 발생기는: 제1 스프레드 스펙트럼 클럭 신호를 입력받고, 상기 제1 스프레드 스펙트럼 클럭 신호에 대응하는 제1 주파수를 갖는 주파수 신호를 출력하는 발진 회로와, 상기 주파수 신호를 입력받고, 제2 스프레드 스펙트럼 클럭 신호를 발생하는 위상 고정 루프, 그리고 상기 제1 및 제2 스프레드 스펙트럼 클럭 신호들을 입력받고, 상기 제2 스프레드 스펙트럼 클럭 신호에 대응하는 제2 주파수가 상기 제1 스프레드 스펙트럼 클럭 신호의 상기 제1 주파수에 근접하도록 상기 위상 고정 루프를 제어하는 제어 회로를 포함한다.
이 실시예에 있어서, 상기 제1 스프레드 스펙트럼 클럭 신호에 대응하는 상기 제1 주파수는 상기 제1 스프레드 스펙트럼 클럭 신호의 평균 주파수이고, 상기 제2 스프레드 스펙트럼 클럭 신호에 대응하는 상기 제2 주파수는 상기 제2 스프레드 스펙트럼 클럭 신호의 평균 주파수이다.
이 실시예에 있어서, 상기 발진 회로는 상기 주파수 신호를 출력하는 발진기와, 상기 제1 스프레드 스펙트럼 클럭 신호를 입력받고, 제1 카운트 신호를 출력하는 제1 카운터와, 상기 주파수 신호를 입력받고, 제2 카운트 신호를 출력하는 제2 카운터, 그리고 상기 제1 및 제2 카운트 신호들에 응답해서 상기 발진기를 제어하기 위한 제1 제어 신호를 출력하는 제1 컨트롤러를 포함한다. 상기 발진기는 상기 제1 제어 신호에 대응하는 주파수를 갖는 상기 주파수 신호를 출력한다.
이 실시예에 있어서, 상기 제1 카운터는 상기 제1 스프레드 스펙트럼 클럭 신호에 응답해서 카운트 동작을 수행하여 상기 제1 카운트 신호를 출력하고, 그리고 상기 제2 카운터는 상기 주파수 신호에 응답해서 카운트 동작을 수행하여 상기 제2 카운트 신호를 출력한다.
이 실시예에 있어서, 상기 제1 컨트롤러는, 상기 제1 카운트 신호가 상기 제2 카운트 신호보다 먼저 미리 설정된 값에 도달할 때 상기 제1 제어 신호를 신호 레벨을 증가시키고, 상기 제2 카운트 신호가 상기 제1 카운트 신호보다 먼저 미리 설정된 값에 도달할 때 상기 제1 제어 신호의 신호 레벨을 감소시킨다.
이 실시예에 있어서, 상기 제1 컨트롤러는, 상기 제1 및 제2 카운트 신호들에 응답해서 2진 검색 방식으로 상기 제1 제어 신호를 변경한다.
이 실시예에 있어서, 상기 제어 회로는 상기 제1 스프레드 스펙트럼 클럭 신호를 입력받고, 제3 카운트 신호를 출력하는 제3 카운터와, 상기 위상 고정 루프로부터 출력되는 상기 제2 스프레드 스펙트럼 클럭 신호를 입력받고, 제4 카운트 신호를 출력하는 제4 카운터, 그리고 상기 제3 및 제4 카운트 신호들에 응답해서 상기 위상 고정 루프를 제어하기 위한 제2 제어 신호를 출력하는 제2 컨트롤러를 포함한다. 상기 위상 고정 루프는 상기 제2 제어 신호에 응답해서 상기 제2 스프레드 스펙트럼 클럭 신호의 주파수를 조절한다.
이 실시예에 있어서, 상기 제3 카운터는 상기 제1 스프레드 스펙트럼 클럭 신호에 응답해서 카운트 동작을 수행하여 상기 제3 카운트 신호를 출력하고, 그리고 상기 제4 카운터는 상기 제2 스프레드 스펙트럼 클럭 신호에 응답해서 카운트 동작을 수행하여 상기 제4 카운트 신호를 출력한다.
이 실시예에 있어서, 상기 제2 컨트롤러는, 상기 제3 카운트 신호가 상기 제4 카운트 신호보다 먼저 미리 설정된 값에 도달할 때 상기 제2 제어 신호를 신호 레벨을 증가시키고, 상기 제4 카운트 신호가 상기 제3 카운트 신호보다 먼저 미리 설정된 값에 도달할 때 상기 제2 제어 신호의 신호 레벨을 감소시킨다.
이 실시예에 있어서, 상기 제1 컨트롤러로부터의 상기 제1 제어 신호와 상기 제2 컨트롤러로부터의 상기 제2 제어 신호에 대한 합산을 수행하고, 합산된 신호를 상기 발진기로 제공하는 가산기를 더 포함한다.
이 실시예에 있어서, 상기 제1 스프레드 스펙트럼 클럭 신호는 제1 변조율과 제1 변조 주파수를 갖는 신호이고, 상기 제2 스프레드 스펙트럼 클럭 신호는 제2 변조율과 제2 변조 주파수를 갖는 신호이다.
이와 같은 본 발명에 의하면, 입력 신호가 다양한 변조율 및 변조 주파수를 갖는 스프레드 스펙트럼 클럭이더라도, 새로운 변조율 및 변조 주파수를 갖는 스프레드 스펙트럼 클럭을 발생할 수 있는 스프레드 스펙트럼 클럭 발생기가 구현된다.
도 1은 본 발명의 실시예에 따른 스프레드 스펙트럼 클럭 발생기를 포함하는 전자 회로를 보여주는 도면이다.
도 2는 도 1에 도시된 스프레드 스펙트럼 클럭 발생기로 입력 및 출력되는 스프레드 스펙트럼 클럭들을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 스프레드 스펙트럼 클럭 발생기의 구체적인 구성을 예시적으로 보여주는 블록도이다.
도 4는 도 3에 도시된 발진기로부터 출력되는 주파수 신호의 주파수 변화를 예시적으로 보여주는 도면이다.
도 5는 도 3에 도시된 위상 고정 루프로부터 출력되는 제2 스프레드 스펙트럼 클럭 신호의 변화를 예시적으로 보여주는 도면이다.
도 6은 도 3에 도시된 스프레드 스펙트럼 클럭 발생기로부터 출력되는 제2 스프레드 스펙트럼 클럭 신호의 스펙트럼을 예시적으로 보여주는 도면이다.
도 7은 도 3에 도시된 스프레드 스펙트럼 클럭 발생기의 동작시 발생되는 신호들의 변화를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 스프레드 스펙트럼 클럭 발생기를 보여주는 블록도이다.
도 9는 본 발명의 또다른 실시예에 다른 스프레드 스펙트럼 클럭 발생기를 보여주는 블록도이다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 스프레드 스펙트럼 클럭 발생기를 포함하는 전자 회로를 보여주는 도면이다.
도 1을 참조하면, 스프레드 스펙트럼 클럭 발생기(120)는 두 개의 회로 블록들(110, 130) 사이에 연결된다. 회로 블록(110)은 제1 변조율 및 제1 변조 주파수를 갖는 제1 스프레드 스펙트럼 클럭(SSC1)을 출력한다. 스프레드 스펙트럼 클럭 발생기(120)는 제1 스프레드 스펙트럼 클럭(SSC1)을 입력받고, 제2 변조율 및 제2 변조 주파수를 갖는 제2 스프레드 스펙트럼 클럭(SSC2)을 발생한다. 스프레드 스펙트럼 클럭 발생기(120)에서 발생된 제2 스프레드 스펙트럼 클럭(SSC2)는 회로 블록(130)으로 제공된다.
도 2는 도 1에 도시된 스프레드 스펙트럼 클럭 발생기로 입력 및 출력되는 스프레드 스펙트럼 클럭들을 예시적으로 보여주는 도면이다.
도 2를 참조하면, 스프레드 스펙트럼 클럭 발생기(120)로 입력되는 제1 스프레드 스펙트럼 클럭(SSC1)은 제1 변조율(MR1)과 제1 변조 주파수(MF1)를 갖는다. 스프레드 스펙트럼 클럭 발생기(120)는 제2 변조율(MR2)과 제2 변조 주파수(MF2)를 갖는 제2 스프레드 스펙트럼 클럭(SSC2)을 출력한다.
이와 같이, 본 발명의 스프레드 스펙트럼 클럭 발생기(120)는 제1 스프레드 스펙트럼 클럭(SSC1)을 입력받아서 새로운 변조율 및 변조 주파수를 갖는 제2 스프레드 스펙트럼 클럭(SSC2)을 출력할 수 있다. 특히, 스프레드 스펙트럼 클럭 발생기(120)는 고정된 변조율 및 변조 주파수를 갖는 클럭뿐만 아니라 다양한 변조율 및 변조 주파수를 갖는 스프레드 스펙트럼 클럭을 입력받아서 원하는 변조율 및 변조 주파수를 갖는 스프레드 스펙트럼 클럭을 출력할 수 있다.
도 3은 본 발명의 실시예에 따른 스프레드 스펙트럼 클럭 발생기의 구체적인 구성을 예시적으로 보여주는 블록도이다.
도 3을 참조하면, 스프레드 스펙트럼 클럭 발생기(300)는 발진 회로(310), 위상 고정 루프(Phase Lock Loop, 320) 그리고 제어 회로(330)를 포함한다. 발진 회로(310)는 제1 스프레드 스펙트럼 클럭 신호(SSC1)를 입력받고, 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 평균 주파수에 대응하는 주파수 신호(DCO_OUT)를 출력한다. 위상 고정 루프(320)는 주파수 신호(DCO_OUT)를 입력받고 제2 스프레드 스펙트럼 클럭 신호(SSC2)를 출력한다. 제어 회로(330)는 제1 스프레드 스펙트럼 클럭 신호(SSC1)와 제2 스프레드 스펙트럼 클럭 신호(SSC2)를 입력받고, 위상 고정 루프(320)를 제어하기 위한 PLL 제어 신호(PLL_CODE)를 출력한다.
앞서 도 2에서 설명한 바와 같이, 스프레드 스펙트럼 클럭 발생기(300)로 입력되는 제1 스프레드 스펙트럼 클럭 신호(SSC1)는 제1 변조율(MR1)과 제1 변조 주파수(MF1)를 갖는 신호이다. 이러한 제1 스프레드 스펙트럼 클럭 신호(SSC1)를 위상 고정 루프(320)에 직접 입력해서는 원하는 변조율과 변조 주파수를 갖는 제2 스프레드 스펙트럼 클럭 신호(SSC2)를 얻기 어렵다. 본 발명의 실시예에서, 발진 회로(310)는 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 평균 주파수에 대응하는 주파수 신호(DCO_OUT)를 생성하고, 위상 고정 루프(320)가 주파수 신호(DCO_OUT)를 이용하여 제2 스프레드 스펙트럼 클럭 신호(SSC2)를 생성한다.
발진 회로(310)는 발진기(Digital Controlled Oscillator:DCO)(311), 카운터들(312, 313) 그리고 DCO 컨트롤러(314)를 포함한다. 발진기(311)는 디지털 신호인 DCO 제어 신호(DCO_CODE)에 대응하는 주파수를 갖는 주파수 신호(DCO_OUT)를 출력한다. 발진기(311)로부터 출력되는 주파수 신호(DCO_OUT)의 초기 주파수는 임의의 레벨로 설정될 수 있다. 예컨대, 주파수 신호(DCO_OUT)의 초기 주파수는 최대 주파수, 최소 주파수 및 중간 주파수 중 어느 하나로 설정될 수 있다.
카운터(312)는 제1 스프레드 스펙트럼 클럭 신호(SSC1)에 응답해서 카운트 동작을 수행하고, 카운트 신호(CNT1)을 출력한다. 카운터(313)는 발진기(311)로부터 출력되는 주파수 신호(DCO_OUT)에 응답해서 카운트 동작을 수행하고, 카운트 신호(CNT2)을 출력한다. 카운터들(312, 313) 각각은 복수의 플립플롭들을 포함하는 비응답식 카운터로 구성될 수 있다. DCO 컨트롤러(314)는 카운터들(312, 313)로부터 출력되는 카운트 신호들(CNT1, CNT2)에 응답해서 DCO 제어 신호(DCO_CODE)를 출력한다. DCO 컨트롤러(314)는 두 개의 카운터들(312, 313) 중 어느 하나가 미리 설정된 값에 도달하는 지에 따라서 DCO 제어 신호(DCO_OUT)의 디지털 값을 높이거나 낮춘다. 예컨대, 카운터(312)로부터 출력되는 카운트 신호(CNT1)가 카운터(313)로부터 출력되는 카운트 신호(CNT1)보다 먼저 미리 설정된 값에 도달하면, DCO 컨트롤러(314)는 DCO 제어 신호(DCO_OUT)의 디지털 값을 증가시킨다. 만일 DCO 제어 신호(DCO_OUT)가 10비트이고, DCO 컨트롤러(314)의 검색 알고리즘이 단방향 검색(uni-dorectional search)이면, 발진기(311)가 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 평균 주파수와 일치하는 주파수 신호(DCO_OUT)를 출력하도록 제어하기 위해서 최대 1024번의 DCO 제어 신호(DCO_OUT) 변화 동작이 필요하다. 이 실시예에서는 스프레드 스펙트럼 클럭 발생기(300)의 동작 속도 향상을 위하여, DCO 컨트롤러(314)가 이진 검색(binary search) 알고리즘에 따라서 DCO 제어 신호(DCO_OUT)를 출력한다.
도 4는 도 3에 도시된 발진기로부터 출력되는 주파수 신호의 주파수 변화를 예시적으로 보여주는 도면이다.
도 4를 참조하면, 목표 주파수(420)는 제1 스프레드 스펙트럼 클럭 신호(SCC1)의 산술 계산에 의한 평준 주파수이다. 발진기(311)로부터 출력되는 주파수 신호(DCO_OUT)의 주파수(410)는 DCO 제어 신호(DCO_CODE)에 따라서 변화된다. 도 3에 도시된 DCO 컨트롤러(314)는 이진 검색 알고리즘에 따라서 DCO 제어 신호(DCO_CODE)를 발생한다.
설명의 편의를 위하여 DCO 제어 신호(DCO_CODE)가 5비트인 것으로 가정하고 도 3에 도시된 발진 회로(310)의 동작을 설명한다. 도 4에 도시된 바와 같이, 초기에 발진기(311)로부터 출력되는 주파수 신호(DCO_OUT)의 주파수(410)가 목표 주파수(420)보다 높으면, 카운터(313)로부터 출력되는 카운트 신호(CNT2)가 카운터(312)로부터 출력되는 카운트 신호(CNT1)보다 먼저 미리 설정된 값에 도달한다. 초기에 DCO 컨트롤러(314)는 '00000'인 DCO 제어 신호(DCO_CODE)를 출력하다가 카운트 신호(CNT2)가 미리 설정된 값에 도달하면, DCO 제어 신호(DCO_CODE)의 최상위 비트를 '1'로 설정한다. 그러므로 DCO 제어 신호(DCO_CODE)는 '10000'으로 설정되고, 발진기(311)는 DCO 제어 신호(DCO_CODE)에 대응하는 주파수의 주파수 신호(DCO_OUT)를 출력한다. 이와 같은 방법으로 DCO 컨트롤러(314)는 DCO 제어 신호(DCO_CODE)를 '01000', '00100', '00110' 및 '00101' 순으로 변화시킨다. 그 결과, 주파수 신호(DCO_OUT)의 주파수가 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 산술 평균 주파수와 일치하거나 또는 근접하게 된다.
이진 검색 알고리즘에 의하면 DCO 제어 신호(DCO_CODE)는 최대 5회 변경되어서 단방향 검색 알고리즘에 비해 DCO 제어 신호(DCO_CODE) 설정 시간이 단축될 수 있다. 그러나 DCO 제어 신호(DCO_CODE)의 분해능(resolution)에 따라서 목표 주파수(420)와 주파수 신호(DCO_OUT)의 주파수(410)는 오차가 발생할 수 있다. 주파수 신호(DCO_OUT)의 주파수와 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 평균 주파수 간의 오차는 추후 설명되는 제어 회로(330)에 의해서 보상될 수 있다.
발진기(311)로부터 출력되는 주파수 신호(DCO_OUT)는 위상 고정 루프(320)로 입력된다. 위상 고정 루프(320)는 주파수 신호(DCO_OUT)를 입력받고, 소정의 분주율 및 분주 주파수를 갖는 제2 스프레드 스펙트럼 클럭 신호(SSC2)를 발생한다.
만일 발진기(311)로부터 출력되는 주파수 신호(DCO_OUT)의 주파수가 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 평균 주파수와 일치한다면 위상 고정 루프(320)로부터 출력되는 제2 스프레드 스펙트럼 클럭 신호(SSC2)는 사용자에 의해서 설계된 대로 원하는 분주율 및 분주 주파수를 갖는다. 그러나 앞서 설명한 바와 같이, 발진기(311)로부터 출력되는 주파수 신호(DCO_OUT)의 주파수와 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 산술 평균 주파수 간의 오차가 발생하므로 제어 회로(330)가 이를 보상한다.
제어 회로(330)는 카운터들(331, 332)과 PLL 컨트롤러(333)를 포함한다 카운터(331)는 제1 스프레드 스펙트럼 클럭 신호(SSC1)에 응답해서 카운트 동작을 수행하고, 카운트 신호(CNT3)를 출력한다. 카운터(332)는 위상 고정 루프(320)로부터 출력되는 제2 스프레드 스펙트럼 클럭 신호(SSC2)에 응답해서 카운트 동작을 수행하고, 카운트 신호(CNT4)를 출력한다. 카운터들(331, 332) 각각은 복수의 플립플롭들을 포함하는 비응답식 카운터로 구성될 수 있다. PLL 컨트롤러(333)는 카운터들(331, 332)로부터 출력되는 카운트 신호들(CNT1, CNT2)에 응답해서 PLL 제어 신호(PLL_CODE)를 출력한다. PLL 컨트롤러(333)는 두 개의 카운터들(331, 332) 중 어느 하나가 더 빨리 미리 설정된 값에 도달하는 지에 따라서 PLL 제어 신호(PLL_CODE)의 디지털 값을 높이거나 낮춘다. 예컨대, 카운터(331)로부터 출력되는 카운트 신호(CNT3)가 카운터(332)로부터 출력되는 카운트 신호(CNT4)보다 먼저 미리 설정된 값에 도달하면, PLL 컨트롤러(333)는 PLL 제어 신호(PLL_CODE)의 디지털 값을 증가시킨다. 카운터(332)로부터 출력되는 카운트 신호(CNT4)가 카운터(331)로부터 출력되는 카운트 신호(CNT1)보다 먼저 미리 설정된 값에 도달하면, PLL 컨트롤러(333)는 PLL 제어 신호(PLL_CODE)의 디지털 값을 감소시킨다.
한편, 위상 고정 루프(320)로부터 출력되는 제2 스프레드 스펙트럼 클럭 신호(SSC2)는 발진기(311)로부터 출력되는 주파수 신호(DCO_OUT)와 위상 고정 루프(320) 내 체배율에 의해서 결정되므로, 최초의 제1 스프레드 스펙트럼 클럭 신호(SSC1)와는 오차가 있을 수 있다. 따라서 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 평균 주파수와 위상 고정 루프(320)의 체배율의 곱에 따른 제2 스프레드 스펙트럼 클럭 신호(SSC2)가 출력되도록 위상 고정 루프(320)로부터 출력되는 제2 스프레드 스펙트럼 클럭 신호(SSC2)에 대한 미세(fine) 조정이 필요하다. PLL 컨트롤러(333)는 디지털 로직 회로로 구현될 수 있으며, 단방향 검색(uni-directional searching) 방식으로 PLL 제어 신호(PLL_CODE)를 조정한다.
도 5는 도 3에 도시된 위상 고정 루프로부터 출력되는 제2 스프레드 스펙트럼 클럭 신호의 변화를 예시적으로 보여주는 도면이다.
도 5를 참조하면, 위상 고정 루프(도 3, 320)로부터 출력되는 제2 스프레드 스펙트럼 클럭 신호(SSC2)의 평균 주파수(510)는 PLL 제어 신호(PLL_CODE)의 변화에 따라서 조절된다. 이와 같은 방법으로 제2 스프레드 스펙트럼 클럭 신호(SSC2)의 평균 주파수(510)를 조정하는 것에 의해서 제2 스프레드 스펙트럼 클럭 신호(SSC2)의 평균 주파수가 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 평균 주파수에 매우 근접해질 수 있다.
위상 고정 루프(320)는 PLL 제어 신호(PLL_CODE)에 응답해서 내부에서 피드백되는 신호의 위상을 조절하는 것에 의해 제2 스프레드 스펙트럼 클럭 신호(SSC2)의 평균 주파수를 조절할 수 있다.
도 6은 도 3에 도시된 스프레드 스펙트럼 클럭 발생기로부터 출력되는 제2 스프레드 스펙트럼 클럭 신호의 스펙트럼을 예시적으로 보여주는 도면이다.
도 6을 참조하면, 일정한 주기를 가지고 주파수가 변화하는 제2 스프레드 스펙트럼 클럭 신호(도 3, SSC2)는 확산 주파수 대역에서 균일한 전력 밀도를 가짐을 알 수 있다. 이와 같은 제2 스프레드 스펙트럼 클럭 신호(SSC2)는 전자 회로에서의 전자기 간섭 현상을 최소화할 수 있다.
도 7은 도 3에 도시된 스프레드 스펙트럼 클럭 발생기의 동작시 발생되는 신호들의 변화를 예시적으로 보여주는 도면이다.
도 7을 참조하면, 먼저 발진기(도 3, 311)가 DCO 제어 신호(DCO_CODE)에 응답해서 소정 주파수의 주파수 신호(DCO_OUT)를 출력한다. 위상 고정 루프(320)는 주파수 신호(DCO_OUT)를 입력받고, 위상 고정 동작을 수행한다. PLL 컨트롤러(333)로부터 출력되는 PLL 제어 신호(PLL_CODE)에 응답해서, 위상 고정 루프(320)는 제2 변조율 및 제2 변조 주파수를 갖는 제2 스프레드 스펙트럼 클럭 신호(SSC2)를 발생한다.
도 8은 본 발명의 다른 실시예에 따른 스프레드 스펙트럼 클럭 발생기를 보여주는 블록도이다.
도 8을 참조하면, 스프레드 스펙트럼 클럭 발생기(800)는 발진 회로(810), 제어 회로(820), 그리고 위상 고정 루프 회로(Phase Lock Loop, 330)를 포함한다. 발진 회로(810)는 도 3에 도시된 발진 회로(310)와 동일한 회로 구성을 갖고, 동일하게 동작한다. 제어 회로(820)는 도 3에 도시된 제어 회로(330)와 달리 분주기(821)를 더 포함한다. 분주기(821)는 소정의 분주비(P)로 제1 스프레드 스펙트럼 클럭 신호(SSC1)를 분주하고, 분주된 신호를 카운터(822)로 제공한다.
위상 고정 루프 회로(830)는 분주기(831), 위상 주파수 검출기(Phase Frequency Detector: PFD)(832), 챠지 펌프(Charge Pump: CP)(833), 로우 패스 필터(Low Pass Filter: LPF)(834), 전압 제어 발진기(Voltage Controlled Oscillator: VCO)(835), 위상 선택기(836), 분주기(837) 그리고 DSM(Delta-Sigma Modulator, 838)을 포함한다. 분주기(831)의 분주비(P)는 제어 회로(820) 내 분주기(821)의 분주비와 동일하다. 위상 주파수 검출기(832)는 분주기(831)로부터 출력되는 신호의 주파수와 분주기(837)로부터 출력되는 신호의 주파수를 비교하고 그 차에 해당하는 펄스 신호를 출력한다. 챠지 펌프(833)는 위상 주파수 검출기(832)로부터 출력되는 펄스 신호의 펄스 폭에 비례하는 전류를 출력한다. 로우 패스 필터(834)는 챠지 펌프(833)로부터 출력되는 전류의 잡음 성분을 제거한다. 전압 제어 발진기(835)는 로우 패스 필터(834)로부터 출력되는 전압에 대응하는 주파수의 신호 즉, 제2 스프레드 스펙트럼 클럭 신호(SSC2)를 출력한다. 위상 선택기(836)는 제2 스프레드 스펙트럼 클럭 신호(SSC2)를 입력받고, DSM(838)으로부터의 위상 선택 신호(PHSEL)에 응답해서 제2 스프레드 스펙트럼 클럭 신호(SSC2)의 위상을 조절한다. 분주기(837)는 위상 선택기(836)로부터 출력되는 신호를 소정의 분주비(M)로 분주해서 위상 주파수 검출기(832)로 제공한다. DSM(838)은 제어 회로(820)로부터 출력되는 PLL 제어 신호(PLL_CODE)에 대응하는 위상 선택 신호(PHSEL)를 출력한다.
이와 같이, 위상 고정 루프 회로(330)는 제어 회로(820)로부터 출력되는 PLL 제어 신호(PLL_CODE)에 응답해서 내부에서 피드백되는 신호의 위상을 조절하는 것에 의해 제2 스프레드 스펙트럼 클럭 신호(SSC2)의 평균 주파수를 조절할 수 있다.
도 3과 달리, 도 8에 도시된 제어 회로(820) 내 카운터(822)는 제1 스프레드 스펙트럼 클럭 신호(SSC1)가 소정의 분주비(P)로 분주된 신호를 입력받고, 카운터(823)는 제2 스프레드 스펙트럼 클럭 신호(SSC2)가 위상 선택기(836)와 분주기(837)를 통해 피드백된 신호를 입력받는다. 이것은 제2 스프레드 스펙트럼 클럭 신호(SSC2)의 주파수가 매우 높아서 플립플롭으로 구성되는 카운터들(822, 823)의 동작 불능 상태를 방지하기 위함이다.
도 9는 본 발명의 또다른 실시예에 다른 스프레드 스펙트럼 클럭 발생기를 보여주는 블록도이다.
도 9에 도시된 스프레드 스펙트럼 클럭 발생기(900)는 도 3에 도시된 스프레드 스펙트럼 클럭 발생기(300)와 유사한 구성을 가지나, 가산기(940)와 선택기(950)를 더 포함한다. 선택기(950)는 선택 신호(SEL)에 응답해서 PLL 컨트롤러(933)로부터 출력되는 PLL 제어 신호(PLL_CODE)를 가산기(940)와 위상 고정 루프(920) 중 어느 하나로 선택적으로 전달한다. 만일 선택기(950)가 PLL 컨트롤러(933)로부터 출력되는 PLL 제어 신호(PLL_CODE)를 위상 고정 루프(920)로 전달한다면, 스프레드 스펙트럼 클럭 발생기(900)는 도 3에 도시된 스프레드 스펙트럼 클럭 발생기(300)와 동일하게 동작할 것이다. 선택기(950)가 PLL 컨트롤러(933)로부터 출력되는 PLL 제어 신호(PLL_CODE)를 가산기(940)로 제공하면, 가산기(940)는 DCO 제어 신호(DCO_CODE)와 PLL 제어 신호(PLL_CODE)를 더한 후 발진기(911)로 제공한다.
이 실시예에 의하면, 제2 스프레드 스펙트럼 클럭 신호(SSC2)의 평균 주파수와 제1 스프레드 스펙트럼 클럭 신호(SSC1)의 산술 평균 주파수 간의 오차를 보상하기 위한 PLL 제어 신호(PLL_CODE)는 발진기(911)로 제공된다. 그 결과, 위상 고정 루프(920)가 동작하는 동안 발진기(911)로부터 출력되는 주파수 신호(DCO_OUT)의 주파수가 조정되고, 위상 고정 루프(920)는 주파수가 조정된 주파수 신호(DCO_OUT)를 입력받게 된다.
300: 스프레드 스펙트럼 클럭 발생기
310: 발진 회로
311: 발진기(DCO)
312, 313, 331, 332: 카운터
314: DCO 컨트롤러
320: 위상 고정 루프(PLL)
330: 제어 회로
333: PLL 컨트롤러

Claims (11)

  1. 제1 스프레드 스펙트럼 클럭 신호를 입력받고, 상기 제1 스프레드 스펙트럼 클럭 신호에 대응하는 제1 주파수를 갖는 주파수 신호를 출력하는 발진 회로와;
    상기 주파수 신호를 입력받고, 제2 스프레드 스펙트럼 클럭 신호를 발생하는 위상 고정 루프; 그리고
    상기 제1 및 제2 스프레드 스펙트럼 클럭 신호들을 입력받고, 상기 제2 스프레드 스펙트럼 클럭 신호에 대응하는 제2 주파수가 상기 제1 스프레드 스펙트럼 클럭 신호의 상기 제1 주파수에 근접하도록 상기 위상 고정 루프를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  2. 제 1 항에 있어서,
    상기 제1 스프레드 스펙트럼 클럭 신호에 대응하는 상기 제1 주파수는 상기 제1 스프레드 스펙트럼 클럭 신호의 평균 주파수이고, 상기 제2 스프레드 스펙트럼 클럭 신호에 대응하는 상기 제2 주파수는 상기 제2 스프레드 스펙트럼 클럭 신호의 평균 주파수인 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  3. 제 2 항에 있어서,
    상기 발진 회로는,
    상기 주파수 신호를 출력하는 발진기와;
    상기 제1 스프레드 스펙트럼 클럭 신호를 입력받고, 제1 카운트 신호를 출력하는 제1 카운터와;
    상기 주파수 신호를 입력받고, 제2 카운트 신호를 출력하는 제2 카운터; 그리고
    상기 제1 및 제2 카운트 신호들에 응답해서 상기 발진기를 제어하기 위한 제1 제어 신호를 출력하는 제1 컨트롤러를 포함하되;
    상기 발진기는 상기 제1 제어 신호에 대응하는 주파수를 갖는 상기 주파수 신호를 출력하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  4. 제 3 항에 있어서,
    상기 제1 카운터는 상기 제1 스프레드 스펙트럼 클럭 신호에 응답해서 카운트 동작을 수행하여 상기 제1 카운트 신호를 출력하고, 그리고
    상기 제2 카운터는 상기 주파수 신호에 응답해서 카운트 동작을 수행하여 상기 제2 카운트 신호를 출력하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  5. 제 4 항에 있어서,
    상기 제1 컨트롤러는,
    상기 제1 카운트 신호가 상기 제2 카운트 신호보다 먼저 미리 설정된 값에 도달할 때 상기 제1 제어 신호의 신호 레벨을 증가시키고, 상기 제2 카운트 신호가 상기 제1 카운트 신호보다 먼저 미리 설정된 값에 도달할 때 상기 제1 제어 신호의 신호 레벨을 감소시키는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  6. 제 3 항에 있어서,
    상기 제1 컨트롤러는,
    상기 제1 및 제2 카운트 신호들에 응답해서 2진 검색 방식으로 상기 제1 제어 신호를 변경하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  7. 제 3 항에 있어서,
    상기 제어 회로는,
    상기 제1 스프레드 스펙트럼 클럭 신호를 입력받고, 제3 카운트 신호를 출력하는 제3 카운터와;
    상기 위상 고정 루프로부터 출력되는 상기 제2 스프레드 스펙트럼 클럭 신호를 입력받고, 제4 카운트 신호를 출력하는 제4 카운터; 그리고
    상기 제3 및 제4 카운트 신호들에 응답해서 상기 위상 고정 루프를 제어하기 위한 제2 제어 신호를 출력하는 제2 컨트롤러를 포함하되;
    상기 위상 고정 루프는 상기 제2 제어 신호에 응답해서 상기 제2 스프레드 스펙트럼 클럭 신호의 주파수를 조절하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  8. 제 7 항에 있어서,
    상기 제3 카운터는 상기 제1 스프레드 스펙트럼 클럭 신호에 응답해서 카운트 동작을 수행하여 상기 제3 카운트 신호를 출력하고, 그리고
    상기 제4 카운터는 상기 제2 스프레드 스펙트럼 클럭 신호에 응답해서 카운트 동작을 수행하여, 상기 제4 카운트 신호를 출력하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  9. 제 8 항에 있어서,
    상기 제2 컨트롤러는,
    상기 제3 카운트 신호가 상기 제4 카운트 신호보다 먼저 미리 설정된 값에 도달할 때 상기 제2 제어 신호의 신호 레벨을 증가시키고, 상기 제4 카운트 신호가 상기 제3 카운트 신호보다 먼저 미리 설정된 값에 도달할 때 상기 제2 제어 신호의 신호 레벨을 감소시키는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제1 컨트롤러로부터의 상기 제1 제어 신호와 상기 제2 컨트롤러로부터의 상기 제2 제어 신호에 대한 합산을 수행하고, 합산된 신호를 상기 발진기로 제공하는 가산기를 더 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  11. 제 1 항에 있어서,
    상기 제1 스프레드 스펙트럼 클럭 신호는 제1 변조율과 제1 변조 주파수를 갖는 신호이고, 상기 제2 스프레드 스펙트럼 클럭 신호는 제2 변조율과 제2 변조 주파수를 갖는 신호인 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
KR1020100003202A 2010-01-13 2010-01-13 스프레드 스펙트럼 클럭 발생기 KR101654218B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100003202A KR101654218B1 (ko) 2010-01-13 2010-01-13 스프레드 스펙트럼 클럭 발생기
JP2010279472A JP5820584B2 (ja) 2010-01-13 2010-12-15 スプレッドスペクトルクロック発生器及びそれを含む電子装置
US12/982,115 US8269565B2 (en) 2010-01-13 2010-12-30 Spread spectrum clock generators and electronic devices including the same
US13/597,593 US8593228B2 (en) 2010-01-13 2012-08-29 Spread spectrum clock generators and electronic devices including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100003202A KR101654218B1 (ko) 2010-01-13 2010-01-13 스프레드 스펙트럼 클럭 발생기

Publications (2)

Publication Number Publication Date
KR20110083140A KR20110083140A (ko) 2011-07-20
KR101654218B1 true KR101654218B1 (ko) 2016-09-06

Family

ID=44258100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100003202A KR101654218B1 (ko) 2010-01-13 2010-01-13 스프레드 스펙트럼 클럭 발생기

Country Status (3)

Country Link
US (2) US8269565B2 (ko)
JP (1) JP5820584B2 (ko)
KR (1) KR101654218B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8618887B2 (en) 2011-09-29 2013-12-31 Hamilton Sundstrand Corporation Configurable spread spectrum oscillator
JP6152014B2 (ja) * 2013-08-19 2017-06-21 キヤノン株式会社 スペクトラム拡散クロック生成回路、クロック乗せ換え回路、集積回路及び画像読み取り装置
US9244484B2 (en) 2013-12-11 2016-01-26 International Business Machines Corporation Fractional-N spread spectrum state machine
US9191128B2 (en) 2013-12-17 2015-11-17 National Applied Research Laboratories Spread spectrum clock generator and method for generating spread spectrum clock signal
KR102253824B1 (ko) 2015-01-13 2021-05-21 삼성디스플레이 주식회사 타이밍 컨트롤러 및 그것을 포함하는 표시 장치
US9473146B2 (en) * 2015-02-03 2016-10-18 Micron Technology, Inc. Apparatuses and methods for low power counting circuits
US9525457B1 (en) * 2015-07-01 2016-12-20 Honeywell International Inc. Spread spectrum clock generation using a tapped delay line and entropy injection
CN105719587B (zh) * 2016-04-19 2019-03-12 深圳市华星光电技术有限公司 液晶面板检测系统及方法
KR102562343B1 (ko) * 2016-06-24 2023-08-02 삼성디스플레이 주식회사 표시 장치의 구동 방법 및 이를 수행하기 위한 표시 장치
JP6850158B2 (ja) * 2017-03-07 2021-03-31 ローム株式会社 発振器
JP6850159B2 (ja) * 2017-03-07 2021-03-31 ローム株式会社 発振器
KR102371668B1 (ko) 2018-02-06 2022-03-08 삼성전자주식회사 신호의 emi를 감소시키는 집적 회로, 방법 및 전자 장치
US11714127B2 (en) * 2018-06-12 2023-08-01 International Business Machines Corporation On-chip spread spectrum characterization
KR102614086B1 (ko) * 2019-01-17 2023-12-18 삼성디스플레이 주식회사 표시 장치 및 그의 구동 방법
CN110719120B (zh) * 2019-10-15 2021-08-13 北京遥感设备研究所 一种通用可配置msk或qpsk软扩频调制系统
US11146307B1 (en) * 2020-04-13 2021-10-12 International Business Machines Corporation Detecting distortion in spread spectrum signals
US11693446B2 (en) 2021-10-20 2023-07-04 International Business Machines Corporation On-chip spread spectrum synchronization between spread spectrum sources

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005184488A (ja) 2003-12-19 2005-07-07 Matsushita Electric Ind Co Ltd 周波数変調回路
JP2005524889A (ja) 2002-02-04 2005-08-18 ジーミ インコーポレーテッド 電磁干渉エミッションを低減する方法及びシステム
JP2007135189A (ja) 2005-10-14 2007-05-31 Renesas Technology Corp 送受信装置及びそれを用いた通信システム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056361A (ja) * 1996-08-07 1998-02-24 Matsushita Electric Ind Co Ltd 疑似雑音系列発生器
US6046646A (en) * 1997-06-13 2000-04-04 Lo; Pedro W. Modulation of a phase locked loop for spreading the spectrum of an output clock signal
US6628276B1 (en) * 2000-03-24 2003-09-30 Stmicroelectronics, Inc. System for high precision signal phase difference measurement
JP2002341959A (ja) * 2001-05-15 2002-11-29 Rohm Co Ltd クロック信号発生方法及び装置
US7561652B2 (en) * 2003-04-22 2009-07-14 Paul Kevin Hall High frequency spread spectrum clock generation
US7233210B2 (en) 2003-08-26 2007-06-19 Toshiba America Electric Components, Inc. Spread spectrum clock generator
US7489739B2 (en) * 2004-09-17 2009-02-10 Rambus, Inc. Method and apparatus for data recovery
JP2006211479A (ja) 2005-01-31 2006-08-10 Renesas Technology Corp 半導体集積回路
JP4976060B2 (ja) 2006-06-15 2012-07-18 川崎マイクロエレクトロニクス株式会社 スペクトラム拡散クロックジェネレータ
KR100949275B1 (ko) 2008-04-11 2010-03-25 주식회사 하이닉스반도체 스프레드 스펙트럼 클럭 발생회로와 생성 방법
US7944319B2 (en) * 2009-03-31 2011-05-17 Texas Instruments Incorporated Clock spreading systems and methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005524889A (ja) 2002-02-04 2005-08-18 ジーミ インコーポレーテッド 電磁干渉エミッションを低減する方法及びシステム
JP2005184488A (ja) 2003-12-19 2005-07-07 Matsushita Electric Ind Co Ltd 周波数変調回路
JP2007135189A (ja) 2005-10-14 2007-05-31 Renesas Technology Corp 送受信装置及びそれを用いた通信システム

Also Published As

Publication number Publication date
KR20110083140A (ko) 2011-07-20
JP5820584B2 (ja) 2015-11-24
US8593228B2 (en) 2013-11-26
US8269565B2 (en) 2012-09-18
US20110169582A1 (en) 2011-07-14
JP2011147122A (ja) 2011-07-28
US20120327974A1 (en) 2012-12-27

Similar Documents

Publication Publication Date Title
KR101654218B1 (ko) 스프레드 스펙트럼 클럭 발생기
US6919744B2 (en) Spectrum profile control for a PLL and the like
JP4562787B2 (ja) Ｐｌｌ回路
US9479185B2 (en) Modified delta-sigma modulator for phase coherent frequency synthesis applications
KR20120047379A (ko) 확산 스펙트럼 클럭 발생 회로
US20100214031A1 (en) Spectrum spread clock generation device
JP2007053770A (ja) ジッタを減少させた半導体装置、分散スペクトルクロック発生器、及び信号出力方法
US8779817B2 (en) Spur suppression in a phase-locked loop
US8058942B2 (en) Dual reference oscillator phase-lock loop
KR20070009749A (ko) 주파수 합성기의 적응 주파수 조정장치
WO2008132583A1 (en) Filterless digital frequency locked loop
US7636020B1 (en) Mitigating fractional spurs in fractional-N frequency synthesizer systems
US20060261870A1 (en) Clock generation circuit
US8803574B2 (en) Generating a tuned frequency output from a signal generator
US8692597B1 (en) Phase-locked loop based clock generator and method for operating same
TW201824750A (zh) 頻率合成器
JP3548557B2 (ja) フラクショナルｎ周波数シンセサイザ
JP4666670B2 (ja) 通信装置及びその折り返し試験方法
CN101572550A (zh) 锁相环频率合成器及调整调制信号频率的方法
US8669795B2 (en) Noise filtering fractional-N frequency synthesizer and operating method thereof
US8422536B2 (en) Spread spectrum clock signal generator method and system
KR101898585B1 (ko) 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치
US20150341163A1 (en) Fractional pll circuit
KR102718725B1 (ko) 위상고정루프를 포함하고, 기준입력신호의 주파수를 제어하여 정수경계스퍼를 회피할 수 있는 장치
EP3235136B1 (en) Oscillator calibration

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 4