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KR20120047379A - 확산 스펙트럼 클럭 발생 회로 - Google Patents

확산 스펙트럼 클럭 발생 회로 Download PDF

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KR20120047379A
KR20120047379A KR1020100108683A KR20100108683A KR20120047379A KR 20120047379 A KR20120047379 A KR 20120047379A KR 1020100108683 A KR1020100108683 A KR 1020100108683A KR 20100108683 A KR20100108683 A KR 20100108683A KR 20120047379 A KR20120047379 A KR 20120047379A
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KR
South Korea
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division ratio
signal
value
frequency
count value
Prior art date
Application number
KR1020100108683A
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English (en)
Inventor
윤석주
이희동
김귀동
권종기
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 기준 주파수 신호 및 분주 신호의 위상 차이를 검출하는 위상 검출기 및 검출 결과에 대응하는 발진 신호를 출력하는 전압 제어 발진기, 그리고 발진 신호의 주파수를 메인 분주비로 분주하여 분주 신호를 발생하는 메인 분주기를 포함하는 확산 스펙트럼 클럭 발생 회로에 관한 것이다.

Description

확산 스펙트럼 클럭 발생 회로{SPREAD SPECTRUM CLOCK GENERATOR}
본 발명은 주파수 발생기 및 클럭 발생기에 관한 것으로, 특히 확산 스펙트럼 클럭 발생 회로에 관한 것이다.
위상 고정 루프(Phase Locked Loops,PLL)는 외부로부터 입력되는 기준 클럭 신호에 응답하여 고정된 주파수를 갖는 발진 신호를 발생한다. 발진 신호는 위상 고정 루프가 포함된 시스템의 동작 클럭으로 제공된다.
최근, 대용량의 디지털 데이터를 처리하기 위해 시스템이 고속화되고 고집적화되면서, 시스템에 요구되는 클럭 신호의 주파수도 높아지고 있다. 클럭 신호의 주파수가 높아지면 전자파 장해(Electro Magnetic Interference,EMI)를 발생시켜서, 시스템에 장애가 유발될 수 있다. 즉, 높은 에너지를 가지는 고 주파수 신호(즉, 클럭 신호)가 주변의 시스템에 영향을 끼쳐 오동작을 야기하는 것이다. 전자파 장해를 감소시키기 위해, 확산 스펙트럼 클록 발생 회로(Spread Spectrum Clock Generating circuit)가 이용된다. 확산 스펙트럼 클럭 발생 회로는 전자파 장해를 줄이기 위해, 넓은 대역폭의 주파수에 에너지가 분포하도록 발진 신호를 조절한다.
본 발명의 목적은 확산 스팩트럼 클럭 발생 회로의 분주비를 제어하여 발진 주파수에 기인하여 발생되는 전자파 장해(Electro Magnetic Interference,EMI)를 감소시키는 것이다.
본 발명의 실시 예에 따른 확산 스펙트럼 클럭 발생 회로는 외부로부터 기준 주파수 신호를 수신하고, 상기 기준 주파수 신호 및 분주 신호의 위상 차이를 검출하는 위상 검출기, 상기 위상 검출기의 검출 결과에 대응하는 발진 신호를 출력하는 전압 제어 발진기, 그리고 상기 발진 신호의 주파수를 메인 분주비로 분주하여 상기 분주 신호를 발생하는 메인 분주기를 포함한다.
그리고 확산 스펙트럼 클럭 발생 회로는 가변하는 카운트 값을 발생하고, 상기 카운트 값에 따라 델타-시그마 변조를 수행하여 서브 분주비를 발생하고, 상기 서브 분주비에 따라 상기 메인 분주비를 조절하는 분주비 제어부를 더 포함한다. 이때, 상기 카운트 값이 변함에 따라 상기 메인 분주비의 값은 가변될 것이다.
상기 분주비 제어부는 델타-시그마 변조기를 포함할 수 있다. 상기 델타-시그마 변조기는 상기 카운트 값의 스케일 및 상기 카운트 값의 비율을 계산하고, 계산된 비율에 따라 상기 델타-시그마 변조를 수행할 수 있다.
실시 예로서, 상기 델타-시그마 변조기는 제 1 및 제 2 논리 값들을 발생하고, 상기 발생되는 제 1 및 제 2 논리 값들의 비율은 상기 계산된 비율에 따라 결정될 수 있다.
실시 예로서, 상기 델타-시그마 변조기는 상기 발진 신호가 분주된 신호에 응답하여 상기 제 1 및 제 2 논리 값들을 발생할 수 있다.
실시 예로서, 상기 분주비 제어부는 소정의 값으로 고정된 기준 분주비 및 상기 서브 분주비를 연산하여 상기 메인 분주비를 결정할 수 있다.
실시 예로서, 상기 분주비 제어부는 삼각파 발생기를 포함하되, 상기 삼각파 발생기는 상기 기준 주파수 신호에 응답하여 상기 카운트 값을 발생할 수 있다.
실시 예로서, 상기 삼각파 발생기는 카운터를 포함하고, 상기 카운터는 특정된 범위 내에서 상기 카운트 값을 순차적으로 가변할 수 있다. 구체적으로, 상기 삼각파 발생기는 상기 기준 주파수 신호를 분주하여 각각 제 1 및 제 2 분주 신호들을 발생하는 제 1 및 제 2 분주기들을 더 포함할 수 있다. 그리고 상기 카운터는 상기 제 1 분주 신호의 천이에 응답하여 동작하되, 상기 제 2 분주 신호의 논리 값에 따라 상기 카운트 값을 증가 또는 감소시킬 수 있다.
본 발명의 실시 예에 따르면, 디지털 신호로 분주비를 제어함으로써 확산 스펙트럼 클럭이 발생된다. 따라서, 신뢰성이 향상된 확산 스펙트럼 클럭 발생 회로가 제공된다.
도 1(a) 내지 (f)는 위상 고정 루프의 발진 신호와 확산 스펙트럼 클럭 발생 회로의 발진 신호를 보여준다.
도 2는 본 발명의 실시 예에 따른 확산 스펙트럼 클럭 발생 회로를 보여주는 블록도이다.
도 3은 도 2의 삼각파 발생기를 상세히 보여주는 블록도이다.
도 4는 도 3의 삼각파 발생기에서 출력되는 카운트 값을 보여주는 타이밍도이다.
도 5는 도 4의 카운트 값에 따라 가변하는 발진 주파수를 보여주는 그래프이다.
도 6은 본 발명의 제 2 실시 예에 따른 확산 스펙트럼 클럭 발생 회로를 보여주는 블록도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예가 상세히 설명된다.
도 1은 본 발명의 실시 예에 따른 확산 스펙트럼 클럭 발생 회로(100)를 보여주는 블록도이다. 도 1을 참조하면, 확산 스펙트럼 클럭 발생 회로(100)는 위상 검출기(110), 전하 펌프(120), 루프 필터(130), 전압 제어 발진기(140), 메인 분주기(150) 및 분주비 제어부(170)를 포함한다.
위상 검출기(110)는 기준 주파수 신호(Fref)를 수신한다. 위상 검출기(110)는 수신된 기준 주파수 신호(Fref)는 수정 발진기(crystal oscillator,미도시)로부터 제공될 수 있다. 그리고, 위상 검출기(110)는 분주 신호(Fdiv)를 메인 분주기(150)로부터 수신한다.
위상 검출기(110)는 기준 주파수 신호(Fref) 및 분주 신호(Fdiv)의 위상 차이를 검출한다. 그리고 위상 검출기(110)는 검출 결과에 따른 출력 신호를 발생한다. 예를 들면, 위상 검출기(110)는 업(up) 신호(미도시) 또는 다운(down) 신호(미도시)를 전하 펌프(120)에 전송할 수 있다.
전하 펌프(120)는 위상 검출기(110)의 출력에 응답하여 전하 또는 전류를 발생한다. 예를 들면, 위상 검출기(110)로부터 업 신호를 수신하면, 전하 펌프(120)는 전류를 루프 필터(130)에 공급(source)할 수 있다. 그리고 위상 검출기(110)로부터 다운 신호를 수신하면, 전하 펌프(120)는 전류를 흡수(sink)할 수 있다.
루프 필터(130)는 커패시터를 포함한다. 루프 필터(130)의 커패시터는 전하 펌프(120)의 출력에 따라 충전 또는 방전된다. 루프 필터(130)는 커패시터에 충전되는 또는 커패시터에서 방전되는 전하량에 따라 소정의 전압을 출력한다. 예를 들면, 전하 펌프(120)가 전류를 흡수하는 경우보다 전하 펌프(120)로부터 전류가 공급되는 경우에 루프 필터(130)는 더 높은 전압을 생성할 것이다. 루프 필터(130)는 전하 펌프(120)의 출력의 고주파 성분을 걸러내기 위한 로 패스 필터(lowpass filter)일 수 있다.
전압 제어 발진기(140)는 루프 필터(130)의 출력 전압에 대응하는 발진 신호(Fo)를 생성한다. 전압 제어 발진기(140)의 이득이 클수록, 전압 제어 발진기(140)는 높은 주파수를 갖는 발진 신호(Fo)를 출력할 수 있다. 그러나, 전압 제어 발진기(140)의 이득이 클수록 노이즈에 취약해지기 때문에, 발진 신호(Fo)의 지터(jitter)가 증가될 수 있다.
메인 분주기(150)는 전압 제어 발진기(140)로부터 발진 신호(Fo)를 수신한다. 메인 분주기(150)는 소정의 분주비(dividing ratio)에 따라 발진 신호(Fo)를 분주하고, 분주 신호(Fdiv)를 위상 검출기(110)에 전송한다.
본 발명의 실시 예에 따르면, 메인 분주기(150)의 분주비는 분주비 제어부(170)의 제어에 따라 조절된다. 메인 분주기(150)의 분주비가 조절됨에 따라, 발진 신호(Fo)의 주파수가 가변될 것이다.
메인 분주기(150)의 분주비는 분주비 제어부(170)로부터 수신된 메인 분주비(N)에 따라 결정된다. 메인 분주기(150)는 발진 신호(Fo)를 메인 분주비(N)만큼 분주하고, 분주 신호(Fdiv)를 발생할 것이다. 즉, 분주비 제어부(170)에서 메인 분주비(N)를 조절함으로써, 메인 분주기(150)의 분주비가 조절된다.
발진 신호(Fo)의 주파수는 기준 주파수 신호(Fref)의 주파수와 메인 분주비(N)의 곱으로 표현될 수 있다.
Figure pat00001
수학식 1을 참조하면, FFo는 발진 신호(Fo)의 주파수(이하, 발진 주파수)의 값을 나타낸다. 그리고 FFref는 기준 주파수 신호(Fref)의 주파수의 값을 나타낸다. 수학식 1에 따르면, 메인 분주비(N)의 값을 조절함으로써, 발진 신호(Fo)의 주파수 값이 조절될 수 있다.
기준 주파수 신호(Fref) 및 발진 신호(Fo)의 주파수 값에 따라, 요구되는 메인 분주비(N)의 값은 소수 값일 수 있다. 예를 들면, 100MHz인 기준 주파수 신호(Fref)를 사용하여, 평균 주파수 값이 2GHz인 발진 신호(Fo)가 출력되고, 발진 신호(Fo)의 주파수를 2% 가변하는 것이 요구된다고 가정한다. 이때, 발진 신호(Fo)의 주파수는 2~2.02GHz 범위 내에서 가변될 것이다. 수학식 1에 따르면, 메인 분주기(150)에 제공되는 메인 분주비(N)의 값은 20~20.2 범위 내에서 가변되어야 한다. 본 발명의 실시 예에 따르면, 델타-시그마 변조기(174)를 사용함으로써, 메인 분주기(150)가 정수형 분주기인 경우에도 메인 분주비(N)의 값을 소수 값으로 설정할 수 있다.
분주비 제어부(170)는 삼각파 발생기(172), 델타-시그마 변조기(Delta Sigma Modulator,DSM,174), 서브 분주기(176) 및 합산기(178)를 포함한다. 본 발명의 실시 예에 따르면, 분주비 제어부(170)는 가변하는 카운트 값(K)을 발생하고, 카운트 값(K)을 델타-시그마 변조하여 발생된 서브 분주비(DSO)에 따라 메인 분주비(N)를 조절한다.
삼각파 발생기(172)는 메인 분주비(N)의 값을 변동시키기 위한 카운트 값(K)을 발생시킨다. 예시적으로, 카운트 값(K)은 복수의 비트들로 구성될 수 있다.
서브 분주기(176)는 발진 신호(Fo)를 수신하고, 소정의 분주비로 발진 신호(Fo)를 분주한다. 그리고, 서브 분주기(176)에서 분주된 신호는 델타-시그마 변조기(174)의 동작 클럭으로서 제공된다.
델타-시그마 변조기(174)는 삼각파 발생기(172)로부터 카운트 값(K)을 수신한다. 델타-시그마 변조기(174)는 서브 분주기(176)로부터 수신된 신호에 응답하여 동작한다. 예를 들면, 서브 분주기(176)로부터 수신된 신호는 소정의 주파수 값을 가지는 클럭 신호일 수 있다.
델타-시그마 변조기(174)는 삼각파 발생기(172)에서 출력되는 비트 수에 대응하는 스케일 값과 카운트 값(K)의 비율에 따라 서브 분주비(DSO)를 발생한다. 즉, 델타-시그마 변조기(174)는 카운트 값(K)의 스케일 및 상기 카운트 값의 비율을 계산하고, 계산된 비율에 대해 델타-시그마 변조를 수행하여 서브 분주비(DSO)의 값을 결정한다. 예시적으로, 델타-시그마 변조기(174)는 카운트 값(K)에서 카운트 값(K)의 스케일 값을 나누고, 서브 분주비(DSO)를 발생한다. 예를 들면, 서브 분주비(DSO)의 값은 0보다 크고 1보다 작은 범위에 포함될 것이다.
델타-시그마 변조기(174)는 디지털 신호인 서브 분주비(DSO)를 발생한다. 예시적으로, 델타-시그마 변조기(174)는 1 비트의 디지털 신호를 출력할 수 있다. 서브 분주비(DSO)는 제 1 및 제 2 논리 값들을 가지는 고속의 비트 스트림(bit stream) 신호일 수 있다. 그리고, 서브 분주비(DSO)의 값은 제 1 및 제 2 논리 값들의 비율에 따라 결정될 수 있다. 예를 들면, 서브 분주비(DSO)의 값은 비트 스트림 신호 중 논리 값 "1" 및 "0"의 비율에 의해 결정될 수 있다.
서브 분주비(DSO)는 1 비트의 디지털 신호이고, 서브 분주비(DSO)의 값은 0.5라고 가정한다. 델타-시그마 변조기(174)는 논리 값 "1" 및 논리 값 "0"을 1대 1의 비율로 발생할 것이다. 다른 예로, 서브 분주비(DSO)의 값이 0.2라고 가정한다. 델타-시그마 변조기(174)는 논리 값 "1"과 논리 값 "0"을 4대 1의 비율로 발생할 것이다.
결과적으로, 델타-시그마 변조기(174)는 디지털 신호를 출력하나, 서브 분주비(DSO)의 값은 0보다 크고 1보다 작은 범위에 포함될 수 있다. 델타-시그마 변조기(174)를 이용함으로써, 메인 분주비(N)를 수신하는 메인 분주기(150)가 정수형 분주기인 경우에도 소수 값을 가지는 메인 분주비(N)가 사용될 수 있다.
델타-시그마 변조기(174)는 높은 샘플링 레이트(sampling rate)로 작동할 것이다. 예를 들면, 델타-시그마 변조기(174)의 동작 클럭의 주파수는 삼각파 발생기(172)의 동작 클럭의 주파수보다 높을 수 있다.
합산기(178)는 서브 분주비(DSO)를 수신한다. 합산기(178)는 소정의 값으로 고정된 기준 분주비(M)를 수신한다. 그리고 합산기(178)는 기준 분주비(M) 및 서브 분주비(DSO)를 더하여 계산된 메인 분주비(N)를 메인 분주기(150)에 전송할 것이다. 기준 분주비(M)는 고정된 값을 가지고, 서브 분주비(DSO)의 값은 가변하므로, 메인 분주비(N)는 서브 분주비(DSO)에 따라 조절될 것이다.
메인 분주기(150)의 분주비는 디지털 신호인 메인 분주비(N)에 따라 조절된다. 따라서, 전하 펌프(120)의 전류 및 루프 필터(130)의 커패시터 값을 조절하는 경우보다 신뢰성이 향상된 확산 스펙트럼 클럭 발생 회로가 제공된다.
확산 스펙트럼 클럭 발생 회로(100)는 수학식 2에 대응하는 발진 신호(FFo)를 발생할 것이다.
Figure pat00002
수학식 2를 참조하면, F는 삼각파 발생기(172)에서 출력되는 비트 수에 대응하는 스케일 값을 나타낸다. 즉, F는 카운트 값(K)의 비트 수에 대응하는 스케일 값을 나타낸다. 예를 들면, 삼각파 발생기(172)에서 23 비트들로 구성된 출력 신호가 발생된다고 가정하면, F는 223일 것이다.
델타-시그마 변조기(174)는 카운트 값(K)에서 스케일 값(F)을 나누어 계산된 서브 분주비(DSO)를 발생한다. 따라서,
Figure pat00003
는 델타-시그마 변조기(174)의 출력 신호(DS0)의 값에 대응할 것이다.
Figure pat00004
는 합산기(178)에서 출력되는 메인 분주비(N)의 값에 대응할 것이다.
도 2는 도 1의 삼각파 발생기(172)를 더 상세히 보여주는 블록도이다. 도 2를 참조하면, 삼각파 발생기(172)는 제 1 및 제 2 분주기들(192,194), 그리고 카운터(196)를 포함한다.
제 1 및 제 2 분주기들(192)은 기준 주파수 신호(Fref)를 수신한다. 그리고 제 1 및 제 2 분주기들(192)은 각각 소정의 분주비들로 기준 주파수 신호(Fref)를 분주하고, 제 1 및 제 2 분주 신호들(F1,F2)을 발생한다.
카운터(196)는 제 1 및 제 2 분주 신호들(F1,F2)을 수신한다. 카운터(196)는 제 1 분주 신호(F1)에 동기되어 동작한다. 예를 들면, 제 1 분주 신호(F1)가 논리 값 "0"에서 논리 값 "1"로 천이되는 것에 동기되어, 카운터(196)는 카운트 값을 변경시킬 것이다.
카운터(196)는 제 2 분주 신호(F2)에 따라 카운트 값(K)을 증가시키거나, 카운트 값(K)을 감소시킬 수 있다. 예를 들면, 제 2 분주 신호(F2)의 논리 값이 "1"인 경우, 카운터(196)는 제 1 분주 신호(F1)에 동기되어 카운트 값(K)을 증가시킬 수 있다. 제 2 분주 신호(F2)의 논리 값이 "0"인 경우, 카운터(196)는 제 1 분주 신호(F1)에 동기되어 카운트 값(K)을 감소시킬 수 있다.
도 3은 도 2의 삼각파 발생기(172)에서 출력되는 카운트 값(K)을 보여주는 타이밍도이다. 도 3을 참조하면, 카운터(196)에 제 1 및 제 2 분주 신호들(F1,F2)이 수신되는 경우에 시간(t)에 따라 변화하는 카운트 값(K)이 도시된다.
카운트 값(K)은 제 1 분주 신호(F1)의 논리 값이 "0"에서 "1"로 천이됨에 응답하여 가변된다. 즉, 제 1 분주 신호(F1)는 삼각파 발생기(172)의 동작 클럭으로 제공될 것이다. 그리고 카운트 값(K)은 제 1 분주 신호(F1)에 따라 카운트 값(K)을 변경시킬 것이다.
제 2 분주 신호(F2)의 논리 값이 "1"인 경우, 카운트 값(K)은 증가한다. 그리고 제 2 분주 신호(F2)의 논리 값이 "0"인 경우, 카운트 값(K)은 감소한다. 도 3에서, 제 2 분주 신호(F2)의 논리 값이 "1"일 때, 카운트 값(K)은 제 1 분주 신호(F1)의 천이에 응답하여 1에서 11까지 순차적으로 증가하는 것으로 도시된다. 그리고 제 2 분주 신호(F2)의 논리 값이 "0"일 때, 카운트 값(K)은 제 1 분주 신호(F1)의 천이에 응답하여 11에서 1까지 순차적으로 감소하는 것으로 도시된다.
결과적으로, 삼각파 발생기(172)는 삼각파 형태로 변하는 카운트 값(K)을 델타-시그마 변조기(174)에 전송할 것이다.
도 4는 도 3의 카운트 값(K)에 따라 가변하는 발진 주파수(FFo)를 보여주는 그래프이다. 도 4를 참조하면, 가로 축은 시간을 나타내고, 세로축은 주파수의 크기를 나타낸다.
삼각파 발생기(172)에서 출력된 카운트 값(K)이 변함에 따라, 메인 분주비(N)의 값은 변한다. 그리고, 메인 분주비(N)의 값이 변함에 따라, 발진 주파수(FFo)는 가변될 것이다. 도 4에서, 발진 주파수(FFo) 값들에 각각 대응하는 카운트 값(K)들이 표시된다. 카운트 값(K)은 0에서 11의 범위에서 가변하는 것으로 도시된다. 카운트 값(K)이 최대인 경우, 발진 주파수(FFo) 값은 최대 값(FFomax)을 나타낼 것이다. 카운트 값(K)이 최소인 경우, 발진 주파수 값(FFo)은 최소 값(FFomin)을 나타낼 것이다.
발진 주파수(FFo)의 주기는 삼각파 발생기(172)에 포함된 제 2 분주 신호(F2,도 2 참조)의 주파수(FF2)에 의해 결정될 것이다. 즉, 삼각파 발생기(172)에서 발생되는 삼각파(즉, 카운트 값(K))의 주기에 따라 발진 주파수(FFo)의 주기가 결정된다. 도 4에 도시된 바와 같이, 발진 주파수(FFo)의 주기는 제 2 분주 신호(F2)의 주파수(FF2)의 역수로 결정될 것이다. 따라서, 제 2 분주 신호(F2)의 주파수(FF2)에 따라, 발진 주파수(FFo)의 주기가 조절될 수 있다.
발진 주파수(FFo)의 값이 가변되는 범위는 발진 주파수(FFo) 값의 최대 값(FFomax) 및 최소 값(FFomin)의 차이로 계산될 것이다.
Figure pat00005
수학식 3을 참조하면, △F는 발진 주파수(FFo) 값이 가변되는 범위를 나타낸다. FFref는 기준 주파수 신호(Fref)의 주파수 값을 나타낸다. Nmax 및 Nmin은 각각 메인 분주비(N)의 최대 값 및 최소 값을 나타낸다. 그리고 발진 주파수(FFo)의 최대 값(FFomax)은
Figure pat00006
로, 발진 주파수(FFo)의 최소 값(FFomin)은
Figure pat00007
로 계산될 것이다.
수학식 3에 따라, 발진 주파수(FFo) 값의 가변 범위(△F)는 메인 분주비(N)의 최대 값(Nmax) 및 최소 값(Nmin)에 따라 가변될 것이다. 따라서, 메인 분주비(N)의 최대 값(Nmax) 및 최소 값(Nmin)에 따라, 발진 주파수(FFo) 값의 가변 범위(△F)가 조절될 수 있다.
발진 주파수(FFo)의 변조 비율(modulation rato)을 발진 주파수(FFo)의 평균 값과 발진 주파수(FFo) 값의 가변 범위(△F)로 계산하는 경우, 발진 주파수(FFo)의 변조 비율은 수학식 4와 같이 계산된다.
Figure pat00008
수학식 4를 참조하면, MR은 발진 주파수(FFo)의 변조 비율을 나타낸다. 그리고, FFom은 발진 주파수(FFo)의 평균 값을 나타낸다.
Figure pat00009
이고, 이를 수학식 4에 대입하면, 변조 비율(MR)은 메인 분주비(N)의 최대 값(Nmax) 및 최소 값(Nmin)으로 계산될 수 있다. 따라서, 메인 분주비(N)의 최대 값(Nmax) 및 최소 값(Nmin)에 따라, 변조 비율(MR)이 조절될 수 있다.
도 5는 본 발명의 제 2 실시 예에 따른 확산 스펙트럼 클럭 발생 회로(200)를 보여주는 블록도이다. 도 5를 참조하면, 확산 스펙트럼 클럭 발생 회로(200)는 위상 검출기(110), 전하 펌프(120), 루프 필터(130), 전압 제어 발진기(140), 메인 분주기(150) 및 분주비 제어부(270)로 구성된다. 메인 분주기(150) 및 분주비 제어부(270)를 제외하면, 도 5의 확산 스펙트럼 클럭 발생 회로(200)는 도 1의 확산 스펙트럼 클럭 발생 회로(100)와 마찬가지로 구성된다. 따라서, 메인 분주기(150) 및 분주비 제어부(270)를 제외한 확산 스펙트럼 클럭 발생 회로(200)의 구성에 대한 상세한 설명은 생략된다.
분주비 제어부(270)는 삼각파 발생기(272), 합산기(274) 및 레벨 쉬프터(276)를 포함한다. 삼각파 발생기(272)는 도 1 내지 도 3에서 설명된 삼각파 발생기(172)와 마찬가지로 구성될 것이다. 따라서, 삼각파 발생기(272)에 대한 상세한 설명은 생략된다.
합산기(274)는 삼각파 발생기(272)로부터 수신된 카운트 값(K) 및 기준 분주 비(M)를 수신한다. 그리고, 카운트 값(K) 및 기준 분주비(M)를 더하고, 초기 분주비(IN)를 레벨 쉬프터(276)에 전송한다. 초기 분주비(IN)는 복수의 비트들로 구성될 것이다.
도 1을 참조하여 설명된 바와 같이, 기준 주파수 신호(Fref) 및 발진 신호(Fo)의 주파수 값에 따라, 요구되는 메인 분주비(N)의 값은 소수 값일 수 있다. 이때, 초기 분주비(IN)가 정수 값에 대응하는 경우, 초기 분주비(IN)의 스케일(scale)을 변경함으로써 소수 값에 대응하는 메인 분주비(N)를 메인 분주기(150)에 제공할 수 있다. 레벨 쉬프터(276)는 수신된 초기 분주비(IN)를 우-쉬프트함으로써, 소수 값에 대응하는 메인 분주비(N)를 발생할 것이다.
메인 분주기(150)는 메인 분주비(N)에 따라, 발진 신호(Fo)의 주파수를 분주한다. 이때, 메인 분주기(150)는 분수형 분주기(fractional divider)일 것이다.
본 발명의 실시 예에 따르면, 디지털 신호로 분주비를 제어함으로써 확산 스펙트럼 클럭이 발생된다. 따라서, 신뢰성이 향상된 확산 스펙트럼 클럭 발생 회로가 제공된다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
110: 위상 검출기
120: 전하 펌프
130: 루프 필터
140: 전압 제어 발진기
150: 메인 분주기
170: 분주비 제어부
172: 삼각파 발생기
174: 델타-시그마 변조기
176: 서브 분주기
178: 합산기

Claims (12)

  1. 외부로부터 기준 주파수 신호를 수신하고, 상기 기준 주파수 신호 및 분주 신호의 위상 차이를 검출하는 위상 검출기;
    상기 위상 검출기의 검출 결과에 대응하는 발진 신호를 출력하는 전압 제어 발진기;
    상기 발진 신호의 주파수를 메인 분주비로 분주하여 상기 분주 신호를 발생하는 메인 분주기; 및
    가변하는 카운트 값을 발생하고, 상기 카운트 값에 따라 델타-시그마 변조를 수행하여 서브 분주비를 발생하고, 상기 서브 분주비에 따라 상기 메인 분주비를 조절하는 분주비 제어부를 포함하는 확산 스펙트럼 클럭 발생 회로.
  2. 제 1 항에 있어서,
    상기 분주비 제어부는 델타-시그마 변조기를 포함하고,
    상기 델타-시그마 변조기는 상기 카운트 값의 스케일 및 상기 카운트 값의 비율을 계산하고, 계산된 비율에 따라 상기 델타-시그마 변조를 수행하는 확산 스펙트럼 클럭 발생 회로.
  3. 제 2 항에 있어서,
    상기 델타-시그마 변조기는 제 1 및 제 2 논리 값들을 발생하고,
    상기 발생되는 제 1 및 제 2 논리 값들의 비율은 상기 계산된 비율에 따라 결정되는 확산 스펙트럼 클럭 발생 회로.
  4. 제 3 항에 있어서,
    상기 델타-시그마 변조기는 상기 발진 신호가 분주된 신호에 응답하여 상기 제 1 및 제 2 논리 값들을 발생하는 확산 스펙트럼 클럭 발생 회로.
  5. 제 4 항에 있어서,
    상기 카운트 값은 소정의 클럭 신호에 응답하여 가변되고,
    상기 발진 신호가 분주된 신호의 주파수 값은 상기 소정의 클럭 신호의 주파수 값보다 큰 확산 스펙트럼 클럭 발생 회로.
  6. 제 1 항에 있어서,
    상기 분주비 제어부는 소정의 값으로 고정된 기준 분주비 및 상기 서브 분주비를 연산하여 상기 메인 분주비를 결정하는 확산 스펙트럼 클럭 발생 회로.
  7. 제 1 항에 있어서,
    상기 카운트 값이 변함에 따라 상기 메인 분주비의 값은 가변되는 확산 스펙트럼 클럭 발생 회로.
  8. 제 7 항에 있어서,
    상기 기준 주파수 신호의 주파수 및 상기 메인 분주비의 연산 결과에 따라 상기 발진 신호의 주파수가 결정되고,
    상기 메인 분주비의 값이 변함에 따라 상기 발진 신호의 주파수는 가변하는 확산 스펙트럼 클럭 발생 회로.
  9. 제 1 항에 있어서,
    상기 분주비 제어부는 삼각파 발생기를 포함하되,
    상기 삼각파 발생기는 상기 기준 주파수 신호에 응답하여 상기 카운트 값을 발생하는 확산 스펙트럼 클럭 발생 회로.
  10. 제 9 항에 있어서,
    상기 삼각파 발생기는 카운터를 포함하고,
    상기 카운터는 특정된 범위 내에서 상기 카운트 값을 순차적으로 가변하는 확산 스펙트럼 클럭 발생 회로.
  11. 제 10 항에 있어서,
    상기 삼각파 발생기는 상기 기준 주파수 신호를 분주하여 각각 제 1 및 제 2 분주 신호들을 발생하는 제 1 및 제 2 분주기들을 더 포함하고,
    상기 카운터는 상기 제 1 분주 신호의 천이에 응답하여 동작하되, 상기 제 2 분주 신호의 논리 값에 따라 상기 카운트 값을 증가 또는 감소시키는 확산 스펙트럼 클럭 발생 회로.
  12. 제 1 항에 있어서,
    상기 분주비 제어부는 외부로부터 기준 분주비를 수신하는 합산기를 포함하되,
    상기 합산기는 상기 기준 분주비 및 상기 서브 분주비를 합하여 상기 메인 분주비를 결정하는 확산 스펙트럼 클럭 발생 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150052723A (ko) 2013-11-06 2015-05-14 현대오트론 주식회사 확산 스펙트럼 클럭 발생기 및 그 제어 모듈
EP2890013A1 (en) 2013-12-27 2015-07-01 Samsung Electro-Mechanics Co., Ltd. Phase locked loop and control method thereof
KR20190067053A (ko) * 2017-12-06 2019-06-14 엘지디스플레이 주식회사 확산 스펙트럼 클럭 발생기, 확산 스펙트럼 클럭 발생 방법 및 이를 이용한 표시장치와 터치 표시장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8638139B2 (en) * 2010-09-10 2014-01-28 Analog Devices, Inc. Phase locked loop (PLL) based frequency sweep generator
KR20120047379A (ko) * 2010-11-03 2012-05-14 한국전자통신연구원 확산 스펙트럼 클럭 발생 회로
TW201424271A (zh) * 2012-12-12 2014-06-16 Novatek Microelectronics Corp 展頻時脈產生器
US9065459B1 (en) * 2013-03-14 2015-06-23 Integrated Device Technology, Inc. Clock generation circuits using jitter attenuation control circuits with dynamic range shifting
US9484939B2 (en) * 2014-05-16 2016-11-01 Lattice Semiconductor Corporation Techniques for fractional-N phase locked loops
US10164529B2 (en) 2015-09-16 2018-12-25 Semiconductor Components Industries, Llc Spread spectrum clock generator and method
US10367543B2 (en) 2015-09-24 2019-07-30 Semiconductor Components Industries, Llc Calibration for spread spectrum clock generator and method therefor
US10804913B1 (en) 2018-09-10 2020-10-13 Inphi Corporation Clock and data recovery devices with fractional-N PLL
JP7121610B2 (ja) * 2018-09-14 2022-08-18 ルネサスエレクトロニクス株式会社 半導体装置及びその制御方法
US10615808B1 (en) * 2018-09-14 2020-04-07 Qualcomm Incorporated Frequency synthesis with accelerated locking
US11962509B2 (en) * 2022-04-19 2024-04-16 Dell Products, Lp Spread spectrum high-speed serial link

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7046738B1 (en) * 2000-02-08 2006-05-16 Ericsson Inc. 8-PSK transmit filtering using reduced look up tables
KR100712501B1 (ko) 2004-11-08 2007-05-02 삼성전자주식회사 Ｐｖｔ에 영향을 받지않는 주파수 변조 비율을 갖는스프레드 스펙트럼 클록 생성기
KR101297710B1 (ko) 2006-08-10 2013-08-20 삼성전자주식회사 낮은 지터 스프레드 스펙트럼 클럭 발생기
US7764094B1 (en) * 2007-03-28 2010-07-27 Marvell International Ltd. Clocking technique of multi-modulus divider for generating constant minimum on-time
TWI376877B (en) * 2008-12-26 2012-11-11 Ind Tech Res Inst Clock generator and multimodulus frequency divider and delta-sigma modulator thereof
US8269536B2 (en) * 2009-12-30 2012-09-18 Industrial Technology Research Institute Onion waveform generator and spread spectrum clock generator using the same
JP5694696B2 (ja) * 2010-07-15 2015-04-01 ラピスセミコンダクタ株式会社 周波数シンセサイザ装置及び変調周波数変位調整方法
JP2012060505A (ja) * 2010-09-10 2012-03-22 On Semiconductor Trading Ltd 振動スピーカの駆動制御回路
KR20120047379A (ko) * 2010-11-03 2012-05-14 한국전자통신연구원 확산 스펙트럼 클럭 발생 회로
JP2012205046A (ja) * 2011-03-25 2012-10-22 Renesas Electronics Corp 半導体集積回路およびその動作方法
US8836525B2 (en) * 2011-06-06 2014-09-16 Lear Corporation Isolated resistive current sensor
US8258835B1 (en) * 2011-06-15 2012-09-04 Asahi Kasei Microdevices Corporation Cancellation system for phase jumps at loop gain changes in fractional-N frequency synthesizers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150052723A (ko) 2013-11-06 2015-05-14 현대오트론 주식회사 확산 스펙트럼 클럭 발생기 및 그 제어 모듈
EP2890013A1 (en) 2013-12-27 2015-07-01 Samsung Electro-Mechanics Co., Ltd. Phase locked loop and control method thereof
KR20190067053A (ko) * 2017-12-06 2019-06-14 엘지디스플레이 주식회사 확산 스펙트럼 클럭 발생기, 확산 스펙트럼 클럭 발생 방법 및 이를 이용한 표시장치와 터치 표시장치

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