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KR101648113B1 - 반도체 장치 - Google Patents

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KR101648113B1
KR101648113B1 KR1020150136816A KR20150136816A KR101648113B1 KR 101648113 B1 KR101648113 B1 KR 101648113B1 KR 1020150136816 A KR1020150136816 A KR 1020150136816A KR 20150136816 A KR20150136816 A KR 20150136816A KR 101648113 B1 KR101648113 B1 KR 101648113B1
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KR
South Korea
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power supply
power
plate
peripheral
pad
Prior art date
Application number
KR1020150136816A
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Inventor
세이세이 오야마다
Original Assignee
가부시키가이샤 노다스크린
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Publication date
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Abstract

기판 상에 플립 칩 실장되는 반도체 칩을 구비한 반도체 장치에 있어서, 반도체 칩의 내부 배선의 특성 임피던스를 낮추고 노이즈의 저감 효과를 향상시킴과 아울러, 반도체 칩의 전원의 고주파 동작에 있어서의 저임피던스화를 실현할 수 있는 전원 배선 구조를 제공하는 것.
반도체 장치(10)는 반도체 칩(2)의 보호막(22) 상에 형성된 제1 절연막(25) 상으로서, 반도체 칩(2)의 실장면(2M)의 평면시에 있어서 복수의 주변 전극 패드(21)의 내측 영역에 형성되고, 반도체 칩(2)에 전력 공급하는 내측 전원 플레이트 구조(40)를 구비한다. 내측 전원 플레이트 구조(40)는 제1 절연막(25) 상에 형성된 제1 전원 플레이트(41)와, 제1 전원 플레이트(41) 상에 형성된 제2 절연막(42)과, 제2 절연막(42) 상에 형성된 제2 전원 플레이트(43)를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 상세하게는 기판 상에 플립 칩 실장되는 반도체 칩(반도체 집적 회로)을 구비한 반도체 장치에 있어서의 반도체 칩에 전력을 공급하는 전원 배선의 구조에 관한 것이다.
종래, 반도체 집적 회로(이하, 「LSI」라고 함)에 전력을 공급하는 전원 배선의 구조로서, 예를 들면, 특허문헌 1에 개시된 기술이 알려져 있다. 특허문헌 1에서는 전원 전압 공급용 배선(이하, 「전원 전압 배선」이라고 함)과, 기준 전압 공급용 배선(이하, 「그라운드 배선」이라고 함)을 교대로 복수 배치한 제1 배선층과, 제1 배선층의 배선 방향과 직교하는 방향으로 전원 전압 배선과 그라운드 배선을 교대로 복수 배치한 제2 배선층과 절연층을 끼워서 형성하는 전원 배선의 구조(이하, 「메시 전원 배선 구조」라고 함)가 개시되어 있다. 이와 같은 메시 전원 배선 구조에서는 제1 배선층의 전원 전압 배선과 제2 배선층의 그라운드 배선과의 중첩 부분(교차 부분)에, 또는 제1 배선층의 그라운드 배선과 제2 배선층의 전원 전압 배선과의 중첩 부분에, 절연층을 끼우고 기생 용량이 형성된다. 그 때문에 이 기생 용량을 전원 노이즈를 저감하기 위한 용량으로서 이용할 수 있다.
일본 특개 2006-173418호 공보
그러나, 최근 LSI의 클록 주파수의 상승에 따라, 상기한 종래의 메시 전원 배선 구조의 기생 용량에서는 반드시 원하는 주파수 대역에 대하여 전원 노이즈의 저감 효과를 기대할 수 있다고는 할 수 없었다. 또, 최근의 LSI의 설계 룰의 미세화에 따라, LSI의 전원 배선이 메시 구조이기 때문에 LSI 내부의 신호선계인 전송로의 특성 임피던스는 높고, 비교적 긴 배선에서는 LSI 내의 트랜지스터의 출력 임피던스와 전송로의 특성 임피던스가 미스매치하여 노이즈의 발생을 야기하는 경우가 있다. 또, 이와 같은 높은 특성 임피던스로 비교적 긴 전송로에서는 노이즈를 찾아내는 안테나가 될 우려가 있었다. 한편, LSI의 전원의 고주파에 있어서의 전원 임피던스에 있어서는 메시 구조이기 때문에, 전원의 배선 저항(시리즈 저항)이 무시할 수 없을 만큼 높아져, 전원 배선 네트워크에 있어서의 기생 인덕턴스 및 기생 배선 저항 때문에, LSI의 고주파에 있어서의 기대하는 동작이 얻어지지 않는다는 사태가 발생하고 있다.
그래서, 본 명세서에서는 기판 상에 플립 칩 실장되는 반도체 칩을 구비한 반도체 장치에 있어서, LSI의 내부 배선의 특성 임피던스를 낮추어 노이즈의 저감 효과를 향상시킴과 아울러, LSI의 전원의 고주파 동작에 있어서의 저임피던스화를 실현할 수 있는 전원 배선 구조를 제공한다.
본 명세서에 의해 개시되는 반도체 장치는 기판과, 상기 기판 상에 플립 칩 실장된 반도체 칩을 구비한 반도체 장치로서, 상기 반도체 칩은 상기 기판에 대향하는 실장면의 주변부에 형성되고, 상기 기판에 접속되는 복수의 주변 전극 패드와, 상기 복수의 주변 전극 패드의 형성부를 제외한 상기 실장면 상에 형성된 보호막을 포함하고, 당해 반도체 장치는 상기 반도체 칩의 상기 보호막 상에 형성된 제1 절연막과, 상기 제1 절연막 상으로서, 상기 실장면의 평면시에 있어서 상기 복수의 주변 전극 패드의 내측 영역에 형성되고, 상기 반도체 칩에 전력 공급하는 내측 전원 플레이트 구조를 구비하고, 상기 내측 전원 플레이트 구조는 상기 제1 절연막 상에 형성된 제1 전원 플레이트와, 상기 제1 전원 플레이트 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제2 전원 플레이트를 포함한다.
본 구성에 의하면, 반도체 칩(LSI)에 전력을 공급하는 전력 공급로를 예를 들면 반도체 칩의 실장면의 내측 영역과 거의 동일한 면적을 가지는 전원 플레이트로서 형성함으로써, 전력 공급로의 배선 저항을 저하시키고, 그것에 의해 반도체 칩의 전력 공급에 따른 기생 시리즈 저항(ESR)을 저하시킬 수 있다. 또, 제1 전원 플레이트, 제2 절연막 및 제2 전원 플레이트에 의해, LSI 내부에 형성되어 있는 메시 전극 구조에 기생하는 캐패시터와 동등 또는 그 이상의 큰 용량을 가지는 전원 노이즈 제거용 캐패시터(바이패스 콘덴서)가 구성된다. 상기한 저ESR과, 제1 전원 플레이트와 제2 전원 플레이트에 의한 저ESL(기생 시리즈 인덕턴스) 전극 및 그 2개의 플레이트에 의해 형성되는 비교적 큰 용량에 의해, 신호선 노이즈 및 전원 노이즈를 저감시키고, LSI의 고주파에 있어서의 안정 동작을 실현할 수 있다.
상기 반도체 장치에 있어서, 상기 반도체 칩은 상기 복수의 주변 전극 패드의 내측 영역에, 상기 제1 전원 플레이트와 접속되는 제1 내측 전원 패드와, 상기 제2 전원 플레이트와 접속되는 제2 내측 전원 패드를 포함하고, 상기 제1 전원 플레이트는 상기 제1 내측 전원 패드 및 상기 기판과 접속되는 제1 내측 전원 터미널을 포함하고, 상기 제2 전원 플레이트는 상기 제2 내측 전원 패드 및 상기 기판과 접속되는 제2 내측 전원 터미널을 포함하고, 상기 반도체 칩은 상기 기판으로부터 상기 제1 내측 전원 터미널 및 상기 제2 내측 전원 터미널을 통하여 전력이 공급되도록 해도 된다.
본 구성에 의하면, 주변 전극 패드의 내측 영역에 형성된 전원 패드를 통하여 기판으로부터 반도체 칩에 전원 라인을 통하지 않고 직접 전력을 공급할 수 있다. 그 때문에 기판과 반도체 칩 사이에 있어서 전원 라인을 최단화할 수 있다. 그것에 의해 또한 전력 공급 라인의 저항과 인덕턴스를 저하시키고, 반도체 칩의 전원의 고주파에 대한 임피던스를 저하시킬 수 있다. 또, 제1 전원 플레이트, 제2 절연막 및 제2 전원 플레이트는 전력 공급의 구성에 더해 바이패스 콘덴서를 구성하고 있다. 그 때문에 바이패스 콘덴서를 반도체 칩에 대하여 배선 라인을 통하지 않고 직접 접속할 수 있다. 그것에 의해 저ESL을 실현할 수 있고, LSI의 고주파 동작에 있어서의 전원 노이즈 제거 작용을 향상시킬 수 있다.
또, 상기 반도체 장치에 있어서, 상기 복수의 주변 전극 패드는 상기 제1 전원 플레이트와 접속되는 제1 주변 전원 패드와, 상기 제2 전원 플레이트와 접속되는 제2 주변 전원 패드를 포함하고, 상기 제1 전원 플레이트는 상기 제1 주변 전원 패드와 접속되는 제1 주변 전원 터미널을 포함하고, 상기 제2 전원 플레이트는 상기 제2 주변 전원 패드와 접속되는 제2 주변 전원 터미널을 포함하고, 상기 반도체 칩은 또한 상기 기판으로부터 상기 제1 주변 전원 터미널 및 상기 제2 주변 전원 터미널을 통하여 전력이 공급되도록 해도 된다.
본 구성에 의하면, 또한 반도체 칩의 주변 전원 패드를 통하여 기판으로부터 반도체 칩에 전력을 공급할 수 있다. 즉, 반도체 칩의 복수의 전력 공급계에 대하여 대응할 수 있다.
또, 상기 반도체 장치에 있어서, 상기 복수의 주변 전극 패드는 내외주에 2열로 배치되어 있고, 상기 제1 주변 전원 패드 및 상기 제2 주변 전원 패드는 내주에 배치되어 있는 주변 전극 패드이며, 외주에 배치되어 있는 주변 전극 패드는 제3 주변 전원 패드 및 제4 주변 전원 패드를 포함하고, 당해 반도체 장치는 상기 반도체 칩의 평면시에 있어서 당해 반도체 칩의 외측 주변부에, 상기 반도체 칩에 근접하여 설치된 외측 전원 플레이트 구조를 구비하고, 상기 외측 전원 플레이트 구조는 상기 제3 주변 전원 패드에 접속되는 제3 주변 터미널을 가지는 제3 전원 플레이트와, 상기 제3 전원 플레이트 상에 형성된 제3 절연막과, 상기 제3 절연막 상에 형성되고, 상기 제4 주변 전원 패드에 접속되는 제4 주변 터미널을 가지는 제4 전원 플레이트를 포함하도록 해도 된다.
본 구성에 의하면, 반도체 칩의 외측 주변부로부터도 반도체 칩에 대하여 전력을 공급할 수 있다. 즉, 기판으로부터 반도체 칩으로의 전력 공급로를 더욱 증가시킬 수 있다. 또, 반도체 칩에 접속되는 바이패스 콘덴서를 개별 비품으로서 별도 구성하지 않고, 반도체 칩의 외측 주변에 근접하여, 배선 라인을 통하지 않고 직접 구성할 수 있다.
또, 상기 반도체 장치에 있어서, 상기 제3 전원 플레이트와 상기 제1 전원 플레이트를 전기적으로 접속하는 제1 접속부와, 상기 제4 전원 플레이트와 상기 제2 전원 플레이트를 전기적으로 접속하는 제2 접속부와, 상기 제2 절연막과 상기 제3 절연막을 접속하는 제3 접속부를 추가로 구비하도록 해도 된다.
본 구성에 의하면, 제1 내지 제3 접속부에 의해, 내측 전원 플레이트 구조와 외측 전원 플레이트 구조가 전기적으로 접속되어 일체화된다. 그것에 의해, 기판으로부터 반도체 칩으로의 전력 공급 태양의 선택지가 증가한다. 예를 들면, 기판으로부터 내측 전원 플레이트 구조에 직접 전력을 공급하는 구성(제1 및 제2 내측 전원 패드, 제1 및 제2 내측 전원 터미널 등)을 생략할 수 있다.
또, 상기 반도체 장치에 있어서, 상기 제3 전원 플레이트는 상기 기판과 접속되는 제1 전원 랜드를 포함하고, 상기 제4 전원 플레이트는 상기 기판과 접속되는 제2 전원 랜드를 포함하도록 해도 된다.
본 구성에 의하면, 기판으로부터 외측 전원 플레이트 구조를 통하여 반도체 칩에 전력을 공급할 수 있다.
또, 상기 반도체 장치에 있어서, 상기 반도체 칩은 평면시로 직사각형형상을 가지고, 상기 외측 전원 플레이트 구조는 직사각형형상의 상기 반도체 칩의 외측 주변부를 둘러싸도록 설치되고, 상기 제1 전원 랜드 및 상기 제2 전원 랜드는 상기 직사각형형상의 대각선의 연장선 상의 위치에 설치되도록 해도 된다.
본 구성에 의하면, 제1 전원 랜드 및 제2 전원 랜드를 반도체 칩의 대각선의 연장선 상의 위치에 설치함으로써, 반도체 칩으로부터 기판으로의 신호 배선의 취출을 위한 스페이스를 확보하기 쉬워진다. 그것에 의해, 기판으로의 신호 배선의 취출의 설계가 용이하게 된다.
또, 상기 반도체 장치에 있어서, 상기 제1 전원 플레이트 및 상기 제3 전원 플레이트, 상기 제2 전원 플레이트 및 상기 제4 전원 플레이트, 및 상기 제2 절연막 및 제3 절연막은 각각 동일한 평면 상에 설치되도록 해도 된다.
본 구성에 의하면, 각 전원 플레이트 및 각 절연막을 동일한 평면 상에 동시에 일괄 형성할 수 있다. 그 때문에 칩 내 전원 플레이트 구조 및 칩 외 전원 플레이트 구조의 제조 공정을 저감할 수 있다.
본 발명의 반도체 장치에 의하면, 반도체 칩(LSI)의 주변 전극 패드의 내측 영역에 설치되는 내측 전원 플레이트 구조에 의해, 기판 상에 플립 칩 실장되는 반도체 칩을 구비한 반도체 장치에 있어서, LSI 내부의 배선계 노이즈의 저감 효과 및 실드 효과를 향상시킴과 아울러, LSI의 고주파 동작에 있어서의 전원의 저임피던스화를 실현할 수 있다.
도 1은 실시형태 1에 따른 반도체 장치의 개략적인 단면도.
도 2는 반도체 장치를 중계 기판측에서 본 개략적인 부분 평면도.
도 3은 전원 플레이트 구조와 LSI칩의 관계를 나타내는 개략적인 평면도.
도 4는 S 파라미터의 주파수 특성을 나타내는 그래프.
도 5는 반도체 장치의 제조 공정을 나타내는 단면도.
도 6은 반도체 장치의 제조 공정을 나타내는 단면도.
도 7은 반도체 장치의 제조 공정을 나타내는 단면도.
도 8은 반도체 장치의 제조 공정을 나타내는 단면도.
도 9는 반도체 장치의 제조 공정을 나타내는 단면도.
도 10은 반도체 장치의 제조 공정을 나타내는 단면도.
도 11은 반도체 장치의 제조 공정을 나타내는 단면도.
도 12는 LSI칩의 중심부에 있어서의 전원 전압 플레이트의 접속 태양을 나타내는 부분 단면도.
도 13은 LSI칩의 중심부에 있어서의 그라운드 플레이트의 접속 태양을 나타내는 부분 단면도.
도 14는 실시형태 2에 따른 반도체 장치의 전원 플레이트 구조와 LSI칩의 관계를 나타내는 개략적인 평면도.
도 15는 실시형태 2의 다른 전원 플레이트 구조와 LSI칩의 관계를 나타내는 개략적인 평면도.
도 16은 실시형태 2의 다른 전원 플레이트 구조와 LSI칩의 관계를 나타내는 개략적인 평면도.
<실시형태 1>
실시형태 1을 도 1 내지 도 13을 참조하여 설명한다.
1. 반도체 장치의 구성
도 1에 나타내는 바와 같이, 반도체 장치(10)는 크게는 중계 기판(「기판」의 일례)(1)과 LSI칩(「반도체 칩」의 일례)(2)을 포함한다. 또, 중계 기판(1)과 LSI칩(2) 사이에는 중계 기판(1)측으로부터 LSI칩(2)으로 전력을 공급하기 위한 내측 전원 플레이트 구조(40)가 형성되어 있다.
내측 전원 플레이트 구조(40)로서, 판형상의 전원 전압 플레이트(「제1 전원 플레이트」의 일례)(41)와, 판형상의 그라운드 플레이트(「제2 전원 플레이트」의 일례)(43)가 형성되어 있다. 또, 전원 전압 플레이트(41)와 그라운드 플레이트(43) 사이에는 각 플레이트를 절연하기 위한 절연막(「제2 절연막」의 일례)(42)이 형성되어 있다.
여기서, 전원 전압 플레이트(41) 및 그라운드 플레이트(43)는 Al(알루미늄) 또는 Cu(구리) 등으로 구성되고, 그 두께는 예를 들면 3μm(마이크로미터) 내지 10μm까지 사이의 값이다. 또, 절연막(42)은 예를 들면 STO(티탄산스트론튬)막으로 구성되고, 그 비유전율(ε0)은 예를 들면 23이며, 막두께는 예를 들면 0.1μm 내지 0.4μm까지의 사이의 값이다. 또, 여기서 제2 절연막의 비유전율(ε0)은 예를 들면 8 내지 100 이상의 광범위에 존재한다. 또한, 제2 절연막은 소위 상유전체 또는 고유전체의 절연막인 것이 바람직하다.
또한, 도 1은 반도체 장치(10)의 단면도이며, 도 2의 A-A로 나타내는 일점쇄선을 따른 단면에 거의 상당한다. 또, 도 2는 중계 기판(1)측으로부터 LSI칩(2)의 실장면(2M)측을 본 투시 평면도이다. 도 2에서는 주로 중계 기판(1)의 표면(11)에 형성되는 배선 패턴(32)에 따른 구성이 나타나 있다. 또, 도 3은 그라운드 플레이트(43)측으로부터 LSI칩(2)의 실장면(2M)측을 본 평면도이다. 도 3에서는 주로 전원 전압 플레이트(41) 및 그라운드 플레이트(43)와, LSI칩(2)의 접속에 따른 구성이 나타나 있다.
LSI칩(2)은 도 3에 나타내는 바와 같이 중계 기판(1)에 대향하는 실장면(2M)의 주변부에 있어서, 내외주에 2열로 배치된 복수의 주변 전극 패드(21)를 가진다. 복수의 주변 전극 패드(21)는 외주측의 외주 전극 패드(21out)와, 내주측의 내주 전극 패드(21in)를 포함한다. 또, 복수의 주변 전극 패드(21)는 내주 전극 패드(21in)로서, 전원 전압 플레이트(41)와 접속되는 주변 전원 전압용 패드(「제1 주변 전원 패드」의 일례)(21A)와, 그라운드 플레이트(43)와 접속되는 주변 그라운드용 패드(「제2 주변 전원 패드」의 일례)(21B)를 포함한다.
또, 실장면(2M)에 있어서, 복수의 주변 전극 패드(21)의 내측 영역의 거의 중앙부에 전원 전압용 패드(「제1 전원 패드」의 일례)(23A)와, 그라운드용 패드(「제2 전원 패드」의 일례)(23B)가 형성되어 있다. 또한, 본 실시형태에 있어서, LSI칩(2)은 종래의 메시 전원 배선 구조를 포함하는 것으로 한다.
전원 전압 플레이트(41)는 실장면(2M)의 평면시에 있어서 복수의 주변 전극 패드(21)의 내측 영역에, 당해 내측 영역과 거의 동일한 면적을 가짐과 아울러, 거의 정사각형의 형상으로 형성되어 있다. 전원 전압 플레이트(41)는 전원 전압용 패드(23A)와 접속되는 내측 전원 전압 터미널(「제1 내측 전원 터미널」의 일례)(44A)과, 주변 전원 전압용 패드(21A)와 접속되는 주변 전원 전압 터미널(「제1 주변 전원 터미널」의 일례)(41A)을 포함한다.
또, 그라운드 플레이트(43)는 전원 전압 플레이트(41)와 거의 동일한 면적을 가지고, 거의 정사각형의 형상으로 형성되어 있다. 그라운드 플레이트(43)는 그라운드용 패드(23B)와 접속되는 내측 그라운드 터미널(「제2 내측 전원 터미널」의 일례)(44B)과, 주변 그라운드용 패드(21B)와 접속되는 주변 그라운드 터미널(「제2 주변 전원 터미널」의 일례)(43B)을 포함한다. 이들 주변 전원 전압 터미널(41A) 및 주변 그라운드 터미널(43B)을 통해도 중계 기판(1)으로부터 LSI칩(2)에 전력이 공급된다.
이와 같이, 전원 전압 플레이트(41), 절연막(STO막)(42) 및 그라운드 플레이트(43)에 의해 구성되는 내측 전원 플레이트 구조(40)는 콘덴서의 구조를 이루고 있다. 그 때문에 내측 전원 플레이트 구조(40)는 전력 공급로와 전력 공급로에 나타나는 노이즈를 제거하는 바이패스 콘덴서의 기능을 겸비하고 있다. 즉, 전원 전압 플레이트(41) 및 그라운드 플레이트(43)는 바이패스 콘덴서의 평면 전극을 구성하고, 절연막(42)은 바이패스 콘덴서의 유전체를 구성하고 있다. 또, 내측 전원 플레이트 구조(40)(바이패스 콘덴서)는 비축되는 전하에 의해 LSI칩(2)의 전원으로서 기능한다. 또한, 전원 전압 플레이트(41), 절연막(42) 및 그라운드 플레이트(43)는 실장면(2M)의 평면시에 있어서, 복수의 주변 전극 패드(21)의 내측 영역에 형성되어 있으면 되고, 그 평면 형상은 도 3에 나타낸 것에 한정되지 않는다.
도 4는 종래의 메시 전원 배선 구조와, 본 실시형태에 따른 전원 플레이트 구조에 따른 S 파라미터(임피던스)의 주파수 특성의 시뮬레이션 결과의 일례를 나타내는 그래프이다. 도 4에 나타내는 바와 같이, 전원 플레이트 구조가 초래하는 전원의 임피던스 특성은 메시 전원 배선 구조에 대하여 전체 주파수 영역(10MHz~50GHz)에서 우위성이 인정되지만, 동일 시뮬레이션에 의해 특히 1GHz 이상의 주파수 영역(고주파 영역)에 있어서 LSI칩의 전원의 저임피던스화에 크게 기여하는 것을 확인할 수 있었다.
여기서, 시뮬레이션 조건으로서, 메시 전원 배선 구조에서는 배선 재료를 Al으로 하고, 상하의 Al 배선 두께:1μm, 배선 폭:30μm, 배선 피치:60μm, 상하 배선 간극:100Å, 상하 배선간 절연막의 비유전율:3.8, 시뮬레이션 영역:전원 플레이트 구조와 동일한 면적이 되었다. 또, 전원 플레이트 구조에서는 플레이트 재료를 Al으로 하고, 상하의 Al 플레이트 두께:3μm, 플레이트의 종횡폭:각각 390μm, 플레이트 간극:0.4μm, 플레이트간 절연막의 비유전율:20이 되었다.
중계 기판(1)은 도 1에 나타내는 바와 같이 복수의 외부 접속 패드(3), 칩 접속 패드(5), 플레이트 접속 패드(9), 비어 홀(31), 배선 패턴(32) 및 이면 배선 패턴(38) 및 절연체부(35) 등을 포함한다.
절연체부(35)는 예를 들면 프리프레그 시트를 경화시켜 구성되고, LSI칩(2)이 실장되는 표면(11)과 이면(12) 사이에 위치한다.
복수의 칩 접속 패드(5)는 도 1 및 도 2에 나타내는 바와 같이 중계 기판(1)의 표면(11) 상에 있어서, LSI칩(2)의 복수의 외주 전극 패드(21out)에 대향한 위치에 형성되어 있다.
배선 패턴(32)은 도 1 및 도 2에 나타내는 바와 같이 중계 기판(1)의 표면(11) 상에 있어서, 칩 접속 패드(5)와 비어 홀(31)을 접속한다.
외부 접속 패드(3)는 중계 기판(1)의 이면(12) 상에 있어서, 칩 접속 패드(5)의 피치보다 넓은 피치로 배치되어 있다.
복수의 비어 홀(31)은 도 1에 나타내는 바와 같이 중계 기판(1)의 이면(12)측으로부터 절연체부(35)를 관통하여 배선 패턴(32)에 이르도록 레이저 또는 드릴에 의해 형성된다. 각 비어 홀(31)은 충전되는 도전체(34)에 의해 배선 패턴(32)과 외부 접속 패드(3)를 전기적으로 접속한다.
비어 홀(31)과 외부 접속 패드(3)는 이면 배선 패턴(38)에 의해 접속된다. 외부 접속 패드(3)에는 외부 접속의 땜납 볼(4)이 설치되어 있다. 즉, 반도체 장치(10)는 BGA형의 반도체 장치이다. 또한, 이것에 한정되지 않고, 반도체 장치는 땜납 볼(4)이 설치되지 않는 LGA(Land Grid Array)형의 반도체 장치여도 된다.
또, 중계 기판(1)의 표면(11)에 형성된 칩 접속 패드(5)와 LSI칩(2)의 외주 전극 패드(21out)가 외주 전극 패드(21out)에 설치된 마이크로 땜납 볼(6)에 의해 결합됨으로써, 중계 기판(1)과 LSI칩(2)이 전기적으로 접속되어 있다.
전원 전압 플레이트(41) 및 그라운드 플레이트(43)는 예를 들면 마이크로 금 범프(7A, 7B)에 의해 LSI칩(2)과 전기적으로 접속되고, 또 예를 들면 마이크로 금 범프(8A, 8B)에 의해 중계 기판(1)과 전기적으로 접속되어 있다.
또, 중계 기판(1)의 표면(11)과 이면(12)은 솔더 레지스트층(36)에 의해 보호되어 있다. 또한, LSI칩(2)과 중계 기판(1)의 표면(11)과의 간극 등은 주지의 언더필 수지(도시하지 않음)에 의해 충전되어 있다.
2. 반도체 장치의 제조 방법
다음에, 도 5 내지 도 13을 참조하여 반도체 장치(10)의 제조 방법을 설명한다. 또한, 도 5 내지 도 10, 도 12 및 도 13은 도 1과는 상하 관계를 반대로 하여 그려져 있다. 또, 도 5 내지 도 8은 도 3의 B-B선을 따른 단면도이며, 도 9 내지 도 11은 도 2의 A-A선을 따른 단면도이다. 도 12는 도 3의 C-C선을 따른 단면도이며, 도 13은 도 3의 D-D선을 따른 단면도이다.
우선, 도 5에 나타내는 바와 같이, LSI칩(2)의 실장면(2M)의 주변부에 있어서, 내외주에 2열로 배치된 복수의 주변 전극 패드(21in, 21out), 전원 전압용 패드(23A) 및 그라운드용 패드(23B)가 형성되고, 각 패드의 형성부를 제외하고 예를 들면 1μm의 막두께로 질화막 등의 보호막(22)이 형성된다. 그리고, 전원 전압용 패드(23A) 및 그라운드용 패드(23B)의 형성 영역을 제외한 보호막(22) 상으로서, 전원 전압 플레이트(41)가 형성되는 영역의 보호막(22) 상에, 예를 들면 두께가 50μm의 제1 BT(비스말레-이미드-트라이아진) 레진막(「제1 절연막」의 일례)(25)가 형성된다. 여기서 사용되는 제1 BT 레진막(25)의 막두께는 LSI 내부의 배선의 저항(특성 임피던스)이 예를 들면 100~150Ω이 되도록, 재료의 특성(비유전율 등)에 의해 사전에 실험 등에 의해 결정하는 것이 바람직하다. 또한, 제1 절연막은 BT 레진막에 한정되지 않는다.
그 때, 전원 전압용 패드(23A)를 포함하는 영역에 제1 전원 접속용 개구(24A) 및 그라운드용 패드(23B)를 포함하는 영역에 제1 그라운드 접속용 개구(24B)가 형성된다. 여기서, 제1 절연막의 비유전율(ε0)은 예를 들면 3.5 내지 7까지의 사이의 값이다. 또한, 제1 절연막은 소위 유기 절연막인 것이 바람직하다.
다음에, 도 6에 나타내는 바와 같이, 제1 전원 접속용 개구(24A) 내의 전원 전압용 패드(23A) 상 및 주변 전원 전압용 패드(21A) 상에, LSI칩(2)과 전원 전압 플레이트(41)를 전기적으로 접속하기 위한 예를 들면 마이크로 금 범프(7A)가 형성된다.
다음에, 내측 전원 플레이트 구조(40)가 제1 BT 레진막(25) 상에 LSI칩(2)의 실장면(2M)의 평면시에 있어서 복수의 내주 전극 패드(21in)의 내측 영역에 형성된다. 상세하게는 도 3에 나타내는 바와 같이, 내측 전원 플레이트 구조(40)가 내주 전극 패드(21in)의 내측 영역에 당해 내측 영역을 거의 차지하도록 형성된다.
내측 전원 플레이트 구조(40)로서, 우선 도 7에 나타내는 바와 같이 제1 그라운드 접속용 개구(24B)를 제외한 제1 BT 레진막(25) 상에 전원 전압 플레이트(41)가 형성된다. 그 때, 전원 전압 플레이트(41)는 전원 전압용 패드(23A) 상에 형성된 마이크로 금 범프(7A)에 접함과 아울러, 전원 전압 플레이트(41)의 주변 전원 전압 터미널(41A)은 주변 전원 전압용 패드(21A) 상에 형성된 마이크로 금 범프(7A)에 접한다. 각 마이크로 금 범프(7A)는 예를 들면 초음파 용접에 의해 전원 전압 플레이트(41)에 접속된다. 이것에 의해, 전원 전압 플레이트(41)와 LSI칩(2)이 전기적으로 접속된다. 다음에, 제1 전원 접속용 개구(24A)를 제외한 전원 전압 플레이트(41) 상에 절연막인 예를 들면 STO막(42)이 형성된다.
다음에, 도 8에 나타내는 바와 같이, 제1 그라운드 접속용 개구(24B) 내의 그라운드용 패드(23B) 상 및 주변 그라운드용 패드(21B) 상에, LSI칩(2)과 그라운드 플레이트(43)를 전기적으로 접속하기 위한 예를 들면 마이크로 금 범프(7B)가 형성된다.
다음에, 도 9에 나타내는 바와 같이, 제2 전원 접속용 개구(46A)를 제외한 STO막(42) 상에 그라운드 플레이트(43)가 형성된다. 이것에 의해 내측 전원 플레이트 구조(40)가 완성된다. 그 때, 그라운드 플레이트(43)는 그라운드용 패드(23B) 상에 형성된 마이크로 금 범프(7B)에 접한다. 또, 그라운드 플레이트(43)의 주변 그라운드 터미널(43B)은 주변 그라운드용 패드(21B) 상에 형성된 마이크로 금 범프(7B)에 접한다. 각 마이크로 금 범프(7B)는 예를 들면 초음파 용접에 의해 그라운드 플레이트(43)에 접속된다. 이것에 의해, 그라운드 플레이트(43)와 LSI칩(2)이 전기적으로 접속된다.
다음에, 제2 그라운드 접속용 개구(46B)를 제외한 그라운드 플레이트(43) 상에 예를 들면 두께가 25μm의 제2 BT 레진막(48)이 형성된다. 다음에, 도 10에 나타내는 바와 같이, 외주 전극 패드(21out) 상에 마이크로 땜납 볼(6)이 형성된다.
다음에, 도 11에 나타내는 바와 같이, LSI칩(2)에 형성된 마이크로 땜납 볼(6)과, 중계 기판(1)의 표면(11)에 형성된 칩 접속 패드(5)와의 위치 맞춤을 행한다. 또, 전원 전압 플레이트(41)에 형성된 내측 전원 터미널(44A)과, 중계 기판(1)에 형성된 예를 들면 마이크로 금 범프(8A)와의 위치 맞춤 및 그라운드 플레이트(43)에 형성된 내측 그라운드 터미널(44B)과, 중계 기판(1)에 형성된 예를 들면 마이크로 금 범프(8B)와의 위치 맞춤을 행한다. 그리고, 마이크로 땜납 볼(6)의 가열 및 가압, 및 마이크로 금 범프(8A, 8B)의 초음파 용접에 의해, LSI칩(2)을 중계 기판(1)의 표면(11)에 접착한다.
도 12는 중계 기판(1)과 LSI칩(2)이 접속되었을 때의 LSI칩(2)의 실장면(2M)의 중앙부에 있어서의 중계 기판(1)의 마이크로 금 범프(8A)와 LSI칩(2)의 전원 전압용 패드(23A)와의 전기 접속 태양을 나타낸다. 도 12에 나타내는 바와 같이, 전원 전압 플레이트(41)는 그 중앙부의 상이한 개소에서, 마이크로 금 범프(8A)를 통하여 중계 기판(1)에 접속되고, 마이크로 금 범프(7A)를 통하여 LSI칩(2)에 접속된다.
마찬가지로, 도 13은 중계 기판(1)의 마이크로 금 범프(8B)와 LSI칩(2)의 그라운드용 패드(23B)와의 전기 접속 태양을 나타낸다. 도 13에 나타내는 바와 같이, 그라운드 플레이트(43)는 그 중앙부의 상이한 개소에서, 마이크로 금 범프(8B)를 통하여 중계 기판(1)에 접속되고, 마이크로 금 범프(7B)를 통하여 LSI칩(2)에 접속된다.
그 후, 외부 접속 패드(3)에 외부 접속의 땜납 볼(4)을 형성함으로써, 도 1에 나타내는 바와 같은 반도체 장치(10)가 완성된다. 또한, 실시형태 1에 있어서, 내측 전원 플레이트 구조(40)와 LSI칩(2)의 접속은 LSI칩(2)의 실장면(2M)의 중앙부의 전원 전압용 패드(23A) 및 그라운드용 패드(23B)를 통해서만 행해지도록 해도 된다. 또는, LSI칩(2)의 실장면(2M)의 주변부의 주변 전원 전압용 패드(21A) 및 주변 그라운드용 패드(21B)를 통해서만 행해지도록 해도 된다.
또, 반도체 장치(10)의 제조 순서는 상기한 순서에 한정되지 않고, 적당히 변경되어도 된다.
3. 실시형태 1의 효과
본 실시형태에서는, LSI칩(2)에 전력을 공급하는 전력 공급로가 평면시에 있어서 LSI칩(2)의 실장면(2M)에 형성된 주변 전극 패드(21)의 내측 영역에 있어서, 이 내측 영역을 거의 차지하고, 이 내측 영역과 거의 동일한 면적을 가지는 내측 전원 플레이트 구조(40)로서 형성된다. 그것에 의해, 전력 공급로의 배선 저항을 강하시키고, LSI칩(2)의 전력 공급에 따른 ESR을 저하시킬 수 있다.
상세하게는 LSI칩(2)의 보호막(22)(두께:약1μm) 상에 두께가 예를 들면 50μm의 제1 BT 레진막(25)이 형성되고, 제1 BT 레진막(25) 상에 두께가 예를 들면 3μm~10μm이며 면적이 내주 전극 패드(21in)의 내측 영역에 필적하는 전원 전압 플레이트(41)가 형성되어 있다. 반도체 장치(10)의 전원 배선 구조에 따른 이 구성에 의해, LSI칩(2) 내의 메시 전극 구조의 전원 배선의 특성 임피던스 및 크로스토크 노이즈를 저감시키는 것, 또, LSI칩(2) 내의 신호 배선의 특성 임피던스 및 크로스토크 노이즈를 저감시키는 것이 시뮬레이션에 의해 확인되었다. 즉, 제1 BT 레진막(25)을 통한 전원 전압 플레이트(41)의 구성에 의해, 메시 전극 구조를 가지는 LSI칩(2)의 내부 배선의 특성 임피던스를 낮추고, 노이즈의 저감 효과를 향상시키는 것이 확인되었다.
또, 전원 배선 구조에 따른 내측 전원 플레이트 구조(40)를 구성하는 전원 전압 플레이트(41), 절연막(STO막)(42) 및 그라운드 플레이트(43)에 의해, 전원 노이즈 제거용 캐패시터(바이패스 콘덴서)가 구성된다. 내측 전원 플레이트 구조(40)에 의해 구성되는 바이패스 콘덴서는 LSI칩(2)의 내부에 형성되어 있는 메시 전극 구조에 기생하는 캐패시터와 동등 또는 그 이상의 큰 용량을 가진다. 그것에 의해, LSI칩(2)의 전원(바이패스 콘덴서)의 고주파 동작(고주파 영역:도 4 참조)에 있어서의 저임피던스화를 실현할 수 있고, 전원 노이즈의 저감 효과를 향상시킬 수 있다.
그 때, 중계 기판(1)으로부터 LSI칩(2)으로의 전력 공급은 전원 전압용 패드(23A)와 내측 전원 터미널(44A) 및 그라운드용 패드(23B)와 내측 그라운드 터미널(44B)을 통하여 행해진다. 즉, 중계 기판(1)으로부터 LSI칩(2)으로의 전력 공급은 별도의 전력 공급로를 통하지 않고 직접 행해진다. 그 때문에, 중계 기판(1)과 LSI칩(2) 사이에 있어서의 전력 공급로를 최단으로 형성할 수 있다. 그것에 의해, 더욱 전력 공급로의 저항을 저하시키고, LSI칩(2)의 전력 공급에 따른 ESR을 저하시킬 수 있다. 또, 내측 전원 플레이트 구조(40)에 의해 구성되는 바이패스 콘덴서는 LSI칩(2)에 대하여 배선로를 통하지 않고 직접 접속된다. 그것에 의해, 바이패스 콘덴서에 의한 전원 노이즈 제거 작용을 향상시킬 수 있다.
또, 중계 기판(1)으로부터 LSI칩(2)으로의 전력 공급은 주변 전원 전압용 패드(21A)와 주변 전원 전압 터미널(41A) 및 주변 그라운드용 패드(21B)와 주변 그라운드 터미널(43B)을 통하여 행해진다. 그 때문에, LSI칩(2)이 주변 전극 패드(21)에 전력 공급용 전극 패드를 포함하는 구성인 경우에, 중계 기판(1)으로부터 내측 전원 플레이트 구조(40)를 통하여 LSI칩(2)에 전력을 공급할 수 있다. 즉, 내측 전원 플레이트 구조(40)를 가지는 구성에 있어서, LSI칩(2)의 복수의 전력 공급계에 대하여 대응할 수 있다.
<실시형태 2>
다음에, 실시형태 2를 도 14 내지 도 16을 참조하여 설명한다. 이하의 설명에서는, 설명의 간략화를 위해 실시형태 1과 동일 부분에는 동일 부호를 붙이고 상세한 설명을 생략한다.
실시형태 2에서는, 전원 배선과 바이패스 콘덴서를 겸하는 전원 플레이트 구조를 또한 LSI칩(2)의 영역 외에도 구비하고 있는 예가 나타난다. 즉, 도 14에 나타내는 바와 같이, 실시형태 2의 반도체 장치(10A)는 내측 전원 플레이트 구조(40)에 더해, 또한 LSI칩(2)의 평면시에 있어서 당해 LSI칩(2)의 외측 주변부에, 또한 4개의 외측 전원 플레이트 구조(50, 60, 70 및 80)를 구비한다. 또한, 외측 전원 플레이트 구조의 수는 4개에 한정되지 않는다. 예를 들면, 1개여도 되고, 5개여도 된다. 또, 외측 전원 플레이트 구조의 형성 위치, 평면 형상도 도 14에 나타내는 것에 한정되지 않는다.
외측 전원 플레이트 구조(50)는 제3 주변 전원 패드(21C)에 접속되는 제3 주변 터미널(51A)을 가지는 제3 전원 플레이트(51)와, 제4 주변 전원 패드(21D)에 접속되는 제4 주변 터미널(53B)을 가지는 제4 전원 플레이트(53)와, 제3 전원 플레이트(51)와 제4 전원 플레이트(53) 사이에 있어서 형성되고, 제3 전원 플레이트(51)와 제4 전원 플레이트(53)를 절연하는 절연막(「제3 절연막」의 일례) 예를 들면 STO막(52)을 포함한다. 또한, 제3 절연막은 소위 상유전체 또는 고유전체의 절연막인 것이 바람직하다.
마찬가지로, 외측 전원 플레이트 구조(60)는 제3 주변 전원 패드(21C)에 접속되는 제3 주변 터미널(61A)을 가지는 제3 전원 플레이트(61)와, 제4 주변 전원 패드(21D)에 접속되는 제4 주변 터미널(63B)을 가지는 제4 전원 플레이트(63)와, 제3 전원 플레이트(61)와 제4 전원 플레이트(63) 사이에 있어서 형성되고, 제3 전원 플레이트(61)와 제4 전원 플레이트(63)를 절연하는 절연막(「제3 절연막」의 일례)(62)을 포함한다.
마찬가지로, 외측 전원 플레이트 구조(70)는 제3 주변 전원 패드(21C)에 접속되는 제3 주변 터미널(71A)을 가지는 제3 전원 플레이트(71)와, 제4 주변 전원 패드(21D)에 접속되는 제4 주변 터미널(73B)을 가지는 제4 전원 플레이트(73)와, 제3 전원 플레이트(71)와 제4 전원 플레이트(73) 사이에 있어서 형성되고, 제3 전원 플레이트(71)와 제4 전원 플레이트(73)를 절연하는 절연막(「제3 절연막」의 일례)(72)을 포함한다.
마찬가지로, 외측 전원 플레이트 구조(80)는 제3 주변 전원 패드(21C)에 접속되는 제3 주변 터미널(81A)을 가지는 제3 전원 플레이트(81)와, 제4 주변 전원 패드(21D)에 접속되는 제4 주변 터미널(83B)을 가지는 제4 전원 플레이트(83)와, 제3 전원 플레이트(81)와 제4 전원 플레이트(83) 사이에 있어서 형성되고, 제3 전원 플레이트(81)와 제4 전원 플레이트(83)를 절연하는 절연막(「제3 절연막」의 일례)(82)을 포함한다.
또, 도 14에 나타내는 바와 같이, 각 제3 전원 플레이트(51, 61, 71, 81)는 중계 기판(1)과 접속되는 제1 전원 랜드(54A, 64A, 74A, 84A)를 포함하고, 각 제4 전원 플레이트(53, 63, 73, 83)는 중계 기판(1)과 접속되는 제2 전원 랜드(54B, 64B, 74B, 84B)를 포함한다. 각 제1 전원 랜드 및 각 제2 전원 랜드에 의해 중계 기판(1)으로부터 각 외측 전원 플레이트 구조(50, 60, 70, 80)에 전력이 공급된다.
또, 실시형태 2에서는, 각 전원 플레이트 구조에 있어서, 제1 전원 플레이트(41) 및 제3 전원 플레이트(51, 61, 71, 81), 제2 전원 플레이트(43) 및 제4 전원 플레이트(53, 63, 73, 83), 및 절연막(42) 및 절연막(52, 62, 72, 82)은 각각 동일한 평면 상에 설치되어 있다. 즉, 각 전원 플레이트 및 각 절연막을 각각 동일한 평면 상에 동시에 일괄 형성할 수 있다. 바꾸어 말하면, 내측 전원 플레이트 구조(40) 및 외측 전원 플레이트 구조(50, 60, 70, 80)를 동시에 일괄하여 제조할 수 있다. 그것에 의해, 반도체 장치(10A)의 제조 공정수를 저감할 수 있다. 또한, 각 전원 플레이트 구조의 각 플레이트 구성이 동일한 평면 상에 형성되는 것에 한정되지는 않는다. 반도체 장치(10A)의 구성에 따라, 어느 하나의 전원 플레이트 구조의 플레이트 구성이 다른 전원 플레이트 구조의 플레이트 구성의 형성 평면 상과는 상이한 평면 상에 형성되도록 해도 된다.
4. 실시형태 2의 효과
실시형태 2에 의하면, LSI칩(2)의 외측 주변부로부터도 각 외측 전원 플레이트 구조(50, 60, 70, 80)를 통하여 중계 기판(1)으로부터 LSI칩(2)에 대하여 전력을 공급할 수 있다. 그것에 의해, 중계 기판(1)으로부터 LSI칩(2)으로의 전력 공급 태양의 선택지가 증가한다. 예를 들면, LSI칩(2)이 복수의 전력 공급계를 가지는 경우에 적합하게 대응할 수 있다. 또, 각 외측 전원 플레이트 구조(50, 60, 70, 80)에 의해, 별개로 형성된 배선 라인 등을 통하지 않고 직접 LSI칩(2)에 접속되는 바이패스 콘덴서를 LSI칩(2)의 외측 주변에 근접하여 구성할 수 있다.
5. 실시형태 2의 다른 실시예
또한, 외측 전원 플레이트 구조는 도 14에 나타낸 것에 한정되지 않는다. 예를 들면, 도 15에 나타낸 것이어도 된다. 도 15에 나타낸 외측 전원 플레이트 구조(90)는 제3 주변 전원 패드(21C)에 접속되는 제3 주변 터미널(91A)을 가지는 제3 전원 플레이트(91)와, 제4 주변 전원 패드(21D)에 접속되는 제4 주변 터미널(93B)을 가지는 제4 전원 플레이트(93)와, 제3 전원 플레이트(91)와 제4 전원 플레이트(93) 사이에 있어서 형성되고, 제3 전원 플레이트(91)와 제4 전원 플레이트(93)를 절연하는 절연막(「제3 절연막」의 일례) 예를 들면 STO막(92)을 포함한다.
외측 전원 플레이트 구조(90)는 직사각형형상의 LSI칩(2)의 외측 주변부를 둘러싸도록 설치되어 있다. 즉, 제3 전원 플레이트(91), 절연막(92) 및 제4 전원 플레이트(93)는 각각 LSI칩(2)의 외측 주변부를 둘러싸도록 연속으로 형성되어 있다.
또, 제3 전원 플레이트(91)에는 중계 기판(1)에 접속되기 위한 복수의 접속 랜드(94A)(「제1 전원 랜드」의 일례)가 설치되어 있고, 제4 전원 플레이트(93)는 중계 기판(1)에 접속되기 위한 복수의 접속 랜드(94B)(「제2 전원 랜드」의 일례)가 설치되어 있다.
또한, 도 15에 나타내는 바와 같이, LSI칩(2)의 대각선을 따른 4개소에, 내측 전원 플레이트 구조(40)와 외측 전원 플레이트 구조(90)를 접속하는 접속부(95)가 설치되어 있다. 접속부(95)는 제3 전원 플레이트(91)와 제1 전원 플레이트(41)를 전기적으로 접속하는 제1 접속부(95A)와, 제4 전원 플레이트(93)와 제2 전원 플레이트(43)를 전기적으로 접속하는 제2 접속부(95B)와, 절연막(42)과 절연막(92)을 접속하는 제3 접속부(95C)를 포함한다. 또한, 본 실시예에서는, 제1 접속부(95A), 제2 접속부(95B) 및 제3 접속부(95C)는 동일 개소에 동일 형상으로 중첩되도록 형성되어 있기 때문에, 도 15에서는 제1 접속부(95A)만이 표시된다.
또한, 제1 접속부(95A), 제2 접속부(95B) 및 제3 접속부(95C)의 형성 태양은 도 15에 나타내는 것에 한정되지 않는다. 예를 들면, 제1 접속부(95A), 제2 접속부(95B) 및 제3 접속부(95C)는 LSI칩(2)의 1개의 대각선을 따른 2개소에 형성되어도 된다. 또, 제1 접속부(95A), 제2 접속부(95B) 및 제3 접속부(95C)는 반드시 동일 개소에 중첩되어 형성되지 않아도 된다.
이 실시예의 경우, 각 제1 및 제2 접속부(95A, 95B)에 의해, 내측 전원 플레이트 구조(40)와 외측 전원 플레이트 구조(90)가 전기적으로 접속되어 일체화된다. 그것에 의해, 중계 기판(1)으로부터 LSI칩(2)으로의 전력 공급의 태양의 선택지가 증가한다. 예를 들면, 이 경우, LSI칩(2)의 실장면(2M)의 중앙부로부터 LSI칩(2)에 전력을 공급하는 구성(제1 및 제2 내측 전원 터미널(44A, 44B), 마이크로 금 범프(8A, 8B) 등)를 생략할 수 있다.
또한, 도 16에 나타내는 바와 같이, 각 제1 전원 랜드(94A) 및 제2 전원 랜드(94B)는 직사각형형상의 대각선의 연장선 상의 위치에 설치되도록 해도 된다. 이 경우, 제1 전원 랜드(94A) 및 제2 전원 랜드(94B)를 LSI칩(2)의 대각선의 연장선 상의 위치에 설치함으로써, LSI칩(2)으로부터 중계 기판(1)으로의 신호 배선의 취출을 위한 스페이스를 확보하기 쉬워진다. 그것에 의해, 중계 기판(1)으로의 신호 배선의 취출의 설계가 용이하게 된다.
또한, 제1 전원 랜드(94A) 및 제2 전원 랜드(94B)는 LSI칩(2)의 대각선의 연장선 상의 위치에 설치하는 것에 한정되지 않는다. 예를 들면, 도 16에 나타내는 평면도에 있어서, 미러 이미지로서 대치하는 위치 또는 분산되는 위치에 설치되어도 된다.
<다른 실시형태>
본 발명은 상기 기술 및 도면에 의해 설명한 실시형태에 한정되는 것은 아니며, 예를 들면 다음과 같은 실시형태도 본 발명의 기술적 범위에 포함된다.
(1) 상기 실시형태에 있어서는, 전원 전압 플레이트를 제1 전원 플레이트로 하고, 그라운드 플레이트를 제2 전원 플레이트로 하는 예를 나타냈지만, 이것에 한정되지 않고, 전원 전압 플레이트를 제2 전원 플레이트로 하고, 그라운드 플레이트를 제1 전원 플레이트로 하도록 해도 된다. 제3 전원 플레이트 및 제4 전원 플레이트에 대해서도 마찬가지이다.
(2) 상기 실시형태에 있어서는, 반도체 칩이 플립 칩 실장되는 기판으로서 중계 기판(인터포저)(1)인 예를 나타냈지만, 기판은 중계 기판에 한정되지 않는다. 기판은 예를 들면 양면 회로 기판이어도 된다.
(3) 상기 실시형태에 있어서는, LSI칩(2)의 복수의 전극 패드(21)가 내외주에 2열로 형성되어 있는 예를 나타냈지만, 반드시 이것에 한정되지 않는다. 본 발명은 예를 들면 LSI칩(2)의 복수의 전극 패드(21)가 1열로 형성되어 있는 경우, 또는 3열로 형성되어 있는 경우에도 적용할 수 있다.
(4) 상기 실시형태에 있어서는, 본원의 각 전원 플레이트 구조를 종래의 메시 전원 배선 구조를 가지는 LSI칩에 적용하는 예를 나타냈지만, 반드시 이것에 한정되지 않는다. 즉, 본원의 각 전원 플레이트 구조는 종래의 메시 전원 배선 구조를 가지지 않는 LSI칩에도 적용할 수 있다.
1…중계 기판
2…LSI칩
2M…실장면
10…반도체 장치
21…주변 전극 패드
22…보호막
25…제1 BT 레진막(제1 절연막)
40…내측 전원 플레이트 구조
41…전원 전압 플레이트
42…STO막(제2 절연막)
43…그라운드 플레이트
50, 60, 70, 80, 90…외측 전원 플레이트 구조
52, 62, 72, 82, 92…절연막(제3 절연막)
95…접속부

Claims (8)

  1. 삭제
  2. 기판과, 상기 기판 상에 플립 칩 실장된 반도체 칩을 구비한 반도체 장치로서,
    상기 반도체 칩은,
    상기 기판에 대향하는 실장면의 주변부에 형성되고, 상기 기판에 접속되는 복수의 주변 전극 패드와,
    상기 복수의 주변 전극 패드의 형성부를 제외한 상기 실장면 상에 형성된 보호막을 포함하고,
    당해 반도체 장치는,
    상기 반도체 칩의 상기 보호막 상에 형성된 제1 절연막과,
    상기 제1 절연막 상으로서, 상기 실장면의 평면시에 있어서 상기 복수의 주변 전극 패드의 내측 영역에 형성되고, 상기 반도체 칩에 전력 공급하는 내측 전원 플레이트 구조를 구비하고,
    상기 내측 전원 플레이트 구조는,
    상기 제1 절연막 상에 형성된 제1 전원 플레이트와,
    상기 제1 전원 플레이트 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 제2 전원 플레이트를 포함하고 있으며,
    상기 반도체 칩은, 상기 복수의 주변 전극 패드의 내측 영역에, 상기 제1 전원 플레이트와 접속되는 제1 내측 전원 패드와, 상기 제2 전원 플레이트와 접속되는 제2 내측 전원 패드를 포함하고,
    상기 제1 전원 플레이트는 상기 제1 내측 전원 패드 및 상기 기판과 접속되는 제1 내측 전원 터미널을 포함하고,
    상기 제2 전원 플레이트는 상기 제2 내측 전원 패드 및 상기 기판과 접속되는 제2 내측 전원 터미널을 포함하고,
    상기 반도체 칩은 상기 기판으로부터 상기 제1 내측 전원 터미널 및 상기 제2 내측 전원 터미널을 통하여 전력이 공급되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 복수의 주변 전극 패드는 상기 제1 전원 플레이트와 접속되는 제1 주변 전원 패드와, 상기 제2 전원 플레이트와 접속되는 제2 주변 전원 패드를 포함하고,
    상기 제1 전원 플레이트는 상기 제1 주변 전원 패드와 접속되는 제1 주변 전원 터미널을 포함하고,
    상기 제2 전원 플레이트는 상기 제2 주변 전원 패드와 접속되는 제2 주변 전원 터미널을 포함하고,
    상기 반도체 칩은 또한 상기 기판으로부터 상기 제1 주변 전원 터미널 및 상기 제2 주변 전원 터미널을 통하여 전력이 공급되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 복수의 주변 전극 패드는 내외주에 2열로 배치되어 있고,
    상기 제1 주변 전원 패드 및 상기 제2 주변 전원 패드는 내주에 배치되어 있는 주변 전극 패드이며,
    외주에 배치되어 있는 주변 전극 패드는 제3 주변 전원 패드 및 제4 주변 전원 패드를 포함하고,
    당해 반도체 장치는,
    상기 반도체 칩의 평면시에 있어서 당해 반도체 칩의 외측 주변부에, 상기 반도체 칩에 근접하여 설치된 외측 전원 플레이트 구조를 구비하고,
    상기 외측 전원 플레이트 구조는,
    상기 제3 주변 전원 패드에 접속되는 제3 주변 터미널을 가지는 제3 전원 플레이트와,
    상기 제3 전원 플레이트 상에 형성된 제3 절연막과
    상기 제3 절연막 상에 형성되고, 상기 제4 주변 전원 패드에 접속되는 제4 주변 터미널을 가지는 제4 전원 플레이트를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 내측 전원 플레이트 구조와 상기 외측 전원 플레이트 구조를 접속하는 접속부를 구비하고,
    상기 접속부는,
    상기 제3 전원 플레이트와 상기 제1 전원 플레이트를 전기적으로 접속하는 제1 접속부와,
    상기 제4 전원 플레이트와 상기 제2 전원 플레이트를 전기적으로 접속하는 제2 접속부와,
    상기 제2 절연막과 상기 제3 절연막을 접속하는 제3 접속부를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제3 전원 플레이트는 상기 기판과 접속되는 제1 전원 랜드를 포함하고,
    상기 제4 전원 플레이트는 상기 기판과 접속되는 제2 전원 랜드를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 반도체 칩은 평면시로 직사각형형상을 가지고,
    상기 외측 전원 플레이트 구조는 직사각형형상의 상기 반도체 칩의 외측 주변부를 둘러싸도록 설치되고,
    상기 제1 전원 랜드 및 상기 제2 전원 랜드는 상기 직사각형형상의 대각선의 연장선 상의 위치에 설치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 제1 전원 플레이트 및 상기 제3 전원 플레이트, 상기 제2 전원 플레이트 및 상기 제4 전원 플레이트, 및 상기 제2 절연막 및 제3 절연막은 각각 동일한 평면 상에 설치되어 있는 것을 특징으로 하는 반도체 장치.
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